JP2012043486A - 半導体装置 - Google Patents

Abstract

【課題】配線間のカップリングノイズの影響によりデータ読み出し時間が長くなるのを抑制した半導体装置を提供する。
【解決手段】所定の方向に沿って配置された複数のメモリセルアレイと、複数のメモリ素子に記録されたデータを読み出すための複数のビット線と、選択されたビット線に現れる電位およびその逆相の電位のそれぞれを増幅し、データ信号を所定の方向とは異なる方向に出力し、データ反転信号をデータ信号の出力方向とは逆の方向に出力するセンスアンプ部と、データ信号およびデータ反転信号に基づくデータを外部に出力するデータ出力回路と、データ信号およびデータ反転信号をデータ出力回路に伝送するための、所定の方向に平行に配置された複数のローカル信号線と、を有し、複数のローカル信号線のうち、隣り合う２本のローカル信号線の所定の方向に垂直な方向の位置が、所定の間隔で交互に入れ替わっている構成である。
【選択図】図１

Description

本発明は、複数のメモリ素子を有する半導体装置に関する。

半導体装置の一例として、ＤＲＡＭ（Dynamic Random Access memory）の構成について説明する。図７は関連する半導体装置の一構成例を示すブロック図である。

図７に示すように、半導体装置１０は、複数のメモリ素子を含む複数のメモリセルブロック２０−１〜２０−ｎ（ｎは１以上の整数）と、アドレス信号およびコマンド信号を入力するための端子であるＣＡ系パッド３１と、データを外部と送受信するための端子であるＤＱ系パッド３２と、アドレス信号にしたがってメモリ素子を特定するためのカラムデコーダ４１およびロウデコーダ４２と、データの入力および出力を制御するデータ入出力制御回路５１と、データ入出力制御回路５１およびＤＱ系パッド３２の間に設けられたデータ出力回路５２およびデータ入力回路５３とを有する。

データ出力回路５２はデータアンプ（不図示）および出力回路（不図示）を有する。メモリセルブロック２０−１〜２０−ｎのそれぞれに、カラムデコーダ４１およびロウデコーダ４２が設けられている。１つのメモリセルブロックにカラムデコーダ４１およびロウデコーダ４２を組み合わせた構成は、バンクと呼ばれている。

図８は図７に示した半導体装置のメモリセルブロックの一構成例を示すブロック図である。図８の上下方向をＹ軸方向とし、図８の左右方向をＸ軸方向とする。

図８に示すように、メモリセルブロックには、複数のメモリ素子を含むメモリセルアレイ（以下では、ＭＡＴと表記する）２２がマトリクス状に複数配置されている。メモリセルブロックが複数のＭＡＴ２２を含む構成であることから、ＭＡＴ２２は、メモリセルブロック内の複数のメモリ素子を複数に分割したときの１つの単位に相当する。

ロウデコーダ４２に接続されたワード線２１はＸ軸方向に沿って配置された複数のＭＡＴ２２を経由して配置されている。図８では、ワード線２１を１本だけ表示しているが、ＭＡＴ２２のそれぞれにおいて、複数のワード線２１が、Ｙ軸方向に配置されたメモリ素子の数に対応して設けられている。ワード線２１は、各ＭＡＴ内のメモリ素子の選択トランジスタ（不図示）のゲート電極と接続されている。

各ＭＡＴ２２のＹ軸方向の両側にはセンスアンプ部（以下では、ＳＡＭＰと表記する）２３が設けられ、各ＭＡＴ２２のＸ軸方向の両側には、ワード線２１を駆動するためのサブワードドライバ（以下では、ＳＷＤと表記する）２４が設けられている。

ＳＡＭＰ２３には、メモリ素子の選択トランジスタのビット線の電位をデータ出力回路５２に導くための信号線であるローカル入出力線（以下では、「ＬＩＯ線」と表記する）が接続されている。ＬＩＯ線はＸ軸方向と平行に配置されている。複数のＬＩＯ線は、Ｙ軸方向と平行に配置されたメイン入出力線（以下では、「ＭＩＯ線」と表記する）と接続されている。また、ＳＡＭＰ２３には、メモリ素子の選択トランジスタのビット線をＬＩＯ線とセンスアンプ（不図示）に接続するための信号を伝送するＹスイッチ線（以下では、ＹＳと表記する）が接続されている。ＹＳはカラムデコーダ４１に接続されている。

なお、ＳＷＤ２４に接続される配線とＬＩＯ線とが電気的に絶縁性を保ちながら立体的に交差する領域を、サブワードクロス（以下では、ＳＷＣと表記する）２５と称する。図８に示すレイアウトと同様な構成の半導体装置の例が特許文献１および特許文献２に開示されている。

図９は関連するセンスアンプ部の一構成例を示すブロック図である。図９に示すＳＡＭＰ２３ａ、２３ｂは、主に、セル面積６Ｆ^２のＤＲＡＭに採用されているオープンビット線構造に対応したセンスアンプ部である。

図９に示すように、Ｙスイッチ線として、ＹＳ０〜ＹＳｎのそれぞれがＳＡＭＰの間に配置されている。ＳＡＭＰ２３ａはＭＡＴ２２ａおよびＭＡＴ２２ｂの間に配置され、ＳＡＭＰ２３ａは、複数のセンスアンプ２６と、複数のビット線イコライザ２７と、これらのセンスアンプ２６およびビット線イコライザ２７を挟むように配置されたＹスイッチ部２８ａ、２８ｂとを有する。

ＭＡＴ２２ａ内の選択トランジスタに接続された４本のビット線ＢＬＬ０Ｔ〜ＢＬＬ３ＴとＭＡＴ２２ｂ内の選択トランジスタに接続された４本のビット線ＢＬＲ０Ｂ〜ＢＬＲ３Ｂのそれぞれは、センスアンプ２６およびビット線イコライザ２７と接続されている。

ＭＡＴ２２ａ側のビット線ＢＬＬ０Ｔ〜ＢＬＬ３Ｔに接続されたメモリ素子には、外部から入力されたデータが記録され、ＭＡＴ２２ｂ側のビット線ＢＬＲ０Ｂ〜ＢＬＲ３Ｂに接続されたメモリ素子に、その逆相のデータが記録される。ＭＡＴ２２ａ側のビット線ＢＬＬ０Ｔ〜ＢＬＬ３Ｔに接続されたメモリ素子は真のセル（True Cell）と呼ばれている。

例えば、ビット線ＢＬＬ０Ｔに接続されたメモリ素子にＨｉｇｈの信号が記録される場合、ビット線ＢＬＲ０Ｂに接続されたメモリ素子にＬｏｗの信号が記録される。以下では、ビット線ＢＬＬ０Ｔ〜ＢＬＬ３Ｔに接続されたメモリ素子をＴｒｕｅ側のメモリ素子と称し、ビット線ＢＬＲ０Ｂに接続されたメモリ素子をＢａｒ側のメモリ素子と称する。

センスアンプ２６は、アドレス信号によって選択されたビット線ＢＬＬｋＴ（ｋは０以上の整数）に現れる電位を増幅する。この電位を増幅した信号は、メモリ素子に記録されたデータに対応する電位が増幅された信号であることから、以下では、データ信号と称する。また、センスアンプ２６は、ビット線ＢＬＬｋＴに現れた電位の逆相となる、ビット線ＢＬＬｋＢの電位を増幅する。この電位を増幅した信号を、以下では、データ反転信号と称する。

Ｙスイッチ部２８ａは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ２１１ａ〜２１１ｄを有する。ＭＯＳトランジスタ２１１ａ〜２１１ｄのゲート電極はＹＳ０と接続されている。ＭＯＳトランジスタ２１１ａ〜２１１ｄのそれぞれのドレイン電極が、ＭＡＴ２２ａ側のビット線ＢＬＬ０Ｔ〜ＢＬＬ３Ｔのそれぞれと接続されている。また、ＭＯＳトランジスタ２１１ａ〜２１１ｄのそれぞれのソース電極が、ＬＩＯ０Ｔ〜ＬＩＯ３Ｔのそれぞれと接続されている。

Ｙスイッチ部２８ｂは、ＭＯＳトランジスタ２１２ａ〜２１２ｄを有する。ＭＯＳトランジスタ２１２ａ〜２１２ｄのゲート電極はＹＳ０に接続されている。ＭＯＳトランジスタ２１２ａ〜２１２ｄのそれぞれのドレイン電極が、ＭＡＴ２２ｂ側のビット線ＢＬＲ０Ｂ〜ＢＬＲ３Ｂのそれぞれと接続されている。また、ＭＯＳトランジスタ２１２ａ〜２１２ｄのそれぞれのソース電極が、ＬＩＯ０Ｂ〜ＬＩＯ３Ｂのそれぞれと接続されている。

なお、ＬＩＯ０Ｔ〜ＬＩＯ３Ｔにおいて、「Ｔ」はＴｒｕｅ側のメモリ素子に接続された信号線であることを意味し、「０〜３」の数字はＭＡＴ２２ａ内の４本のビット線を識別するための番号である。ＬＩＯ０Ｂ〜ＬＩＯ３Ｂにおいて、「Ｂ」はＢａｒ側のメモリ素子に接続された信号線であることを意味し、「０〜３」の数字はＭＡＴ２２ｂ内の４本のビット線を識別するための番号である。

ＬＩＯ０Ｔ〜ＬＩＯ３ＴおよびＬＩＯ０Ｂ〜ＬＩＯ３ＢはＬＩＯ選択部２２０に接続されている。ＬＩＯ選択部２２０はデータ出力回路５２を介してＤＱパッド３２と接続されている。ＬＩＯ選択部２２０は、選択されたアドレスに対応して、ＬＩＯ０Ｔ〜ＬＩＯ３ＴおよびＬＩＯ０Ｂ〜ＬＩＯ３Ｂのそれぞれから、対になる２本を選択してデータ出力回路５２に接続する。

図１０は図９に示したＹスイッチ部のレイアウトの一例を示す模式図である。

Ｙスイッチ部２８ａおよびＹスイッチ部２８ｂは同様な構成であるため、ここでは、Ｙスイッチ部２８ａに注目して説明する。また、図１０には、図９に示したＳＡＭＰ２３ａと、ＳＡＭＰ２３ａのＸ軸方向にＳＷＣを挟んで設けられたＳＡＭＰ２３ｂ内のＹスイッチ部２８１も示している。

Ｙスイッチ部２８１には、Ｙスイッチ部２８ａのＭＯＳトランジスタ２１１ａ〜２１１ｄのそれぞれに対応して、ＭＯＳトランジスタ２２１ａ〜２２１ｄが設けられている。また、ＭＯＳトランジスタ２２１ａ〜２２１ｄのそれぞれがビット線ＢＬ４〜ＢＬ７と接続されている。

各ＭＯＳトランジスタのアクティブパターンがドット模様の長方形で表され、上層の配線と下層の拡散層とを接続するためのコンタクトプラグのパターンが丸印で表されている。ＹＳ０はＭＯＳトランジスタ２１１ａ〜２１１ｄのゲート電極に相当し、ＭＯＳトランジスタ２１１ａ〜２１１ｄのオン／オフを制御する。ＹＳ１はＭＯＳトランジスタ２２１ａ〜２２１ｄのゲート電極に相当し、ＭＯＳトランジスタ２２１ａ〜２２１ｄのオン／オフを制御する。

ＬＩＯ０ＴはＭＯＳトランジスタ２１１ａ、２２１ａと接続され、ＬＩＯ２ＴはＭＯＳトランジスタ２１１ｃ、２２１ｃと接続されている。ＬＩＯ１ＴはＭＯＳトランジスタ２１１ｂ、２２１ｂと接続され、ＬＩＯ３ＴはＭＯＳトランジスタ２１１ｄ、２２１ｄと接続されている。このように、ＳＷＣを挟んでＸ軸方向の両側にＳＡＭＰが設けられ、それぞれのＹスイッチ部がＬＩＯ線で接続されている。

上述した構成のＤＲＡＭのメモリセルの読み出し方法を簡単に説明する。

ＣＡ系パッド３１を介して外部からアドレス信号およびコマンド信号が入力されると、ロウデコーダ４２により選択されたワード線２１が昇圧し、そのワード線２１に接続されたメモリ素子のデータに対応する電位がビット線対ＢＬＬｋＴに現れ、そのデータの逆相の電位がＢＬＲｋＢに現れる。ビット線ＢＬＬｋＴに現れた電位とビット線ＢＬＲｋＢに現れた電位のそれぞれがセンスアンプ２６で増幅される。

センスアンプ２６で増幅した後の信号であるデータ信号およびデータ反転信号は、カラムデコーダ４１によりＹＳを介して選択されたＹスイッチ部のＭＯＳトランジスタがオンすることで、ＬＩＯ線対ＬＩＯｊＴ、ＬＩＯｊＢ（ｊは０以上の整数）に伝達される。さらに、ＬＩＯ線対ＬＩＯｊＴ、ＬＩＯｊＢによって伝送されるデータ信号およびデータ反転信号は、ＭＩＯ線対を介してデータ出力回路５２へと送られる。データ出力回路５２は、データ信号およびデータ反転信号に基づくデータを、ＤＱ系パッド３２を介して外部に出力する。

特開２００６−１７２５７７号公報 特開２００６−２５３２７０号公報

上述したセンスアンプ部のＹスイッチ部において、Ｔｒｕｅ側とＢａｒ側のそれぞれに、４本ずつ設けられたＬＩＯ線のカップリングノイズを考えてみる。Ｔｒｕｅ側とＢａｒ側のそれぞれの４本のＬＩＯ線のうち、図１１に示すように、内側の２本（ＬＩＯ２とＬＩＯ１）については、両側に所定の距離を空けて別のＬＩＯ線が配置されている構成である。そのため、外側の２本（ＬＩＯ０およびＬＩＯ３）に比べて、２倍のカップリングノイズを受けてしまうことになる。

図１２は各ＬＩＯ線の動作状態とカップリングノイズによる影響の有無を示す表である。図１２に示す表は、Ｔｒｕｅ側およびＢａｒ側のいずれにも共通なので、ビット線がＴｒｕｅ側であるか、Ｂａｒ側であるかを示す文字を省略している。

図１２に示すように、各ＬＩＯ線の動作状態（以下では、ステートと称する）に応じて、１６パターンが考えられる。図１２の各ステートには、ＬＩＯ０〜ＬＩＯ３のそれぞれのＬＩＯ線について、ＳＷＣの左側にＹスイッチ部２８１の信号を示し、ＳＷＣの右側にＹスイッチ部２８ａの信号を示している。信号電位の種類として、Ｈｉｇｈを「Ｈ」と表示し、Ｌｏｗを「Ｌ」と表示している。

ステート５、６、１１、１２において、ＬＩＯ２は、自分に印加されている電位とは逆相の電位が印加されたＬＩＯ線に挟まれることになる。また、ステート３、６、１１、１４においては、ＬＩＯ１は、自分に印加されている電位とは逆相の電位が印加されたＬＩＯ線に挟まれることになる。その結果、ＬＩＯ１もしくはＬＩＯ２、またはこれら両方のＬＩＯ線に対してカップリングノイズが最も大きくなる場合は、全部で６ステートあることがわかる。これらのステートにおいては、ＬＩＯ１およびＬＩＯ２に、カップリングのノイズの影響により遷移動作の遅れなどが生じるおそれがある。この場合、データ読み出し時間が長くなってしまうことになる。

本発明の半導体装置は、
複数のメモリ素子が設けられ、所定の方向に沿って配置された複数のメモリセルアレイと、
前記複数のメモリセルアレイ毎に設けられ、前記複数のメモリ素子に記録されたデータを読み出すための複数のビット線と、
前記複数のメモリセルアレイ毎に設けられ、前記複数のビット線のうち、選択されたビット線に現れる、前記データに対応する電位、および該電位の逆相の電位のそれぞれを増幅し、前記データに対応する電位を増幅した信号であるデータ信号を前記所定の方向とは異なる方向に出力し、該データ信号の逆相の信号であるデータ反転信号を前記データ信号の出力方向とは逆の方向に出力するセンスアンプ部と、
前記データ信号および前記データ反転信号に基づいて前記データを外部に出力するデータ出力回路と、
前記データ信号および前記データ反転信号を前記データ出力回路に伝送するための、前記所定の方向に平行に配置された複数のローカル信号線と、を有し、
前記複数のローカル信号線のうち、隣り合う２本のローカル信号線の前記所定の方向に垂直な方向の位置が、所定の間隔で交互に入れ替わっていることを特徴とする。

本発明によれば、隣り合う２本のローカル信号線の位置が所定の間隔で交互に入れ替わっているため、２本のローカル信号線のうち、一方のローカル信号線が、１つの区間で他のローカル信号線によるカップリングノイズの影響を受けていても、別の区間においてはカップリングノイズの影響を低減することが可能となる。

また、本発明の半導体装置は、
複数のメモリ素子が設けられ、所定の方向に沿って配置された複数のメモリセルアレイと、
前記複数のメモリセルアレイ毎に設けられ、前記複数のメモリ素子に記録されたデータを読み出すための複数のビット線と、
前記複数のメモリセルアレイ毎に設けられ、前記複数のビット線のうち、選択されたビット線に現れる、前記データに対応する電位、および該電位の逆相の電位のそれぞれを増幅し、前記データに対応する電位を増幅した信号であるデータ信号を前記所定の方向とは異なる方向に出力し、該データ信号の逆相の信号であるデータ反転信号を前記データ信号の出力方向とは逆の方向に出力するセンスアンプ部と、
前記データ信号および前記データ反転信号に基づいて前記データを外部に出力するデータ出力回路と、
前記データ信号および前記データ反転信号を前記データ出力回路に伝送するための、前記所定の方向に平行に配置された複数のローカル信号線と、を有し、
前記複数のローカル信号線のうち、隣り合う２本のローカル信号線を１つの組とすると、該組の間に、電源電位または接地電位に接続されたシールド線が設けられていることを特徴とする。

本発明によれば、メモリ素子からデータを読み出す際、ＬＩＯ線間に生じるカップリングノイズを低減し、データ読み出し時間が長くなるのを防げる。

第１の実施形態の半導体装置における要部の一構成例を示す模式図である。 第１の実施形態の半導体装置におけるメモリセルブロックの一構成例を示すブロック図である。 第１の実施形態の半導体装置における、各ＬＩＯ線の動作状態とカップリングノイズによる影響の有無を示す表である。 内側のＬＩＯ線のカップリングノイズが低減される場合を説明するための図である。 第１の実施形態の半導体装置におけるメモリセルブロックの別の構成例を示すブロック図である。 第２の実施形態の半導体装置における要部の一構成例を示す模式図である。 関連する半導体装置の一構成例を示すブロック図である。 図７に示した半導体装置のメモリセルブロックの一構成例を示すブロック図である。 関連するセンスアンプ部の一構成例を示すブロック図である。 図９に示したＹスイッチ部のレイアウトの一例を示す模式図である。 図１０に示したＹスイッチ部の場合のＬＩＯ線間のカップリングノイズを説明するための図である。 図１０に示したＹスイッチ部の場合の各ＬＩＯ線の動作状態とカップリングノイズによる影響の有無を示す表である。

本実施形態の半導体装置は、図７で説明した半導体装置のメモリセルブロック内の一部の構成が異なる構成である。そのため、以下では、メモリセルブロック以外の構成の詳細な説明を省略し、図７から図１０を参照して説明した半導体装置と異なる点を詳細に説明する。

（第１の実施形態）
本実施形態の半導体装置の構成を説明する。図１は本実施形態の半導体装置におけるセンスアンプ部のＹスイッチ部のレイアウトの一構成例を示す模式図である。この図において、左右方向をＸ軸方向とし、上下方向をＹ軸方向とする。

なお、本実施形態では、Ｔｒｕｅ側のメモリ素子と接続されるＹスイッチ部の構成およびＬＩＯ線の配置について説明するが、Ｂａｒ側のメモリ素子と接続されるＹスイッチ部およびＬＩＯ線の配置についても、本発明の特徴となる構成は同様であり、以下では、その詳細な説明を省略する。

図９に示したセンスアンプ部において、Ｙスイッチ部２８ａの代わりに図１に示すＹスイッチ部１１０が設けられ、Ｙスイッチ部２８１の代わりに図１に示すＹスイッチ部１１１が設けられている。そして、本実施形態では、Ｙスイッチ部１１０およびＹスイッチ部１１１の間のＳＷＣにおいて、４本のＬＩＯ線のうち、１本目と２本目が電気的に絶縁された状態で交差（ツイスト）され、３本目と４本目が電気的に絶縁された状態でツイストされた構成である。

なお、図１では、交差するＬＩＯ線を識別しやすくするために、ＬＩＯ２ＴおよびＬＩＯ３Ｔを一点鎖線で示している。

Ｙスイッチ部１１１において、ＬＩＯ０ＴとＬＩＯ２ＴがＸ軸方向に平行に配置され、図１では、ＬＩＯ０ＴがＬＩＯ２Ｔよりも上側に配置されている。本実施形態では、これらのＬＩＯ線のＹ軸方向の位置がＳＷＣで逆になり、Ｙスイッチ部１１０において、ＬＩＯ２ＴがＬＩＯ０Ｔよりも上側に配置され、かつ、これらのＬＩＯ線がＸ軸方向に平行に配置されている。ＬＩＯ０ＴとＬＩＯ２ＴのＹ軸方向の位置がＹスイッチ部毎に交互に入れ替わっている。

また、Ｙスイッチ部１１１において、ＬＩＯ１ＴとＬＩＯ３ＴがＸ軸方向に平行に配置され、図１では、ＬＩＯ１ＴがＬＩＯ３Ｔよりも上側に配置されている。本実施形態では、これらのＬＩＯ線のＹ軸方向の位置がＳＷＣで逆になり、Ｙスイッチ部１１０において、ＬＩＯ３ＴがＬＩＯ１Ｔよりも上側に配置され、かつ、これらのＬＩＯ線がＸ軸方向に平行に配置されている。ＬＩＯ１ＴとＬＩＯ３ＴのＹ軸方向の位置がＹスイッチ部毎に交互に入れ替わっている。

本実施形態では、４本のＬＩＯ線のうち、１本目と２本目を電気的に絶縁された状態でツイストさせるパターンと、３本目と４本目を電気的に絶縁された状態でツイストさせるパターンがＳＷＣ上に設けられている。上述の構成にすることで、ＬＩＯ線同士のカップリングノイズの影響を低減することが可能となる。その理由については後述する。

次に、２本のＬＩＯ線を電気的に絶縁された状態でツイストさせるパターンの一例を説明する。ここでは、ＬＩＯ０ＴとＬＩＯ２Ｔをツイストさせる場合とする。

第１のアルミニウム層でＬＩＯ０ＴおよびＬＩＯ２Ｔを形成する。ただし、ＳＷＣにおけるツイスト部分では、第１のアルミニウム層よりも上層に形成される第２のアルミニウムで、ＬＩＯ０Ｔを形成する。第２のアルミニウム層で形成されるＬＩＯ０Ｔを第２アルミＬＩＯ０Ｔと表記する。さらに、Ｙスイッチ部１１１から伸びるＬＩＯ０Ｔをビアプラグを介して第２アルミＬＩＯ０Ｔの一方の端に接続し、その第２アルミＬＩＯ０Ｔの他方の端をビアプラグを介して、Ｙスイッチ部１１０から伸びるＬＩＯ０Ｔに接続した構成を形成する。

このような構成にすることで、ＬＩＯ０ＴおよびＬＩＯ２Ｔを電気的に絶縁した状態でツイストさせることが可能となる。なお、ＳＷＣのツイスト部分において、第２のアルミニウム層で形成されるＬＩＯ線が、ＬＩＯ０Ｔの代わりにＬＩＯ２Ｔであってもよい。また、ＬＩＯ１ＴおよびＬＩＯ３Ｔをツイストさせるパターンについても、上述のＬＩＯ０ＴとＬＩＯ２Ｔの場合と同様に形成することが可能である。

図２は本実施形態の半導体装置におけるメモリセルブロックの一構成例を示すブロック図である。図２に示すＳＡＭＰ１２に、図１に示したＹスイッチ部１１０、１１１およびＬＩＯ０Ｔ〜ＬＩＯ３Ｔが設けられている。

ＬＩＯ線は、製品仕様で決まるＭＡＴ構成に応じて、その長さが決定される。そのため、１本のＬＩＯ線が複数のＳＷＣを跨ぐことも考えられる。この場合、図２に示すように、ＳＷＣ毎に２本のＬＩＯ線をツイストすることで、同一層の配線間のカップリングを細かく入れ換えることも可能である。

次に、本実施形態の構成により、ＬＩＯ線同士のカップリングノイズの影響を低減させることが可能になることを説明する。

図３は、本実施形態において、各ＬＩＯ線の動作状態とカップリングノイズによる影響の有無を示す表である。図３に示す表は、Ｔｒｕｅ側およびＢａｒ側のいずれにも共通なので、ビット線がＴｒｕｅ側であるか、Ｂａｒ側であるかを示す文字を省略している。

図３に示すように、各ＬＩＯ線のステートに応じて、１６パターンが考えられる。図３の各ステートには、ＬＩＯ０〜ＬＩＯ３のそれぞれのＬＩＯ線について、ＳＷＣの左側にＹスイッチ部１１１の信号を示し、ＳＷＣの右側にＹスイッチ部１１０の信号を示している。

ここで、隣り合うＬＩＯ線の電位によっては、これらのＬＩＯ線から受けるノイズが低減する理由を説明する。図４は図３に示す表のステート４の場合における、Ｙスイッチ部１１１の各ＬＩＯ線のカップリングノイズの影響を示す図である。実線矢印はＨｉｇｈの信号によるノイズを示し、破線矢印はＬｏｗの信号によるノイズを示す。

ステート４では、ＬＩＯ０およびＬＩＯ２にＨｉｇｈの電位が印加され、ＬＩＯ１およびＬＩＯ３にＬｏｗの電位が印加されている。Ｙスイッチ部１１１のＬＩＯ２に注目すると、ＬＩＯ０の電位はＬＩＯ１の電位の逆相なので、ＬＩＯ２に対するＬＩＯ０およびＬＩＯ１のノイズはキャンセルされる。これと同様に、Ｙスイッチ部１１１のＬＩＯ１に注目すると、ＬＩＯ２の電位はＬＩＯ３の電位の逆相なので、ＬＩＯ１に対するＬＩＯ２およびＬＩＯ３のノイズはキャンセルされる。その結果、外側２本のＬＩＯ０およびＬＩＯ３のそれぞれが、内側２本のＬＩＯ線のうち、いずれか１本のＬＩＯ線から受けるノイズだけとなる。

このように、図４に示すステートでは、内側２本のＬＩＯ線のそれぞれに対して、カップリングノイズの発生を防止することができる。

図３の表を見ると、ステート１、４、７、１０、１３、１６の６ステートでは、内側２本のＬＩＯ線のそれぞれは、両側のＬＩＯ線同士の電位が異なっているか、自分自身に印加された電位と両側のＬＩＯ線の電位が同相になっているため、カップリングノイズは問題にならない。

ステート２に注目すると、ＬＩＯ０の信号とＬＩＯ２の信号はどちらもＨｉｇｈであり、ツイストされるＬＩＯ０およびＬＩＯ２の信号は同相である。また、ＬＩＯ１の信号はＨｉｇｈで、ＬＩＯ３の信号はＬｏｗであり、ツイストされるＬＩＯ１およびＬＩＯ３の信号は逆相である。

ステート２のＹスイッチ部１１１では、内側２本のＬＩＯ２およびＬＩＯ１はカップリングノイズが問題にならない状態である。これに対して、Ｙスイッチ部１１０では、ＬＩＯ３の信号がＬｏｗであり、その両側のＬＩＯ０とＬＩＯ１の信号はＨｉｇｈであるため、ＬＩＯ３にカップリングノイズの影響が発生する。しかし、ＬＩＯ１とＬＩＯ３はツイストされているため、ＬＩＯ３は、Ｙスイッチ部１１０でカップリングノイズの影響を受けても、Ｙスイッチ部１１１ではカップリングノイズの影響を受けない。よって、ＬＩＯ３全体としては、カップリングノイズの影響が半減することになる。

ステート２と同様なケースがステート８、９、１５にもあり、これらのステートにおいても、内側のＬＩＯ線へのカップリングノイズの影響が半減する効果が得られる。

ステート３に注目してみる。ＬＩＯ０の信号とＬＩＯ２の信号はどちらもＨｉｇｈであり、ツイストされるＬＩＯ０およびＬＩＯ２のＬＩＯ線対の信号は同相である。また、ＬＩＯ１の信号はＬｏｗで、ＬＩＯ３の信号はＨｉｇｈであり、ツイストされるＬＩＯ１およびＬＩＯ３のＬＩＯ線対の信号は逆相である。

ステート３のＹスイッチ部１１０では、内側２本のＬＩＯ０およびＬＩＯ３はカップリングノイズが問題にならない状態である。これに対して、Ｙスイッチ部１１１では、ＬＩＯ１の信号がＬｏｗであり、その両側のＬＩＯ２とＬＩＯ３の信号はＨｉｇｈであるため、ＬＩＯ１にカップリングノイズの影響が発生する。しかし、ＬＩＯ１とＬＩＯ３はツイストされているため、ＬＩＯ１は、Ｙスイッチ部１１１でカップリングノイズの影響を受けても、Ｙスイッチ部１１０ではカップリングノイズの影響を受けない。よって、ＬＩＯ１全体としては、カップリングノイズの影響が半減することになる。

ステート３と同様なケースがステート５、１２、１４にもあり、これらのステートにおいても、内側のＬＩＯ線へのカップリングノイズの影響が半減する効果が得られる。

このように、ステート２、３、５、８、９、１２、１４、１５において、内側の２本のＬＩＯ線が、隣り合うＬＩＯ線からのカップリングによる影響を低減できることがわかる。

また、図３に示す表を見ると、内側２本の配線に対するカップリングノイズが最も大きくなるのは、ステート６とステート１１の場合の２ステートである。図１２に示した表と比較すると、本実施形態では、カップリングノイズの影響が低減することがわかる。

本実施形態によれば、ＳＷＣにおいて、隣り合う２本のＬＩＯ線を電気的に絶縁させた状態でツイストさせることで、ＳＷＣの両側のＳＡＭＰのうち、一方のＳＡＭＰでは、内側のＬＩＯ線が自分の電位とは逆相の電位のＬＩＯ線に挟まれ、両側のＬＩＯ線からノイズの影響を受ける状態が存在するが、他方のＳＡＭＰでは、内側のＬＩＯ線が片側のＬＩＯ線からしかノイズの影響を受けないようにすることが可能となる。その結果、カップリングノイズの影響を低減させることができる。

また、４本のＬＩＯ線のうち、隣り合う２本のＬＩＯ線をツイストさせた２組のＬＩＯ線対において、一方のＬＩＯ線対に伝送する信号を逆相にし、他方のＬＩＯ線対に伝送する信号を同相にすると、逆相にしたＬＩＯ線対に生じるカップリングノイズが半減する効果が得られる。

なお、図５に示すように、１本のＬＩＯ線につき、できるだけＬＩＯ線の中央部で１度ツイストさせてもよい。トータルのカップリング量やツイスト部分でのコンタクト抵抗の増加を考慮すると、必ずしもＳＷＣ毎に２本のＬＩＯ線をツイストさせる必要はなく、この場合でも、隣り合うＬＩＯ線によるカップリングノイズを低減させる効果が得られる。

（第２の実施形態）
本実施形態は、ＬＩＯ線間のノイズをシールド線で防御するものである。

本実施形態の半導体装置の構成を説明する。図６は本実施形態の半導体装置におけるセンスアンプ部のＹスイッチ部のレイアウトの一構成例を示す模式図である。なお、本実施形態では、Ｔｒｕｅ側のメモリ素子と接続されるＹスイッチ部の構成およびＬＩＯ線の配置について説明するが、Ｂａｒ側のメモリ素子と接続されるＹスイッチ部およびＬＩＯ線の配置についても、本発明の特徴となる構成は同様であり、以下では、その詳細な説明を省略する。

図９に示したセンスアンプ部において、Ｙスイッチ部２８ａの代わりに図６に示すＹスイッチ部１２０が設けられ、Ｙスイッチ部２８１の代わりに図６に示すＹスイッチ部１２１が設けられている。そして、本実施形態では、Ｙスイッチ部１２０およびＹスイッチ部１２１に跨って配置された４本のＬＩＯ線のうち、図６の上側２本のＬＩＯ０ＴおよびＬＩＯ２Ｔを１つの組とし、下側２本のＬＩＯ１ＴおよびＬＩＯ３Ｔを別の組とすると、組の間にシールド線３１０が設けられた構成である。シールド線３１０は、４つのＬＩＯ線と同一層に形成されており、電源電位または接地電位に接続されている。

このような構成にすることで、ＬＩＯ２Ｔは、ＬＩＯ１Ｔの電位によるノイズがシールド線３１０で防御されるため、ＬＩＯ０Ｔからのノイズしか受けない。また、ＬＩＯ１Ｔは、ＬＩＯ２Ｔの電位によるノイズがシールド線３１０で防御されるため、ＬＩＯ３Ｔからのノイズしか受けない。

本実施形態によれば、４つのＬＩＯ線のうち、内側の２本のＬＩＯ線は片側のＬＩＯ線からしかノイズの影響を受けないため、ノイズによる影響を低減することが可能となる。また、４つのＬＩＯ線と同一層でシールド線を形成することが可能となり、製造工程を増やさなくて済む。

上述したように、本実施形態によれば、ＬＩＯ線同士のカップリングの影響を低減することが可能となる。その結果、カップリングのノイズの影響による遷移動作の遅れを抑制し、データ読み出し時間が長くなることを防げる。

なお、本実施形態では、複数のメモリセルブロックを有する半導体記憶装置の場合で説明したが、メモリ素子の他に、論理回路などを有するシステムＬＳＩ（Large Scale Integrated Circuit）に、本発明を適用してもよい。

１２ センスアンプ部（ＳＡＭＰ）
２２ ＭＡＴ
５２ データ出力回路
１１０、１１１、１２０、１２１ Ｙスイッチ部
３１０ シールド線
ＢＬＬ０Ｔ〜ＢＬＬ３Ｔ、ＢＬＲ０Ｂ〜ＢＬＲ３Ｂ ビット線

Claims (4)

1. 複数のメモリ素子が設けられ、所定の方向に沿って配置された複数のメモリセルアレイと、
   前記複数のメモリセルアレイ毎に設けられ、前記複数のメモリ素子に記録されたデータを読み出すための複数のビット線と、
   前記複数のメモリセルアレイ毎に設けられ、前記複数のビット線のうち、選択されたビット線に現れる、前記データに対応する電位、および該電位の逆相の電位のそれぞれを増幅し、前記データに対応する電位を増幅した信号であるデータ信号を前記所定の方向とは異なる方向に出力し、該データ信号の逆相の信号であるデータ反転信号を前記データ信号の出力方向とは逆の方向に出力するセンスアンプ部と、
   前記データ信号および前記データ反転信号に基づいて前記データを外部に出力するデータ出力回路と、
   前記データ信号および前記データ反転信号を前記データ出力回路に伝送するための、前記所定の方向に平行に配置された複数のローカル信号線と、を有し、
   前記複数のローカル信号線のうち、隣り合う２本のローカル信号線の前記所定の方向に垂直な方向の位置が、所定の間隔で交互に入れ替わっていることを特徴とする、半導体装置。
2. 請求項１記載の半導体装置において、
   前記所定の間隔は、前記複数のメモリセルアレイ毎の前記所定の方向の長さであることを特徴とする、半導体装置。
3. 請求項１記載の半導体装置において、
   前記所定の間隔は、前記複数のローカル信号線の半分の長さであることを特徴とする、半導体装置。
4. 複数のメモリ素子が設けられ、所定の方向に沿って配置された複数のメモリセルアレイと、
   前記複数のメモリセルアレイ毎に設けられ、前記複数のメモリ素子に記録されたデータを読み出すための複数のビット線と、
   前記複数のメモリセルアレイ毎に設けられ、前記複数のビット線のうち、選択されたビット線に現れる、前記データに対応する電位、および該電位の逆相の電位のそれぞれを増幅し、前記データに対応する電位を増幅した信号であるデータ信号を前記所定の方向とは異なる方向に出力し、該データ信号の逆相の信号であるデータ反転信号を前記データ信号の出力方向とは逆の方向に出力するセンスアンプ部と、
   前記データ信号および前記データ反転信号に基づいて前記データを外部に出力するデータ出力回路と、
   前記データ信号および前記データ反転信号を前記データ出力回路に伝送するための、前記所定の方向に平行に配置された複数のローカル信号線と、を有し、
   前記複数のローカル信号線のうち、隣り合う２本のローカル信号線を１つの組とすると、該組の間に、電源電位または接地電位に接続されたシールド線が設けられていることを特徴とする、半導体装置。

Images