KR0124051B1 - 다수개의 컬럼선택라인을 가지는 반도체메모리장치 및 컬럼구동방법 - Google Patents
다수개의 컬럼선택라인을 가지는 반도체메모리장치 및 컬럼구동방법Info
- Publication number
- KR0124051B1 KR0124051B1 KR1019940032810A KR19940032810A KR0124051B1 KR 0124051 B1 KR0124051 B1 KR 0124051B1 KR 1019940032810 A KR1019940032810 A KR 1019940032810A KR 19940032810 A KR19940032810 A KR 19940032810A KR 0124051 B1 KR0124051 B1 KR 0124051B1
- Authority
- KR
- South Korea
- Prior art keywords
- column
- lines
- predecoding
- memory block
- signals
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 복수개의 컬럼라인들을 가지는 메모리블럭들과, 복수개의 컬럼프리디코딩신호들을 입력하여 상기 복수개의 컬럼라인들을 선택하는 컬럼디코더를 가지는 반도체메모리장치에 관한 것으로서, 상기 복수개의 메모리블럭들의 각각에 속한 복수개의 컬럼라인들이 복수개의 컬럼그룹으로 나뉘어지고, 상기 컬럼그룹내에 속한 컬럼라인들을 선택하기 위한 컬럼프리디코딩라인들이 해당하는 메모리블럭마다에 분할되어 배치되고, 각각의 분할된 컬럼프리디코딩라인들의 그룹이 상기 해당하는 메모리블럭의 어느 한쪽에 인정하여 신장한다.
Description
제1도는 반도체메모리장치에서 사용되는 컬럼디코더의 회로도.
제2도는 종래의 컬럼디코딩에 관한 구성을 보여주는 도면.
제3도는 본 발명에 따른 컬럼디코딩을 위한 구성을 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명
MB1-MB4 : 메모리블럭 SB1-SB8 : 서브블럭
CSL- : 컬럼선택신호 DCA- : 컬럼프리디코딩신호
DCD1-DCD4 : 컬럼디코더 1, 11 : 컬럼라인
3, 4, 5, 13, 14, 15 : 컬럼그룹선택용 컬럼프리디코딩라인
6, 16 : 컬럼라인선택용 컬럼프리디코딩라인
본 발명은 반도체메모리장치에 관한 것으로서, 더욱 상세하게는 다수개의 프리디코딩신호로부터 다수개의 컬럼선택신호를 발생하여 메모리셀어레이의 컬럼을 선택하는 기능을 가진 반도체메모리장치 및 그에 따른 컬럼구동방법에 관한 것이다.
일반적으로 반도체메모리장치는, 다수개의 워드라인 및 비트라인과 메모리셀들로 구성된 메모리셀어레이와, 그러한 메모리셀어레이에 속한 메모리셀을 지정하여 필요한 정보를 쓰거나 읽어내기 위한 수단으로 이루어진다. 잘 알려진 바와 같이, 특정의 메모리셀에 특정의 정보를 쓰거나 읽어내기 위해서는 칩의 외부로부터 인가되는 어드레스를 이용하여 로우(row)와 컬럼(column)에 해당하는 복수개의 디코딩신호들을 만들고, 이들 디코딩신호들을 요건에 맞게 배열하여 구도시킴으로써 이루어진다. 이러한 기능들을 행하는 주변회로의 요소들중에 컬럼디코더는 프리디코더로부터 발생된 프리디코딩신호들을 받아서 선택된 메모리셀어레이내의 비트라인과 입출력라인을 연결시키기 위한 컬럼선택신호들을 발생시킨다.
즉, 제1도는 일반적인 컬럼디코더의 회로이다. 피모오스 트랜지스터 P1-P3 및 엔모오스 트랜지스터 N1-N3로 구성된 NOR논리회로와 피모오스 트랜지스터 P4-P6 및 엔모오스 트랜지스터 N4-N6로 구성된 다른 하나의 NOR논리회로에 인가되는 컬럼프리디코딩신호 DCA3B4B, DCA3B4, DCA5B6B 및 DCA7B는 분할된 일부의 메모리셀어레이에서 소정의 그룹으로 분편된 컬럼라인들을 선택하는데 사용된다. 예를 들어 전체 메모리셀어레이(8메가비트)가 2메가비트의 용량을 가지는 4개의 메모리뱅크로 분할되고 각 메모리뱅크가 다시 4개의 메모리블럭으로 분할되고 또한 각 메모리블럭의 컬럼라인들이 32개의 그룹(이하 컬럼그룹이라 칭함)으로 분할되어 있다고 가정하여 보라. 그러면 전술한 컬럼프리디코딩신호들은, 그러나 32개의 컬럼그룹으로 나누어진 전술한 하나의 메모리블럭에 해당하는 128개의 컬럼라인들을 선택하는데 이용되는 원시컬럼프리디코딩신호 DCA3, DCA4, DCA5, DCA6 및 DCA7에 의한 조합들중에서 하나의 컬럼그룹들을 선택하는데 소용되는 것들임을 알 수 있다. 한편, 전술한 NOR논리회로의 각각으로부터 생성된 신호를 각각 공통으로 입력하는 노아게이트들 NOR1-NOR4 및 NOR5-NOR8에 있어서, 노아게이트 NOR1 및 NOR5는 컬럼프리디코딩신호 DCA0B1B2BU를 공통으로 입력하고, 노아게이트 NOR2 및 NOR6은 컬럼프리디코딩신호 DBA0B1B2BL을, 노아게이트 NOR3 및 NOR7은 컬럼프리디코딩신호 DCA01B2BU를, 노아게이트 NOR4 및 NOR8은 컬럼프리디코딩신호 DCA01B2BL을 각각 공통으로 입력한다. 컬럼프리디코딩신호들에서 -U 및 -L의 의미는 하나의 메모리블럭에서 한쌍의 컬럼선택신호를 구분하기 위하여 사용하는 부호이며, 지금부터 그러한 용도로 사용할 것이다. 노아게이트 NR1의 출력은 직렬연결된 인버터 I1 및 I5를 통하여 컬럼선택신호 CSL0U로서 발생된다. 또한, 노아게이트 NR2의 출력은 직렬연결된 인버터 12 및 16을 통하여 컬럼선택신호 CSL0L로서 발생된다. 노아게이트 NR3의 출력은 직렬연결된 인버터 I3 및 I7을 통하여 컬럼선택신호 CSL1U로서 발생된다. 노아게이트 NR4의 출력은 직렬연결된 인버터 I4 및 I8을 통하여 컬럼선택신호 CSL1L로서 발생된다. 한편, 노아게이트 NR5의 출력은 직렬연결된 인버터 I9 및 I13을 통하여 컬럼선택신호 CSL2U로서 발생된다. 노아게이트 NR6의 출력은 직렬연결된 인버터 I10 및 I14를 통하여 컬럼선택신호 CSL2L로서 발생된다. 노아게이트 NR7의 출력은 직렬연결된 인버터 I11 및 I15를 통하여 컬럼선택신호 CSL3U로서 발생된다. 그리고, 노아게이트 NR8의 출력은 직렬연결된 인버터 I12 및 I16을 통하여 컬럼선택신호 CSL3L로서 발생된다. 제1도의 컬럼디코더에서 부분 A는 컬럼선택신호와 컬럼프리디코딩신호간의 연결을 위한 결속구역에 해당하는 위치를 표시한 것이다.
이와 같은 일반적 구성을 가지는 컬럼디코더가 종래의 반도체메모리장치에 채용된 상태가 제2도에 도시되어 있다. 제2도에서는, 도시된 바와 같이, 전체 메모리셀어레이의 1/4에 해당하는 하나의 메모리뱅크(2Mb의 메모리용량)에 대한 것이고, 전술한 바와 같이, 4개의 메모리블럭 MB1, MB2, MB3 및 MB4로 구분되어 있다. 하나의 메모리블럭에는, 총 128개의 컬럼라인들과 이에 해당하는 128개의 컬럼선택신호들 CSL0U, CSL0L, CSL1U, …, CSL63U 및 CSL63L로 이루어져 있다. 또한, 하나의 메모리블럭은 8개의 서브블럭들 SB1-SB8로 나누어져 있고, 하나의 서브블럭은 256개의 워드라인들을 가진다.
여기서, 제2도에 보인 바와 같이, 2Mb의 메모리뱅크에 해당하는 컬럼라인들을 선택하기 위해서, 16개의 컬럼프리디코딩신호들 DCA0B1B2BU-DCA012L을 위한 16개의 컬럼프리디코딩라인(6)이 전 메모리뱅크에 걸쳐 신장되어 있다. 따라서, 주변회로 영역에서의 면적을 많이 차지한다. 또한 이러한 라인들은 도전성의 폴리실리콘을 사용하게 되는데, 라인의 길이가 길어지기 때문에 선로부하로 인한 신호의 전송속도 및 효율이 저하되는 문제가 발생한다.
다른 한편으로 반도체메모리장치의 실제적인 레이아웃(layout)상에서 하나의 메모리블럭에 속하는 128개의 컬럼라인들(컬럼선택신호가 실리는 라인들)의 가각은 컬럼프리디코딩라인들(컬럼프리디코딩신호들이 실리는 라인들)의 각각과 결속(strapping)되지 않고, 4개의 결속구역으로 나눈 상태에서 하나의 결속구역에 32개씩의 컬럼라인들과 컬럼프리디코딩라인들이 결속된다. 이는 제조공정과 설계배치상의 효율에 기인하는 실상이다. 반도체메모리장치에서 그러한 라인들은 도전성의 폴리실리콘을 사용하며, 트랜지스터의 게이트용 폴리실리콘과 동일한 레벨에서 형성된다. 그런데, 컬럼라인들과 컬럼프리디코딩라인들간의 결속구역에 있어서는 근본적으로 폴리실리콘에 의한 부하로 인한 신호천이속도의 지연이 불가피함에도 불구하고, 제2도에 보인 바와 같이 하나의 메모리뱅크 전체에 걸쳐 컬럼프리디코딩라인들이 신장하는 상태라면 그러한 현상이 더욱 악화될 것이다.
따라서, 본 발명의 목적은 레이아웃상의 여유도를 향상시킬 수 있는 반도체메모리장치를 제공함에 있다.
본 발명의 다른 목적은 컬럼계통의 신호전송에 있어서 신호전송 및 천이의 속도를 증대시킬 수 있는 반도체메모리장치를 제공함에 있다.
본 발명의 또 다른 목적은 컬럼계통의 신호전송에 있어서 노이즈분산효과를 실현할 수 있는 컬럼구동방법을 제공함에 있다.
전술한 본 발명의 목적을 달성하기 위하여 본 발명은, 복수개의 컬럼라인들을 가지는 메모리블럭들과, 복수개의 컬럼프리디코딩신호들을 입력하여 상기 복수개의 컬럼라인들을 선택하는 컬럼디코더를 가지는 반도체메모리장치에 있어서, 상기 복수개의 메모리블럭들의 각각에 속한 복수개의 컬럼라인들이 복수개의 컬럼그룹으로 나뉘어지고, 상기 컬럼그룹내의 컬럼라인들을 선택하기 위한 컬럼프리디코딩라인들이 해당하는 메모리블럭마다에 분할되어 배치되고, 각각의 분할된 컬럼프리디코딩라인들의 그룹이 상기 해당하는 메모리블럭의 어느 한쪽에 인접하여 신장함을 특징으로 한다.
또한, 본 발명은, 복수개의 컬럼라인들을 가지는 메모리블럭들과, 복수개의 컬럼프리디코딩신호들을 입력하여 상기 복수개의 컬럼라인들을 선택하는 컬럼디코더를 가지는 반도체메모리장치의 컬럼구동방법에 있어서, 상기 복수개의 메모리블럭들의 각각에 속한 복수개의 컬럼라인들을 복수개의 컬럼그룹으로 나누고, 상기 컬럼그룹에 속한 컬럼라인들을 선택하기 위한 컬럼프리디코딩라인들을 해당하는 메모리블럭마다에 분할하여 배치하고, 상기 각 메모리블럭에서 하나씩의 컬럼그룹을 동시에 활성화시킴을 특징으로 한다. 그러면, 첨부된 도면을 참조하며 본 발명의 일실시예에 따른 반도체메모리장치를 상세하게 설명한다.
제3도는 본 발명에 따른 컬럼디코딩구조를 보여준다. 제3도에 적용된 메모리셀어레이의 용량은 제2도의 것과 동일하다. 즉, 제3도에 보인 4개의 메모리블럭들 MB1-MB4는 모두 합쳐서 2Mb의 메모리용량을 형성하며, 각 메모리블럭은 8개의 서브블럭SB1-SB8로 나뉘어져 있다. 또한, 제2도의 경우와 마찬가지로, 하나의 메모리블럭에는 128개의 컬럼라인들이 배열되어 있으며, 이들 컬럼라인들은 32개의 그룹으로 구분되어 있다. 각 메모리블럭 MB1-MB4에는 해당하는 컬럼디코더 DCD1-DCD4가 구비되어 있다. 그리고, 컬럼선택신호들과 컬럼프리디코딩신호들간의 접속을 위한 결속(strapping)에 있어서, 각 메모리블럭은 전술한 종래의 경우와 동일하게 32개씩의 컬럼라인들 및 컬럼프리디코딩라인들을 한조로 하는 4개의 결속구역으로 설정되어 있지만, 하술되는 컬럼선택신호들과 컬럼프리디코딩신호들간의 연결관계와 그것을 위한 라인들의 배치상태는 전술한 종래의 경우와 격별한 차이가 있음에 유의하여야 한다.
먼저, 각 메모리블럭내에서 컬럼선택신호들이 실리는 컬럼라인들(11)의 배치(또는 코딩)에 있어서, 첫번째의 메모리블럭 MB1에서는 컬럼선택신호들이 CSLiU(i=0+8n; n=0∼31), CSLiL(i=0+8n; n=0∼31), CSLjU(j=1+8n; n=0∼31) 및 CSLjL(j=1+8n; n=0∼31)의 순서로 배치되어 있다. 이를 실제의 순서대로 나열한다면, CSL0U, CSL0L, CSL1U, CSL1L, CSL8U, CSL8L, CSL9U, CSL9L, …, CSL248U, CSL248L, CSL249U, CSL249L로 이루어진다. 또한, 두번째의 메모리블럭 MB2에서는, 컬럼선택신호들이 CSLiU(i=2+8n; n=0∼31), CSLiL(i=2+8n; n=0∼31), CSLjU(j=3+8n; n=0∼31) 및 CSLjL(j=3+8n; n=0∼31)의 순서로 배치되어 있다. 이를 실제의 순서대로 나열한다면, CSL2U, CSL2L, CSL3U, CSL3L, CSL10U, CSL10L, CSL11U, CSL11L, …, CSL250U, CSL250L, CSL251U, CSL251L로 이루어진다. 세번째의 메모리블럭 MB3에서는 컬럼선택신호들이 CSLiU(i=4+8n; n=0∼31), CSLiL(i=4+8n; n=0∼31), CSLjU(j=5+8n; n=0∼31) 및 CSLjL(j=5+8n; n=0∼31)의 순서로 배치되어 있다. 이를 실제의 순서대로 나열한다면, CSL4U, CSL4L, CSL5U, CSL5L, CSL12U, CSL12L, CSL13U, CSL 13 L, …, CSL252U, CSL252L, CSL253U, CSL253L로 이루어진다. 네번째의 메모리블럭 MB4에서는 컬럼선택신호들이 CSLiU(i=6+8n; n=6∼31), CSLiL(i=6+8n; n=0∼31), CSLjU(j=7+8n; n=0∼31) 및 CSLjL(j=7+8n; n=0∼31)의 순서로 배치되어 있다. 이를 실제의 순서대로 나열한다면, CSL6U, CSL6L, CSL7U, CSL7L, CSL14U, CSL14L, CSL15U, CSL15L, …, CSL254U, CSL254L, CSL255U, CSL255L로 이루어진다.
각 메모리블럭내에서 구분된 32개의 컬럼그룹들을 각각 선택하기 위한 컬럼프리디코딩신호들 DCA34, DCA56 및 DCA7에 의한 조합신호들을 위한 라인그룹들 13(4비트), 14(4비트) 및 15(2비트)는 제2도의 종래의 경우와 같이 4개의 메모리블럭에 걸쳐 신장하고 있지만, 각 메모리블럭내에서 구분된 32개의 컬럼그룹의 각각에 속하는 4개의 컬럼라인들을 선택하기 위한 컬럼선택신호들을 만들기 위한 컬럼프리디코딩신호들(DCA0, DCA1, DCA2, -U 및 -L로 이루어지는 조합신호들)을 실은 컬럼디코딩라인들(16,17,18,19)은, 하나의 메모리블럭마다 4개씩으로 분할되어 해당하는 메모리블럭의 코어(core)쪽으로 신장되어 있다. 즉, 첫번째의 메모리블럭 MB1에서는 컬럼프리디코딩신호 DCA0B1B2BU, DCA01B2BU, DCA0 B 1 B2BL 및 DCA01B2BL에 해당하는 4개의 컬럼디코딩라인들(16)이 신장하고, 두번째의 메모리블럭 MB2에서는 컬럼프리디코딩신호 DCA0B12BU, DCA0B12BU, DCA0 B12BL 및 DCA012BL에 해당하는 4개의 컬럼프리디코딩라인들(17)이 신장하고, 세번째의 메모리블럭 MB3에서는 컬럼프리디코딩신호 DCA0B1B2U, DCA01B2U, DCA0B1B2L 및 DCA 0 1 B2L에 해당하는 컬럼디코딩라인들(18)이 신장하고, 네번째의 메모리블럭 MB4에서는 컬럼프리디코딩신호 DCA0B12U, DCA012U, DCA0B12L 및 DCA012L에 해당하는 컬럼디코딩라인들(19)이 신장한다.
제3도의 구조에서 각 메모리블럭에 포함된 컬럼을 활성화시키는 방식에 있어서는, 한번의 데이타억세스싸이클에서 각 메모리블럭에서는 하나의 컬럼라인그룹(하나의 결속구역에 해당함)에 속하는 4개의 컬럼라인들에 구동하는 컬럼선택신호들이 활성화된다. 즉, 각 메모리블럭에서 4개씩의 컬럼라인(11)들이 구동되어 전체적으로 16개의 컬럼라인들이 동시에 구동되는 것이다. 예를 들면, 메모리블럭(MB1)에서는 첫번째의 컬럼그룹(첫번째의 결속구역)에 속하는 4개의 컬럼라인들을 구동하는 컬럼선택신호들(CSL0U, CSL0L, CSL1U, CSL1L)이 활성화되고, 메모리블럭(MB2)에서는 첫번째의 컬럼그룹(첫번째의 결속구역)에 속하는 4개의 컬럼라인들을 구동하는 컬럼선택신호들(CSL2U, CSL2L, CSL3U, CSL3L)이 활성화되고, 메모리블럭(MB3)에서는 첫번째의 컬럼그룹(첫번째의 결속구역)에 속하는 4개의 컬럼라인들을 구동하는 컬럼선택신호들(CSL4U, CSL4L, CSL5U, CSL5L)이 활성화되고, 메모리블럭(MB4)에서는 첫번째의 컬럼그룹(첫번째의 결속구역)에 속하는 4개의 컬럼라인들을 구동하는 컬럼선택신호들(CSL6U, CSL6L, CSL7U, CSL7L)이 활성화된다. 이와 같이, 컬럼라인들을 각 메모리블럭에 분산하여 구동시킴에 의해 노이즈의 분산효과를 실현할 수 있을 것이다.
이러한 컬럼프리디코딩들을 위한 결속은 하나의 메모리블럭마다 32개의 구역으로 되어 있으며, 이는 제2도의 경우와 다를 바 없다. 그러나, 제3도에 도시된 바와 같이, 종래에는 16개의 컬럼디코딩라인들이 4개의 메모리블럭의 전부에 걸쳐 신장하였던 것과 비교하면 라인의 길이가 단축되었음을 알 수있다. 따라서, 앞서 제2도와 관련하여 언급한 바와 같이 폴리실리콘의 선로부하 및 자체용량을 인한 신호전송의 지연이나 신호천이속도의 저하등을 억제할 수 있다.
또한, 제3도에서 각 메모리블럭에 속하는 컬럼프리디코딩라인들을 칩상에서 전원전압 및 접지전압용의 전원선들이 달리는 영역에 배치할 수 있기 때문에, 레이아웃상에 있어서 제2도와 같은 양태의 종래의 경우 보다 더 많은 여유를 제공할 수 있다.
더욱이, 본 발명에 따른 구조에 의하면, 비디오램(video RAM) 등에서 블럭라이트를 수행하는 경우에 있어서, 제2도의 종래의 경우라면 하나의 메모리블럭내에서 인접한 수비트씩의 컬럼라인들이 구동되어 상호 캐피시턴스로 인한 노이즈가 발생될 수 있으나, 본 발명에 따른 제3도와 같은 구조라면 컬럼라인들이 하나의 메모리블럭에서 2개씩 2Mb의 메모리뱅크에 걸쳐서 서로 인접하지 않고 구동되므로 노이즈분산에 의한 노이즈억제효과를 가지게 된다.
상술한 바와 같이, 본 발명은 컬럼프리디코딩라인으로부터 메모리셀어레이내의 컬럼라인에 이르는 선로의 부하를 줄여 컬럼선택에 관련된 신호들의 전송효율을 향상시키고, 레이아웃상의 여유도를 증대시키는 한편, 블럭라이트에서의 노이즈환경을 개선시키는 효과가 있다.
Claims (3)
- 복수개의 컬럼라인들을 가지는 메모리블럭들과, 복수개의 컬럼프리디코딩신호들을 입력하여 상기 복수개의 컬럼라인들을 선택하는 컬럼디코더를 가지는 반도체메모리장치에 있어서, 상기 복수개의 메모리블럭들의 각각에 속한 복수개의 컬럼라인들이 복수개의 컬럼그룹으로 나뉘어지고, 상기 컬럼그룹에 속한 컬럼라인들을 선택하기 위한 컬럼프리디코딩라인들이 해당하는 메모리블럭마다에 분할되어 배치되고, 각각의 분할된 컬럼프리디코딩라인들의 그룹이 상기 해당하는 메모리블럭의 어느 한쪽에 인접하여 신장함을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 상기 하나의 메모리블럭에 해당하는 컬럼프리디코딩라인들과 상기 컬럼라인들이 서로 복수개를 한조로 하는 결속구역에서 연결됨을 특징으로 하는 반도체메모리장치.
- 복수개의 컬럼라인들을 가지는 메모리블럭들과, 복수개의 컬럼프리디코딩신호들을 입력하여 상기 복수개의 컬럼라인들을 선택하는 컬럼디코더를 가지는 반도체메모리장치의 컬럼구동방법에 있어서, 상기 복수개의 메모리블럭들의 각각에 속한 복수개의 컬럼라인들을 복수개의 컬럼그룹으로 나누고, 상기 컬럼그룹에 속한 컬럼라인들을 선택하기 위한 컬럼프리디코딩라인들을 해당하는 메모리블럭마다에 분할하여 배치하고, 상기 각 메모리블럭에서 하나씩의 컬럼그룹을 동시에 활성화시킴을 특징으로 하는 컬럼구동방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032810A KR0124051B1 (ko) | 1994-12-05 | 1994-12-05 | 다수개의 컬럼선택라인을 가지는 반도체메모리장치 및 컬럼구동방법 |
| US08/590,707 US5699299A (en) | 1994-12-05 | 1995-12-05 | Semiconductor memory device with a plurality of column select lines and column driving method therefor |
| JP31665895A JP3250956B2 (ja) | 1994-12-05 | 1995-12-05 | 半導体メモリ装置の列駆動配線構造及び列駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032810A KR0124051B1 (ko) | 1994-12-05 | 1994-12-05 | 다수개의 컬럼선택라인을 가지는 반도체메모리장치 및 컬럼구동방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960025739A KR960025739A (ko) | 1996-07-20 |
| KR0124051B1 true KR0124051B1 (ko) | 1997-11-25 |
Family
ID=19400342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940032810A KR0124051B1 (ko) | 1994-12-05 | 1994-12-05 | 다수개의 컬럼선택라인을 가지는 반도체메모리장치 및 컬럼구동방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5699299A (ko) |
| JP (1) | JP3250956B2 (ko) |
| KR (1) | KR0124051B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3512957B2 (ja) * | 1996-10-09 | 2004-03-31 | 株式会社東芝 | 半導体記憶装置 |
| US5793684A (en) * | 1997-07-10 | 1998-08-11 | Microchip Technology Incorporated | Memory device having selectable redundancy for high endurance and reliability and method therefor |
| DE102005029271B4 (de) * | 2005-06-23 | 2008-12-04 | Nokia Siemens Networks Gmbh & Co.Kg | Verfahren und Einrichtung zur Bestimmung des Leckwiderstands von zumindest einer Ader einer mehrere Adern aufweisenden Teilnehmeranschlussleitung in einem Kommunikationsnetz |
| US7723130B2 (en) * | 2008-02-18 | 2010-05-25 | United Microelectronics Corp. | Tooling method for fabricating a semiconductor device and semiconductor devices fabricated thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548225A (en) * | 1994-05-26 | 1996-08-20 | Texas Instruments Incorportated | Block specific spare circuit |
-
1994
- 1994-12-05 KR KR1019940032810A patent/KR0124051B1/ko not_active IP Right Cessation
-
1995
- 1995-12-05 US US08/590,707 patent/US5699299A/en not_active Expired - Fee Related
- 1995-12-05 JP JP31665895A patent/JP3250956B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960025739A (ko) | 1996-07-20 |
| JPH08227583A (ja) | 1996-09-03 |
| US5699299A (en) | 1997-12-16 |
| JP3250956B2 (ja) | 2002-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5691945A (en) | Technique for reconfiguring a high density memory | |
| US5060197A (en) | Static random access memory with redundancy | |
| US9786366B2 (en) | Apparatuses, memories, and methods for address decoding and selecting an access line | |
| US5708620A (en) | Memory device having a plurality of bitlines between adjacent columns of sub-wordline drivers | |
| CN100353456C (zh) | 半导体存储装置 | |
| KR102540082B1 (ko) | 감소된 누설을 위한 sram 아키텍처들 | |
| JPH11250688A (ja) | 半導体記憶装置 | |
| US4554646A (en) | Semiconductor memory device | |
| US6366526B2 (en) | Static random access memory (SRAM) array central global decoder system and method | |
| KR100307663B1 (ko) | 서로다른크기의서브어레이들을구비한반도체메모리장치및서브어레이의수를줄이는방법 | |
| KR20090090601A (ko) | 리드 와일 라이트 동작시 커플링 노이즈를 방지할 수 있는상 변화 메모리 장치 | |
| US6674676B1 (en) | Column redundancy system and method for a micro-cell embedded DRAM (e-DRAM) architecture | |
| JP2006147145A (ja) | 半導体メモリ装置の配置方法 | |
| US6788600B2 (en) | Non-volatile semiconductor memory | |
| KR0124051B1 (ko) | 다수개의 컬럼선택라인을 가지는 반도체메모리장치 및 컬럼구동방법 | |
| KR910009408B1 (ko) | 반도체기억장치 | |
| US6404693B1 (en) | Integrated circuit memory devices that select sub-array blocks and input/output line pairs based on input/output bandwidth, and methods of controlling same | |
| US6404695B1 (en) | Semiconductor memory device including a plurality of memory blocks arranged in rows and columns | |
| US6426913B1 (en) | Semiconductor memory device and layout method thereof | |
| US5384726A (en) | Semiconductor memory device having a capability for controlled activation of sense amplifiers | |
| EP0829086B1 (en) | Technique for reconfiguring a high density memory | |
| JP2021150002A (ja) | 半導体記憶装置、及び半導体記憶装置の制御方法 | |
| KR20090075909A (ko) | 반도체 메모리 장치에서의 멀티 워드라인 테스트를 위한어드레스 코딩방법 | |
| US20120290782A1 (en) | Block Mapping Circuit and Method for Memory Device | |
| KR0172352B1 (ko) | 반도체 메모리 장치의 컬럼 리던던시 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080904 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |