CN1825479A - 改进的双数据速率ⅱ型动态随机存取存储器数据通路 - Google Patents

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Abstract

本发明提出支持在存储器阵列和外部数据缓冲器之间交换数据所需的切换操作的技术和电路。在写通路，这种切换操作可以包括对在单个数据缓冲器上顺序接收到的一些数据位进行锁存和汇编，基于存取模式类型(例如交叉存取或顺序存取)对数据位进行重新排序，并基于芯片结构(例如×4，×8，×16)对被访问的存储体位置执行编码操作。在读通路也执行类似的操作(以相反的顺序)，以对待从器件读出的数据进行汇编。

Description

改进的双数据速率II型动态随机存取存储器数据通路
技术领域
本发明一般涉及存储器件的存取，特别是，涉及双数据速率(DDR)动态随机存取存储器(DRAM)器件的存取，对例如DDR-II型DRAM器件的存取。
背景技术
亚微米CMOS技术的发展已经导致对高速半导体存储器件需求的增加，例如动态随机存取存储(DRAM)器件、伪静态随机存取存储(PSRAM)器件等类似器件。这里，将这类存储器统一称作DRAM器件。
一些类型的DRAM器件具有同步接口，通常意味着数据与时钟脉冲一起写入器件或从其中读出。早期的同步DRAM(SDRAM)器件在每时钟周期(例如在上升沿)传送一比特数据，其被恰当地称作单数据速率(SDR)SDRAM器件。后来，改进的双数据速率(DDR)SDRAM器件包括输入/输出(I/O)缓冲器，其在时钟信号的上升沿和下降沿处各传送一个比特的数据，从而使有效数据传送率增加为原来的2倍。还有一些被称为DDR-II SDRAM器件的其它类型的SDRAM器件，其可以在每个时钟沿传送两个比特数据，通常是通过使I/O缓冲器以时钟信号频率的2倍工作来实现，使数据传送率又加倍(达到4×SDR的数据传送率)。
不幸的是，随着存储速度的增加，以两倍时钟频率运行I/O缓冲器和处理数据遇到了几个挑战。例如，现代SDRAM装置支持许多不同的数据转换模式(即交叉存取或顺序成组模式)，其需要在向存储器阵列写入或从存储器阵列读取数据之前对数据进行重新排序。并且，由于各种原因(例如几何形状、产量以及速度最优化)，这些器件通常具有使用“编码(scrambling)”技术的物理存储器拓扑，在这种技术中，逻辑相邻的地址和/或数据在物理上不相邻。数据的重新排序和编码影响数据何时并以何种方式在数据缓冲器和存储器阵列之间传递，并且一般需要复杂的切换逻辑。
由于这种复杂性，常规数据通路切换逻辑一般通过合成来设计，其通常指的是将一种设计从高级设计语言(例如，VHDL)转化成实际门的过程。不幸的是，合成设计具有缺点。例如，它一般将全部组合逻辑放在一起，这将引起更大的门延迟和更大的掩码区，从而使性能和密度受到影响。并且，这些设计中的定时干扰和不必要的切换操作通常会降低速度性能并增加功耗。随着时钟频率的增加，这些定时问题会变得更加严重。此外，合成设计逻辑的典型的未系统化的属性不能够促进例如在整个具有不同结构(例如，×4、×8和×16)的器件族成员或在支持不同结构的单个器件中的再使用。
因此，需要一种灵活的数据通路逻辑设计，其能够支持在存储阵列和外部数据缓冲器之间传送数据需要的切换操作。
发明内容
本发明的实施方式主要提供了用于在数据缓冲器和存储器阵列之间进行有效数据传送的技术和器件。
一个实施方式提供了一种存储器件，其主要包括一个或多个存储器阵列、至少一级重新排序逻辑和I/O缓冲器级。以中心频率驱动重新排序逻辑，且通常将其配置成：在写操作期间，将从第一组数据线上接收的数据位进行重新排序并通过第二组数据线写入存储器阵列；在读操作期间，对从存储器阵列读出的数据位进行重新排序，并将这些数据位经由第二组数据线送到第一组数据线。对于多个数据缓冲器中的每一个，输入/输出(I/O)缓冲器级具有缓冲器逻辑，将该缓冲器逻辑配置成：在读操作期间，通过第一组数据线从重新排序逻辑并行接收N位数据，并以一数据频率将该N位顺序输出到数据缓冲器上；在写操作期间，以该数据频率在数据缓冲器上顺序接收N位数据，并将该N位数据通过第一组数据线并行输出到重新排序逻辑，这里N是大于1的整数，数据频率至少是中心频率的2倍。
另一实施方式提供了一种存储器件，其主要包括一个或多个存储器阵列、重新排序逻辑、编码逻辑以及用于每个数据缓冲器的缓冲器逻辑。以中心频率驱动重新排序逻辑，并且通常将其配置成：基于指定的成组传送类型，对在第一组数据线上并行接收的数据位进行重新排序，并将重新排序的比特送到第二组数据线上。以中心频率驱动编码逻辑，并且通常将其配置成：至少部分基于存储器阵列内部数据位的物理位置，对经由第二组数据线从重新排序逻辑接收的数据位进行重新排序，然后经第三组数据线将重新排序的比特写入存储器阵列。一般地，缓冲器逻辑被配置成以一数据频率顺序接收N位数据，并按照接收的顺序将该N位数据通过第一组数据线并行输出到重新排序逻辑，其中数据频率至少是中心频率的2倍。
另一种实施方式提供另一种存储器件，一般其包括一个或多个存储器阵列、多个缓冲器以及位于多个缓冲器和存储器阵列之间的流水线数据通路，该通路包括按照一数据频率操作的缓冲器逻辑以及以中心频率操作的重新排序逻辑，其中数据频率至少是中心频率的4倍。
另一种实施方式提供了一种与存储器件交换数据的方法，该存储器件利用地址和/或数据编码，其中在一个或多个存储器阵列中逻辑相邻的地址和/或数据不是物理相邻的。一般地，该方法包括：数据缓冲器从外部器件按照给定数据频率接收N位数据，其中N是大于1的正数，并将N位数据按照接收的顺序并行送到第一内部总线，在将N位数据写入存储器阵列前，以中心频率对N比特数据至少重新排序1次并将其送到第二内部总线，其中数据频率至少是中心频率的2倍。
另一种实施方式提供了一种与存储器交换数据的方法。一般地，这种方法包括：按照给定的数据频率交换从一个或多个存储器读出或向其写入的多个数据缓冲器中的数据位；并且在将数据位写入一个或多个存储器阵列前或者将这些数据位输出到多个缓冲器上前，以中心频率对这些数据位进行重新排序，其中数据频率至少是中心时钟频率的2倍。
另一种实施例提供了一种在数据缓冲器和一个或多个存储器阵列之间交换数据的方法。这种方法大致包括：从外部时钟信号产生数据时钟信号和中心时钟信号，其中数据时钟信号的时钟频率至少是中心时钟信号的2倍；在数据缓冲器上与数据时钟信号相结合连续地接收待写入存储器阵列的数据位；与数据时钟信号相结合，在数据缓冲器上连续地输出从存储器阵列读出的数据位；，在将数据位写入存储器阵列前或输出到数据缓冲器前，与中心时钟信号相结合对数据位进行重新排序。
另一种实施方式提供了一种存储器件，其大致包括：接收装置，用于在每个外部时钟信号周期，在P个数据缓冲器中的每一个上接收N位数据，并将该N位数据并行送到第一组数据线；重新排序装置，用于与频率低于外部时钟信号的中心时钟信号相结合，对在P个数据缓冲器中的每一个上接收的N个数据位进行重新排序并将重新排序的N个比特送到第二组数据线；以及编码装置，用于与中心时钟信号相结合，至少部分基于目标地址的物理位置，对重新排序的数据位进行编码并将编码后的数据位送到第三数据线。
附图说明
上面总结的本发明的具体说明可以作为实施例的参考，这样本发明上面引述特点的方式可以被充分理解，其中某些实施方式利用附图加以说明。然而，值得注意的是，附图仅仅说明了本发明示例性的实施方式，因此不能认为是对本发明的范围进行限定，因为本发明允许其他等效的实施方式。
图1示出了根据本发明实施方式的动态随机存取存储器(DRAM)。
图2示出了根据本发明实施方式的示例性DRAM数据通路。
图3分别示出了从存储器阵列读、写数据的示例性操作。
图4A和图4B分别示出了近缓冲器排序逻辑的示例性框图和对应真值表。
图5A和图5B分别示出了一种示例性写通路排序切换矩阵和对应的真值表。
图6A和图6B分别示出了一种示例性读通路排序切换矩阵和对应的真值表。
图7A和图7B示出了图5A和图6A示出的切换矩阵的示范配置。
图8示出了根据本发明实施方式的智能阵列切换逻辑的示例性框图。
图9示出了图8所示智能阵列切换逻辑的示例性开关排列和信号路由。
图10A和图10B分别示出了图9所示的开关排列的单个级和对应真值表。
图11示出了图10A所示的单个级的开关配置，其用于×16存储器结构。
图12A和12B示出了图10A所示单个级的开关配置，其用于×8存储器结构。
图13A-D示出了图10A所示单个级的开关配置，其用于×4存储器结构。
具体实施方式
本发明实施方式主要提供了支持在存储器阵列/体和外部数据缓冲器之间传送数据所需的切换操作的技术和电路。在写通路上，这些切换操作包括锁存和汇编(assembling)通过单个数据缓冲器连续接收的多个比特、基于特定类型的存取方式(例如，交叉存取或顺序，奇/偶)对这些比特进行重新排序、并基于芯片结构(例如×4，×8或×16)访问的体位置进行编码操作。在读通路上，可以进行相似的操作(以相反的顺序)以准备并汇编待从器件中读取的数据。
在数据通路中，通过在不同的逻辑块之间分配这些切换操作，仅仅一部分操作(例如锁存数据)可以以数据时钟频率执行，而其余操作(例如排序和编码)以较低的频率(例如1/2外部时钟频率)执行。此外，通过将这些切换操作分割，这些操作也可以并行执行(例如以流水线方式)，而不是以串行的方式将所有复杂的解码放在一个复合块中。因此，分布式逻辑方法有助于降低数据通路级的速度瓶颈，改善(DDR-IISDRAM)器件性能。
         具有简化缓冲器逻辑的示例性存储器件
图1说明了一种示例性的存储器件100(例如DRAM器件)，该器件使用了根据本发明一种实施方式的数据通路逻辑设计，来存取存储在一个或多个存储器阵列(或体)110中的数据。
如图所示，器件100可以包括控制逻辑130，其用于接收一组控制信号132以存取(例如读、写或者刷新)存储在阵列110中的数据，数据的位置由一组地址信号126指定。响应于信号132，将地址信号126锁存，并利用寻址逻辑120将其转换为用于访问阵列110中单个单元的行地址信号(RA)122和列地址信号(CA)124。
从阵列110读出或写入阵列110的数据可以经由I/O缓冲逻辑135在外部数据缓冲器和阵列110之间传送，该数据使用数据信号(DQ0-DQ15)142表示。如前所述，这种数据传送可能需要许多切换操作，包括汇编多个顺序接收到的位、根据存取模式类型对这些位进行重新排序(例如，交叉存取或者顺序，偶数/奇数)并根据芯片结构(例如×4、×8或者×6)和被存取数据的物理位置(例如一个特定体或体内的分区)进行编码操作。而常规系统可能利用一个单独的复合逻辑单元来执行所有这些切换操作，本发明的实施方式可以将这些操作在多个逻辑块之间分配。
对于一些实施方式，这些逻辑块可以包括简化缓冲器逻辑150、近缓冲器排序逻辑160和智能阵列切换逻辑170。简化缓冲器逻辑150和近缓冲器排序逻辑160可以集成在I/O缓冲器逻辑135内部。举例来说，对于一些实施方式，只有简化缓冲器逻辑150可以以数据时钟频率(一般是DDR-II的外部时钟频率的两倍)工作，而近缓冲器排序逻辑160和智能阵列切换逻辑170可以以较慢的存储核心频率(一般是外部时钟频率的1/2)工作。
通常，在写操作期间，简化缓冲器逻辑150仅负责接收连续出现在外部缓冲器上的数据位，并将这些数据位并行(按照接收的顺序)送给近缓冲器排序逻辑160。近缓冲器排序逻辑160负责基于特定的存取模式对这些位(重新)排序并将经过排序的位送入智能阵列切换逻辑170。智能阵列切换逻辑器170负责执行1∶1的数据编码功能，并将连接到阵列的一组数据线上的数据通过另一组数据线写到存储体中。下文将会更详细的描述，可由具体的芯片结构(例如×4，×8以及×16)以及访问的特定体分区确定数据如何被编码。这些部件沿读取通路(例如在读操作中传送数据时)以相反方式操作。
                     读/写数据通路
简化缓冲器逻辑150、近缓冲器排序逻辑160和智能阵列切换逻辑170的协作功能可以参考图2进行描述，图2显示了根据本发明实施例的示例性读/写数据通路。为了便于理解，将分别描述写和读通路，先从写通路开始。
如图所示，简化缓冲器逻辑150可以包括元件的任何适合的布置，例如先入先出(FIFO)锁存缓冲器，将其设计成接收和汇编外部缓冲器上顺序出现的多个数据位。每个外部数据缓冲器可以有其自己的对应级152，对应级152由数据时钟驱动。如前所述，在DDR-II DRAM器件中，数据可以在数据时钟的上升沿和下降沿传送，这样在每个外部时钟周期内可以锁存四位数据。
一旦每级151将四位数据锁存(例如每个外部时钟周期)时，这些位以它们被接收的顺序传送到近缓冲器排序逻辑160中，以基于存取模式类型进行可能的重新排序。换句话说，简化缓冲器逻辑150仅仅对数据信号进行锁存，而不必根据地址信号对其进行任何排序或者编码，这可以减少以(更高的)数据时钟频率进行数据信号转换时噪声干扰的可能性。这种方法也可以简化信号路由，因为不需要将排序所需的地址信号路由到缓冲器逻辑。
如图所示，数据可以通过数据线的总线在简化缓冲器逻辑150和近缓冲器排序逻辑160之间传送，数据线的总线也被称为中心读/写数据(SRWD)线151。假设共有16个外部数据缓冲器DQ<15:0>，那么对于一个DDR-II器件(对于DDR-I是32，DDR III是128)将共有64个SRWD线151(例如，对于每个数据缓冲器，缓冲器排序逻辑执行4∶1取数据指令)。当简化缓冲器逻辑150以更高的数据时钟频率运行时，因为数据仅仅是在连续接收四位后才被传送，所以缓冲器排序逻辑160可以在较低的存储核心时钟(CLKCORE)频率下运行。
如图所示，对于一个对应的数据缓冲器，近缓冲器排序逻辑160可以包括开关排列(这里称作矩阵)162，用于根据当前操作(顺序或交叉存取，奇或偶模式的列地址0和列地址1)的存取模式对其在SRWDL线151上接收的四位数据进行排序。每个矩阵162中排序后的位输出到另一组数据线上，例如在水平或“X”方向行进的一组数据线(XRWDL)161。换句话说，每个矩阵162可以在SRWD线151和XRWD线161之间执行1∶1的数据编码功能。
XRWDL线161与智能阵列切换逻辑170连接，智能阵列切换逻辑170将这些线编码到另一组数据线，如图中沿垂直或“Y”方向行进的数据线(YRWDL)171。根据被写入的有效存储体以及其所处的位置，上或下缓冲器级112U或112L将有效的YRWD线与连接到存储器阵列110的读/写数据线(RWDL’s)连接。如图所示，每个体被分成四个分区，通过列地址CA11和行地址RA13来选中特定分区。例如，参考存储体0(左上体1100)，CA11＝1选择了位于上半部分的分区，CA11＝0选了位于下半部分的分区，而RA13＝1选择了位于左侧的分区和RA13＝0选择了位于右侧的分区。这种分区方法可以使阵列得到有效的利用，这不仅仅适用于×16结构，而且适用于×4和×8结构。
在任何情况下，智能阵列切换逻辑170也以存储器中心频率执行1∶1的数据编码功能，将来自XRWD线161的数据经由YRWD通过阵列读/写数据(RWD)线写入存储体阵列。正如下文将要详细描述到的，数据以何种方式进行编码由不同的芯片结构(×4、×8和×16)确定。数据编码也可以根据被访问的给定存储体内的特定分区(该分区可以通过行地址RA13和列地址CA11识别)来确定，以说明存储体之间的位线扭曲，如扭曲区114中所示。
在读访问期间，数据通过智能阵列切换逻辑170、近缓冲器编码逻辑160和简化缓冲器逻辑150沿相反方向前进。换句话说，数据可以通过智能阵列切换逻辑170从存储器阵列110传送到XRWD线161，通过缓冲器编码逻辑160到达SRWD线151，最后通过简化缓冲器逻辑150输出到数据缓冲器。如图所示，为了对数据位重新排序，近缓冲器编码逻辑160包括对应每个数据缓冲器的开关排列(例如矩阵)164。由此，简化缓冲器逻辑150可以简单地按照数据位(以数据时钟频率)被接收到的顺序将数据位移出，而不需要执行任何复杂逻辑运算，也不需要路由到该缓冲器的很长的控制信号线。
简化缓冲器逻辑150、近缓冲器排序逻辑160和智能阵列切换逻辑170在写和读期间执行的操作在图3中进行了总结。应该注意的是：对于每个外部缓冲器(例如基于该结构的4、8或者16个缓冲器)，简化缓冲器逻辑150并行执行同样的操作。
首先参照写访问，简化缓冲器逻辑150(以数据时钟频率)顺序接收外部缓冲器上的数据位。接收四位数据后，简化缓冲器逻辑150按照接收的顺序沿SRWD线151将四位数据并行送到近缓冲器排序逻辑160。在步骤306，近缓冲器排序逻辑160根据数据模式对数据位重新排序，并送到XRWD线161。在步骤308，智能阵列切换逻辑170根据芯片结构以及相对于扭曲区114的被访问的特定存储体位置，执行数据编码功能，以将数据写入存储器阵列(经由YRWD线171)。
接着参考图3B，在步骤312，在读取访问期间，智能阵列切换逻辑170(经由YRWD线171)从阵列接收读取的数据并执行编码功能，以将读取的数据传送到XRWD线161上。在步骤314，近缓冲器排序逻辑160对数据位重新排序，并将其送到SRWD线151上。在步骤316，简化缓冲器逻辑150并行(在SRWD线151上)接收经排序的数据位，并在步骤318将数据位按接收顺序输出到数据缓冲器。
现在将描述可执行上述操作的简化缓冲器逻辑150、近缓冲器排序逻辑160和智能阵列切换逻辑170的示例性电路结构。虽然是分别描述，但本领域的人员应该可以理解这些逻辑实际上是并行切换的，因此形成等待时间减少了的有效流水线数据通路。
                    近缓冲器排序逻辑
如前所述，在写访问期间，近缓冲器排序逻辑器160的每级162从简化缓冲器逻辑150接收四位数据，并根据特定的数据存取模式(即顺序或交叉成组模式)对四位数据进行重新排序。利用相似的方式，在写访问期间，每级164从智能阵列切换逻辑170接收四位数据并对其进行重新排序(按照它将被读出的顺序)。图4A比图2更详细地示出了对应于单个数据缓冲器的读、写级162-164。
根据DDR-II操作，数据位在时钟的上升沿和下降沿有效锁存。标记0、1、2、和3可以用来表示数据在第一时钟上升沿、第一时钟下降沿、第二时钟上升沿、第二时钟下降沿被锁存的事件。如图4C所示，也可以将这些数据位(依次)称为偶数1(E1)、奇数1(O1)、偶数2(E2)和奇数2(O2)数据位。如图4A所示，这些偶数/奇数标记可以用作SRWD线和XRWD线的后缀表示以反映从对应的DQ缓冲器读取和写入的数据的顺序。在写操作期间，每个SRWD数据线可以通过级162与四条XRWD线(XRWDe1、XRWDo1、XRWDe2、XRWDo2)中的任何一条连接，而在读顺序期间，每个XRWD数据可以经由级164到达四条SRWD线(SRWDe1、SRWDo1、SRWDe2、SRWDo2)中的任意一条。
如前所述，数据位可以在缓冲器级按照其被接收的顺序或者按照其在输出端必须被驱动的顺序被依次处理。因此，需要用这些标记来识别数据的顺序。对于一些实施例，级162和164可以配置成根据标准数据模式(例如由JEDEC标准JESD79-2A定义)对数据进行重新排序，该模式可指定顺序或者交叉成组类型传送以及组内的起始地址(CA1和CA0)。这种成组类型是可编程的(例如通过方式寄存器)，而起始地址由用户指定(例如用读/写操作表示)。
图4B示出了一个示例性表格400，在最右栏列出了级162和164如何根据不同的成组模式类型和起始地址对数据进行重新排序。同样在表400中，按照JEDEC委员会规定，INTERLEAVED＝1表示器件工作在数据交叉存取模式。因此，前四项(INTERLEAVED＝0)表示器件工作在非交叉存取/顺序型传送模式，且具有由列地址(CA1和CA0)指定的不同的起始地址。如图所示，即使是顺序访问，如果提供了非零起始地址，数据线也会被重新排序(例如基于起始地址逻辑移位)。后四项(INTERLEAVED＝1)表示具有不同起始地址的交叉存取传送模式。另外，如图所示，如果提供了非零的起始地址，那么数据线被重新排序。
图5A示出了可在写入级162中使用的开关163的示例性排列，开关163能够执行图4B中表400所示出的重新排序。如图所示，第一组开关163E(标号SW0-3)可用于将SRWD线上的数据切换到偶数XRWD线(XRWDE1和XRWDE2)上，第二组开关163O(标号SW4-7)可用于将SRWD线上的数据切换到奇数XRWD线(XRWDO1和XRWDO2)上。每个XRWD线的切换输出可以利用锁存器165保持。图5B示出了基于列地址CA<1，0>和INTERLEAVED信号控制开关163的示例性真值表，用于实现表400所示的重新排序。对于SRWD偶数1以及SRWD偶数2，框510中的开关起作用。对于SRWD奇数1以及SRWD奇数2，框520中的开关起作用。
图6A示出了可在读取级164中应用的开关167的类似排列。如图所示，第一组开关167E(标号SW0-3)可用于将XRWD线上的数据切换到偶数SRWD线(SRWDE1和SRWDE2)，而第二组开关167O(标号SW4-7)可用于将XRWD线上的数据切换到奇数SRWD线(SRWDO1和SRWDO2)上。每个SRWD线的切换输出可以利用锁存器169保持。图6B示出了基于列地址CA<1，0>和INTERLEAVED信号控制开关167的示例性真值表，用于实现表400所示的重新排序。对于XRWD偶数1和XRWD偶数2，框610中的开关起作用。对于XRWD奇数1和XRWD奇数2，框620中的开关起作用。如图所示，读出和写入级162和164基本上是利用不同信号再使用的相同的结构，这可以形成非常均衡的读和写定时通路。
图7A和7B示出了开关163和167的示例性设置，其示出了如何根据表400对数据进行重新排序。图示的例子假设的是对应表400中第四项的访问模式，起始地址由CA0＝1、CA1＝1定义的顺序访问模式，其需要将(SRWD线上的)标记0、1、2、3编码成(XRWD线上的)1、2、3、0。
图7A示出了写访问时级162的开关设置。检查图5B中示出的真值表510和520，可以看到：该例子中的设置(INTERLEAVED＝0、CA1＝1、CA0＝1)将引起开关SW3和SW4闭合。闭合SW3将SRWDO2(标记3)连接到XRWDE1(标记0)、将SRWDO1(标记1)连接到XRWDE2(标记2)。闭合SW4将SRWDE1(标记0)连接到XRWDO1(标记1)、将SRWDE1(标记2)连接到XRWDO2(标记3)，这样就根据表400中第四项对数据线进行了正确的排序。
图7B示出了读访问时级164的开关设置，其使用相同的成组模式设置。检查图6B中示出的真值表610和620，可以看到：该例子中的设置(INTERLEAVED＝0、CA1＝1、CA0＝1)将引起开关SW1和SW6闭合。闭合SW1将XRWDO1(标记1)连接到SRWDE1(标记0)、将XRWDO2(标记3)连接到SRWDE2(标记2)。闭合SW6将使XRWDE2(标记2)连接到SRWDO1(标记1)、将XRWDE1(标记0)连接到SRWDO2(标记3)，这样就以将它们写出的正确顺序对这些位进行排序。
使用具有相同开关结构的单独的写入级和读出级162和164，可以帮助平衡写入和读出定时。通过查找这些切换级在I/O缓冲器逻辑中的位置，有助于通过允许简化缓冲器逻辑150仅以数据时钟频率移入和移出数据位，节省时序预算(timing budget)，而无需执行重新排序操作，所述I/O缓冲器逻辑器将芯片中心数据线(SRWD)与数据缓冲器(DQs)连接起来。
                  智能阵列切换逻辑
如前所述，在现代DRAM器件中，通常由于各种原因而采用数据编码，引起逻辑相邻的地址或数据位置在物理上不相邻。这种编码可以实现存储器单元最优几何布局(例如折叠)，以试图平衡位线和字线的长度。通过共享触点和阱区域，编码可以使阵列区域最优。为了减少相邻位线对之间的电容耦合，可以使用一种被称为位线扭曲的编码类型。
通过将XRWD线与YRWD线进行智能耦合来执行需要的编码，这种智能切换逻辑170可以解决各种编码类型。如图8所示，切换逻辑170可以在中心时钟频率下工作，编码操作可以由体、行和列地址控制。编码操作也可以由器件结构(例如×4、×8或×16)来控制，这允许在多个器件之间重复使用同一个切换逻辑170。
还有，为了简化设计及对时序通路进行平衡，切换逻辑170包括由单个矩阵组成的阵列。例如，如图9所示，切换逻辑170可包括一个由16个矩阵1720-15组成的阵列。每个矩阵172具有开关排列174，其被配置成将四位数据从该阵列(经由YRWD线)传送到一、二或四个XRWD线(取决于器件的结构)。例如，在×4结构中，只采用缓冲器DQ<3:0>，所以每个矩阵172只将数据切换到一个XRWD线。类似地，在×8结构中，只采用缓冲器DQ<7:0>，所以每个矩阵172只将数据切换到两个XRWD线。在×16结构中，采用所有的数据缓冲器DQ<15:0>，所以每个矩阵172将数据切换到四个XRWD线。
作为一个实例，图10A示出了单个矩阵172，矩阵172的开关排列174被构造成在对应于数据缓冲器0、4、8和12的“偶数1”XRWD线与对应比特位置0、4、8和12的YRWD数据线之间编码数据。这仅仅是单个阵列的一个例子，切换逻辑170包括可其它矩阵，用于执行类似操作以在其它XRWD线(奇数1、偶数2和奇数2)与对应缓冲器0、4、8、12以及其它缓冲器组(例如1-5-9-13，2-6-10-14，3-7-11-15)的YRWD数据线之间进行数据编码。
在任何情况下，图10B示出了根据器件结构、体地址BA<1，0>、行地址RA13和列地址CA11设置开关174的真值表。如前所述，RA13和CA11可以选择有效体内的特定分区。开关174根据真值表显示的信号值进行的操作最好结合具体例子进行描述。为了在读操作期间重新得到同一位置的数据，对矩阵的解码也是非常重要的。
例如，图11示出了一个×16结构的矩阵172设置。如前所述，仅在这种情况下，使用全部的数据线(包括DQ8和DQ12)。检查图10B中的真值表，可以看出×16是最简单的情况(无需编码就有效)，位于对角线上的所有开关SW1、SW2、SW4和SW8是导通的。如图11所示，SW1将YRWD0<12>与XRWDE1<12>连接，SW2将YRWD0<8>与XRWDE1<8>连接，SW4将YRWD0<4>与XRWDE1<4>连接，SW8将YRWD0<0>与XRWDE1<0>连接。
如图12A和12B所示，×8结构会出现两种情况，RA13访问每个存储体阵列的外半部或者访问内半部(沿水平方向)。参照真值表，如果RA13＝1，那么开关SW3和SW7导通(访问外部体分区)。如图12A所示，SW3将YRWD0<12>与XRWDE1<4>连接，而SW7将YRWD0<4>与XRWDE1<0>连接。另一方面，如果RA13＝0，那么开关SW0和SW8导通(访问内部体分区)。如图12B所示，SW0将YRWD0<8>与XRWDE1<4>连接，而SW8将YRWD0<0>与XRWDE1<0>连接。
如图13A-D所示，×4的结构会出现四种情况。不仅存储器体阵列的外半或内半分区由RA13控制，而且上半或下半分区也由CA11进行选择。如果CA11为逻辑“1”，那么访问上半分区，如果CA11为逻辑“0”，那么访问下半分区。总而言之，每个体阵列被分成四个分区：上部外分区、上部内分区、下部外分区和下部内分区。此外，由于相邻体之间的RWDL线的扭曲(参见图2中的扭曲区114)，在哪里放置RWDL线上的数据以到达存储器阵列中的目标存储器(正确的物理位置)将变会很重要。
由于该扭曲，32位RWD线经过左存储体阵列的下半部分和右存储体阵列的上半部分，而其它32位RWDL经过右存储体阵列的下半部分和左存储体阵列的上半部分。为了准确识别具体被访问的分区(在哪个存储体的上半阵列部分或下半阵列部分)，CA11和体地址bit0(BA0)可以被逻辑XOR(例如，使用+号来表示XOR，如果CA11和BA0都是逻辑“0”或都是逻辑“1”，则CA11+BA0＝“0”，如果CA11和BA0的逻辑值相反，则CA11+BA0＝“1”)。结果，在×4结构的四种情况中的每一种下，每个相邻体的四分之一区会被访问。
图13A示出了第一种情况，RA13＝1且CA11+BA0＝1，因此选择左存储体阵列的外上部(左)分区(BA0＝0且CA11＝1)和右存储体阵列的外下部(右)分区(BA0＝1且CA11＝0)。参照图10B中的真值表，对于这种情况，开关SW5导通，其将YRWD0<12>与XRWDE1<0>连接。
图13B示出了第二种情况，RA13＝0且CA11+BA0＝1，因此选择左存储体阵列的内上部(右)分区(BA0＝0且CA11＝1)和右存储体阵列的内下部(左)分区(BA0＝1且CA11＝0)。参照图10B中的真值表，对于这种情况，开关SW6导通，其将YRWD0<8>与XRWDE1<0>连接。
图13C示出了第三种情况，RA13＝1且CA11+BA0＝1，因此选择左存储体阵列的外下部(左)分区(BA0＝0且CA11＝0)和右存储体阵列的外上部(右)分区(BA0＝1且CA11＝1)。参照图10B中的真值表，对于这种情况，开关SW7导通，其将YRWD0<4>与XRWDE1<0>连接。
图13D示出了第四种情况，RA13＝0且CA11+BA0＝0，因此选择左存储体阵列的内下部(右)分区(BA0＝0且CA11＝0)和右存储体阵列的内上部(左)分区(BA0＝1且CA11＝1)。参照图10B中的真值表，对于这种情况，开关SW8导通，其将YRWD0<0>与XRWDE1<0>连接。
这种交叠切换方案使应用的开关数量最少，根据最少的条件对其进行导通/关断，这有助于最小化功耗并降低XRWD线上的电容性负载。并且，因为SW8可能在所有结构中都是导通的，所以对×4部分不会产生额外的延迟损失，其通常与×16和×8结构共享相同的掩码。所示方案的另一有利方面在于：可以将×4切换方案中四条RWD线中的一条设置在×8切换方案中任意两条有效的RWD线之间，这可以降低线与线之间的切换耦合效应，还可以改善切换性能。
尽管上面是参照具体的DDR-II DRAM器件对实施方式进行了描述，但是本领域的技术人员将会认识到相同的技术和部件可以普遍用于改善任何对数据进行计时的时钟速率比处理这种数据所需的速率高的存储器。因此，本发明的实施例也可以用于每个时钟周期传送两比特的(DDR-I)DRAM器件，也可以应用于后来产生的DDR器件(例如，每时钟周期传送四位数据的DDR-III器件)。
本领域的技术人员也应该认识到，虽然描述的实施方式中的DRAM器件采用了独立的简化缓冲器逻辑、近缓冲器排序逻辑和智能阵列切换逻辑，但是其它实施方式也可以包括各种其它的分布式逻辑结构以实现类似功能。例如，一种实施方式可以包括独立的简化缓冲器逻辑(以数据时钟频率运行)和单个逻辑单元(以较低的存储核心时钟频率运行)，该单个逻辑单元能够实现由独立的近缓冲器排序逻辑和智能阵列切换逻辑完成的重新排序和编码功能。而另一种实施方式可以将重新排序和缓冲器逻辑(都工作在数据时钟频率下)集成在一起并利用智能阵列切换逻辑(在较低的存储核心时钟频率下工作)实现这里描述的编码功能。
                         结论
可以利用本发明的实施方式减少具有高数据时钟频率的DRAM器件的数据通路速度压力。通过将高速缓冲器逻辑与可以执行其它各种逻辑功能(例如重新排序和编码逻辑)的切换逻辑分开，执行那些功能的切换逻辑可以工作在较低的时钟频率下(例如外部时钟频率的1/2或数据频率的1/4)，由于节省了数据从存储器阵列传送到DQ缓冲器的时间，所以可以减缓相关的计时需要并改善等待时间，反之亦然。通过应用最优的开关排列，也可以实现读和写通路之间的延迟时间的平衡以及所有不同器件结构之间的延迟时间的平衡。
尽管前面在描述了本发明的实施方式，但是在不偏离本发明基本范围、和由下文权利要求所限定的范围的情况下，也是可以设计出另外的实施方式。

Claims (25)

1、一种存储器件，包括
一个或多个存储器阵列；
至少一级重新排序逻辑，其以中心频率驱动并配置成：在写操作期间，对在第一组数据线上接收到的数据位重新排序并将其送到第二组数据线以写入存储器阵列，在读操作期间，将经由第二组数据线从存储器阵列读出的数据位重新排序并送到第一组数据线；和
输入/输出(I/O)缓冲器级，对于多个数据缓冲器中的每一个具有缓冲器逻辑，该缓冲器逻辑配置成：在读操作期间，在第一组数据线上从重新排序逻辑并行接收N位数据，并以一数据频率在数据缓冲器上依次输出该N位数据；在写操作期间，以该数据频率在数据缓冲器上顺序接收N位数据，并将该N位数据通过第一组数据线并行输出到重新排序逻辑，其中N是大于1的整数，且该数据频率至少是中心频率的二倍。
2、根据权利要求1的存储器件，还包括逻辑电路，将其配置从外部时钟信号产生以所述数据频率驱动缓冲器逻辑的数据时钟信号和以所述中心频率驱动重新排序逻辑的中心时钟信号。
3、根据权利要求2的存储器件，其中将每个缓冲器的缓冲器逻辑配置成在外部时钟的每个沿至少传送一比特数据。
4、一种存储器件，包括：
一个或多个存储阵列；
以中心频率驱动的重新排序逻辑，将其配置成基于指定的成组传送类型对在第一组数据线上并行接收的数据位进行重新排序，并将重新排序的数据位送到第二组数据线；
以中心频率驱动的编码逻辑，将其配置成至少部分基于位于数据位在存储器阵列内的物理位置，对在第二组数据线上从重新排序逻辑接收的数据位重新排序并将其送到第三组数据线以写入存储器阵列；
对于多个数据缓冲器中的每一个，将缓冲器逻辑配置成以数据频率顺序接收N位数据，并按照数据接收的顺序经由第一组数据线将该N位数据并行输出到重新排序逻辑，其中数据频率至少是中心频率的二倍。
5、根据权利要求4的存储器件，其中该存储器件是双数据速率(DDR)同步动态随机存取存储(SDRAM)器件。
6、根据权利要求4的存储器件，其中该存储器件是DDR-II SDRAM器件，其中缓冲器逻辑在外部时钟信号的每个沿交换两位数据。
7、根据权利要求4的存储器件，其中重新排序逻辑和缓冲器逻辑集成在输入/输出(I/O)缓冲级内。
8、根据权利要求4的存储器件，其中编码逻辑被配置成：至少部分基于该存储器件的存储器结构的类型，将在第二组数据线上接收到的数据位进行重新排序。
9、根据权利要求4的存储器件，其中编码逻辑被配置成：至少部分基于在每次操作中从该存储器件并行存取的位数，对在第二组数据线上接收到的数据位进行重新排序。
10、一种存储器件，包括：
一个或多个存储器阵列；
多个缓冲器；以及
该多个缓冲器和存储器阵列之间的流水线数据通路，该通路包括以数据频率运行的缓冲器逻辑和以中心频率运行的重新排序逻辑，其中数据频率至少是中心频率的四倍。
11、根据权利要求10的存储器件，还包括逻辑电路，其被配置成从外部时钟信号产生以数据频率驱动该缓冲器逻辑的数据时钟信号和以中心频率驱动重新排序逻辑的中心时钟信号。
12、根据权利要求11的存储器件，其中每个缓冲器的缓冲器逻辑被配置成在外部时钟的每个沿传送至少两位数据。
13、根据权利要求10的存储器件，其中缓冲器逻辑和重新排序逻辑的至少一部分集成在输入/输出(I/O)缓冲级内。
14、一种与存储器件交换数据的方法，该存储器件采用地址和/或数据编码，其中在一个或多个存储器阵列内部，逻辑相邻的地址和/或数据在物理上不相邻，该方法包括：
以给定数据频率在数据缓冲器上从外部器件顺序接收N位数据，其中N是大于一的整数；
按照接收的顺序将该N位数据并行送到第一内部母线上；以及
在将该N位数据写入存储器阵列之前，以中心频率将该N位数据至少重新排序一次并送到至少第二内部母线上，其中数据频率至少是中心频率的二倍。
15、根据权利要求14的方法，还包括由从外部器件接收到的时钟信号产生用于使接收同步的数据时钟信号。
16、根据权利要求15的方法，还包括由从外部器件接收到的时钟信号产生用于使重新排序同步的中心时钟信号。
17、一种与存储器件交换数据的方法，该方法包括：
以给定数据频率在多个数据缓冲器上交换从一个或多个存储器阵列读取的或待写入一个或多个存储器阵列的数据位；以及
在将数据位写入一个或多个存储器阵列之前或在将数据位输出到该多个缓冲器之前，以中心时钟频率至少重新排序数据位一次，其中该数据频率至少是中心频率的二倍。
18、根据权利要求17的方法，其中对数据位至少重新排序一次包括：
基于成组传送类型和组起始地址对所述位重新排序；和
至少部分基于目标存储单元的物理位置对所述位进行编码。
19、根据权利要求17的方法，其中重新排序至少部分基于成组传送类型。
20、一种在数据缓冲器和一个或多个存储器阵列之间交换数据的方法，该方法包括：
从外部时钟信号产生数据时钟信号和中心时钟信号，其中数据时钟信号的频率至少是中心时钟信号频率的两倍；
与数据时钟信号相结合，在数据缓冲器上顺序接收待写入存储器阵列的数据位；
与数据时钟信号相结合，在数据缓冲器上顺序输出从存储器阵列读取的数据位；以及
与中心时钟信号相结合，在将数据位写入存储器阵列之前或在数据缓冲器上输出数据位之前，对该数据位进行重新排序。
21、根据权利要求20的方法，其中该重新排序至少部分基于成组传送类型和组起始地址进行。
22、根据权利要求20的方法，其中该重新排序至少部分基于该一个或多个阵列内的目标存储器位置进行。
23、一种存储器件，包括：
接收装置，用于在每个外部时钟信号周期，在P个数据缓冲器中的每一个上接收N位数据，并将该N位数据并行送到第一组数据线；
重新排序装置，用于与频率低于外部时钟信号的中心时钟信号相结合，对在P个数据缓冲器中的每一个上接收的N个数据位进行重新排序并将重新排序的N个位送到第二组数据线；以及
编码装置，用于与中心时钟信号相结合，至少部分基于目标地址的物理位置，对重新排序的数据位进行编码，并将编码后的数据位送到第三数据线。
24、根据权利要求23的存储器件，其中该接收装置包括先入先出(FIFO)缓冲器，其能够在每个外部时钟周期至少锁存两位数据。
25、根据权利要求23的存储器件，其中该重新排序装置和编码装置以流水线方式工作。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024489A (zh) * 2009-09-18 2011-04-20 索尼公司 半导体存储器件以及多层芯片半导体器件
CN105681904A (zh) * 2016-01-18 2016-06-15 四川长虹电器股份有限公司 提高电视响应速度的方法
CN105940381A (zh) * 2013-12-26 2016-09-14 英特尔公司 存储器访问期间的数据重排序
CN110379454A (zh) * 2019-06-04 2019-10-25 航天科工防御技术研究试验中心 一种提升ddr器件测试速率的装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060171233A1 (en) * 2005-01-18 2006-08-03 Khaled Fekih-Romdhane Near pad ordering logic
US20080137470A1 (en) * 2006-12-07 2008-06-12 Josef Schnell Memory with data clock receiver and command/address clock receiver
US7926011B1 (en) * 2007-01-10 2011-04-12 Cadence Design Systems, Inc. System and method of generating hierarchical block-level timing constraints from chip-level timing constraints
US8640066B1 (en) 2007-01-10 2014-01-28 Cadence Design Systems, Inc. Multi-phase models for timing closure of integrated circuit designs
US8365113B1 (en) * 2007-01-10 2013-01-29 Cadence Design Systems, Inc. Flow methodology for single pass parallel hierarchical timing closure of integrated circuit designs
US8977995B1 (en) * 2007-01-10 2015-03-10 Cadence Design Systems, Inc. Timing budgeting of nested partitions for hierarchical integrated circuit designs
JP5458235B2 (ja) * 2007-07-10 2014-04-02 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置、およびｌｉｏ分割方法
US20090187701A1 (en) * 2008-01-22 2009-07-23 Jin-Ki Kim Nand flash memory access with relaxed timing constraints
US7957216B2 (en) * 2008-09-30 2011-06-07 Intel Corporation Common memory device for variable device width and scalable pre-fetch and page size
US8266471B2 (en) * 2010-02-09 2012-09-11 Mosys, Inc. Memory device including a memory block having a fixed latency data output
CN103176912B (zh) * 2011-12-26 2016-01-27 中国移动通信集团公司 随机写的方法和转换器
KR20140021419A (ko) 2012-08-10 2014-02-20 삼성전자주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
US9942063B2 (en) * 2012-10-26 2018-04-10 Altera Corporation Apparatus for improved encoding and associated methods
US9490836B2 (en) 2012-10-26 2016-11-08 Altera Corporation Apparatus for improved encoding and associated methods
US9898438B2 (en) 2014-10-13 2018-02-20 Samsung Electronics Co., Ltd. Symbol lock method and a memory system using the same
US10373665B2 (en) * 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
US10769080B2 (en) * 2017-03-30 2020-09-08 Futurewei Technologies, Inc. Distributed and shared memory controller
KR20220048367A (ko) 2020-10-12 2022-04-19 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220131380A (ko) 2021-03-19 2022-09-27 창신 메모리 테크놀로지즈 아이엔씨 데이터 처리 회로 및 기기
EP4086908B1 (en) 2021-03-19 2023-12-06 Changxin Memory Technologies, Inc. Data processing circuit, and device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2895488B2 (ja) * 1988-04-18 1999-05-24 株式会社東芝 半導体記憶装置及び半導体記憶システム
US5663924A (en) * 1995-12-14 1997-09-02 International Business Machines Corporation Boundary independent bit decode for a SDRAM
US6272600B1 (en) * 1996-11-15 2001-08-07 Hyundai Electronics America Memory request reordering in a data processing system
US5943283A (en) * 1997-12-05 1999-08-24 Invox Technology Address scrambling in a semiconductor memory
JPH11203860A (ja) 1998-01-07 1999-07-30 Nec Corp 半導体記憶装置
JPH11312400A (ja) 1998-02-24 1999-11-09 Matsushita Electric Ind Co Ltd 半導体集積回路
US6081477A (en) 1998-12-03 2000-06-27 Micron Technology, Inc. Write scheme for a double data rate SDRAM
DE19922155A1 (de) * 1999-05-12 2000-11-23 Giesecke & Devrient Gmbh Speicheranordnung mit Adreßverwürfelung
JP2001195899A (ja) * 2000-01-06 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
JP2002093162A (ja) 2000-09-20 2002-03-29 Toshiba Corp 半導体メモリ集積回路
US6775759B2 (en) * 2001-12-07 2004-08-10 Micron Technology, Inc. Sequential nibble burst ordering for data
JP2003272382A (ja) * 2002-03-20 2003-09-26 Mitsubishi Electric Corp 半導体記憶装置
JP4136429B2 (ja) * 2002-04-10 2008-08-20 富士通株式会社 半導体装置
DE10322541A1 (de) * 2003-05-19 2004-12-16 Infineon Technologies Ag Speicherbaustein mit integrierter Adressscramblereinheit und Verfahren zum Verscrambeln einer Adresse in einem integrierten Speicher
US7054202B2 (en) * 2003-06-03 2006-05-30 Samsung Electronics Co., Ltd. High burst rate write data paths for integrated circuit memory devices and methods of operating same
US6894551B2 (en) * 2003-09-05 2005-05-17 Micron Technology, Inc. Multiphase clock generators
US7484065B2 (en) * 2004-04-20 2009-01-27 Hewlett-Packard Development Company, L.P. Selective memory allocation

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024489A (zh) * 2009-09-18 2011-04-20 索尼公司 半导体存储器件以及多层芯片半导体器件
CN102024489B (zh) * 2009-09-18 2014-03-19 索尼公司 半导体存储器件以及多层芯片半导体器件
CN105940381A (zh) * 2013-12-26 2016-09-14 英特尔公司 存储器访问期间的数据重排序
CN105940381B (zh) * 2013-12-26 2019-11-15 英特尔公司 存储器控制器和由存储器控制器执行的方法
CN105681904A (zh) * 2016-01-18 2016-06-15 四川长虹电器股份有限公司 提高电视响应速度的方法
CN110379454A (zh) * 2019-06-04 2019-10-25 航天科工防御技术研究试验中心 一种提升ddr器件测试速率的装置

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