KR20210047413A - 플래시 메모리 장치 및 플래시 메모리 셀들을 포함하는 컴퓨팅 장치 - Google Patents

플래시 메모리 장치 및 플래시 메모리 셀들을 포함하는 컴퓨팅 장치 Download PDF

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KR20210047413A
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Abstract

본 발명은 플래시 메모리 장치에 관한 것이다. 본 발명의 따른 플래시 메모리 장치는, 제1 패드들, 제2 패드들, 제3 패드들, 메모리 셀 어레이, 행 디코더 블록, 제1 패드들을 통해 외부의 반도체 칩으로부터 수신되는 명령 및 주소를 저장하고, 그리고 주소를 행 디코더 블록에 제공하는 버퍼 블록, 비트 라인들을 통해 메모리 셀 어레이에 연결되고, 데이터 라인들을 통해 제3 패드들에 연결되고, 데이터 라인들 및 제3 패드들을 통해 외부의 반도체 칩과 데이터 신호들을 교환하는 페이지 버퍼 블록, 그리고 버퍼 블록으로부터 명령을 수신하고, 제2 패드들을 통해 외부의 반도체 칩으로부터 제어 신호들을 수신하고, 그리고 명령 및 제어 신호에 응답하여 행 디코더 블록 및 페이지 버퍼 블록을 제어하는 제어 로직 블록을 포함한다.

Description

플래시 메모리 장치 및 플래시 메모리 셀들을 포함하는 컴퓨팅 장치{FLASH MEMORY DEVICE AND COMPUTING DEVICE INCUDING FLASH MEORY CELLS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 뉴럴 프로세싱을 위한 초광대역 대역폭을 제공하는 플래시 메모리 장치 및 플래시 메모리 셀들을 포함하는 컴퓨팅 장치에 관한 것이다.
기계 학습과 연관된 기술들이 발전하면서, 기계 학습을 환경 내의 응용들에 적용하고자 하는 시도가 지속되고 있다. 기계 학습을 응용들에 적용하는 시도의 예로서, 기계 학습을 채용하기에 적합한 프로세싱 소자 및 저장 소자에 대한 연구가 진행되고 있다.
기계 학습은 대용량의 순차 데이터를 사용하는 구조적 특징을 갖는다. 대용량의 순차 데이터를 고속으로 또는 넓은 대역폭으로 통신할수록, 기계 학습이 채용된 응용들의 성능이 향상되고, 활용도가 높아질 수 있다. 또한, 불필요한 전력 소비를 줄이기 위하여, 기계 학습을 위한 저장 소자는 불휘발성일 것이 더 선호될 수 있다.
현재까지, 기계학습에 적합할 정도로 대용량의 순차 데이터를 고속으로 또는 넓은 대역폭으로 통신하는 불휘발성의 저장 소자에 대한 연구가 진행된 바 없다. 따라서, 기계학습에 적합할 정도로 대용량의 순차 데이터를 고속으로 또는 넓은 대역폭으로 통신하는 불휘발성의 저장 소자에 대한 요구가 지속되고 있다.
본 발명의 목적은 대용량의 순차 데이터를 고속으로 그리고 넓은 대역폭으로 통신함으로써, 기계 학습에 적합한 성능을 구비한 플래시 메모리 장치 및 플래시 메모리 셀들을 포함하는 컴퓨팅 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치는, 외부의 반도체 칩과 본딩되도록 구성되는 제1 패드들, 외부의 반도체 칩과 본딩되도록 구성되는 제2 패드들, 외부의 반도체 칩과 본딩되도록 구성되는 제3 패드들, 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이에 연결되고, 주소에 응답하여 워드 라인들 중 하나를 선택하도록 구성되는 행 디코더 블록, 제1 패드들을 통해 외부의 반도체 칩으로부터 수신되는 명령 및 주소를 저장하고, 그리고 주소를 행 디코더 블록에 제공하도록 구성되는 버퍼 블록, 비트 라인들을 통해 메모리 셀 어레이에 연결되고, 데이터 라인들을 통해 제3 패드들에 연결되고, 데이터 라인들 및 제3 패드들을 통해 외부의 반도체 칩과 데이터 신호들을 교환하도록 구성되는 페이지 버퍼 블록, 그리고 버퍼 블록으로부터 명령을 수신하고, 제2 패드들을 통해 외부의 반도체 칩으로부터 제어 신호들을 수신하고, 그리고 명령 및 제어 신호에 응답하여 행 디코더 블록 및 페이지 버퍼 블록을 제어하도록 구성되는 제어 로직 블록을 포함한다.
본 발명의 실시 예에 따른 컴퓨팅 장치는, 플래시 메모리 셀들을 포함하는 메모리 셀 칩, 플래시 메모리 셀들을 액세스하도록 구성되는 주변 회로 칩, 주변 회로 칩을 통해 메모리 셀들에 제1 데이터를 저장하고, 메모리 셀들로부터 제2 데이터를 읽고, 그리고 제1 데이터 및 제2 데이터를 이용하여 연산을 수행하도록 구성되는 로직 칩을 포함한다. 주변 회로 칩은 로직 칩 상에 적층되고, 그리고 메모리 셀 칩은 주변 회로 칩 상에 적층된다.
본 발명의 실시 예에 따른 컴퓨팅 장치는, 뉴럴 프로세서 칩, 그리고 뉴럴 프로세서 칩과 결합되는 플래시 메모리 칩을 포함한다. 플래시 메모리 칩은, 외부의 뉴럴 프로세서 칩과 본딩되도록 구성되는 제1 패드들, 외부의 뉴럴 프로세서 칩과 본딩되도록 구성되는 제2 패드들, 외부의 뉴럴 프로세서와 본딩되도록 구성되는 제3 패드들, 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이에 연결되고, 주소에 응답하여 워드 라인들 중 하나를 선택하도록 구성되는 행 디코더 블록, 제1 패드들을 통해 외부의 반도체 칩으로부터 수신되는 명령 및 주소를 저장하고, 그리고 주소를 행 디코더 블록에 제공하도록 구성되는 버퍼 블록, 비트 라인들을 통해 메모리 셀 어레이에 연결되고, 데이터 라인들을 통해 제3 패드들에 연결되고, 데이터 라인들 및 제3 패드들을 통해 외부의 반도체 칩과 데이터 신호들을 교환하도록 구성되는 페이지 버퍼 블록, 그리고 버퍼 블록으로부터 명령을 수신하고, 제2 패드들을 통해 외부의 반도체 칩으로부터 제어 신호들을 수신하고, 그리고 명령 및 제어 신호에 응답하여 행 디코더 블록 및 페이지 버퍼 블록을 제어하도록 구성되는 제어 로직 블록을 포함한다.
본 발명에 따르면, 플래시 메모리 장치는 통상적인 입력 및 출력 인터페이스를 통해 명령, 주소 및 제어 신호들을 수신하고, 그리고 데이터 라인들과 직접 연결된 패드들을 통해 데이터를 교환할 수 있다. 플래시 메모리 장치의 패드들은 프로세서의 패드들과 직접 연결될 수 있다. 따라서, 명령, 주소 및 제어 신호들의 인터페이스 변화를 억제하면서, 데이터에 대해 초광대역의 대역폭을 제공하는 플래시 메모리 장치 및 컴퓨팅 장치가 제공된다.
도 1은 기계 학습에 기반하여 구현되는 신경망의 예를 보여준다.
도 2는 도 1의 신경망에서 기계 학습이 수행되는 예를 보여준다.
도 3은 도 1의 신경망에서 추론이 수행되는 예를 보여준다.
도 4는 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 사시도이다.
도 5는 도 4의 플래시 메모리 장치를 제2 방향을 중심으로 180도 회전한 예를 보여준다.
도 6은 본 발명의 실시 예에 따른 플래시 메모리 장치가 외부의 장치, 예를 들어, NPU와 결합되는 예를 보여준다.
도 7은 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 8은 예시적인 페이지 버퍼 블록의 구성을 보여준다.
도 9는 예시적인 페이지 버퍼 블록의 구성을 보여준다.
도 10은 예시적인 페이지 버퍼 블록의 구성을 보여준다.
도 11은 COP에 기반하여 구현되는 플래시 메모리 장치의 예를 보여준다.
도 12는 메모리 셀 어레이의 회로도의 예를 보여준다.
도 13은 플래시 메모리 장치가 본딩에 의해 구현되는 예를 보여준다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 기계 학습에 기반하여 구현되는 신경망(NN)의 예를 보여준다. 예를 들어, 신경망(NN)은 인공 신경망(ANN)(Artificial Neural Network), 콘볼루션 신경망(CNN)(Convolution Neural Network), 순환 신경망(RNN)(Recursive Neural Network) 등과 같은 다양한 파생적인 구현들을 포함할 수 있다.
도 1을 참조하면, 신경망(NN)은 제1 내지 제4 입력 노드들(IN1~IN4), 제1 내지 제10 히든 노드들(HN1~HN10), 그리고 출력 노드(ON)를 포함한다. 입력 노드들의 개수, 히든 노드들의 개수, 그리고 출력 노드의 개수는 신경망(NN)을 구성할 때에 미리 결정될 수 있다.
제1 내지 제4 입력 노드들(IN1~IN4)은 입력 레이어를 형성한다. 제1 내지 제5 히든 노드들(HN1~HN5)은 제1 히든 레이어를 형성한다. 제6 내지 제10 히든 노드들(HN6~HN10)은 제2 히든 레이어를 형성한다. 출력 노드(ON)는 출력 레이어를 형성한다. 히든 레이어들의 개수는 신경망을 구성할 때에 미리 결정될 수 있다.
제1 내지 제4 입력 노드들(IN1~IN4)에 학습(learning) 또는 추론(inference)을 위한 데이터가 입력될 수 있다. 각 입력 노드의 값은 도시된 가지들(branches)(또는 시냅스들)을 통해 제1 히든 레이어의 제1 내지 제5 히든 노드들(HN1~HN5)로 전달된다. 가지들(또는 시냅스들)의 각각은 대응하는 시냅스 값 또는 가중치를 갖도록 지정될 수 있다. 각 입력 노드의 값은 대응하는 가지(또는 시냅스)의 시냅스 값 또는 가중치와 연산(예를 들어, 곱해져)되어 제1 히든 레이어로 전달될 수 있다.
제1 내지 제5 히든 노드들(HN1~HN5)의 각각에 입력되는 값들은 가중치들(또는 시냅스 값들)과 연산되어 제2 히든 레이어의 제6 내지 제10 히든 노드들(HN6~HN10)로 전달된다. 제6 내지 제10 히든 노드들(HN6~HN10)의 입력들은 가중치들(또는 시냅스 값들)과 연산되어 출력 노드(ON)로 전달된다. 출력 노드(ON)의 값은 학습 또는 추론의 결과를 나타낼 수 있다.
도 2는 도 1의 신경망(NN)에서 기계 학습이 수행되는 예를 보여준다. 도 1 및 도 2를 참조하면, S110 단계에서, 신경망(NN)에 초기 시냅스 데이터(또는 가중치 데이터)가 설정될 수 있다. 초기 시냅스 데이터(또는 초기 가중치 데이터)는 복수의 시냅스들(또는 가지들)에 각각 대응하는 복수의 초기 시냅스 값들(또는 초기 가중치 값들)을 포함할 수 있다.
예를 들어, 저장 소자로부터 초기 시냅스 데이터(또는 초기 가중치 데이터)를 읽고, 읽혀진 초기 시냅스 데이터(또는 초기 가중치 데이터)가 NPU에 로드되어야 한다. 초기 시냅스 데이터(또는 초기 가중치 데이터)는 수십MB 이상의 대용량 데이터일 수 있다.
S120 단계에서, NPU에 기계 학습을 위한 샘플 데이터가 입력된다. 샘플 데이터는 모뎀과 같은 통신 수단을 통해 NPU에 입력될 수도 있지만, 저장 소자로부터 NPU로 입력될 수도 있다. 이때, 저장 소자로부터 샘플 데이터를 읽고, 읽혀진 샘플 데이터를 NPU에 로드하여야 한다. 샘플 데이터는 수십MB 이상의 대용량 데이터일 수 있다.
S130 단계에서, NPU는 출력 데이터를 획득할 수 있다. 출력 데이터는 모뎀과 같은 통신 수단을 통해 원격으로 전송될 수도 있지만, 저장 소자에 저장될 수도 있다. 이때, NPU로부터 출력 데이터를 수신하여 저장 소자에 저장하여야 한다. 출력 데이터는 수MB 이상의 대용량 데이터일 수 있다.
S140 단계에서, 출력 데이터 및 샘플 데이터 사이의 차이에 기반하여, 시냅스 데이터(또는 가중치 데이터)가 갱신될 수 있다. 이때, 저장 소자에 저장되어 있는 시냅스 데이터(또는 가중치 데이터)에 대한 덮어쓰기가 수행된다. 시냅스 데이터(또는 가중치 데이터)는 수십MB 이상의 대용량 데이터일 수 있다.
도 3은 도 1의 신경망(NN)에서 추론이 수행되는 예를 보여준다. 도 1 및 도 3을 참조하면, S210 단계에서, NPU에 시냅스 데이터(가중치 데이터)가 설정될 수 있다. 이때, 저장 소자로부터 시냅스 데이터(또는 가중치 데이터)를 읽고, 읽혀진 시냅스 데이터(또는 가중치 데이터)가 NPU에 로드되어야 한다. 시냅스 데이터(또는 가중치 데이터)는 수십MB 이상의 대용량 데이터일 수 있다.
S220 단계에서, NPU에 추론을 위한 추론 데이터가 입력된다. 추론 데이터는 모뎀과 같은 통신 수단을 통해 NPU에 입력될 수도 있지만, 저장 소자로부터 NPU로 입력될 수도 있다. 이때, 저장 소자로부터 추론 데이터를 읽고, 읽혀진 추론 데이터를 NPU에 로드하여야 한다. 추론 데이터는 수십MB 이상의 대용량 데이터일 수 있다.
S230 단계에서, NPU는 출력 데이터를 획득할 수 있다. 출력 데이터는 모뎀과 같은 통신 수단을 통해 원격으로 전송될 수도 있지만, 저장 소자에 저장될 수도 있다. 이때, NPU로부터 출력 데이터를 수신하여 저장 소자에 저장하여야 한다. 출력 데이터는 수MB 이상의 대용량 데이터일 수 있다.
이후에 동일한 추론 모델을 이용하여 추가적인 추론이 수행되면, S220 단계 및 S230 단계가 반복될 수 있다. 이후에 현 추론 모델(예를 들어, 영상 인식 모델)이 다른 추론 모델(예를 들어, 음성 인식 모델)로 변경되면, S210 단계 내지 S230 단계가 반복될 수 있다.
도 2 및 도 3을 참조하여 설명된 바와 같이, 기계 학습 및 추론 과정에서, NPU와 연관된 저장 소자에서 대용량의 읽기 및 쓰기가 발생할 수 있다. 대용량의 읽기 및 쓰기는 시냅스 데이터(또는 가중치 데이터), 샘플 데이터, 추론 데이터, 출력 데이터의 각각에 관한 것이므로, 대용량의 읽기 및 쓰기는 랜덤 특성이 아닌 순차 특성을 갖는다.
본 발명의 실시 예들은 명령, 주소 및 제어 신호들과 연관된 인터페이스를 유지하면서, 데이터에 대해 초광대역의 대역폭을 제공하여 대용량의 순차 읽기 및 순차 쓰기를 지원하는 플래시 메모리 장치 및 컴퓨팅 장치를 제공한다. 따라서, 기존의 플래시 메모리 장치의 인터페이스의 변화에 따른 추가 비용을 억제하면서, NPU에 적합한 플래시 메모리 장치가 제공될 수 있다.
도 4는 본 발명의 실시 예에 따른 플래시 메모리 장치(100)를 보여주는 사시도이다. 도 4를 참조하면, 플래시 메모리 장치(100)는 제1 계층(110) 및 제2 계층(120)을 포함할 수 있다. 제1 계층(110) 및 제2 계층(120)의 각각은 제1 방향 및 제2 방향에 의해 형성되는 평면과 평행할 수 있다. 제1 계층(110) 및 제2 계층(120)의 각각은 제3 방향의 상면 및 제3 방향의 반대 방향의 하면을 가질 수 있다.
간결한 설명을 위하여, 제1 계층(110) 및 제2 계층(120)은 제3 방향을 따라 서로 분리된 것으로 보여진다. 그러나 제1 계층(110) 및 제2 계층(120)은 제3 방향을 따라 밀착되어 하나의 구조물로 구현될 수 있다.
제1 계층(110)은 플래시 메모리 셀들을 포함하는 메모리 셀 어레이일 수 있다. 제1 계층(110)은 제1 어레이(111), 제2 어레이(112), 제3 어레이(113), 제4 어레이(114), 그리고 제1 내지 제4 어레이들(111~114)을 둘러싸는 외부 영역(115)을 포함할 수 있다. 제1 내지 제4 어레이들(111~114)의 각각은 복수의 메모리 셀들, 복수의 메모리 셀들과 연결되는 선택 라인들, 워드 라인들, 그리고 비트 라인들을 포함할 수 있다.
제2 계층(120)은 플래시 메모리 셀들을 액세스하기 위한 주변 회로들일 수 있다. 제2 계층(120)은 제1 내부 영역(121), 제2 내부 영역(122), 제3 내부 영역(123), 그리고 제4 내부 영역(124)을 포함할 수 있다. 제2 계층(120)은 제1 및 제2 내부 영역들(121, 122)의 제1 방향의 반대 방향의 측면에서 제2 방향을 따라 신장되는 제1 행 디코더(131)를 더 포함할 수 있다.
제2 계층(120)은 제1 및 제3 내부 영역들(121, 123)의 사이, 그리고 제2 및 제4 내부 영역들(122, 124)의 사이에서 제1 방향을 따라 순차적으로 배치되고 그리고 제2 방향을 따라 신장되는 제2 행 디코더 및 제3 행 디코더(133)를 더 포함할 수 있다. 제2 계층(120)은 제3 및 제4 내부 영역들(123, 124)의 제1 방향의 측면에서 제2 방향을 따라 신장되는 제4 행 디코더(134)를 더 포함할 수 있다.
제2 계층(120)은 제1 및 제2 내부 영역들(121, 122)의 사이에서 제2 방향을 따라 순차적으로 배치되고 그리고 제1 방향을 따라 신장되는 제1 페이지 버퍼(141) 및 제2 페이지 버퍼(142)를 더 포함할 수 있다.
제2 계층(120)은 제3 및 제4 내부 영역들(123, 124)의 사이에서 제2 방향을 따라 순차적으로 배치되고 그리고 제1 방향을 따라 신장되는 제3 페이지 버퍼(143) 및 제4 페이지 버퍼(144)를 더 포함할 수 있다.
제2 계층(120)은 제1 내지 제4 행 디코더들(131~134), 그리고 제2 및 제4 내부 영역들(122, 124)의 제2 방향의 반대 방향의 측면에서 제1 방향을 따라 신장되는 외부 영역(151)을 더 포함할 수 있다.
예를 들어, 플래시 메모리 장치(100)는 셀-오버-페리(COP)(Cell-Over-Peri)에 기반할 수 있다. 반도체 기판 상에 제1 활성 영역이 생성되고, 제1 활성 영역 상에 제2 계층(120)이 생성될 수 있다. 제2 계층 상에 제2 활성 영역이 생성되고, 제2 활성 영역 상에 제1 계층(110)이 생성될 수 있다.
제1 내지 제4 행 디코더들(131~134)은 제3 방향을 따라 신장되어 제1 계층(110)의 외부 영역(115)의 대응하는 부분들을 관통하는 관통 비아들(through vias)(예를 들어, THV(Through Hole Via))을 통해 제1 계층(110)의 워드 라인들 및 선택 라인들과 전기적으로 연결될 수 있다. 제1 내지 제4 페이지 버퍼들(141~144)은 제3 방향을 따라 신장되어 제1 계층(110)의 외부 영역(115)의 대응하는 부분들을 관통하는 관통 비아들을 통해 제1 계층의 비트 라인들과 연결될 수 있다.
예를 들어, 제1 및 제2 행 디코더들(131, 132)의 제2 방향의 부분들 및 제1 페이지 버퍼(141)는 제1 어레이(111)의 선택 라인들, 워드 라인들 및 비트 라인들과 각각 연결될 수 있다. 제l 및 제2 행 디코더들(131, 132)의 제2 방향의 반대 방향의 부분들 및 제2 페이지 버퍼(142)는 제2 어레이(112)의 선택 라인들, 워드 라인들 및 비트 라인들과 각각 연결될 수 있다.
제3 및 제4 행 디코더들(133, 134)의 제2 방향의 부분들 및 제3 페이지 버퍼(143)는 제3 어레이(113)의 선택 라인들, 워드 라인들 및 비트 라인들과 각각 연결될 수 있다. 제3 및 제4 행 디코더들(133, 134)의 제2 방향의 반대 방향의 부분들 및 제4 페이지 버퍼(144)는 제4 어레이(114)의 선택 라인들, 워드 라인들 및 비트 라인들과 각각 연결될 수 있다.
제2 계층(120)의 제1 내지 제4 내부 영역들(121~124)의 위치들은 제1 계층(110)의 제1 내지 제4 어레이들(111~114)의 위치들에 대응할 수 있다. 제1 내지 제4 내부 영역들(121~124)은 제1 내지 제4 어레이들(111~114)의 액세스들을 제어하기 위한 회로들을 각각 포함할 수 있다.
다른 예로서, 플래시 메모리 장치(100)는 웨이퍼 레벨 본딩에 의해 구현될 수 있다. 제1 계층(110)은 별도의 웨이퍼(예를 들어, 제1 웨이퍼) 상의 다이들 중 하나로 구현될 수 있다. 제1 계층(110)의 선택 라인들, 워드 라인들 및 비트 라인들은 제3 방향의 반대 방향을 따라 제1 계층(110)의 하면으로 신장되어 패드들(또는 솔더 범프들)에 각각 연결될 수 있다.
제2 계층(120)은 별도의 웨이퍼(예를 들어, 제2 웨이퍼) 상의 다이들 중 하나로 구현될 수 있다. 제1 계층(110)의 제1 내지 제4 행 디코더들(131~134), 그리고 제1 내지 제4 페이지 버퍼들(141~144)은 제3 방향을 따라 신장되는 배선을 통해 제2 계층(120)의 상면의 패드들(또는 솔더 범프들)에 각각 연결될 수 있다.
제1 웨이퍼 상의 제1 계층(110)의 패드들(또는 솔더 범프들)의 위치들은 제2 웨이퍼 상의 제2 계층(120)의 패드들(또는 솔더 범프들)의 위치들에 대응할 수 있다. 제1 웨이퍼 및 제2 웨이퍼를 본딩함으로써, 제1 웨이퍼 상의 다이들 및 제2 웨이퍼 상의 다이들이 서로 결합될 수 있다.
결합된 웨이퍼들을 절단함으로써, 플래시 메모리 장치(100)가 구현될 수 있다. 이때, 플래시 메모리 장치(100)의 제1 계층(110)은 플래시 메모리 셀 칩이라 여겨질 수 있고, 그리고 제2 계층(120)은 주변 회로 칩이라 여겨질 수 있다.
도 5는 도 4의 플래시 메모리 장치(100)를 제2 방향을 중심으로 180도 회전한 예를 보여준다. 도 4에서 언급된 바와 같이, 도 5에서, 제1 계층(110) 및 제2 계층(120)은 제3 방향을 따라 밀착되어 하나의 구조물을 형성하는 것이 보여진다.
도 4 및 도 5를 참조하면, 제2 계층(120)의 외부 영역(151)의 하면(제3 방향의 반대 방향의 면)에, 제1 패드들(161)(또는 솔더 범프들) 및 제2 패드들(162)(또는 솔더 범프들)이 배치된다. 제1 패드들(161) 및 제2 패드들(162)은 외부의 장치(예를 들어, NPU)와 결합되도록 구성될 수 있다.
제1 패드들(161)은 플래시 메모리 장치(100)의 명령 및 주소를 수신하도록 구성될 수 있다. 제2 패드들(162)은 플래시 메모리 장치(100)의 제어 신호들을 수신 및 출력하도록 구성될 수 있다. 제1 패드들(161) 및 제2 패드들(162)은 통상적인 플래시 메모리 장치의 인터페이스에 따라 명령, 주소 및 제어 신호들을 수신 및 송신할 수 있다.
제2 계층(120)의 제1 내지 제4 페이지 버퍼들(141~144)의 하면(제3 방향의 반대 방향의 면)에, 제3 패드들(163)(또는 솔더 범프들)이 배치된다. 제3 패드들(163)은 외부의 장치(예를 들어, NPU)와 결합되도록 구성될 수 있다. 제3 패드들(163)은 다른 구성 요소들을 통하지 않고, 제1 내지 제4 페이지 버퍼들(141~144)의 내부 회로들과 직접 연결될 수 있다. 제3 패드들(163)은 외부의 장치와 제1 내지 제4 페이지 버퍼들(141~144) 사이의 직접적인 통신을 지원함으로써, 데이터에 대한 초광대역의 대역폭을 제공할 수 있다.
예시적으로, 플래시 메모리 장치(100)는 COP 또는 웨이퍼들의 본딩에 의해 구현되는 것으로 설명되었다. 그러나 플래시 메모리 장치(100)는 COP 또는 웨이퍼들의 본딩에 의해 구현되는 것으로 한정되지 않는다. 플래시 메모리 장치(100)는 제1 패드들(161), 제2 패드들(162), 그리고 제3 패드들(163)이 동일한 면에 배치되어 외부의 장치(예를 들어, NPU)와 결합되도록 구성되도록 구현될 수 있다.
도 6은 본 발명의 실시 예에 따른 플래시 메모리 장치(100)가 외부의 장치, 예를 들어, NPU(200)(Neural Processing Unit)와 결합되는 예를 보여준다. 도 3을 참조하면, 우측 섹션에서, NPU(200)는 제1 방향 및 제2 방향에 평행하고, 그리고 제3 방향에 형성되는 상면 및 제3 방향의 반대 방향에 형성되는 하면을 가질 수 있다.
NPU(200)의 상면에, 제1 패드들(211)(또는 솔더 범프들), 제2 패드들(212)(또는 솔더 범프들), 그리고 제3 패드들(213)(또는 솔더 범프들)이 배치될 수 있다. NPU(200)의 제1 패드들(211), 제2 패드들(212), 그리고 제3 패드들(213)의 위치 관계들은 좌측 섹션의 플래시 메모리 장치(100)의 하면(예를 들어, 제1 방향 및 제2 방향에 평행하고 제3 방향의 반대 방향의 면)의 제1 패드들(161), 제2 패드들(162), 그리고 제3 패드들(163)의 위치 관계들과 동일할 수 있다.
제1 내지 제3 본딩 라인들(B1~B3)로 도시된 바와 같이, 플래시 메모리 장치(100)는 제2 방향을 중심으로 180도 회전되고, 그리고 플래시 메모리 장치(100)의 하면은 NPU(200)의 상면과 결합될 수 있다.
제1 본딩 라인(B1)으로 도시된 바와 같이, 플래시 메모리 장치(100)의 하면의 제1 패드들(161)(또는 솔더 범프들)은 NPU(200)의 상면의 제1 패드들(211)(또는 솔더 범프들)과 본딩될 수 있다. NPU(200)는 제1 패드들(211, 161)을 통해 플래시 메모리 장치(100)에 명령 및 주소를 전송할 수 있다. 예를 들어, 명령 및 주소는 하나의 사이클에(예를 들어, 클럭 사이클 또는 클럭 사이클에 등가적인 토글 신호의 사이클)에 1바이트(즉, 8비트)의 단위로 전달될 수 있다.
제2 본딩 라인(B2)으로 도시된 바와 같이, 플래시 메모리 장치(100)의 하면의 제2 패드들(162)(또는 솔더 범프들)은 NPU(200)의 상면의 제2 패드들(212)(또는 솔더 범프들)과 본딩될 수 있다. NPU(200)는 제2 패드들(212, 162)을 통해 플래시 메모리 장치(100)에 제어 신호들을 전송하고, 플래시 메모리 장치(100)로부터 제어 신호들을 수신할 수 있다.
제3 본딩 라인(B3)으로 도시된 바와 같이, 플래시 메모리 장치(100)의 하면의 제3 패드들(163)(또는 솔더 범프들)은 NPU(200)의 상면의 제3 패드들(213)(또는 솔더 범프들)과 본딩될 수 있다. NPU(200)는 제3 패드들(213, 163)을 통해 플래시 메모리 장치(100)와 데이터를 통신할 수 있다. 예를 들어, 데이터는 하나의 사이클에(예를 들어, 클럭 사이클 또는 클럭 사이클에 등가적인 토글 신호의 사이클)에 수백바이트 이상(또는 수천바이트 이상)의 단위로 전달될 수 있다.
예시적으로, 플래시 메모리 장치(100) 및 NPU(200)는 웨이퍼 레벨 본딩을 통해 결합될 수 있다. 예를 들어, 플래시 메모리 장치(100)의 다이(예를 들어, COP 다이 또는 웨이퍼 레벨로 본딩된 다이)를 포함하는 웨이퍼와 NPU(200)의 다이를 포함하는 웨이퍼가 서로 결합된 후에 절단될 수 있다.
다른 예로서, 플래시 메모리 장치(100) 및 NPU(200)는 칩 레벨 본딩을 통해 결합될 수 있다. 예를 들어, 플래시 메모리 장치(100)의 칩(예를 들어, COP 칩 또는 웨이퍼 레벨로 본딩 및 분리되어 구현된 칩)과 NPU(200)의 칩의 별도로 준비될 수 있다. 이후에 플래시 메모리 장치(100)의 칩과 NPU(200)의 칩이 본딩을 통해 결합될 수 있다.
다른 예로서, 플래시 메모리 장치(100) 및 NPU(200)는 칩 및 웨이퍼 레벨 본딩을 통해 결합될 수 있다. 예를 들어, 플래시 메모리 장치(100)의 칩(예를 들어, COP 칩 또는 웨이퍼 레벨로 본딩 및 분리되어 구현된 칩)이 준비될 수 있다. NPU(200)의 다이를 포함하는 웨이퍼 상에, 각 다이마다 플래시 메모리 장치(100)의 칩이 결합된 후에, 다이들이 분리될 수 있다.
NPU(200)는 하면 또는 플래시 메모리 장치(100)에 의해 가려지지 않는 상면에, 외부의 다른 장치, 예를 들어 응용 프로세서 또는 CPU(Central Processing Unit)과 같은 더 상위의 호스트 장치와 결합되도록 구성되는 패드들(또는 솔더 범프들)을 더 포함할 수 있다. 죽, 상위의 호스트 장치의 요청에 따라, NPU(200)가 플래시 메모리 장치(100)를 이용하여 학습 또는 추론을 수행하는 계층 구조가 구현될 수 있다.
도 7은 본 발명의 실시 예에 따른 플래시 메모리 장치(300)를 보여주는 블록도이다. 예시적으로, 도 4 내지 도 6을 참조하여 설명된 플래시 메모리 장치(100)의 제1 내지 제4 어레이들(111~114) 중 하나의 어레이에 대응하는 구성 요소들의 블록도가 도 7에 도시된다. 도 4 및 도 7을 참조하면, 플래시 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더 블록들(320a, 320b), 페이지 버퍼 블록(330), 버퍼 블록(340), 그리고 제어 로직 블록(350), 제1 패드들(161), 제2 패드들(162), 그리고 제3 패드들(163)을 포함할 수 있다.
메모리 셀 어레이(310)는 제1 내지 제4 어레이들(111~114) 중 하나에 대응할 수 있다. 메모리 셀 어레이(310)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 블록들(320a, 320b)에 연결될 수 있다. 접지 선택 라인들 및 스트링 선택 라인들은 도 4를 참조하여 설명된 선택 라인들에 포함될 수 있다.
워드 라인들(WL) 중 일부는 더미 워드 라인들로 사용될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 블록(330)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 각 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 블록들(320a, 320b)은 도 4의 제1 내지 제4 행 디코더들(131~134)의 부분들 중에서 특정한 어레이(예를 들어, 메모리 셀 어레이(310)에 대응하는 어레이)에 대응하는 부분들로 구현될 수 있다. 행 디코더 블록(320a, 320b)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(310)에 연결된다. 행 디코더 블록들(320a, 320b)은 제어 로직 블록(350)의 제어에 따라 동작한다.
행 디코더 블록들(320a, 320b)은 버퍼 블록(340)으로부터 수신되는 주소(ADDR)를 디코딩하고, 디코딩된 주소에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼 블록(330)은 제1 내지 제4 페이지 버퍼들(141~144) 중에서 특정한 어레이(예를 들어, 메모리 셀 어레이(310)에 대응하는 어레이)에 대응하는 페이지 버퍼로 구현될 수 있다. 페이지 버퍼 블록(330)은 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(310)에 연결된다. 페이지 버퍼 블록(330)은 복수의 데이터 라인들(DL)을 통해 제3 패드들(163)과 연결된다. 페이지 버퍼 블록(330)은 제어 로직 블록(350)의 제어에 따라 동작한다.
버퍼 블록(340)은 제1 패드들(161)에 의해 구현되는 제1 채널(CH1)을 통해 외부의 장치(예를 들어, NPU)로부터 명령(CMD) 및 주소(ADDR)를 수신할 수 있다. 버퍼 블록(340)은 제어 로직 블록(350)의 제어에 따라 동작할 수 있다. 버퍼 블록(340)은 명령(CMD)을 제어 로직 블록(350)에 전달할 수 있다. 버퍼 블록(340)은 주소(ADDR)를 행 디코더 블록들(320a, 320b)에 전달할 수 있다.
제어 로직 블록(350)은 제2 패드들(162)에 의해 구현되는 제2 채널(CH)을 통해 외부의 장치(예를 들어, NPU)와 제어 신호(CTRL)를 교환할 수 있다. 제어 로직 블록(350)은 버퍼 블록(340)이 명령(CMD) 및 주소(ADDR)를 라우팅하게 제어할 수 있다.
쓰기 동작 시에, 페이지 버퍼 블록(330)은 제3 패드들(163)을 통해 메모리 셀들에 기입될 데이터를 수신하고 저장할 수 있다. 또한, 쓰기 동작 시에, 버퍼 블록(340)은 제1 패드들(161)을 통해 명령(CMD) 및 주소(ADDR)를 수신할 수 있다.
데이터가 명령(CMD) 및 주소(ADDR)가 수신되는 제1 패드들(161)과 분리된 제3 패드들(163)을 통해 수신되므로, 쓰기 동작 시에 플래시 메모리 장치(300)는 데이터를 명령(CMD) 및 주소(ADDR)와 비동기식(asynchronous)으로 수신할 수 있다. 예를 들어, 플래시 메모리 장치(300)는 제3 패드들(163)을 통해 데이터를 수신하기 전에 또는 수신한 후에, 제1 패드들(161)을 통해 명령(CMD) 및 주소(ADDR)를 수신할 수 있다.
쓰기 동작 시에, 저장된 데이터에 기반하여, 페이지 버퍼 블록(330)은 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 행 디코더 블록들(320a, 320b)은 주소(ADDR)에 기반하여 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 쓰기 동작을 위한 전압들을 인가할 수 있다.
읽기 동작 시에, 주소(ADDR)에 기반하여, 행 디코더 블록들(320a, 320b)은 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 읽기 동작을 위한 전압들을 인가할 수 있다. 페이지 버퍼 블록(330)은 비트 라인들(BL)의 전압들을 래치(예를 들어, 디지털화)하여 저장하고, 저장된 데이터를 제3 패드들(163)을 통해 외부의 장치(예를 들어, NPU)로 출력할 수 있다.
플래시 메모리 장치(300)는 페이지 단위의 쓰기 동작 및 읽기 동작을 수행한다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들을 포함할 수 있다. 통상적으로, 하나의 워드 라인에 수천개 내지 수만개의 메모리 셀들이 연결되며, 기술이 발전함에 따라 하나의 워드 라인에 연결되는 메모리 셀들의 수는 더 증가할 수 있다.
쓰기 동작 시에, 플래시 메모리 장치(300)는 하나의 페이지에 둘 이상의 논리 페이지들을 기입할 수 있다. 논리 페이지들은 하나의 메모리 셀에 둘 이상의 비트들을 기입함에 따라 생성되는 가상의 페이지들이다. 제n 논리 페이지(n은 양의 정수)는 각 메모리 셀에 기입된 n번째의 비트들로 구현될 수 있다.
읽기 동작 시에, 플래시 메모리 장치(300)는 하나의 페이지로부터 둘 이상의 논리 페이지들을 읽을 수 있다. 즉, 플래시 메모리 장치(300)는 하나의 페이지에 포함된 메모리 셀들의 수의 정수배의 비트들을 쓰고 읽는 것이 가능하다. 따라서, 플래시 메모리 장치(300)는 순차성으로 인해 하나의 덩어리로 여겨지는 데이터의 읽기 및 쓰기에 큰 강점을 가질 수 있다.
NPU에서 사용되는 시냅스 데이터(또는 가중치 데이터), 샘플 데이터, 추론 데이터 등은 모두 대용량 및 순차성을 특징으로 한다. 본 발명의 실시 예에 따른 플래시 메모리 장치(300)는 페이지 버퍼 블록(330)에서 NPU와 통신할 수 있는 제3 패드들(163)을 구비함으로써, 플래시 메모리 장치(300)는 구조적 및 동작적 특징에 따른 순차 데이터의 쓰기 및 읽기의 탁월한 성능을 NPU에 지원할 수 있다.
예시적으로, 데이터의 입력 및 출력의 동기화를 위하여, 제3 패드들(163) 중 일부는 동기화 신호를 운반하는데 사용될 수 있다. 예를 들어, 동기화 신호는 NPU로부터 제3 패드들(163)을 통해 페이지 버퍼 블록(330)에 데이터가 입력될 때에 토글함으로써, 데이터 래치 타이밍을 페이지 버퍼 블록(330)에 알릴 수 있다. 또는, 동기화 신호는 페이지 버퍼 블록(330)으로부터 제3 패드들(163)을 통해 NPU로 데이터가 출력될 때에 토글함으로써, 데이터 래치 타이밍을 NPU에 알릴 수 있다.
도 8은 예시적인 페이지 버퍼 블록(400)의 구성을 보여준다. 도 7 및 도 8을 참조하면, 페이지 버퍼 블록(400)은 제1 내지 제m 페이지 버퍼 유닛들(411~41m)(m은 양의 정수)을 포함할 수 있다. 제1 내지 제m 페이지 버퍼 유닛들(411~41m)의 각각은 하나의 데이터 라인에 연결될 수 있다.
각 페이지 버퍼 유닛은 제1 내지 제n 페이지 버퍼들(421~42n)(n은 양의 정수)을 포함할 수 있다. 제1 내지 제m 페이지 버퍼 유닛들(411~41m)에서, 제1 페이지 버퍼들(421)은 제1 신호선(S1)에 공통으로 연결되고, 제2 페이지 버퍼들(422)은 제2 신호선(S2)에 공통으로 연결되고, 제3 페이지 버퍼들(423)은 제3 신호선(S3)에 공통으로 연결되고, 그리고 제n 페이지 버퍼들(42n)은 제n 신호선(Sn)에 공통으로 연결될 수 있다.
제1 내지 제m 페이지 버퍼 유닛들(411~41m)의 각각은 n개의 비트 라인들과 연결되고, 그리고 1개의 데이터 라인과 연결될 수 있다. 즉, 비트 라인들(BL)의 수와 데이터 라인들(DL)의 수의 비율은 n:1일 수 있다.
제1 신호선(S1)이 활성화된 때에, 제1 내지 제m 페이지 버퍼 유닛들(411~41m)의 각각은 대응하는 비트 라인들 중에서 첫 번째의 비트 라인을 대응하는 데이터 라인과 연결할 수 있다. 제2 신호선(S2)이 활성화된 때에, 제1 내지 제m 페이지 버퍼 유닛들(411~41m)의 각각은 대응하는 비트 라인들 중에서 두 번째의 비트 라인을 대응하는 데이터 라인과 연결할 수 있다.
제3 신호선(S3)이 활성화된 때에, 제1 내지 제m 페이지 버퍼 유닛들(411~41m)의 각각은 대응하는 비트 라인들 중에서 세 번째의 비트 라인을 대응하는 데이터 라인과 연결할 수 있다. 제n 신호선(Sn)이 활성화된 때에, 제1 내지 제m 페이지 버퍼 유닛들(411~41m)의 각각은 대응하는 비트 라인들 중에서 n 번째의 비트 라인을 대응하는 데이터 라인과 연결할 수 있다.
페이지 버퍼 블록(400)에 속한 페이지 버퍼들 모두에 제3 패드들(163)을 제공하기 어려운 경우(예를 들어, 면적 또는 비용 등의 문제로 인해), 도 8에 도시된 바와 같이 비트 라인들(BL)과 데이터 라인들(DL) 사이에 n:1 관계(예를 들어, 입력 시의 멀티플렉싱 및 출력 시의 디멀티플렉싱)가 제공될 수 있다.
도 8의 구조에, 페이지 버퍼 블록(330)에 입력되는 데이터는 n사이클들을 통해 입력될 수 있다. 또한, 페이지 버퍼 블록(330)으로부터 출력되는 데이터는 n사이클들을 통해 출력될 수 있다.
예시적으로, 비트 라인들(BL)은 상대적으로 굵은 선들로 도시되고, 데이터 라인들(DL)은 상대적으로 얇은 선들로 도시된다. 비트 라인들(BL)은 메모리 셀 어레이(310)의 쓰기 동작 및 읽기 동작의 영향을 받으며, 때때로 고전압이 발생할 수 있다.
반면, 데이터 라인들(DL)은 메모리 셀 어레이(310)의 쓰기 동작 및 읽기 동작의 영향을 받지 않으며, 고전압이 발생하지 않는다. 따라서, 제3 패드들(163)에 연결되는 것은 비트 라인들(BL)보다는 페이지 버퍼들을 경유한 데이터 라인들(DL)이 더 선호될 수 있다.
도 9는 예시적인 페이지 버퍼 블록(500)의 구성을 보여준다. 도 7 및 도 9를 참조하면, 페이지 버퍼 블록(500)은 제1 내지 제m 페이지 버퍼 유닛들(511~51m)(m은 양의 정수)을 포함할 수 있다.
각 페이지 버퍼 유닛은 제1 내지 제n 페이지 버퍼들(521~52n)(n은 양의 정수)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(521~52n)은 서로 다른 데이터 라인들에 연결될 수 있다. 즉, 비트 라인들(BL)은 페이지 버퍼 블록(330)을 통해 동일한 수의 데이터 라인들(DL)에 각각 연결되고, 동일한 수의 제3 패드들(163)에 각각 연결될 수 있다.
도 9의 구조에, 페이지 버퍼 블록(330)에 입력되는 데이터는 1사이클을 통해 입력될 수 있다. 또한, 페이지 버퍼 블록(330)으로부터 출력되는 데이터는 1사이클을 통해 출력될 수 있다.
도 10은 예시적인 페이지 버퍼 블록(600)의 구성을 보여준다. 도 7 및 도 10을 참조하면, 페이지 버퍼 블록(600)은 제1 내지 제m 페이지 버퍼 유닛들(611~61m)(m은 양의 정수)을 포함할 수 있다. 제1 내지 제m 페이지 버퍼 유닛들(611~61m)이 데이터 라인들(DL)이 아닌 제1 데이터 라인들(DL1)에 연결되는 것을 제외하면, 제1 내지 제m 페이지 버퍼 유닛들(611~61m)은 도 8의 제1 내지 제m 페이지 버퍼 유닛들(411~41m)과 동일할 수 있다.
도 8의 페이지 버퍼 블록(400)과 비교하면, 도 10의 페이지 버퍼 블록(600)은 제1 데이터 라인들(DL1)에 연결되는 선택기(630)를 더 포함할 수 있다. 선택기(630)는 선택 신호(SS)에 응답하여 동작할 수 있다. 선택 신호에 응답하여, 도 8에서 제1 내지 제m 페이지 버퍼 유닛들(411~41m)을 참조하여 설명된 바와 같이, 선택기(630)는 제1 데이터 라인들(DL1)을 k:1(k는 양의 정수)의 관계(예를 들어, 입력 시의 멀티플렉싱 및 출력 시의 디멀티플렉싱)로 제2 데이터 라인들(DL2)과 연결할 수 있다.
즉, 페이지 버퍼 블록(600)은 제1 내지 제m 페이지 버퍼 유닛들(611~61m)에서 n:1의 관계(예를 들어, 입력 시의 멀티플렉싱 및 출력 시의 디멀티플렉싱)를 제공하고, 그리고 선택기(630)에서 k:1의 관계(예를 들어, 입력 시의 멀티플렉싱 및 출력 시의 디멀티플렉싱)를 제공하는 계층적 구조를 제공하도록 구현될 수 있다. 제2 데이터 라인들(DL2)은 제3 패드들(163)에 연결될 수 있다. 최종적으로, 비트 라인들(BL)은 nk:1의 관계(예를 들어, 입력 시의 멀티플렉싱 및 출력 시의 디멀티플렉싱)를 통해 제3 패드들(163)에 연결될 수 있다.
도 11은 COP에 기반하여 구현되는 플래시 메모리 장치(700)의 예를 보여준다. 도 1 및 도 11을 참조하면, 플래시 메모리 장치(700)는 제1 계층(800) 및 제2 계층(900)을 포함할 수 있다.
제2 계층(900)은 제1 활성 영역(910), 그리고 제1 활성 영역(910) 상의 소자들(920, 930, 940)을 포함할 수 있다. 제1 활성 영역(910)은 반도체 기판에 형성될 수 있다. 소자들(920, 930)은 제1 및 제2 관통 비아들(841, 842)과 연결되는 제1 및 제2 트랜지스터들일 수 있다. 소자(940)는 패드(963)와 연결되는 제3 트랜지스터일 수 있다. 패드(963)는 제1 내지 제3 패드들(161, 162, 163) 중 하나에 포함될 수 있다.
제1 트랜지스터(920)는 게이트(921), 절연막(922), 제1 정션(923), 그리고 제2 정션(924)을 포함할 수 있다. 제2 트랜지스터(930)는 게이트(931), 절연막(932), 제1 정션(933), 그리고 제2 정션(934)을 포함할 수 있다. 제3 트랜지스터(940)는 게이트(941), 절연막(942), 제1 정션(943), 그리고 제2 정션(944)을 포함할 수 있다.
제1 트랜지스터(920)의 제1 정션(923)은 제1 주변 회로 비아(951)에 연결될 수 있다. 제1 주변 회로 비아(951)는 미도시된 배선에 연결될 수 있다. 제1 트랜지스터(920)의 제2 정션(924)은 제1 관통 비아(841)에 연결될 수 있다. 예를 들어, 제1 관통 비아(841)는 THV(Through Hole Via)일 수 있다.
제2 트랜지스터(930)의 제1 정션(933)은 제2 주변 회로 비아(952)에 연결될 수 있다. 제2 주변 회로 비아(952)는 미도시된 배선에 연결될 수 있다. 제2 트랜지스터(930)의 제2 정션(934)은 제2 관통 비아(842)에 연결될 수 있다. 예를 들어, 제2 관통 비아(842)는 THV(Through Hole Via)일 수 있다.
제3 트랜지스터(940)의 제1 정션(943)은 제3 주변 회로 비아(953)에 연결될 수 있다. 제3 주변 회로 비아(953)는 미도시된 배선에 연결될 수 있다. 제3 트랜지스터(940)의 제2 정션(944)은 도전 연결(961)을 통해 제3 관통 비아(962)에 연결될 수 있다.
예시적으로, 제2 계층(900)의 구성 요소들 중에서 제1 관통 비아(841), 제2 관통 비아(842), 그리고 제3 관통 비아(313)와 연결된 요소들만이 도 11에 도시되었다. 도 11에 도시되지 않은 추가적인 구성 요소들이 제2 계층(900)에 추가될 수 있다.
제1 계층(800)은 제2 활성 영역(810) 및 제2 활성 영역(810) 상의 수직 구조물을 포함할 수 있다. 수직 구조물은 제2 활성 영역(810) 상에 절연층(821) 및 도전층(822)의 쌍이 제3 방향을 따라 순차적으로 적층되는 구조를 가질 수 있다.
수직 채널들(831, 832, 833, 834, 835)은 제3 방향으로 수직 구조물을 관통할 수 있다. 수직 채널들(831, 832, 833, 834, 835)은 수직 구조물과 함께 제3 방향으로 적층된 셀 트랜지스터들(예를 들어, 메모리 셀 트랜지스터들(또는 셀들) 및 선택 트랜지스터들을 포함하는)을 형성할 수 있다.
수직 구조물은 제3 방향으로 향할수록 제1 방향의 폭이 점차 감소하는 계단 형태를 가질 수 있다. 예시적으로, 수직 구조물과 수직 채널들(831, 832, 833, 834, 835)의 사이에, 실리콘 산화막, 실리콘 질화막, 그리고 실리콘 산화막을 포함하는 정보 저장막이 형성될 수 있다. 수직 구조물의 도전층들(822)은 제1 방향을 따라 신장되어 셀 트랜지스터들을 연결하는 배선일 수 있다.
제1 관통 비아(841)는 제2 활성 영역(810)을 관통하여 제3 방향으로 신장될 수 있다. 제1 관통 비아(841)는 제1 상부 도전층(851)을 통해 최상단의 도전층(822) 상의 제1 메모리 셀 비아(861)와 연결될 수 있다. 제2 관통 비아(842)는 제2 활성 영역(810)을 관통하여 제3 방향으로 신장될 수 있다. 제2 관통 비아(842)는 제2 상부 도전층(852)을 통해 최상단의 도전층(822) 상의 제2 메모리 셀 비아(862)와 연결될 수 있다.
도 11에서, 제1 및 제2 관통 비아들(841, 842)이 도시되지만, 제2 계층(900)을 수직 구조물의 도전층들(822)에 연결하는 다수의 관통 비아들이 추가될 수 있다. 또한, 하나의 패드(963)(또는 솔더 범프)와 제3 관통 비아(962)가 도시되지만, 제2 계층(900)을 제3 패드들(163)에 연결하는 다수의 패드들(또는 솔더 범프들) 및 관통 비아들이 추가될 수 있다.
도 12는 메모리 셀 어레이(310)의 하나의 메모리 블록의 일부(BLKi)의 회로도의 예를 보여준다. 도 7, 도 11 및 도 12를 참조하면, 복수의 셀 스트링들(CS)이 제2 활성 영역(810) 상에 배치될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22, CS31, CS32)은 제2 활성 영역(810) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CS11, CS21, CS31)은 제1 비트 라인(BL1)에 연결되고, 셀 스트링들(CS12, CS22, CS32)은 제2 비트 라인(BL2)에 연결될 수 있다. 셀 스트링들(CS11, CS12, CS21, CS22, CS31, CS32)은 다수의 행들 및 열들로 구현된다. 예시적으로, 비트 라인들(BL1, BL2)이 신장되는 방향은 열 방향이고, 스트링 선택 라인들(SSL1, SSL2, SSL3)이 신장되는 방향은 행 방향일 수 있다.
각 행의 셀 스트링들은 접지 선택 라인(GSL)에 공통으로 연결되고, 그리고 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 각 열의 셀 스트링들은 제1 및 제2 비트 라인들(BL1, BL2) 중 대응하는 비트 라인에 연결될 수 있다.
각 셀 스트링은 접지 선택 라인(GSL)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL4)에 각각 연결되는 복수의 메모리 셀 트랜지스터들(MC1~MC4), 그리고 대응하는 스트링 선택 라인(SSL1, SSL2 또는 SSL3)에 연결되는 스트링 선택 트랜지스터(SST1, SST2 또는 SST3)를 포함할 수 있다.
접지 선택 트랜지스터들(GST)은 수직 채널들(831~835) 및 최하단의 도전층(822) 중에서 수직 채널들(831~835)에 인접한 부분들에 대응할 수 있다. 접지 선택 라인(GSL)은 최하단의 도전층(822)에 대응할 수 있다. 마찬가지로, 제1 내지 제4 메모리 셀 트랜지스터들(MC1~MC4) 및 워드 라인들(WL1~WL4)은 최하단으로부터 두 번째 내지 다섯 번째 도전층들(822) 및 수직 채널들(831~835)에 대응할 수 있다.
최상단의 도전층(822)은 제2 방향을 따라 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)에 각각 대응하는 세 개의 부분들로 분할될 수 있다. 제1 내지 제3 스트링 선택 트랜지스터들(SST1, SST2, SST3)은 최상단의 도전층(822)의 분할된 부분들 및 수직 채널들(831~835)에 대응할 수 있다.
도 11에서, 하나의 셀 스트링에 포함되는 셀 트랜지스터들의 수가 6개인 것으로 예시되었다. 그러나 하나의 셀 스트링에 포함되는 셀 트랜지스터들의 수는 한정되지 않는다. 수직 구조물의 층수가 증가할수록, 하나의 셀 스트링에 포함되는 셀 트랜지스터들의 수가 증가할 수 있다.
또한, 하나의 셀 스트링에 속한 셀 트랜지스터들 중에서 접지 선택 트랜지스터, 메모리 셀 트랜지스터, 또는 스트링 선택 트랜지스터로 사용되는 셀 스트링들의 수는 가변될 수 있다. 하나의 셀 스트링에 속한 셀 트랜지스터들 중 일부는 데이터를 저장하지 않는 더미 메모리 셀 트랜지스터들로 사용될 수 있다.
도 13은 플래시 메모리 장치(100)가 본딩에 의해 구현되는 예를 보여준다. 도 11 및 도 13을 참조하면, 도 13의 제1 계층(110)은 도 11의 제1 계층(800)이 제2 방향을 따라 180도 뒤집힌 형태일 수 있다. 제1 메모리 셀 비아(861) 및 제2 메모리 셀 비아(862)는 제1 및 제2 관통 비아들(841, 842)과 연결되는 대신, 제2 활성 영역(810)과 수직한 방향으로 신장되어 패드들(또는 솔더 범프들)과 연결될 수 있다.
다른 도전층들(822) 또한 제2 활성 영역(810)과 수직한 방향으로 신장되어 패드들(또는 솔더 범프들)과 연결될 수 있다. 수직 채널들(831~835) 또한 제2 활성 영역(810)과 수직한 방향으로 신장되어 패드들(또는 솔더 범프들)과 연결될 수 있다. 도 13의 제1 계층(110)의 패드들(116)(또는 솔더 범프들)은 도 11의 제1 계층(800)의 도전층들(822) 및 수직 채널들(831~835)과 연결될 수 있다.
도 13의 제2 계층(120)은 도 11의 제2 계층(900)의 형태를 가질 수 있다. 도 111의 제1 및 제2 트랜지스터들(920, 920)은 제1 및 제2 관통 비아들(841, 842)과 연결되는 대신, 제1 활성 영역(910)과 수직한 방향으로 신장되어 도 13의 패드들(164)(또는 솔더 범프들)과 연결될 수 있다.
도 13의 제1 계층(110)의 패드들(116) 및 제2 계층(120)의 패드들(164)을 본딩을 통해 연결함으로써(예를 들어, 웨이퍼 레벨에서), 플래시 메모리 장치(100)가 구현될 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 14를 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100) 및 플래시 메모리 장치(1200)를 포함할 수 있다. 예를 들어, 프로세서(1100)는 뉴럴 프로세서 또는 그래픽 프로세서를 포함할 수 있다.
프로세서(1100) 및 플래시 메모리 장치(1200)는 도 6을 참조하여 설명된 예에 따라 결합될 수 있다. 프로세서(1100)는 도 6의 NPU(200)에 대응하고, 그리고 플래시 메모리 장치(1200)는 도 6의 플래시 메모리 장치(100)에 대응할 수 있다.
플래시 메모리 장치(1200)는 페이지 버퍼 블록(330)(도 7 참조)의 데이터 라인들(DL)에 연결된 제3 패드들(163)을 데이터의 입력 및 출력을 위한 경로로서 프로세서(1100)에 제공할 수 있다. 따라서, 프로세서(1100)와 플래시 메모리 장치(1200)의 사이에서, 초광대역의 대역폭을 갖는 데이터 전송이 구현될 수 있다.
플래시 메모리 장치(1200)는 통상적인 플래시 메모리 장치의 인터페이스에 따른 명령(CMD) 및 주소(ADDR)의 전송을 지원하는 제1 패드들(161) 및 제2 패드들(162)을 프로세서(1100)에 지원할 수 있다. 따라서, 추가적인 인터페이스의 설계에 필요한 비용(시간, 자원 등)이 요구되지 않는다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
110: 제1 계층
111~114: 제1 내지 제4 어레이들
115: 외부 영역
120: 제2 계층
121~124: 제1 내지 제4 내부 영역들
131~134: 제1 내지 제4 행 디코더들
141~144: 제1 내지 제4 페이지 버퍼들
151: 외부 영역
161~163: 제1 내지 제3 패드들
200: NPU
211~213: 제1 내지 제3 패드들
300: 플래시 메모리 장치
310: 메모리 셀 어레이
320a, 320b: 행 디코더 블록들
330: 페이지 버퍼 블록
340: 버퍼 블록
350: 제어 로직 블록
1000: 컴퓨팅 장치
1100: 프로세서
1200: 플래시 메모리 장치

Claims (20)

  1. 외부의 반도체 칩과 본딩되도록 구성되는 제1 패드들;
    상기 외부의 반도체 칩과 본딩되도록 구성되는 제2 패드들;
    상기 외부의 반도체 칩과 본딩되도록 구성되는 제3 패드들;
    메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀 어레이에 연결되고, 주소에 응답하여 상기 워드 라인들 중 하나를 선택하도록 구성되는 행 디코더 블록;
    상기 제1 패드들을 통해 상기 외부의 반도체 칩으로부터 수신되는 명령 및 상기 주소를 저장하고, 그리고 상기 주소를 상기 행 디코더 블록에 제공하도록 구성되는 버퍼 블록;
    비트 라인들을 통해 상기 메모리 셀 어레이에 연결되고, 데이터 라인들을 통해 상기 제3 패드들에 연결되고, 상기 데이터 라인들 및 상기 제3 패드들을 통해 상기 외부의 반도체 칩과 데이터 신호들을 교환하도록 구성되는 페이지 버퍼 블록; 그리고
    상기 버퍼 블록으로부터 상기 명령을 수신하고, 상기 제2 패드들을 통해 상기 외부의 반도체 칩으로부터 제어 신호들을 수신하고, 그리고 상기 명령 및 상기 제어 신호에 응답하여 상기 행 디코더 블록 및 상기 페이지 버퍼 블록을 제어하도록 구성되는 제어 로직 블록을 포함하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 페이지 버퍼 블록은 상기 비트 라인들 중에서 둘 이상의 비트 라인들에 연결되고, 그리고 상기 데이터 라인들 중에서 하나의 데이터 라인에 연결되는 페이지 버퍼 유닛들을 포함하고,
    상기 페이지 버퍼 유닛들의 각각은 상기 둘 이상의 비트 라인들에 각각 연결되고 그리고 상기 하나의 데이터 라인에 공통으로 연결되는 둘 이상의 페이지 버퍼들을 포함하고, 그리고
    상기 둘 이상의 페이지 버퍼들은 상기 하나의 데이터 라인과 교대로 전기적으로 연결되도록 구성되는 플래시 메모리 장치.
  3. 제1항에 있어서,
    상기 페이지 버퍼 블록은 상기 비트 라인들에 각각 연결되고, 그리고 상기 데이터 라인들에 각각 연결되는 페이지 버퍼들을 포함하는 플래시 메모리 장치.
  4. 제1항에 있어서,
    상기 페이지 버퍼 블록은 상기 비트 라인들 중에서 둘 이상의 비트 라인들에 연결되고, 그리고 중간 데이터 라인들 중에서 하나의 중간 데이터 라인에 연결되는 페이지 버퍼 유닛들을 포함하고,
    상기 페이지 버퍼 유닛들의 각각은 상기 둘 이상의 비트 라인들에 각각 연결되고 그리고 상기 하나의 데이터 라인에 공통으로 연결되는 둘 이상의 페이지 버퍼들을 포함하고,
    상기 둘 이상의 페이지 버퍼들은 상기 하나의 데이터 라인과 교대로 전기적으로 연결되도록 구성되고, 그리고
    상기 페이지 버퍼 블록은 상기 중간 데이터 라인들 중에서 일부를 선택하여 상기 데이터 라인들과 전기적으로 연결하는 선택기를 더 포함하는 플래시 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 패드들, 상기 제2 패드들, 그리고 상기 제3 패드들은 웨이퍼-대-웨이퍼 본딩을 통해 상기 외부의 반도체 칩과 연결되도록 구성되는 플래시 메모리 장치.
  6. 제1항에 있어서,
    상기 플래시 메모리 장치는:
    제1 활성 영역 상에 제공되고, 상기 행 디코더 블록, 상기 버퍼 블록, 상기 페이지 버퍼 블록, 그리고 상기 제어 로직 블록이 구현되는 주변 회로 영역; 그리고
    상기 주변 회로 영역 상의 제2 활성 영역 상에 제공되고, 상기 메모리 셀 어레이가 구현되는 메모리 셀 영역을 포함하고,
    상기 제1 패드들, 상기 제2 패드들, 그리고 상기 제3 패드들은 상기 제1 활성 영역의 하부에 제공되고, 그리고 상기 제1 활성 영역을 관통하여 상기 주변 회로 영역과 전기적으로 연결되는 플래시 메모리 장치.
  7. 제1항에 있어서,
    상기 플래시 메모리 장치는:
    주변 회로 칩; 그리고
    메모리 셀 칩을 포함하고,
    상기 주변 회로 칩은:
    제1 활성 영역; 그리고
    상기 제1 활성 영역 상에 구현되는 상기 행 디코더 블록, 상기 버퍼 블록, 상기 페이지 버퍼 블록, 그리고 상기 제어 로직 블록을 포함하고,
    상기 메모리 셀 칩은:
    제2 활성 영역; 그리고
    상기 제2 활성 영역 상에 구현되는 상기 메모리 셀 어레이를 포함하는 플래시 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 패드들, 상기 제2 패드들, 그리고 상기 제3 패드들은 상기 제1 활성 영역의 하부에 제공되고, 그리고 상기 제1 활성 영역을 관통하여 상기 주변 회로 영역과 전기적으로 연결되는 플래시 메모리 장치.
  9. 제8항에 있어서,
    상기 주변 회로 칩은 상기 행 디코더 블록, 상기 버퍼 블록, 상기 페이지 버퍼 블록, 그리고 상기 제어 로직 블록 상에 제공되는 제4 패드들을 더 포함하고,
    상기 메모리 셀 칩은 상기 메모리 셀 어레이 상에 제공되고, 상기 제4 패드들과 본딩되도록 구성되는 제5 패드들을 더 포함하는 플래시 메모리 장치.
  10. 제1항에 있어서,
    상기 페이지 버퍼 블록은 상기 명령 및 상기 주소와 비동기되어 상기 데이터 신호들을 교환하는 플래시 메모리 장치.
  11. 플래시 메모리 셀들을 포함하는 메모리 셀 칩;
    상기 플래시 메모리 셀들을 액세스하도록 구성되는 주변 회로 칩;
    상기 주변 회로 칩을 통해 상기 메모리 셀들에 제1 데이터를 저장하고, 상기 메모리 셀들로부터 제2 데이터를 읽고, 그리고 상기 제1 데이터 및 상기 제2 데이터를 이용하여 연산을 수행하도록 구성되는 로직 칩을 포함하고,
    상기 주변 회로 칩은 상기 로직 칩 상에 적층되고, 그리고 상기 메모리 셀 칩은 상기 주변 회로 칩 상에 적층되는 컴퓨팅 장치.
  12. 제11항에 있어서,
    상기 로직 칩은 제1 패드들을 통해 상기 주변 회로 칩에 명령 및 주소를 전달하고, 제2 패드들을 통해 상기 주변 회로 칩에 제어 신호들을 전송하고, 그리고 제3 패드들을 통해 상기 주변 회로 칩과 상기 제1 데이터 및 상기 제2 데이터를 교환하도록 구성되는 컴퓨팅 장치.
  13. 제12항에 있어서,
    상기 제1 패드들은 바이트 단위로 정보를 전달하고, 그리고 상기 제3 패드들은 일백바이트 이상의 단위로 상기 제1 데이터 및 상기 제2 데이터를 교환하는 컴퓨팅 장치.
  14. 제11항에 있어서,
    상기 로직 칩은 그래픽 프로세서 및 뉴럴 프로세서 중 하나를 포함하는 컴퓨팅 장치.
  15. 제11항에 있어서,
    상기 메모리 셀 칩은 상기 플래시 메모리 셀들에 연결되는 워드 라인들 및 비트 라인들을 더 포함하고,
    상기 주변 회로 칩은 제1 패드들을 통해 상기 워드 라인들에 연결되는 행 디코더 블록, 그리고 제2 패드들을 통해 상기 비트 라인들에 연결되는 페이지 버퍼 블록을 더 포함하는 컴퓨팅 장치.
  16. 제15항에 있어서,
    상기 주변 회로 칩은 상기 페이지 버퍼 블록과 데이터 라인들을 통해 연결되고, 그리고 상기 로직 칩과 본딩되도록 구성되는 제3 패드들을 더 포함하고,
    상기 페이지 버퍼 블록은 상기 비트 라인들 중에서 둘 이상의 비트 라인들에 연결되고, 그리고 상기 데이터 라인들 중에서 하나의 데이터 라인에 연결되는 페이지 버퍼 유닛들을 포함하고,
    상기 페이지 버퍼 유닛들의 각각은 상기 둘 이상의 비트 라인들에 각각 연결되고 그리고 상기 하나의 데이터 라인에 공통으로 연결되는 둘 이상의 페이지 버퍼들을 포함하고,
    상기 둘 이상의 페이지 버퍼들은 상기 하나의 데이터 라인과 교대로 전기적으로 연결되도록 구성되는 플래시 메모리 장치.
  17. 제15항에 있어서,
    상기 주변 회로 칩은 상기 페이지 버퍼 블록과 데이터 라인들을 통해 연결되고, 그리고 상기 로직 칩과 본딩되도록 구성되는 제3 패드들을 더 포함하고,
    상기 페이지 버퍼 블록은 상기 비트 라인들에 각각 연결되고, 그리고 상기 데이터 라인들에 각각 연결되는 페이지 버퍼들을 포함하는 플래시 메모리 장치.
  18. 제15항에 있어서,
    상기 주변 회로 칩은 상기 페이지 버퍼 블록과 데이터 라인들을 통해 연결되고, 그리고 상기 로직 칩과 본딩되도록 구성되는 제3 패드들을 더 포함하고,
    상기 페이지 버퍼 블록은 상기 비트 라인들 중에서 둘 이상의 비트 라인들에 연결되고, 그리고 중간 데이터 라인들 중에서 하나의 중간 데이터 라인에 연결되는 페이지 버퍼 유닛들을 포함하고,
    상기 페이지 버퍼 유닛들의 각각은 상기 둘 이상의 비트 라인들에 각각 연결되고 그리고 상기 하나의 데이터 라인에 공통으로 연결되는 둘 이상의 페이지 버퍼들을 포함하고,
    상기 둘 이상의 페이지 버퍼들은 상기 하나의 데이터 라인과 교대로 전기적으로 연결되도록 구성되고, 그리고
    상기 페이지 버퍼 블록은 상기 중간 데이터 라인들 중에서 일부를 선택하여 상기 데이터 라인들과 전기적으로 연결하는 디코더를 더 포함하는 플래시 메모리 장치.
  19. 뉴럴 프로세서 칩; 그리고
    상기 뉴럴 프로세서 칩과 결합되는 플래시 메모리 칩을 포함하고,
    상기 플래시 메모리 칩은:
    외부의 뉴럴 프로세서 칩과 본딩되도록 구성되는 제1 패드들;
    상기 외부의 뉴럴 프로세서 칩과 본딩되도록 구성되는 제2 패드들;
    상기 외부의 뉴럴 프로세서 칩과 본딩되도록 구성되는 제3 패드들;
    메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀 어레이에 연결되고, 주소에 응답하여 상기 워드 라인들 중 하나를 선택하도록 구성되는 행 디코더 블록;
    상기 제1 패드들을 통해 상기 외부의 반도체 칩으로부터 수신되는 명령 및 상기 주소를 저장하고, 그리고 상기 주소를 상기 행 디코더 블록에 제공하도록 구성되는 버퍼 블록;
    비트 라인들을 통해 상기 메모리 셀 어레이에 연결되고, 데이터 라인들을 통해 상기 제3 패드들에 연결되고, 상기 데이터 라인들 및 상기 제3 패드들을 통해 상기 외부의 반도체 칩과 데이터 신호들을 교환하도록 구성되는 페이지 버퍼 블록; 그리고
    상기 버퍼 블록으로부터 상기 명령을 수신하고, 상기 제2 패드들을 통해 상기 외부의 반도체 칩으로부터 제어 신호들을 수신하고, 그리고 상기 명령 및 상기 제어 신호에 응답하여 상기 행 디코더 블록 및 상기 페이지 버퍼 블록을 제어하도록 구성되는 제어 로직 블록을 포함하는 컴퓨팅 장치.
  20. 제19항에 있어서,
    상기 제1 패드들은 바이트 단위로 정보를 전달하고, 그리고 상기 제3 패드들은 일벡바이트 이상의 단위로 상기 제1 데이터 및 상기 제2 데이터를 교환하는 컴퓨팅 장치.
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