CN111243641A - 包括存储器平面的非易失性存储器装置和存储器系统 - Google Patents

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Abstract

提供一种非易失性存储器装置、存储器系统和垂直NAND快闪存储器装置，所述非易失性存储器装置可以包括多个存储器平面和多个平面专用焊盘组。多个存储器平面可以包括具有非易失性存储器单元的多个存储器单元阵列和多个页缓冲器电路。多个页缓冲器电路中的每一个可以通过位线连接到多个存储器单元阵列中的每一个中包括的各非易失性存储器单元中的非易失性存储器单元。多个平面专用焊盘组可以通过多个数据路径分别连接到多个页缓冲器电路，使得多个平面专用焊盘组中的每一个专用地连接到多个页缓冲器电路中的每一个。可以通过减少数据传输延迟并支持并行数据传输来增加数据传输的带宽，并且可以通过去除数据多路复用和/或信号路由来降低功耗。

Description

包括存储器平面的非易失性存储器装置和存储器系统
相关申请的交叉引用
本申请要求2018年11月28日提交给韩国知识产权局(KIPO)的韩国专利申请No.10-2018-0150016的优先权，其公开内容通过引用其整体并入本文。
技术领域
本公开的各方面一般涉及一种半导体集成电路，并且更具体地，涉及一种包括存储器平面的非易失性存储器装置和包括这种非易失性存储器装置的存储器系统。
背景技术
用于存储数据的半导体存储器装置可以分为易失性存储器装置和非易失性存储器装置。诸如动态随机存取存储器(DRAM)装置的易失性存储器装置通常被配置为通过对存储器单元中的电容器充电或放电来存储数据，并且可以在电源被关闭、移除或禁用时丢失所存储的数据。诸如快闪存储器装置的非易失性存储器装置即使在电源被关闭、移除或禁用时，也可以保持所存储的数据。易失性存储器装置广泛用作各种设备的主存储器，非易失性存储器装置广泛用于在各种电子装置(例如计算机、移动装置等)中存储程序代码和/或数据。
最近，已经开发了具有三维结构的非易失性存储器装置(诸如垂直NAND存储器装置)，以增加非易失性存储器装置的集成度和/或存储容量。随着集成度和存储容量的增加，还希望增加非易失性存储器装置的数据传输速度。
发明内容
实施例的一些示例可以提供适合于多平面结构的非易失性存储器装置。
实施例的一些示例可以提供包括适用于多平面结构的非易失性存储器装置的存储器系统。
根据实施例的一些示例，非易失性存储器装置包括多个存储器平面和多个平面专用焊盘组。多个存储器平面包括多个页缓冲器电路和包括非易失性存储器单元的多个存储器单元阵列。多个页缓冲器电路中的每一个通过位线连接到多个存储器单元阵列中的每一个中包括的各个非易失性存储器单元中的非易失性存储器单元。多个平面专用焊盘组通过多个数据路径连接到多个页缓冲器电路，使得多个平面专用焊盘组中的每一个连接到多个页缓冲器电路中相应的页缓冲器电路。
根据实施例的一些示例，存储器系统包括非易失性存储器装置和被配置为控制非易失性存储器装置的操作的存储器控制器。该非易失性存储器装置包括：多个存储器平面，其包括多个页缓冲器电路；以及多个存储器单元阵列，其包括非易失性存储器单元，其中多个页缓冲器电路中的每一个通过位线连接到多个存储器单元阵列中的每个中包括的非易失性存储器单元中。多个平面专用焊盘组通过多个数据路径分别连接到多个页缓冲器电路，使得多个平面专用焊盘组中的每一个专用地连接到多个页缓冲器电路中相应的页缓冲器电路。
根据实施例的一些示例，垂直NAND快闪存储器装置包括：多个存储器平面，其包括多个页缓冲器电路；以及多个存储器单元阵列，其包括在垂直方向上堆叠以形成单元串的快闪存储器单元，其中，多个页缓冲器电路中的每一个通过位线连接到多个存储器单元阵列中的每一个中包括的单元串。多个平面专用焊盘组通过多个数据路径分别连接到多个页缓冲器电路，使得多个平面专用焊盘组中的每一个专用地连接到多个页缓冲器电路中相应的页缓冲器电路。
根据实施例的一些示例的非易失性存储器装置和存储器系统可以通过减少数据传输延迟、以及通过被分别分配给多个存储器平面的多个平面专用焊盘组支持并行数据传输，来增加数据传输的带宽。
根据实施例的一些示例的非易失性存储器装置和存储器系统可以通过去除数据多路复用和/或信号路由，使用被分别分配给多个存储器平面的多个平面专用焊盘组来降低功耗。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的实施例的示例。
图1是示出根据实施例的一些示例的包括非易失性存储器装置的存储器系统的框图。
图2是示出根据实施例的一些示例的非易失性存储器装置的框图。
图3A和图3B是示出包括在非易失性存储器装置中的命令地址解码器的实施例的一些示例的示图。
图4是示出包括在图2的非易失性存储器装置中的存储器单元阵列的框图。
图5A是示出包括在图4的存储器单元阵列中的存储器块的实施例的示例的立体图。
图5B是示出参照图5A描述的存储器块的等效电路的电路图。
图6是示出根据实施例的一些示例的非易失性存储器装置的示例控制信号的示图。
图7至图10是示出根据实施例的一些示例的非易失性存储器装置的示例操作模式的时序图。
图11是示出包括多路复用结构的非易失性存储器装置的存储器系统的框图。
图12是示出图11的非易失性存储器装置的多平面操作的示图。
图13是示出根据实施例的一些示例的非易失性存储器装置的多平面操作的示图。
图14是用于描述根据实施例的一些示例的非易失性存储器装置的地址布局的示图。
图15至图22是示出根据实施例的一些示例的非易失性存储器装置的示例操作的示图。
图23、图24和图25是示出根据实施例的一些示例的非易失性存储器装置的示例布局的示图。
图26是示出根据实施例的一些示例的包括非易失性存储器装置的移动系统的框图。
具体实施方式
在下文中将参照附图更全面地描述实施例的各种示例，附图中仅示出了实施例的一些示例。在附图中，相同的标号始终表示相同的元件。可以省略重复的描述。
图1是示出根据实施例的一些示例的包括非易失性存储器装置的存储器系统的框图。
参照图1，存储器系统10包括存储器控制器20和至少一个存储器装置30。
至少一个存储器装置30可以是非易失性存储器装置，并且在本文中可以被称为非易失性存储器装置。存储器系统10可以包括基于快闪存储器的数据存储介质，诸如存储卡、通用串行总线(USB)存储器和/或固态驱动器(SSD)。
非易失性存储器装置30可以被配置为在存储器控制器20的控制下，执行读取操作、擦除操作、编程操作和/或写入操作。非易失性存储器装置30可以从存储器控制器20接收命令CMD和地址ADD，并且可以与存储器控制器20交换用于读取操作和编程操作的数据。在实施例的一些示例中，非易失性存储器装置30可以从存储器控制器20接收控制信号和电力。
非易失性存储器装置30可以包括多个存储器平面PL_0至PL_n-1、多个数据路径DTPH0至DTPHn-1、以及多个平面专用焊盘组PDPSM_0至PDPSM_n-1。
多个存储器平面PL_0至PL_n-1中的每一个可以包括多个存储器单元阵列MCA0至MCAn-1中的相应一个，每个存储器单元阵列包括非易失性存储器单元。多个存储器平面PL_0至PL_n-1中的每一个还可以包括多个页缓冲器电路PBC0至PBCn-1中的相应一个。每个页缓冲器电路PBC0至PBCn-1可以通过位线连接到包括在每个存储器单元阵列MCA0至MCAn-1中的非易失性存储器单元。换句话说，第一存储器平面PL_0可以包括第一存储器单元阵列MCA0和第一页缓冲器电路PBC0，第二存储器平面PL_1可以包括第二存储器单元阵列MCA1和第二页缓冲器电路PBC1，并且以这种方式，第n存储器平面PL_n-1可以包括第n存储器单元阵列MCAn-1和第n页缓冲器电路PBCn-1。在实施例的一些示例中，页缓冲器电路PBC0至PBCn-1中的每一个可以对应于每个存储器平面的页面大小或位线的数量。
多个平面专用焊盘组PDPSM_0至PDPSM_n-1可以分别通过多个数据路径DTPH0至DTPHn-1一一连接到多个页缓冲器电路PBC0至PBCn-1，使得平面专用焊盘组PDPSM_0至PDPSM_n-1中的每个专用地连接到页缓冲器电路PBC0至PBCn-1中的每个。例如，多个数据路径中的第一数据路径(例如，DTPH0)可以独立地将第一页缓冲器电路(例如，PBC0)连接到第一平面专用焊盘组(例如，PDPSM_0)。每个数据路径DTPH0至DTPHn-1可以包括数据输入输出电路，下面将参照图2对数据输入输出电路进行描述。
平面专用焊盘组PDPSM_0至PDPSM_n-1中的每一个可包括多个数据焊盘。例如，第一平面专用焊盘组PDPSM_0可以包括用于传输数据信号DT[m-1：0]的m个数据焊盘DQ0至DQm-1，第二平面专用焊盘组PDPSM_1可以包括用于传输数据信号DT[2m-1：m]的m个数据焊盘DQm至DQ2m-1，并且以这种方式，第n平面专用焊盘组PDPSM_n-1可以包括用于传输数据信号DT[nm-1：s]的m个数据焊盘DQs至DQnm-1，其中s是(n-1)*m-1。换句话说，n个平面专用焊盘组PDPSM_0至PDPSM_n-1中的每一个可以分别包括m个数据焊盘，并且数据焊盘DQ0至DQnm-1的总数可以是n*m。在实施例的一些示例中，包括在每个平面专用焊盘组中的数据焊盘的数量可以是八个，其可以对应于一个字节中的八个位。换句话说，在实施例的一些示例中，m可以等于八。
存储器控制器20可以包括多个主机焊盘组PDPSC_0至PDPSC_n-1，所述多个主机焊盘组PDPSC_0至PDPSC_n-分别1一一连接到多个平面专用焊盘组PDPSM_0至PDPSM_n-1，使得每个主机焊盘组PDPSC_0至PDPSCn-1专用于连接至平面专用焊盘组PDPSM_0至PDPSM_n-1中的每一个。如本领域技术人员所公知的，可以不同地确定存储器控制器20的内部配置。
多个主机焊盘组PDPSC_0至PDPSC_n-1中的每一个可包括多个主机数据焊盘，所述多个主机数据焊盘连接到包括在多个平面专用焊盘组PDPSM_0至PDPSM_n-中的每一个中的多个数据焊盘，使得多个主机数据焊盘中的每一个专用地连接到多个数据焊盘中的每一个。换句话说，第一主机焊盘组PDPSC_0和第一平面专用焊盘组PDPSM_0中的每一个可包括m个数据焊盘DQ0至DQm-1，第二主机焊盘组PDPSC_1和第二平面专用焊盘组PDPSM_1中的每一个可以包括m个数据焊盘DQm至DQ2m-1，并且以这种方式，第n主机焊盘组PDPSC_n-1和第n平面专用焊盘组PDPSM_n-1中的每一个可以包括m个数据焊盘DQs至DQnm-1。
如下面将描述的，可以使用多个平面专用焊盘组PDPSM_0至PDPSM_n-1来执行关于多个存储器平面PL_0至PL_n-1的并行和/或独立的多平面操作，其中所述多个平面专用焊盘组PDPSM_0至PDPSM_n-1以一对一的关系分别分配至或映射至多个存储器平面PL_0至PL_n-1。
根据实施例的一些示例的非易失性存储器装置30和存储器系统10可以通过减少数据传输延迟并通过多个平面专用焊盘组PDPSM_0至PDPSM_n-1来支持并行数据传输，以增加数据传输的带宽，其中所述多个平面专用焊盘组PDPSM_0至PDPSM_n-1被分别分配至多个存储器平面PL_0至PL_n-1。另外，将参照图11、图12和图13所述，根据实施例的一些示例的非易失性存储器装置30和存储器系统10可以通过去除数据多路复用和/或信号路由，使用分别被分配给多个存储器平面PL_0至PL_n-1的多个平面专用焊盘组PDPSM_0至PDPSM_n-1来降低功耗。
图2是示出根据实施例的一些示例的非易失性存储器装置的框图。
参照图2，非易失性存储器装置30可包括多个存储器平面401、402和403，每个存储器平面包括相应的存储器单元阵列和页缓冲器电路PBC。非易失性存储器装置30还可以包括行解码器430、多个数据路径411、412和413、多个平面专用焊盘组(PDPSM)421、422和423、控制电路450和电压发生器460。
每个存储器单元阵列可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL耦接到行解码器430。另外，每个存储器单元阵列可以通过多条位线(未示出)耦接到相应的页缓冲器电路PBC。每个存储器单元阵列可以包括耦接到多条字线WL和多条位线的多个存储器单元。在实施例的一些示例中，存储器单元阵列可以是三维存储器单元阵列，其可以以三维结构(或垂直结构)形成在衬底上。在实施例的一些示例中，每个存储器单元阵列可以包括垂直定向的多个NAND串或多个单元串，使得至少一个存储器单元位于另一个存储器单元上。
控制电路450可以从图1中的存储器控制器20接收命令(信号)CMD和地址(信号)ADD，并且基于命令信号CMD和地址信号ADD控制非易失性存储器装置30的擦除操作、编程操作、写入操作和/或读取操作。擦除操作可以包括执行一系列擦除循环，并且编程操作可以包括执行一系列编程循环。每个编程循环可以包括编程时段和编程验证时段。每个擦除循环可以包括擦除时段和擦除验证时段。读取操作可以包括正常读取操作和数据恢复读取操作。
基于命令信号CMD，控制电路450可以产生用于控制电压发生器460的控制信号VCTL，并且可以产生用于控制页缓冲器电路PBC的页缓冲器控制信号PCTL。基于地址信号ADD，控制电路450可以生成行地址R_ADDR和列地址C_ADDR。控制电路450可以将行地址R_ADDR提供给行解码器430，并将列地址C_ADDR提供给数据路径411、412和413。行解码器430可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL耦接到存储器单元阵列。
在编程操作或读取操作期间，基于行地址R_ADDR，行解码器430可确定字线WL中的一条是选定字线，并确定除所选定的字线之外的其余字线WL是未选定字线。
另外，在编程操作或读取操作期间，基于行地址R_ADDR，行解码器430可以确定串选择线SSL中的一条是选定的串选择线，并且确定除了所选定的串选择线之外的其余串选择线SSL是未选定的串选择线。
电压发生器460可以基于控制信号VCTL产生字线电压VWL，所述字线电压VWL可以是非易失性存储器装置30的存储器单元阵列的操作所需的。电压发生器460可以从存储器控制器20接收电力PWR。字线电压VWL可以通过行解码器430施加到字线WL。
例如，在编程操作期间，电压发生器460可以将编程电压施加到所选定的字线，并且可以将编程通过电压施加到未选定的字线。另外，在编程验证操作期间，电压发生器460可以将编程验证电压施加到所选定的字线，并且可以将验证通过电压施加到未选定的字线。
另外，在正常读取操作期间，电压发生器460可以将读取电压施加到所选定的字线，并且可以将读取通过电压施加到未选定的字线。在数据恢复读取操作期间，电压发生器460可以将读取电压施加到与所选定的字线相邻的字线，并且可以将恢复读取电压施加到所选定的字线。
每个页缓冲器电路PBC可以通过位线耦接到存储器单元阵列。页缓冲器电路PBC可以包括多个页缓冲器。在实施例的一些示例中，每个页缓冲器可以仅连接到一条位线。在实施例的其他示例中，每个页缓冲器可以连接到两条或更多条位线。页缓冲器电路PBC可以临时存储要编程在存储器单元阵列MCA的所选页中的数据或从所选页读出的数据。
数据路径411、412和413中的每一个可以包括数据输入输出电路。每个数据输入输出电路可以通过数据线耦接到对应的页缓冲器电路PBC。在编程操作期间，基于从控制电路450接收的列地址C_ADDR，数据输入输出电路可以接收从存储器控制器20接收的编程数据DATA，并将编程数据DATA提供给页缓冲器电路PBC。在读取操作期间，数据输入输出电路可以基于从控制电路450接收的列地址C_ADDR，将已经从存储器单元阵列读取并存储在页缓冲器电路PBC中的读取数据DATA提供给存储器控制器20。
另外，包括在数据路径411、412和413中的每一个中的页缓冲器电路PBC和数据输入输出电路可以从存储器单元阵列的第一区域读取数据，并且可以将该读取数据写入到存储器单元阵列的第二区域(例如，不将数据传输到非易失性存储器装置30外部的源，例如，不将数据传输到存储器控制器20)。也就是说，页缓冲器电路和数据输入输出电路可以执行回写操作。
图3A和图3B是示出包括在非易失性存储器装置中的命令地址解码器的实施例的示例的示图。
参照图3A，非易失性存储器装置455可以包括命令地址焊盘组CCAPS和公共命令地址解码器CADEC。公共命令地址解码器CADEC可以包括在图2的控制电路450中。
命令地址焊盘组CCAPS可以包括用于接收从存储器控制器20提供的命令CMD和地址ADD的焊盘。基于通过命令地址焊盘组CCAPS接收的命令CMD和地址ADD，公共命令地址解码器CADEC可以生成控制信号VCTL和PCTL、行地址R_ADDR和列地址C_ADDR，它们被共同施加到多个存储器平面PL_0至PL_n-1。使用命令地址焊盘组CCAPS和公共命令地址解码器CADEC，可以关于多个存储器平面PL_0至PL_n-1同时或并行地执行相同的操作。
在实施例的一些示例中，如图3B所示，非易失性存储器装置457可以通过针对每个存储器平面独立设置的多个平面专用焊盘组PDPSM_0至PDPSM_n-1中的每个中包括的多个数据焊盘，接收分别与多个存储器平面PL_0至PL_n-1相对应的命令CMD0至CMDn-1和地址ADD0至ADDn-1。例如，非易失性存储器装置457可以包括多个平面专用命令地址解码器CADEC_0至CADEC_n-1，如图3B所示。基于通过多个平面专用焊盘组PDPSM_0至PDPSM_n-1中的每一个中包括的多个数据焊盘接收到的命令CMD0至CMDn-1和地址ADD0至ADDn-1，平面专用命令地址解码器CADEC_0至CADEC_n-1可以生成控制信号VCTL0至VCTLn-1和PCTL0至PCTLn-1、行地址R_ADDR0至R_ADDRn-1和列地址C_ADDR0至C_ADDRn-1，它们被独立地施加至多个存储器平面PL_0至PL_n-1中的每一个。使用多个平面专用命令地址解码器CADEC_0至CADEC_n-1，可以关于多个存储器平面PL_0至PL_n-1同时或并行地执行相同的操作或不同的操作。
在下文中，将参照图4、图5A和图5B描述根据实施例的一些示例的垂直NAND快闪存储器装置。第一方向D1表示垂直于半导体衬底的上表面的方向，第二方向D2和第三方向D3表示平行于半导体衬底的上表面的两个方向。例如，第二方向D2和第三方向D3可以彼此垂直。第一方向D1可以被称为竖直方向，第二方向D2可以被称为行方向，第三方向D3可以被称为列方向。由图中的箭头指示的方向和相反的方向可以被认为是相同的方向。
图4是示出包括在图2的非易失性存储器装置中的存储器单元阵列的框图，图5A是示出包括在图4的存储器单元阵列中的存储器块的实施例的示例的立体图。
参照图4，存储器单元阵列MCA可包括多个存储器块BLK1至BLKz。在实施例的一些示例中，存储器块BLK1至BLKz可以由图2中的行解码器430选择。例如，行解码器430可以选择存储器块BLK1至BLKz之中的与块地址相对应的特定存储器块BLK。
参照图5A，存储器块BLKi可以包括以三维结构(或垂直结构)形成在衬底上的NAND串或单元串。存储器块BLKi可以包括沿第一方向D1、第二方向D2和第三方向D3延伸的结构。
提供了衬底111。例如，衬底111可以具有第一类型(例如，第一导电类型)的阱。例如，衬底111可以具有通过注入诸如硼(B)的第3族元素而形成的p阱。例如，衬底111可以具有设置在n阱中的袋状p阱。在实施例的一些示例中，衬底111具有p型阱(或p型袋状阱)。然而，衬底111的导电类型不限于p型。
在第二方向D2上延伸的多个掺杂区311至314设置在衬底111中/上。例如，多个掺杂区311至314可以具有与衬底111的第一类型不同的第二类型(例如，第二导电类型)。在实施例的一些示例中，第一掺杂区311至第四掺杂区314可以具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。
沿第二方向D2延伸的多个绝缘材料112沿第一方向D1顺序地设置在衬底111的位于第一掺杂区311与第二掺杂区312之间的区域上。例如，多个绝缘材料112沿第二方向D2延伸，在第一方向D1上彼此间隔开特定距离。例如，绝缘材料112可以包括诸如氧化物层的绝缘材料。
沿第一方向D1穿透绝缘材料的多个柱体113沿第二方向D2顺序地设置在衬底111的位于第一掺杂区311与第二掺杂区312之间的区域上。例如，多个柱体113穿透绝缘材料112与衬底111接触。
例如，每个柱体113可包括多种材料。例如，每个柱体113的沟道层114可以包括具有第一类型的硅材料。例如，每个柱体113的沟道层114可以包括具有与衬底111相同类型的硅材料。在实施例的一些示例中，每个柱体113的沟道层114包括p型硅。然而，每个柱体113的沟道层114不限于p型硅。
每个柱体113的内部材料115包括绝缘材料。例如，每个柱体113的内部材料115可以包括诸如氧化硅的绝缘材料。在一些示例中，每个柱体113的内部材料115可以包括气隙。
绝缘层116可以沿着绝缘材料112的暴露表面、柱体113的暴露表面和衬底111的暴露表面设置在第一掺杂区311和第二掺杂区312之间的区域上。
多个第一导电材料211至291可以在第一掺杂区311和第二掺杂区312之间的区域中设置在绝缘层116的表面上。例如，第一导电材料211可以沿第二方向D2延伸，并且可以设置在衬底111与邻近于衬底111的绝缘材料112之间。更详细地，沿第二方向D2延伸的第一导电材料211可以设置在衬底111与位于和衬底111相邻的绝缘材料112的底部处的绝缘层116之间。在实施例的一些示例中，在第二方向D2上延伸的第一导电材料211可以设置在位于衬底111的顶部上的绝缘层116和位于与衬底111相邻的绝缘材料112的底部处的绝缘层116之间。
沿着第二方向D2延伸的第一导电材料可以设置在绝缘材料112中的特定绝缘材料的顶部上的绝缘层116与绝缘材料112之中的与绝缘材料112中的所述特定绝缘材料相邻并位于其上的绝缘材料的底部上的绝缘层116之间。例如，沿第二方向D2延伸的多个第一导电材料221至281可以设置在绝缘材料112之间，并且可以理解，绝缘层116设置在绝缘材料112与第一导电材料221至281中的每一个之间。第一导电材料211至291可以由导电金属形成。在一些示例中，第一导电材料211至291可以包括诸如多晶硅的导电材料。
可以在第二掺杂区312和第三掺杂区313之间的区域中提供与第一掺杂区311和第二掺杂区312上的结构相同的结构。在第二掺杂区312和第三掺杂区313之间的区域中，设置有：多个绝缘材料112，其沿第二方向D2延伸；多个柱体113，其沿第二方向D2顺序设置并沿第一方向D1穿透多个绝缘材料112；绝缘层116，其设置于多个绝缘材料112的暴露表面和多个柱体113的暴露表面上；以及多个导电材料213至293，其沿第二方向D2延伸。
漏极320可以分别设置在多个柱体113上。在漏极320上，设置沿第三方向D3延伸的第二导电材料331至333。第二导电材料331至333可以在第二方向D2上彼此间隔开，并且在实施例的一些示例中，第二导电材料331至333可以间隔开特定距离。第二导电材料331至333可以分别在相应区域中连接至漏极320。沿第三方向D3延伸的漏极320和第二导电材料331至333可以通过每个接触插塞连接。第二导电材料331至333可以包括金属材料。第二导电材料331至333可以包括导电材料，例如多晶硅。
形成有第一导电材料的各层可以对应于栅极层，并且第一导电材料可以形成栅线，例如串选择线SSL、字线WL、地选择线GSL等。第二导电材料可以形成位线BL。
图5B是示出参照图5A描述的存储器块的等效电路的电路图。
图5B的存储器块BLKi可以以三维结构(或垂直结构)形成在衬底上。例如，包括在存储器块BLKi中的多个NAND串或单元串可以在与衬底的上表面垂直的第一方向D1上形成。
参照图5B，存储器块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的NAND串NS11至NS33。NAND串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。在图5B中，NAND串NS11至NS33中的每一个被示出为包括八个存储器单元MC1至MC8。然而，实施例的示例不限于此。在实施例的一些示例中，NAND串NS11至NS33中的每一个可包括任何数量的存储器单元。
每个串选择晶体管SST可以连接到对应的串选择线(SSL1到SSL3中的一条)。多个存储器单元MC1至MC8可以分别连接到对应的栅线GTL1至GTL8。栅线GTL1至GTL8可以是字线，并且栅线GTL1至GTL8中的一些可以是虚设字线。每个地选择晶体管GST可以连接到相应的地选择线(GSL1到GSL3中的一条)。每个串选择晶体管SST可以连接到对应的位线(例如，BL1、BL2和BL3中的一条)，并且每个地选择晶体管GST可以连接到公共源极线CSL。
具有相同高度的字线可以共同地连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分离。在图5B中，存储器块BLKi被示出为耦接到八条栅线GTL1至GTL8和三条位线BL1至BL3。然而，实施例的示例不限于此。存储器单元阵列MCA中的每个存储器块可以耦接到任何数量的字线和任何数量的位线。
图6是示出根据实施例的一些示例的非易失性存储器装置的示例控制信号的示图。图7至图10是示出根据实施例的一些示例的非易失性存储器装置的示例操作模式的时序图。
图7示出了示例读取操作，图8示出了示例写入操作，图9示出了示例设置特征操作，图10示出了示例获取特征操作。
图6至图10示出了芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号/RE、数据选通信号DQS和/DQS、数据信号DQx和就绪/忙碌信号R/B的逻辑电平和波形。在图6至图10中，H表示逻辑高电平，L表示逻辑低电平，Hi-Z表示高阻抗状态，tWC表示写周期时间，tRC表示读周期时间，tR表示从存储器单元阵列到页缓冲器电路的数据传输时间，tPROG表示编程时间，tFEAT表示设置特征操作或获取特征操作的忙碌时间，00h、30h、80h、10h、EEh和EFh表示各种操作的命令，XXh表示与特征信息或特征数据相关的寄存器地址。D0至Dn表示读取数据或写入数据，R-B0至R-B3表示读取特征数据，R-W0至R-W3表示写入特征数据。
参照图6至图10，根据实施例的一些示例的非易失性存储器装置可以同步于读使能信号/RE的转换，通过包括在多个平面专用焊盘组中的每一个中的多个数据焊盘输出读取数据。
另外，非易失性存储器装置可以同步于写使能信号/WE的转换，锁存通过多个平面专用焊盘组中的每一个中包括的多个数据焊盘接收到的命令和地址。此外，非易失性存储器装置可以在写使能信号/WE被激活时，通过多个平面专用焊盘组中的每一个中包括的多个数据焊盘接收写入数据或输出读取数据。
另外，非易失性存储器装置可以基于命令锁存使能信号CLE和地址锁存使能信号ALE，选择性地接收通过多个平面专用焊盘组中的每一个中包括的多个数据焊盘接收到的命令或地址。
图11是示出包括多路复用结构的非易失性存储器装置的存储器系统的框图。
参照图11，存储器系统50包括存储器控制器60和存储器装置70。
存储器装置70可以是非易失性存储器装置。存储器系统50可以包括基于快闪存储器的数据存储介质，例如存储卡、通用串行总线(USB)存储器和/或固态驱动器(SSD)。
伴随数据信号的路由的非易失性存储器装置70可以包括多个存储器平面PL_0至PL_n-1、多个数据路径DTPH0至DTPHn-1、多路复用器MUX和公共焊盘组CPSM。
多个存储器平面PL_0至PL_n-1中的每一个可以包括具有非易失性存储器单元的多个存储器单元阵列MCA0至MCAn-1中的相应一个以及多个页缓冲器电路PBC0至PBCn-1中的相应一个。每个页缓冲器电路PBC0至PBCn-1可以通过位线连接到存储器单元阵列MCA0至MCAn-1中的每个中包括的非易失性存储器单元。换句话说，第一存储器平面PL_0包括第一存储器单元阵列MCA0和第一页缓冲器电路PBC0，第二存储器平面PL_1包括第二存储器单元阵列MCA1和第二页缓冲器电路PBC1，并且以这种方式，第n存储器平面PL_n-1包括第n存储器单元阵列MCAn-1和第n页缓冲器电路PBCn-1。数据路径DTPH0至DTPHn-1中的每个可以包括如参照图2所述的数据输入输出电路。
多路复用器MUX可以响应于平面选择信号PSEL，将公共焊盘组CPSM选择性地连接到多个数据路径DTPH0至DTPHn-1中的一个。
公共焊盘组CPSM可以包括多个数据焊盘DQ0至DQm-1。存储器控制器60可以包括与公共焊盘组CPSM对应的主机焊盘组CPSC。主机焊盘组CPSC可以包括与公共焊盘组CPSM中包括的多个数据焊盘DQ0至DQm-1连接的多个数据焊盘DQ0至DQm-1，使得主机焊盘组CPSC的多个数据焊盘DQ0至DQm-1中的每一个专用地连接到公共焊盘组CPSM的多个数据焊盘DQ0至DQm-1中的每一个。
具有这种多路复用结构的非易失性存储器装置70需要一电路和复用器MUX，其中所述电路基于关于待选择的平面的信息来生成平面选择信号PSEL，所述复用器MUX将数据路由到所选定的平面，这种数据路由结构会增加功耗。特别地，随着基本x8结构扩展到x32、x64、x128等，会进一步增加功耗。
图12是示出图11的非易失性存储器装置的多平面操作的示图。
参照图12，具有多路复用结构的非易失性存储器装置70通过包括在公共焊盘组CPSM中的数据焊盘DQ0至DQm-1，顺序地接收关于多个存储器平面PL_0至PL_n-1的读取操作的地址。图12中所示的命令00h和30h与参照图6至图10所述的相同。tWC表示写使能信号/WE的循环周期，即写周期时间，并且传输一个存储器平面的地址ADD需要时间k*tWC，其中k是与地址循环数相关的正整数。结果，传送n个存储器平面PL_0至PL_n-1的地址需要时间n*k*tWC。在图12中，tR表示从存储器单元阵列到页缓冲器电路的数据传输时间。在经过时间tR之后，可以通过数据焊盘DQ0至DQm-1顺序输出来自存储器平面PL_0至PL_n-1的读取数据DOUT。当tDMA是一个存储器平面的数据输出时间时，输出n个存储器平面PL_0至PL_n-1的读取数据DOUT可需要时间n*tDMA。
图13是示出根据实施例的一些示例的非易失性存储器装置的多平面操作的示图。
参照图1、图2和图13，根据实施例的一些示例的非易失性存储器装置30可以通过包括在多个平面专用焊盘组PDPSM_0至PDPSM_n-1中的n*m个数据焊盘DQ0至DQnm-1，同时接收关于多个存储器平面PL_0至PL_n-1的读取操作的地址。另外，非易失性存储器装置30可以通过n*m个数据焊盘DQ0至DQnm-1，同时从多个存储器平面PL_0至PL_n-1输出读取数据DOUT。
如图12和图13所示，与具有多路复用结构的非易失性存储器装置70相比，根据实施例的一些示例的具有多个平面专用焊盘组的非易失性存储器装置30可以显着减少数据读取时间。
在根据一些示例实施例的非易失性存储器装置30中，多个平面专用焊盘组PDPSM_0至PDPSM_n-1可以分别从多个页缓冲器电路PBC0至PBCn-1接收与多个存储器平面PL_0至PL_n-1对应的读取数据，同时将与多个存储器平面PL_0至PL_n-1对应的读取数据提供给存储器控制器20。在写入操作中，以与图13的读取操作相同的方式，多个平面专用焊盘组PDPSM_0至PDPSM_n-1可以通过分别包括在多个平面专用焊盘组PDPSM_0至PDPSM_n-1中的多个数据焊盘，从存储器控制器20同时接收与多个存储器平面PL_0至PL_n-1对应的写入数据，并将与多个存储器平面PL_0至PL_n-1对应的写入数据分别提供给多个页缓冲器电路PBC0至PBCn-1。
与具有多路复用结构的非易失性存储器装置70相比，在根据实施例的一些示例的非易失性存储器装置30中，多个平面专用焊盘组PDPSM_0至PDPSM_n-1中的每一个中包括的多个数据焊盘连接到多个页缓冲器电路PBC0至PBCn-1中的相应一个，而不是通过多路复用器连接到其他页缓冲器电路。
这样，根据实施例的一些示例的非易失性存储器装置30和存储器系统10可以通过去除数据多路复用和/或信号路由，使用被分别分配给多个存储器平面PL_0至PL_n-1的多个平面专用焊盘组PDPSM_0至PDPSM_n-1来降低功耗。
图14是用于描述根据实施例的一些示例的非易失性存储器装置的地址布局的示图。
参照图14，第一地址布局ADDLO1对应于如参照图11和图12所述的具有多路复用结构的非易失性存储器装置70，第二地址布局ADDLO2对应于根据参照图1、图2和图13描述的实施例的一些示例的非易失性存储器装置30。
具有多路复用结构的非易失性存储器装置70接收用于数据复用的平面地址。相反，根据实施例的一些示例的非易失性存储器装置30不需要平面地址，因为每个存储器平面的命令和地址可以通过每个平面专用焊盘组接收。结果，与具有多路复用结构的非易失性存储器装置70相比，根据实施例的一些示例的非易失性存储器装置30可以使地址传送时间减少了用于平面地址传送的时间ts。换句话说，图13中的时间q*tWC可以比图12中的时间k*tWC短。
图15至图22是示出根据实施例的一些示例的非易失性存储器装置的示例操作的示图。为了便于说明和描述，假设非易失性存储器装置包括八个存储器平面，并且每个平面专用焊盘组包括图15至图22的示例实施例中的八个数据焊盘，但是存储器平面的数量和数据焊盘的数量不限于此。
参照图15、图16和图17，存储器系统11可以包括存储器控制器21和至少一个存储器装置31。
存储器装置31可以是非易失性存储器装置，并且存储器系统11可以包括基于快闪存储器的数据存储介质，诸如存储卡、通用串行总线(USB)存储器和/或固态驱动器(SSD)。
非易失性存储器装置31可以在存储器控制器21的控制下，执行读取操作、擦除操作、编程操作和/或写入操作。非易失性存储器装置31可以接收命令CMD和地址ADD，并且可以与存储器控制器21交换用于读取操作和编程操作的数据。另外，非易失性存储器装置31可以从存储器控制器21接收控制信号和电力。
非易失性存储器装置31可以包括多个存储器平面，例如，八个存储器平面PL_0至PL7、如上所述的八个数据路径(未示出)、以及八个平面专用焊盘组PDPSM_0至PDPSM_7。
八个存储器平面PL_0至PL_7中的每一个可以包括具有非易失性存储器单元的八个存储器单元阵列MCA0至MCA7中的每一个和八个页缓冲器电路PBC0至PBC7中的每一个。八个页缓冲器电路PBC0至PBC7中的每一个可以通过位线连接到八个存储器单元阵列MCA0至MCA7中的每一个中包括的非易失性存储器单元。换句话说，第一存储器平面PL_0可以包括第一存储器单元阵列MCA0和第一页缓冲器电路PBC0，第二存储器平面PL_1可以包括第二存储器单元阵列MCA1和第二页缓冲器电路PBC1，并且以这种方式，第八存储器平面PL_7可以包括第八存储器单元阵列MCA7和第八页缓冲器电路PBC7。在实施例的一些示例中，页缓冲器电路PBC0至PBC7中的每个的大小可以对应于每个存储器平面的页大小或位线的数量。
八个平面专用焊盘组PDPSM_0至PDPSM_7中的每一个可包括八个数据焊盘。例如，第一平面专用焊盘组PDPSM_0可以包括八个数据焊盘DQ0至DQ7，第二平面专用焊盘组PDPSM_1可以包括八个数据焊盘DQ8至DQ15，并且以这种方式，第八平面专用焊盘组PDPSM_7可以包括八个数据焊盘DQ56至DQ63。换句话说，八个平面专用焊盘组PDPSM_0至PDPSM_7中的每一个可以分别包括八个数据焊盘，并且数据焊盘DQ0至DQ63的总数可以是8*8＝64。
存储器控制器21可以包括八个主机焊盘组PDPSC_0至PDPSC_7，它们分别一一连接到八个平面专用焊盘组PDPSM_0至PDPSM_7，使得八个主机焊盘组PDPSC_0至PDPSC7中的每一个专用地连接到八个平面专用焊盘组PDPSM_0至PDPSM_7中的每一个。八个主机焊盘组PDPSC_0至PDPSC_7中的每一个可以包括八个主机数据焊盘，所述八个主机数据焊盘连接到八个平面专用焊盘组PDPSM_0至PDPSM_7中的每一个中包括的八个数据焊盘，使得八个主机数据焊盘中的每一个专用地连接到八个数据焊盘中的每个。换句话说，第一主机焊盘组PDPSC_0和第一平面专用焊盘组PDPSM_0中的每一个可包括八个数据焊盘DQ0至DQ7，第二主机焊盘组PDPSC_1和第二平面专用焊盘组PDPSM_1中的每一个可包括八个数据焊盘DQ8至DQ15，并且以这样的方式，第八主机焊盘组PDPSC_7和第八平面专用焊盘组PDPSM_7中的每一个可以包括八个数据焊盘DQ56至DQ63。
图15、图16和图17示出了输入输出映射结构的示例。如图15所示，在八个存储器平面并且页面大小为4KB的结构中，可以以32KB为单位来执行写入操作和读取操作。当仅读取或写入4KB数据时，可以实现两种情况。第一，通过关于八个存储器平面PL_0至PL_7的多平面操作，如图16所示，每个存储器平面可以以512B为单位来操作。在这种情况下，可以从每个存储器平面读出4KB，然后可以以512B为单位执行随机读取操作。第二，可能需要关于特定存储器平面(例如，如图17所示的第一存储器平面PL_0)的随机读取操作。在这种情况下，可以仅将特定存储器平面PL_0使能，并且可以禁用其他存储器平面PL_1至PL_7。
这样，非易失性存储器装置31可以通过包括在多个平面专用焊盘组PDPSM_0至PDPSM_7的一部分中的多个数据焊盘，从存储器控制器21接收命令和地址，以执行关于多个存储器平面PL_0至PL_7中的与多个平面专用焊盘组PDPSM_0至PDPSM_7的该部分对应的一部分存储器平面的读取操作或写入操作。可以根据高带宽顺序读取操作或随机读取操作来实现非易失性存储器装置的内部配置。
参照图18，包括多个平面专用焊盘组PDPSM_0_PDPSM_7的非易失性存储器装置31可以通过包括在多个平面专用焊盘组PDPSM_0_PDPSM_7中的一个中包括的多个数据焊盘DQ[7：0]来接收用于读取操作或写入操作的起始地址，并且通过包括在多个平面专用焊盘组PDPSM_0至PDPSM_7中的另一个中包括的多个数据焊盘DQ[15：8]来接收用于读取操作和写入操作的结束地址。图18示出了可以类似地实现写入操作和读取操作的示例。
参照图19和图20，包括多个平面专用焊盘组PDPSM_0_PDPSM_7的非易失性存储器装置31可以通过多个平面专用焊盘组PDPSM_0至PDPSM_7中的一个中包括的多个数据焊盘DQ[7：0]来接收写入数据或输出读取数据，并且输出指示如图19所示的非易失性存储器装置31的操作条件的特征信息FIOUT，或者可以通过多个平面专用焊盘组PDPSM_0至PDPSM_7中的另一个中包括的多个数据焊盘来接收图20所示的特征信息FI IN。
参照图21，包括多个平面专用焊盘组PDPSM_0至PDPSM_7的非易失性存储器装置31可以通过多个平面专用焊盘组PDPSM_0至PDPSM_7中的至少两个中包括的多个数据焊盘DQ[7：0]至DQ[63:56]，同时接收命令和地址。因此，可以进一步减少命令和地址的传送时间。
参照图22，包括多个平面专用焊盘组PDPSM_0_PDPSM_7的非易失性存储器装置31可以执行第一多平面操作MPOP1、第二多平面操作MPOP2和/或第三多平面操作MPOP3。在第一多平面操作MPOP1中，非易失性存储器装置31可以针对所有的存储器平面PL_0至PL_7执行读取操作RD。在第二多平面操作MPOP2中，非易失性存储器装置31可以针对所有的存储器平面PL_0至PL_7执行写入操作PGM。在第三多平面操作MPOP3中，非易失性存储器装置31可以使用多个平面专用焊盘组PDPSM_0至PDPSM_7中的与多个存储器平面PL_0至PL_7的一部分相对应的一部分平面专用焊盘组中包括的多个数据焊盘，针对多个存储器平面PL_0至PL_7的该部分执行读取操作RD，同时非易失性存储器装置31使用多个平面专用焊盘组PDPSM_0至PDPSM_7中的与多个存储器平面PL_0至PL_7的另一部分相对应的另一部分平面专用焊盘组中包括的多个数据焊盘，针对多个存储器平面PL_0至PL_7的所述另一部分执行写入操作PGM。
对于这样的各种多平面操作，非易失性存储器装置31可以通过多个平面专用焊盘组PDPSM_0至PDPSM_7中的每个中包括的多个数据焊盘，接收与多个存储器平面PL_0至PL_7中的每个相对应的命令CMD0至CMD7和地址ADD0至ADD7，其中多个平面专用焊盘组PDPSM_0至PDPSM_7针对每个存储器平面独立地设置。可以独立地确定与多个存储器平面PL_0至PL_7中的每一个对应的地址ADD0至ADD7，因此可以针对不同的存储器块和/或不同的页PGa、PGb和PGh执行操作，如图22所示。
图23、图24和图25是示出根据实施例的一些示例的非易失性存储器装置的示例布局的示图。为了便于说明和描述，图23、图24和图25中的焊盘的附图标记与图6至图10中的信号的附图标记相同。
参照图23、图24和图25，平面专用焊盘组PDPSM_0至PDPSM_7中的每个还可以包括焊盘，该焊盘被配置为接收从存储器控制器提供的数据选通信号DQS0至DQS7中的每个。如图6至图10所示，非易失性存储器装置可以同步于数据选通信号DQS的转换，通过多个平面专用焊盘组PDPSM_0至PDPSM_7中的每一个中包括的多个数据焊盘接收写入数据。
如图23、图24和图25所示，平面专用焊盘组PDPSM_0至PDPSM_7中的每个还可以包括至少一个控制焊盘，其被配置为接收从存储器控制器提供的至少一个控制信号，以用于专门控制与多个平面专用焊盘组PDPSM_0至PDPSM_7中的每一个相对应的多个存储器平面PL_0至PL_7中的每一个的操作。
在图23的非易失性存储器装置33中，所有的控制焊盘/CE、R/B、/RE、/WE、CLE和ALE可以包括在公共焊盘组CPSMa中。在图24的非易失性存储器装置35中，控制焊盘/CE、R/B、CLE和ALE可以包括在公共焊盘组CPSMb中，并且控制焊盘/RE0至/RE7和/WE0至/WE7可以包括在平面专用焊盘组PDPSM_0至PDPSM_7中的每个中。在图25的非易失性存储器装置37中，控制焊盘/CE和R/B可以包括在公共焊盘组CPSMc中，并且控制焊盘/RE0至/RE7、/WE0至/WE7、CLE0至CLE7和ALE0至ALE7可以包括在平面专用焊盘组PDPSM_0至PDPSM_7中的每个中。
参照图23、图24和图25，平面专用焊盘组PDPSM_0至PDPSM_7可以设置在半导体裸片的中心部分，在半导体裸片中非易失性存储器装置形成为使得多个平面专用焊盘组PDPSM_0至PDPSM_7中的每一个可以与多个存储器平面PL_0至PL_7中的每一个相邻。这种结构可以称为宽输入输出结构的中心焊盘结构。由于信号路由和功耗导致的开销可以减少，这是因为在中心焊盘结构中数据焊盘和页缓冲器之间的连接长度可以缩短。可以使用再分布层(RDL)来实现焊盘和封装球之间的连接。
图26是示出根据实施例的一些示例的包括非易失性存储器装置的移动系统的框图。
参照图26，移动系统3000包括经由总线连接的应用处理器(AP)3100、连接单元3200、易失性存储器装置(VM)3300、非易失性存储器装置(NVM)3400、用户接口3500和电源3600。
应用处理器3100可以执行诸如网络浏览器、游戏应用程序、视频播放器等的应用程序。连接单元3200可以与外部装置执行有线通信或无线通信。易失性存储器装置3300可以存储由应用处理器3100处理的数据，或者可以作为工作存储器操作。例如，易失性存储器装置3300可以是DRAM，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus DRAM(RDRAM)等。非易失性存储器装置3400可以存储用于引导移动系统3000的引导图像和其他数据。用户接口3500可以包括例如小键盘、触摸屏等的至少一个输入设备以及例如扬声器、显示设备等的至少一个输出设备。电源3600可以向移动系统3000提供电力。在本发明构思的实施例的一些示例中，移动系统3000还可以包括相机图像处理器(CIS)和/或存储器装置，例如存储卡、固态驱动器(SSD)、硬盘驱动器(HDD)、光盘只读存储器(CD-ROM)等。
非易失性存储器装置3400可以包括如参照图1至图25所述的多个平面专用焊盘组。如上所述，多个平面专用焊盘组中的每一个可包括多个数据焊盘，其通过多个数据路径中的每一个专用地连接至多个页缓冲器电路中的每一个，使得多个数据焊盘从存储器控制器接收写入数据，以将写入数据提供给多个页缓冲器电路中的每一个，并从多个页缓冲器电路中的每一个接收读取数据，以将读取数据提供给存储器控制器。
如上所述，根据实施例的一些示例的非易失性存储器装置和存储器系统可以通过减少数据传输延迟、并支持通过被分别分配给多个存储器平面的多个平面专用焊盘组的并行数据传输，来增加数据传输的带宽。另外，根据实施例的一些示例的非易失性存储器装置和存储器系统可以通过去除数据多路复用和/或信号路由，使用被分别分配给多个存储器平面的多个平面专用焊盘组来降低功耗。
本发明构思可以应用于非易失性存储器装置和包括非易失性存储器装置的系统。例如，本发明构思可以应用于以下系统，诸如存储卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人电脑(PC)、服务器电脑、工作站、笔记本电脑、数字电视、机顶盒、便携式游戏机、导航系统、可穿戴装置、物联网(IoT)装置、万物互联网(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置等。
前述内容是对实施例的一些示例的说明，而不应被解释为对其进行限制。尽管仅描述了实施例的几个示例，但是本领域技术人员将容易理解，不实质上脱离本发明构思的情况下，可以对实施例的示例和本发明构思进行许多修改。

Claims (20)

1.一种非易失性存储器装置，包括：
多个存储器平面，其包括多个页缓冲器电路和包括非易失性存储器单元的多个存储器单元阵列，其中所述多个页缓冲器电路中的每一个通过位线连接至所述多个存储器单元阵列中的相应的存储器单元阵列中包括的所述非易失性存储器单元中的一个；以及
多个平面专用焊盘组，其通过多个数据路径连接到所述多个页缓冲器电路，使得所述多个平面专用焊盘组中的每一个连接到所述多个页缓冲器电路中的相应的页缓冲器电路。
2.根据权利要求1所述的非易失性存储器装置，其中，所述多个平面专用焊盘组中的每一个包括：
多个数据焊盘，其专用地连接至所述多个页缓冲器电路中的相应的页缓冲器电路，并且被配置为从存储器控制器接收写入数据以将所述写入数据提供至所述多个页缓冲器电路中的所述相应的页缓冲器电路，并且被配置为从所述多个页缓冲器电路中的所述相应的页缓冲器电路接收读取数据以将所述读取数据提供至所述存储器控制器。
3.根据权利要求2所述的非易失性存储器装置，其中，所述多个平面专用焊盘组被配置为从所述存储器控制器同时接收与所述多个存储器平面相对应的写入数据，并将与所述多个存储器平面相对应的写入数据分别提供至所述多个页缓冲器电路，以及
其中，所述多个平面专用焊盘组被配置为分别从所述多个页缓冲器电路同时接收与所述多个存储器平面相对应的读取数据，并将与所述多个存储器平面相对应的读取数据提供至所述存储器控制器。
4.根据权利要求2所述的非易失性存储器装置，其中，所述多个平面专用焊盘组中的第一平面专用焊盘组中包括的数据焊盘与相应的页缓冲器电路之间的数据路径中不包括多路复用器。
5.根据权利要求2所述的非易失性存储器装置，其中，所述非易失性存储器装置被配置为通过所述多个平面专用焊盘组中的至少一个中包括的多个数据焊盘中的数据焊盘从所述存储器控制器接收命令和地址。
6.根据权利要求5所述的非易失性存储器装置，其中，所述命令和所述地址对应于所述多个存储器平面中的第一存储器平面，并且其中，所述非易失性存储器装置被配置为：通过与所述第一存储器平面的页缓冲器电路连接的平面专用焊盘组，接收与所述第一存储器平面对应的所述命令和所述地址。
7.根据权利要求5所述的非易失性存储器装置，其中，所述非易失性存储器装置被配置为：经由所述多个平面专用焊盘组的一部分从所述存储器控制器接收所述命令和所述地址，以执行关于所述多个存储器平面中的与所述多个平面专用焊盘组的所述一部分相对应的一部分存储器平面的读取操作或写入操作。
8.根据权利要求5所述的非易失性存储器装置，其中，所述非易失性存储器装置被配置为经由所述多个平面专用焊盘组中的第一平面专用焊盘组接收用于读取操作或写入操作的起始地址，并且被配置为通过所述多个平面专用焊盘组中的第二平面专用焊盘组接收用于所述读取操作或所述写入操作的结束地址。
9.根据权利要求5所述的非易失性存储器装置，其中，所述非易失性存储器装置被配置为经由所述多个平面专用焊盘组中的第一平面专用焊盘组接收所述写入数据或输出所述读取数据，并且被配置为通过所述多个平面专用焊盘组中的第二平面专用焊盘组接收或输出指示所述非易失性存储器装置的操作条件的特征信息。
10.根据权利要求5所述的非易失性存储器装置，其中，所述非易失性存储器装置被配置为执行关于所述多个存储器平面中的分别与所述多个平面专用焊盘组的第一部分相对应的第一部分存储器平面的读取操作，同时所述非易失性存储器装置被配置为执行关于所述多个存储器平面中的分别与所述多个平面专用焊盘组的第二部分相对应的第二部分存储器平面的写入操作。
11.根据权利要求2所述的非易失性存储器装置，其中，所述多个平面专用焊盘组中的每一个还包括：
至少一个控制焊盘，其被配置为接收从所述存储器控制器提供的至少一个控制信号，并被配置为控制所述多个存储器平面中的与该平面专用焊盘组相对应的相应的存储器平面的操作。
12.根据权利要求2所述的非易失性存储器装置，其中，所述多个平面专用焊盘组中的每一个还包括：
焊盘，其被配置为接收从所述存储器控制器提供的数据选通信号，
其中，所述非易失性存储器装置被配置为：同步于所述数据选通信号的转换，经由所述多个平面专用焊盘组中的每一个中包括的多个数据焊盘中的数据焊盘来接收所述写入数据。
13.根据权利要求2所述的非易失性存储器装置，其中，所述多个平面专用焊盘组中的每一个还包括：
焊盘，其被配置为接收从所述存储器控制器提供的读使能信号，
其中，所述非易失性存储器装置被配置为：同步于所述读使能信号的转换，经由所述多个平面专用焊盘组中的每一个中包括的多个数据焊盘中的数据焊盘来输出所述读取数据。
14.根据权利要求2所述的非易失性存储器装置，其中，所述多个平面专用焊盘组中的每一个还包括：
焊盘，其被配置为接收从所述存储器控制器提供的写使能信号，
其中，所述非易失性存储器装置被配置为：同步于所述写使能信号的转换，锁存经由所述多个平面专用焊盘组中的每一个中包括的多个数据焊盘中的数据焊盘接收到的命令和地址，并且
其中，所述非易失性存储器装置被配置为：在写使能信号被激活的同时，通过在所述多个平面专用焊盘组中的每一个中包括的多个数据焊盘中的数据焊盘，接收所述写入数据和/或输出所述读取数据。
15.根据权利要求2所述的非易失性存储器装置，其中，所述多个平面专用焊盘组中的每一个还包括：
第一焊盘，其被配置为接收从所述存储器控制器提供的命令锁存使能信号；以及
第二焊盘，其被配置为接收从所述存储器控制器提供的地址锁存使能信号，
其中，所述非易失性存储器装置被配置为：基于所述命令锁存使能信号和所述地址锁存使能信号，选择性地接收经由所述多个平面专用焊盘组中的每一个中包括的多个数据焊盘中的数据焊盘接收到的命令或地址。
16.根据权利要求1所述的非易失性存储器装置，还包括：
命令地址焊盘组，其包括被配置为接收从所述存储器控制器提供的命令和地址的焊盘；以及
公共命令地址解码器，其被配置为：基于通过所述命令地址焊盘组接收的命令和地址，生成共同施加到所述多个存储器平面的控制信号、行地址和列地址。
17.一种存储器系统，包括：
非易失性存储器装置；和
存储器控制器，其被配置为控制所述非易失性存储器装置的操作，
其中，所述非易失性存储器装置包括：
多个存储器平面，其包括多个页缓冲器电路，所述多个页缓冲器电路通过位线分别连接到包括多个非易失性存储器单元的多个存储器单元阵列，其中每个页缓冲器电路通过所述位线连接至相应的存储器单元阵列的所述多个非易失性存储器单元中的非易失性存储器单元；以及
多个平面专用焊盘组，每个平面专用焊盘组通过数据路径专用地连接到所述多个页缓冲器电路中的相应一个。
18.根据权利要求17所述的存储器系统，其中，所述存储器控制器包括：
多个主机焊盘组，其分别连接到所述多个平面专用焊盘组。
19.根据权利要求18所述的存储器系统，其中，所述多个平面专用焊盘组中的每一个包括：
多个数据焊盘，其通过数据路径专用地连接至相应的页缓冲器电路，使得所述多个数据焊盘被配置为从所述存储器控制器接收写入数据并将所述写入数据提供至相应的页缓冲器电路，并且从相应的页缓冲器电路接收读取数据并将所述读取数据提供至所述存储器控制器，并且
其中，所述多个主机焊盘组中的每一个包括：
多个主机数据焊盘，其连接到所述多个平面专用焊盘组中的每一个中包括的多个数据焊盘中的数据焊盘，使得所述多个主机数据焊盘中的每一个专用地连接到所述多个数据焊盘中的每一个。
20.一种垂直NAND快闪存储器装置，包括：
多个存储器平面，每个存储器平面包括页缓冲器电路和存储器单元阵列，所述存储器单元阵列包括在垂直方向上堆叠以形成单元串的快闪存储器单元，其中每个页缓冲器电路通过位线连接到包括在所述存储器单元阵列中的所述单元串；以及
多个平面专用焊盘组，每个平面专用焊盘组通过相应的页缓冲器电路专用地连接到所述多个存储器平面中的相应一个。
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