CN114373495A - 存储装置及其操作方法 - Google Patents

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Abstract

本公开提供存储装置及其操作方法。所述存储装置包括：多个存储单元，所述多个存储单元被分组到多个平面；页缓冲器组，所述页缓冲器组与所述多个平面中的各个平面相对应，所述页缓冲器组包括多个页缓冲器电路，所述多个页缓冲器电路中的每一个页缓冲器电路包括缓存锁存器，所述缓存锁存器接收要存储在所述多个平面中的存储单元中的数据；以及控制逻辑，所述控制逻辑响应于多平面编程命令来控制所述页缓冲器组以同时初始化所述缓存锁存器当中的与至少两个平面相对应的缓存锁存器，其中，所述多平面编程命令指示在所述多个平面当中的多个平面中同时存储数据的多平面编程操作。

Description

存储装置及其操作方法
技术领域
本文描述的一个或更多个实施方式涉及一种存储装置以及一种操作该存储装置的方法。
背景技术
储存装置在诸如计算机或智能电话的主机装置的控制下将数据存储在存储装置中。在一些情况下，储存装置可以包括用于控制存储装置的存储控制器。
存储装置被分类为易失性存储装置或非易失性存储装置。易失性存储装置仅在供电时才存储数据。当中断供电时，所存储的数据消失。易失性存储装置的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。非易失性存储装置即使在中断供电的情况下也存储数据。非易失性存储装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)、闪存存储器等。
发明内容
根据一个或更多个实施方式，存储装置表现出提高的编程操作速度。还提供一种用于以提高的编程操作速度来操作存储装置的方法。
根据本公开的一个方面，提供一种存储装置，该存储装置包括：多个存储单元，所述多个存储单元被分组到多个平面；页缓冲器组，所述页缓冲器组与所述多个平面中的各个平面相对应，所述页缓冲器组包括多个页缓冲器电路，所述多个页缓冲器电路中的每一个页缓冲器电路包括缓存锁存器，所述缓存锁存器配置成接收要存储在所述多个平面中的存储单元中的数据；以及控制逻辑，所述控制逻辑配置成响应于多平面编程命令来控制所述页缓冲器组以同时初始化所述缓存锁存器当中的与至少两个平面相对应的缓存锁存器，其中，所述多平面编程命令指示在所述多个平面当中的多个平面中同时存储数据的多平面编程操作。
根据本公开的另一方面，提供一种用于操作包括多个平面的存储装置的方法，该方法包括以下步骤：从外部控制器接收指示多平面编程操作并包括多个子命令的多平面编程命令，其中，所述多平面编程操作包括同时执行与所述多个平面中的各个平面相对应的编程操作；以及基于所述多个子命令同时初始化与所述多个平面相对应的多个缓存锁存器，其中，所述多个缓存锁存器配置成接收要存储在所述多个平面中的每一个平面中的数据。
根据本公开的又一方面，提供一种存储装置，该存储装置包括：多个平面，所述多个平面包括存储单元；页缓冲器组，所述页缓冲器组与所述多个平面中的各个平面相对应，所述页缓冲器组中的每个页缓冲器组配置成接收要存储在所述存储单元中的数据；以及控制逻辑，所述控制逻辑配置成接收用于对所述多个平面同时执行编程操作的多平面编程命令，并且控制所述页缓冲器组以在接收要存储在所述多个平面当中的一个平面中的数据的同时，同时初始化包括在所述页缓冲器组中的所有锁存器。
附图说明
示例实施方式将在下文中参照附图进行更详细地描述；然而，它们可以以不同的形式实现，并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式使得本公开将是彻底和完整的，并且将示例实施方式的范围充分传达给本领域技术人员。
在附图中，为了图示清楚，可能会放大尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。贯穿全文，相似的附图标记指代相似的元件。
图1例示了储存装置的实施方式。
图2例示了存储装置的实施方式。
图3例示了存储装置的实施方式。
图4A例示页缓冲器电路的实施方式，并且图4B示出缓存锁存器的实施方式。
图5例示了多平面编程操作的实施方式。
图6例示了在编程操作中的地址周期到数据加载时间的实施方式。
图7例示了多平面编程操作的实施方式。
图8例示了多平面编程操作的实施方式。
图9例示了多平面编程操作的实施方式。
图10例示了锁存器初始化控制器的实施方式。
图11例示了操作存储装置的方法的实施方式。
图12例示了操作存储装置的方法的实施方式。
图13例示了存储单元阵列的实施方式。
图14例示了存储块的实施方式。
图15例示了存储块的实施方式。
图16例示了存储块的实施方式。
图17例示了存储卡系统的实施方式。
图18例示了固态驱动器(SSD)的实施方式。
图19例示了用户系统的实施方式。
具体实施方式
本文公开的具体结构或功能描述仅是说明性的，目的是为了描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实现，并且不能被解释为限于本文所阐述的实施方式。
在下文中，将参照附图详细描述本公开的示例性实施方式，以使本领域技术人员能够容易地实现本公开的技术思想。
图1是例示了储存装置1000的实施方式的框图，该储存装置1000可以包括存储装置100和存储控制器200。储存装置1000可以在主机2000的控制下存储数据。主机2000的示例包括诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、显示器装置、平板PC或车载信息娱乐系统。
例如，根据作为与主机2000的通信方案的主机接口，储存装置1000可以是各种类型的储存装置中的任意一种。储存装置1000的示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、小尺寸MMC(RS-MMC)、微型MMC(微型MMC)、安全数字(SD)卡、迷你SD卡、微型SD卡、通用串行总线(USB)储存装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡(SMC)和记忆棒。
储存装置1000可以被实现为各种封装类型中的一种。示例包括层叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)。
存储装置100可以存储数据或使用所存储的数据。存储装置100可以在存储控制器200的控制下操作。存储装置100还可以包括多个存储器管芯，每个存储器管芯可以包括具有用于存储数据的多个存储单元的存储单元阵列。每个存储单元可以被配置为例如存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或者存储四个数据位的四层单元(QLC)。
存储单元阵列可以包括多个存储块。每个存储块可以包括多个存储单元，并且一个存储块可以包括多个页。根据一个实施方式，页可以是用于将数据存储在存储装置100中或用于读取存储在存储装置100中的数据的单元。
存储装置100可以被实现为例如双倍数据速率同步动态随机存取存储器(DDRSDRAM)、第四代低功耗双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移力矩式随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设并描述了存储装置100是NAND闪存存储器的情况。
存储装置100可以从存储控制器200接收包括命令和地址的信息。然后，存储装置100可以访问存储单元阵列中的与接收到的地址相对应的区域。访问存储装置中的存储区域可以例如是指存储装置100在由地址选择的区域上执行与接收到的命令相对应的操作。例如，存储装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作中，存储装置100可以将数据记录在由地址选择的区域中。在读取操作中，存储装置100可以从由地址选择的区域读取数据。在擦除操作中，存储装置100可以擦除存储在由地址选择的区域中的数据。
包括在存储装置100中的多个存储器管芯中的每一个存储器管芯可以包括至少一个存储单元阵列。可以例如通过管芯交织操作、沟道交织操作、路交织操作、平面交织操作或其它操作来控制多个存储器管芯。
当对储存装置1000供电时，存储控制器200可以执行例如固件(FW)的指令。FW可以包括：主机接口层(HIL)，HIL接收从主机2000输入的请求或向主机2000输出响应；闪存转换层(FTL)，FTL管理主机2000的接口和存储装置100的接口之间的操作；以及闪存接口层(FIL)，FIL向存储装置100提供命令或从存储装置100接收响应。
存储控制器200可以从主机2000接收数据和逻辑地址(LA)，并且可以将LA转换为物理地址(PA)，PA表示要在其中存储存储装置100中的数据的存储单元的地址。在一个实施方式中，LA可以是逻辑块地址(LBA)，并且PA可以是物理块地址(PBA)。
响应于来自主机2000的请求，存储控制器200可以控制存储装置100执行编程操作、读取操作、擦除操作或其它操作。在编程操作中，存储控制器200可以将编程命令、PBA和数据提供给存储装置100。在读取操作中，存储控制器200可以向存储装置100提供读取命令和PBA。在擦除操作中，存储控制器200可以向存储装置100提供擦除命令和PBA。
存储控制器200可以控制存储装置100自主地执行编程操作、读取操作或擦除操作，而不管来自主机2000的任何请求如何。例如，存储控制器200可以控制存储装置100执行编程操作、读取操作或擦除操作，这可以用于执行诸如损耗平衡、垃圾收集、读取回收或其它操作的后台操作。
根据实施方式，存储控制器200可以向存储装置100提供多平面编程命令。当存储装置100接收到多平面编程命令时，存储装置100可以基于接收到的命令和地址来初始化缓存锁存器，并且接收输入到经初始化的缓存锁存器的数据。此外，存储装置100可以基于命令、地址和数据来执行多平面编程操作。
主机2000可以使用各种通信标准或接口中的至少一种与储存装置1000进行通信。示例包括通用串行总线(USB)、串行AT附件(SATA)、高速片间(HSIC)、小型计算机系统接口(SCSI)、火线(Firewire)、外围组件互连(PCI)、PCI Express(PCIe)、非易失性存储器Express(NVMe)、通用闪存存储器(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储模块(DIMM)、带寄存器的DIMM(RDIMM)和低负载DIMM(LRDIMM)。
图2是例示了存储装置100的实施方式的框图，该存储装置100可以包括存储单元阵列110、外围电路120和控制逻辑130。存储单元阵列110包括通过行线RL连接到行解码器121的多个存储块BLK1至BLKz。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。多个存储块BLK1至BLKz通过位线BL1至BLn连接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储单元。在实施方式中，多个存储单元可以是非易失性存储单元。连接到同一字线的存储单元可以被定义为一个页。因此，一个存储块可以包括多个页。
存储单元阵列110中的每个存储单元可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
外围电路120可以被配置为在控制逻辑130的控制下对存储单元阵列110的所选区域执行编程操作、读取操作或擦除操作。例如，外围电路120可以在控制逻辑130的控制下驱动存储单元阵列110。在一个实施方式中，外围电路120可以在控制逻辑130的控制下将一个或更多个操作电压施加到行线RL和位线BL1至BLn或使所施加的电压放电。
外围电路120可以包括例如行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121可以通过行线RL连接到存储单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可以包括正常字线和虚设字线。在实施方式中，行线RL还可以包括管道选择线。
行解码器121可以在控制逻辑130的控制下操作，并且可以从控制逻辑130接收行地址RADD。然后行解码器121可以解码行地址RADD，然后可以根据所解码的地址在存储块BLK1至BLKz中选择至少一个存储块。此外，行解码器121可以选择所选存储块的至少一条字线，以根据所解码的地址将由电压发生器122生成的电压施加到至少一条字线WL。
例如，在编程操作中，行解码器121可以将编程电压施加到所选字线，并且可以将编程通过电压(具有与编程电压的电平不同(例如，比编程电压的电平低)的电平)施加到未选字线。在编程验证操作中，行解码器121可以将验证电压施加到所选字线，并且可以将验证通过电压(例如，高于验证电压)施加到未选字线。在读取操作中，行解码器121可以将读取电压施加到所选字线，并且可以施加比读取电压高的读取通过电压。
在实施方式中，可以以存储块为单位执行存储装置100的擦除操作。在擦除操作中，行解码器121可以根据所解码的地址选择一个存储块。在擦除操作中，行解码器121可以将参考(例如，接地)电压施加到与所选存储块连接的字线。
电压发生器122可以在控制逻辑130的控制下操作。例如，电压发生器122可以在控制逻辑130的控制下使用提供给存储装置100的外部电源电压生成多个电压。在一个实施方式中，电压发生器122可以在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压和/或其它电压。也就是说，电压发生器122可以响应于操作信号OPSIG而生成在编程、读取和擦除操作中使用的各种操作电压Vop。
在实施方式中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以用作存储单元阵列110的操作电压。
在实施方式中，电压发生器122可以使用外部电源电压或内部电源电压来生成多个电压。例如，电压发生器122可以包括用于接收内部电源电压的多个泵浦电容器，并且可以在控制逻辑130的控制下通过选择性地激活多个泵浦电容器来生成多个电压。另外，可以通过行解码器121将多个所生成的电压提供给存储单元阵列110。
页缓冲器组123可以包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn可以分别通过第一位线BL1至第n位线BLn连接到存储单元阵列110。此外，第一位线BL1至第n位线BLn可以在控制逻辑130的控制下操作。例如，第一位线BL1至第n位线BLn可以响应于页缓冲器控制信号PBSIGNALS而操作。在一个实施方式中，第一页缓冲器PB1至第n页缓冲器PBn可以临时存储通过第一位线BL1至第n位线BLn接收的数据，或者可以在读取操作或验证操作中感测位线BL1至BLn的电压或电流。
在一个实施方式中，在编程操作中，当将编程电压施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可以将通过输入/输出电路125接收的数据DATA通过第一位线BL1至第n位线BLn传送到所选存储单元。可以根据经传送的数据DATA来对所选页的存储单元进行编程。连接到施加有编程允许电压(例如，接地电压)的位线的存储单元可以具有增大的阈值电压。可以维持与施加有编程禁止电压(例如，电源电压)的位线连接的存储单元的阈值电压。
在编程验证操作中，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn从所选存储单元读取页数据。
在读取操作中，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn从所选页的存储单元读取数据DATA，并且可以在列解码器124的控制下将所读取的数据DATA输出到输入/输出电路125。
在擦除操作中，第一页缓冲器PB1至第n页缓冲器PBn可以使第一位线BL1至第n位线BLn浮置。
列解码器124可以响应于列地址CADD在输入/输出电路125和页缓冲器组123之间交换数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn进行数据交换，或者可以通过列线CL与输入/输出电路125进行数据交换。
输入/输出电路125可以将从存储控制器200接收到的命令CMD和地址ADDR传送到控制逻辑130，或者可以与列解码器124交换数据DATA。
在读取操作或验证操作中，感测电路126可以响应于允许位VRYBIT信号而生成参考电流，并且可以输出通过信号PASS或失败信号FAIL。可以基于从页缓冲器组123接收到的感测电压VPB与由参考电流生成的参考电压的比较来输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR而通过输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS以及允许位VRYBIT来控制外围电路120。根据实施方式，控制逻辑130可以使用页缓冲器控制信号PBSIGNALS来控制页缓冲器组123以初始化页缓冲器组123中的缓存锁存器。缓存锁存器可以是例如接收要存储在存储单元中的数据的锁存器。
此外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。控制逻辑130还可以控制页缓冲器组123以将包括通过信号PASS或失败信号FAIL的验证信息临时存储在页缓冲器组123中。例如，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定存储单元的编程状态。在一个实施方式中，当存储单元用作三层单元(TLC)时，控制逻辑130可以确定存储单元的编程状态是擦除状态E还是第一编程状态P1至第七编程状态P7中的任何一个。
此外，控制逻辑130可以包括锁存器初始化控制器140，其可以基于多个子命令确定目标锁存器以执行初始化操作，并且锁存器初始化控制器140可以控制页缓冲器组123以初始化所确定的目标锁存器。此外，锁存器初始化控制器140可以控制页缓冲器组123以将存储在一个锁存器中的数据移动到与同一位线连接的另一锁存器。将参照图10描述其它特征。
图3是例示了包括第一平面105a至第四平面105d、外围电路120’和控制逻辑130的存储装置100的实施方式的框图。
存储单元阵列110和页缓冲器组123可以被划分为均连接到同一位线的存储单元阵列和页缓冲器电路。例如，存储单元阵列110和页缓冲器组123可以形成一对以在一个平面单元中进行操作。在一个实施方式中，第一存储单元阵列110a和第一页缓冲器电路123a可以形成一对以在平面单元中进行操作，第二存储单元阵列110b和第二页缓冲器电路123b可以形成一对以在平面单元中进行操作，第三存储单元阵列110c和第三页缓冲器电路123c可以形成一对以在平面单元中进行操作，并且第四存储单元阵列110d和第四页缓冲器电路123d可以形成一对以在平面单元中进行操作。包括在存储装置100中的存储单元阵列110和页缓冲器组123可以被划分为彼此对应的多对存储单元阵列和页缓冲器电路。每一对可以在平面单元中独立地操作。
外围电路120’可以包括行解码器121、电压发生器122、列解码器124、输入/输出电路125、感测电路126和/或其它特征。类似于图2所示的外围电路120，外围电路120’可以被配置为在逻辑电路130或锁存器初始化控制器140的控制下，对存储单元阵列110的所选区域执行编程操作、读取操作或擦除操作。在一个实施方式中，外围电路120’可以在控制逻辑130或锁存器初始化控制器140的控制下驱动第一存储单元阵列110a至第四存储单元阵列110d。例如，外围电路120’可以在控制逻辑130的控制下将各种操作电压施加到行线RL和位线BL1至BLn，或者使所施加的电压放电。
图4A是例示页缓冲器电路的实施方式的图，该页缓冲器电路可以包括第一锁存器1231、第二锁存器1232、第三锁存器1233、第四锁存器1234、缓存锁存器1235和预充电电路1236。此外，页缓冲器电路1230可以是图2或图3所示的页缓冲器PB1至PBn中的任何一个页缓冲器PBi。
页缓冲器电路1230可以通过位线BL连接到存储单元阵列110，并且可以在编程操作中在控制逻辑130的控制下进行操作。例如，页缓冲器电路1230可以执行缓存锁存器初始化操作或在锁存器之间移动数据的操作。此外，页缓冲器电路1230可以通过数据线DL与列解码器交换数据。
第一锁存器1231可以存储用于确定位线BL被预充电的电压的预充电数据，或者可以存储从位线BL感测到的感测数据。从第一锁存器1231中的位线BL感测到的数据可以被传送到感测电路126。感测到的数据可以是例如感测电压VPB或感测电流IPB。感测电路126可以响应于允许位信号VRYBIT而生成参考电流，并且可以通过将从页缓冲器电路1230接收到的感测电压VPB与由参考电流生成的参考电压进行比较来输出验证信息。验证信息可以包括关于主验证电压的主验证信息和关于预验证电压的预验证信息。此外，基于存储单元的阈值电压与主验证电压或预验证电压的比较，验证信息可以表示通过信号PASS或失败信号FAIL。
第二锁存器1232至第四锁存器1234可以通过位线BL连接到属于同一平面的存储单元。第二锁存器1232至第四锁存器1234可以将要被编程的数据临时存储在存储单元中。例如，要存储在存储单元中的多个逻辑页可以被存储在第二锁存器1232至第四锁存器1234中。在一个实施方式中，第二锁存器1232至第四锁存器1234可以存储与最高有效位(MSB)页、中央有效位(CSB)页和最低有效页(LSB)页相对应的数据。
缓存锁存器1235可以连接到数据线DL，并且可以接收从外部源输入的数据。例如，缓存锁存器1235可以接收要存储在存储单元中的数据。根据实施方式，可以在输入数据之前初始化缓存锁存器1235。缓存锁存器1235可以接收从外部源输入的数据。缓存锁存器1235可能会在不执行缓存锁存器1235的初始化的情况下接收数据，或者可能会在执行编程操作期间在输入数据中出现错误时将错误数据存储在存储装置100中。因此，可以执行缓存锁存器的初始化操作。
另外，控制逻辑130可以控制页缓冲器电路1230将(从外部源输入到缓存锁存器1235的)数据移动到第二锁存器1232至第四锁存器1234当中的至少一个锁存器。根据实施方式，缓存锁存器1235可以在控制逻辑130的控制下，接收与LSB页相对应的LSB数据，并且可以将LSB数据移动到第二锁存器1232至第四锁存器1234中的任意一个锁存器。
预充电电路1236可以在控制逻辑130的控制下使用编程允许电压和编程禁止电压中的任意一种对位线进行预充电。在一个实施方式中，预充电电路1236可以通过使用双编程电压来对位线进行预充电。
尽管已经例示了在图4A所示的页缓冲器电路1230中包括第一锁存器1231至第四锁存器1234的情况，但这是为了便于描述。在另一实施方式中，可以在页缓冲器电路1230中包括不同数量的锁存器。
图4B是例示了缓存锁存器1235的实施方式的图，该缓存锁存器1235可以包括第一开关Sl至第四开关S4、数据传输电路DATT和锁存电路LATC。第一开关S1可以被配置为响应于页数据传输信号TRANPB而将感测节点SO和页总线节点PBUS彼此连接的NMOS晶体管。第二开关S2可以被配置为响应于缓存数据传输信号TRANC而将页总线节点PBUS和第一缓存节点QC_N彼此连接的NMOS晶体管。数据传输电路DATT可以包括第四开关S4和第五开关S5，第四开关S4和第五开关S5在电源电压VCORE端子与参考(例如，接地)端子之间彼此串联连接。第四晶体管S4可以被配置为响应于第一总线信号CBUS_H_N而操作的PMOS晶体管。第五开关S5可以被配置为响应于第二总线信号CBUS_L而操作的NMOS晶体管。
页总线节点PBUS连接在第四开关S4和第五开关S5之间。锁存电路LATC可以包括第一反相器HT_N和第二反相器LT_N。第一反相器HT_N的输入端子可以连接到第一缓存节点QC_N，并且第一反相器HT_N的输出端子可以连接到第二缓存节点QC。第二反相器LT_N可以包括连接到第二缓存节点QC的输入端子和连接到第一缓存节点QC_N的输出端子。第三开关S3可以被配置为可以响应于缓存复位信号CRST而将第二缓存节点QC的电位复位为低电平的NMOS晶体管。在另一实施方式中，可以使用电导率与上面所指示的不同的一个或更多个晶体管来实现所述晶体管。
图5是例示多平面编程操作的实施方式的图。参照图5，例示了存储单元阵列110、第一页缓冲器电路123a和第二页缓冲器电路123b。可以同时对包括在第一存储单元阵列110a和第二存储单元阵列110b中的多个页进行编程，例如，可以同时对第一存储单元阵列110a和第二存储单元阵列110b进行编程。
在一个实施方式中，在多平面编程操作中，存储装置100可以从存储控制器200接收多平面编程命令。多平面编程命令可以包括多个子命令，并且多个子命令可以包括表示要输入的数据要存储在(多个平面当中的)哪个平面中的地址信息。多个子命令可以包括表示要输入的数据与多个逻辑页当中的哪个逻辑页相对应的逻辑页信息。
另外，存储装置100可以将从外部设备(例如，主机)接收的数据存储在与多个子命令相对应的页缓冲器组123中。例如，第一数据和第二数据可以分别与第一平面和第二平面相对应，并且存储装置100可以将第一数据和第二数据分别存储在第一页缓冲器电路123a和第二页缓冲器电路123b中。
此外，存储装置100可以将存储在页缓冲器组123中的数据同时编程到与每个平面相对应的存储单元阵列。例如，存储装置100可以将编程脉冲施加到对应的字线，以便于同时将第一数据和第二数据(其分别存储在第一页缓冲器电路123a和第二页缓冲器电路123b中)编程到第一存储单元阵列110a和第二存储单元阵列110b。
由于数据被同时存储在与每个平面相对应的存储单元阵列110中，因此可以减少总编程时间。
图6是例示编程操作中的地址周期到数据加载时间的实施方式的定时图。参照图6，在定时图中，命令、地址和数据被依次输入到存储装置100。标签80h可以指示用于执行存储数据的编程操作的编程命令，并且ADDR可以指示表示与编程命令相对应的编程操作的目标的地址信息。另外，DATA是从外部设备(例如，主机)输入的数据，并且可以与要存储在存储装置100中的数据相对应。标签10h可以指示用于检查最后的命令-地址-数据序列的确认命令。
存储装置100可以依次接收编程命令、地址、数据和确认命令。例如，存储装置100可以从外部控制器(例如，存储控制器200)接收编程命令(例如，80h)，然后可以接收表示编程操作目标的地址信息。此外，存储装置100可以接收要存储在存储装置100中的数据和确认命令，然后可以对所选存储单元执行编程操作。
在存储装置100从外部设备接收数据之前，存储装置100可以执行初始化用于接收数据的缓存锁存器的初始化操作，以便于防止在输入数据中发生错误。可以在地址周期到数据加载时间tADL中执行初始化缓存锁存器的操作。当如图4A所示缓存锁存器连接到数据线DL时，数据将通过缓存锁存器被输入到页缓冲器电路。当输入到缓存锁存器的数据中发生错误时，可能会对与主机想要传送的数据不同的数据进行编程。因此，可以在缓存锁存器接收数据之前初始化缓存锁存器。
图7是例示多平面编程操作的实施方式的定时图。参照图7，定时图与包括输入到存储装置100的第一子命令Sub 1至第十二子命令Sub 12的多编程命令相对应。在一个实施方式中，子命令可以是构成多平面编程命令的一个单元，并且例如，其包括命令、地址和与一个平面相对应的数据。在另一实施方式中，多平面编程命令可以具有不同数量的子命令。
存储装置100可以依次接收第一子命令Sub 1至第十二子命令Sub 12。子命令可以与多个平面相对应。例如，第一子命令Sub 1、第五子命令Sub 5和第九子命令Sub9可以与第一平面相对应，第二子命令Sub 2、第六子命令Sub 6和第十子命令Sub 10可以与第二平面相对应，第三子命令Sub 3、第七子命令Sub 7和第十一子命令Sub 11可以与第三平面相对应，并且第四子命令Sub 4、第八子命令Sub 8和第十二子命令Sub 12可以与第四平面相对应。
在一个实施方式中，一个子命令可以包括表示所述一个子命令是多平面命令的信息、表示要输入的数据与多个逻辑页当中的哪个逻辑页相对应的逻辑页信息以及表示要输入的数据是要存储在多个平面中的哪个平面中的数据的地址信息。
参照每个子命令的序列，存储装置100可以接收表示多平面编程操作的命令，并且可以接收与接收到的命令相对应的地址。此外，存储装置100可以在输入数据之前在地址周期到数据加载时间tADL期间执行包括初始化缓存锁存器的初始化操作。例如，所有子命令的序列可以包括地址周期到数据加载时间tADL作为缓存锁存器的初始化周期。此外，存储装置100可以对缓存锁存器执行初始化，然后接收数据和确认命令。
例如，参照第一子命令Sub 1，存储装置100可以接收命令7-1和7-2以及地址7-3。例如，存储装置100可以基于01h和80h来识别第一子命令Sub1是多平面命令(用于执行多平面编程操作)，并且可以基于所接收的命令当中的01h来识别要输入的数据是LSB数据(与LSB页相对应)。此外，存储装置100可以基于ADDR来识别要输入的数据是要存储在多个平面当中的哪个平面中的数据。
此外，在地址周期到数据加载时间tADL期间，存储装置100可以初始化包括在与第一子命令Sub 1相对应的平面(例如，第一平面)中的缓存锁存器。随后，存储装置100可以接收数据7-4和确认命令7-5。
此外，存储装置100可以基于作为确认命令7-5的11h来识别第一子命令的序列已经结束。当第一子命令的序列已经结束时，存储装置100可以将存储在与第一子命令Sub1相对应的缓存锁存器中的数据移动到与同一位线BL连接的另一锁存器。
参照第二子命令Sub 2和第三子命令Sub 3，存储装置100可以基于接收到的命令当中的01h和81h来识别第二子命令Sub 2是多平面命令(用于执行多平面编程操作)，并且可以基于接收到的命令当中的81h识别出要输入的数据不是LSB数据当中首次输入的LSB数据。
参照第四子命令Sub 4，存储装置100可以基于接收到的命令当中的22h来识别LSB数据到变成多平面编程操作的目标的所有平面的输入已经结束。此外，存储装置100可以基于22h来识别将要输入与下一逻辑页相对应的子命令。
参照第五子命令Sub 5，存储装置100可以基于接收到的命令当中的02h和80h来识别要输入的数据是与CSB页相对应的CSB数据。
参照第九子命令Sub 9，存储装置100可以基于接收到的命令当中的03h和80h来识别要输入的数据是与MSB页相对应的MSB数据。
参照第十二子命令Sub 12，存储装置100可以基于接收到的命令当中的23h来识别第十二子命令的序列已经结束，并且可以执行将存储在页缓冲器组123中的数据同时存储到对应的存储单元阵列的编程操作。
图8是例示多平面编程操作的实施方式的图。参照图8，例示了其中依次接收第一子命令至第十二子命令的多平面编程操作的序列。除了与第一子命令Sub 1相对应的时段8之外，多平面编程操作的序列可以不包括其中缓存锁存器被初始化的任何时段(例如，任何地址周期到数据加载时间tADL)。
在一个实施方式中，存储装置100可以接收命令8-1和8-2以及地址8-3。存储装置100可以通过对输入命令进行解码来识别第一子命令Sub 1是针对多平面编程操作的命令，并且可以基于作为接收到的命令的01h和80h来识别第一子命令Sub 1是针对多平面编程操作的(多个子命令当中)首次输入的子命令。
此外，存储装置100可以在第一子命令Sub 1的地址周期到数据加载时间tADL期间执行包括初始化存储装置100中的所有缓存锁存器的操作。存储装置100可以对所有缓存锁存器执行初始化操作，然后接收LSB数据8-4和确认命令8-5。
随后，存储装置100可以根据第二子命令Sub 2至第十二子命令Sub 12的序列接收命令、地址和数据。但是，由于在第一子命令Sub 1的序列中执行了所有缓存锁存器的初始化操作，所以第二子命令Sub 2至第十二子命令Sub 12的序列中可以省略与每个子命令相对应的缓存锁存器的初始化操作。
图9是例示多平面编程操作的实施方式的图。参照图9，例示了其中依次接收到第一子命令至第十二子命令的多平面编程操作的序列。除了与第一子命令Sub 1、第五子命令Sub 5和第九子命令Sub 9相对应的时段之外，多平面编程操作的序列可以不包括缓存锁存器被初始化的任何时段(例如，任何地址周期到数据加载时间tADL)。
在一个实施方式中，存储装置100可以在第一子命令Sub 1的序列中接收命令9-1和9-2。存储装置100可以通过对输入命令进行解码来识别第一子命令Sub 1是针对多平面编程操作的命令，并且可以基于作为接收到的命令的01h和80h来识别第一子命令Sub 1是针对多平面编程操作的(多个子命令当中的)首次输入的与逻辑页(例如，LSB数据)相对应的子命令。此外，存储装置100可以在第一子命令Sub 1的地址周期到数据加载时间tADL期间执行包括初始化存储装置100中的所有缓存锁存器的操作。存储装置100可以对所有缓存锁存器执行初始化操作，然后接收LSB数据和确认命令。
随后，存储装置100可以根据第二子命令Sub 2至第四子命令Sub 4的序列来接收命令、地址和数据。然而，由于已经在第一子命令Sub 1的序列中执行了所有缓存锁存器的初始化操作，所以在第二子命令Sub 2至第四子命令Sub 4的序列中可以省略缓存锁存器(与每个子命令相对应)的初始化操作。
此外，存储装置100可以接收第五子命令Sub 5的序列中的命令9-3和9-4以及地址。存储装置100可以基于作为接收到的命令的02h和80h来识别第五子命令Sub5是针对多平面编程操作的(多个子命令当中的)首次输入的与逻辑页(例如，CSB数据)相对应的子命令。此外，存储装置100可以在第五子命令Sub 5的地址周期到数据加载时间tADL期间执行包括初始化存储装置100中的所有缓存锁存器的操作。存储装置100可以对所有缓存锁存器执行初始化操作，然后接收CSB数据和确认命令。
随后，存储装置100可以根据第六子命令Sub 6至第八子命令Sub 8的序列来接收命令、地址和数据。然而，在第六子命令Sub 6至第八子命令Sub 8的序列中可以省略缓存锁存器(与每个子命令相对应)的初始化操作。
此外，存储装置100可以接收第九子命令Sub 9的序列中的命令9-5和9-6以及地址。存储装置100可以基于作为接收到的命令的03h和80h来识别第九子命令Sub9是针对多平面编程操作的(多个子命令当中的)首次输入的与逻辑页(例如，MSB数据)相对应的子命令。此外，存储装置100可以在第九子命令Sub 9的地址周期到数据加载时间tADL期间执行包括初始化存储装置100中的所有缓存锁存器的操作。存储装置100可以对所有缓存锁存器执行初始化操作，然后接收MSB数据和确认命令。
随后，存储装置100可以根据第十子命令Sub 10至第十二子命令Sub 12的序列来接收命令、地址和数据。然而，在第十子命令Sub 10至第十二子命令Sub 12的序列中可以省略缓存锁存器(与每个子命令相对应)的初始化操作。
图10是例示了与页缓冲器组123一起示出的锁存器初始化控制器140的操作的实施方式的图。页缓冲器组123与本文描述的任意一个实施方式相对应。
参照图10，锁存器初始化控制器140可以响应于多平面编程命令来控制页缓冲器组123以执行同时初始化(缓存锁存器当中的)至少两个缓存锁存器的初始化操作。在一个实施方式中，锁存器初始化控制器140可以包括目标锁存器确定器141和页缓冲器控制器143。
目标锁存器确定器141可以基于多个子命令来确定(缓存锁存器当中)要被执行初始化操作的目标锁存器。例如，目标锁存器确定器141可以对从外部控制器接收到的子命令进行解码，并且可以根据子命令将(存储装置100中的缓存锁存器当中的)至少两个缓存锁存器确定为初始化操作的目标锁存器。
目标锁存器确定器141可以将与子命令直接对应的缓存锁存器以及要同时被执行初始化操作的缓存锁存器确定为目标锁存器。例如，目标锁存确定器141可以将与首次输入的子命令相对应的缓存锁存器以及在与首次输入的子命令相对应的地址周期到数据加载时间tADL期间缓存锁存器当中的其它缓存锁存确定为目标锁存器。例如，目标锁存器确定器141可以将在与首次输入的子命令相对应的地址周期到数据加载时间tADL期间要被执行初始化操作的所有缓存锁存器确定为目标锁存器。此外，目标锁存器确定器141可以将关于所确定的目标锁存器的信息发送到页缓冲器控制器143。
当页缓冲器控制器143从目标锁存器确定器141接收关于目标锁存器的信息时，页缓冲器控制器143可以通过输出页缓冲器控制信号PBSIGNALS来控制页缓冲器组。页缓冲器控制信号PBSIGNALS可以包括例如图4B中所示的页数据传输信号TRANPB、第一总线信号CBUS_H_N、第二总线信号CBUS_L、缓存数据传输信号TRANC和缓存复位信号CRST。
在一个实施方式中，页缓冲器控制器143可以将缓存复位信号CRST发送到页缓冲器组123，以初始化由目标锁存器确定器141确定的目标锁存器。页缓冲器控制器143可以通过使用缓存复位信号CRST来控制页缓冲器组123以复位缓存锁存器。
此外，页缓冲器控制器143可以使用页数据传输信号TRANPB和缓存数据传输信号TRANC来控制页缓冲器组123，以将存储在页缓冲器组123中的任意一个锁存器中的数据移动到另一锁存器。例如，页缓冲器控制器143可以控制页缓冲器组123以将数据从图4A中所示的缓存锁存器1235移动到图4A中所示的第一锁存器1231至第四锁存器1234中的一个。在一个实施方式中，页缓冲器控制器143可以控制页缓冲器组123以将数据从第一锁存器至第四锁存器1231至1234当中的一个锁存器移动到这些锁存器中的另一个锁存器。
图11是例示操作存储装置的方法的实施方式的流程图。
参照图11，首先，存储装置100可以接收与多个平面相对应的多平面编程命令(S1110)。例如，存储装置100可以从外部控制器接收指示同时执行分别与多个平面相对应的编程操作的多平面程序操作的多平面编程命令。在一个实施方式中，多平面命令可以配置有与每个平面相对应的多个子命令。另外，多个子命令中的每一个可以包括表示子命令是多平面命令的信息、表示要输入的数据与多个逻辑页中的哪个逻辑页相对应的逻辑页信息以及表示要输入的数据是要存储在多个平面当中的哪个平面的数据的地址信息。
存储装置100可以基于多个子命令同时初始化多个缓存锁存器(S1120)。在一个实施方式中，缓存锁存器可以是与每个平面相对应并接收要存储在每个平面中的数据的锁存器。在一个实施方式中，存储装置100可以基于多个子命令来确定(多个缓存锁存器当中)要被执行初始化的至少两个目标锁存器。例如，存储装置100可以将多个缓存锁存器全部确定为目标锁存器。
此外，存储装置100可以同时初始化所确定的目标锁存器。例如，存储装置100可以在与首次输入的子命令相对应的时段期间初始化目标锁存器。在一个实施方式中，存储装置100可以与针对各个逻辑页首次输入的每个子命令相对应的每个时段初始化至少两个缓存锁存器。
图12是例示操作存储装置的方法的实施方式的流程图。
参照图12，存储装置100可以从存储控制器200接收编程命令(S1210)。存储控制器200可以将编程命令传送到存储装置100，以便于控制存储装置100执行多平面编程操作或执行单平面编程操作。
此外，存储装置100可以确定从存储控制器200接收到的编程命令是否是多平面编程命令(S1220)。可以以编码形式传送来自存储控制器200的编程命令。在这种情况下，存储装置100可以对从存储控制器200接收到的编程命令进行解码，并且可以确定对应的编程命令是多平面编程命令还是单平面编程命令。例如，如图7至图9所示，当01h和80h被包括在由存储装置100解码出的编程命令中时，存储装置100可以识别出对应的编程命令是用于执行多平面编程操作的多平面命令。
当对应的编程命令是多平面编程命令时(S1220，是)，存储装置100可以同时初始化多个平面的缓存锁存器(S1230)。在一个实施方式中，缓存锁存器可以是接收要存储在存储单元中的数据的锁存器。当在接收数据的锁存器中发生错误时，可能会存储与主机2000打算传送的数据不同的数据。因此，存储装置可以在缓存锁存器接收数据之前执行初始化缓存锁存器的操作。
根据实施方式，当与多个平面当中的一个平面相对应的缓存锁存器被初始化时，存储装置100可以同时初始化与其它平面相对应的缓存锁存器。例如，存储装置100可以通过将缓存复位信号CRST发送到对应的目标锁存器来控制目标锁存器的初始化。根据实施方式，在第一地址周期到数据加载时间tADL(其中，第一平面的缓存锁存器被初始化)中，存储装置100可以将缓存复位信号CRST发送到包括其它缓存锁存器的页缓冲器组123，从而初始化其它缓存锁存器。也就是说，存储装置100可以向包括缓存锁存器的每个页缓冲器发送缓存复位信号CRST，以使得所有缓存锁存器被同时初始化。
此外，存储装置100可以执行多平面编程操作(S1240)。例如，当存储装置100同时初始化多个平面的缓存锁存器并接收配置有多个子命令的整个多平面编程命令时，存储装置100可以执行多平面编程操作，所述多平面编程操作同时执行分别与多个平面相对应的编程操作。
当对应的编程命令不是多平面编程命令时(S1220，否)，存储装置100可以初始化对应平面的缓存锁存器并且可以执行单平面编程操作(S1250)。
图13是例示存储单元阵列110的实施方式的图，该存储单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以被形成为三维结构，并且可以包括层叠在基板上方的多个存储单元。多个存储单元可以沿着+X、+Y和+Z方向排列。将参照图14至图16描述每个存储块的结构。
图14是例示存储块BLKi的实施方式的图，其中，多条字线彼此平行排列并连接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。例如，存储块BLKi可以包括连接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLn可以分别连接到串ST，并且源极线SL可以共同连接到串ST。串ST可以彼此相同地配置，并且因此，以连接到第一位线BL1的串ST为例进行描述。
串ST可以包括在源极线SL和第一位线BLl之间彼此串联连接的源极选择晶体管SST、多个存储单元MC1至MC16和漏极选择晶体管DAT。在一个串ST中可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST。在一个实施方式中，在一个串ST中可以包括比附图中所示的存储单元MC1至MC16的数量更多的存储单元。
源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储单元MC1至MC16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中的源极选择晶体管SST的栅极可以连接到源极选择线SSL。不同串ST中的漏极选择晶体管DST的栅极可以连接到漏极选择线DSL。存储单元MC1至MC16的栅极可以连接到多条字线WL1至WL16。连接到同一字线的一组存储单元(在不同串ST中的存储单元当中)可以被称为物理页PPG。因此，在存储块BLKi中可以存在与字线WL1至WL16的数量相对应的物理页PPG。
每个存储单元可以被配置为例如存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)，或存储四个数据位的四层单元(QLC)。
SLC可以存储一位数据。SLC的一个物理页PG可以存储一个逻辑页(LPG)数据。一个LPG数据可以包括数量与一个物理页PG中的存储单元的数量相对应的数据位。MLC、TLC和QLC可以存储两位或更多位的数据。一个物理页PG可以存储两个或更多个LPG数据。
图15是例示可以代表存储块BLKl至BLKz的存储块BLKa的实施方式的图。存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形形状。在存储块BLKa中，m个单元串沿着行方向(例如，+X方向)排列。尽管在图15中示出了沿着列方向(例如，+Y方向)排列的两个单元串的情况，但是这是为了便于描述，并且显然在列方向上可以排列不同数量(例如，三个)的单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。选择晶体管SST和DST以及存储单元MC1至MCn可以具有彼此相似的结构。
在实施方式中，选择晶体管SST和DST以及存储单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储单元MC1至MCp之间。在实施方式中，布置在同一行上的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线。布置在不同行上的单元串的源极选择晶体管连接到不同的源极选择线。参照图15，第一行上的单元串CS11至CS1m的源极选择晶体管连接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管连接到第二源极选择线SSL2。在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接到一条源极选择线。
每个单元串的第一存储单元MC1至第n存储单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn可以被划分为第一存储单元MC1至第p存储单元MCp和第(p+1)存储单元MCp+1至第n存储单元MCn。第一存储单元MC1至第p存储单元MCp在+Z方向的相反方向上依次排列，并且串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储单元MCp+1至第n存储单元MCn在+Z方向上依次排列，并且串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp和第(p+1)存储单元MCp+1至第n存储单元MCn通过管式晶体管PT连接。每个单元串的第一存储单元MC1至第n存储单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极连接到管道线PL。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储单元MCp+1至MCn之间。在行方向上排列的单元串连接到在行方向上延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管连接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管连接到第二漏极选择线DSL2。
沿着列方向排列的单元串连接到沿着列方向延伸的位线。参照图15，第一列上的单元串CS11和CS21连接到第一位线BL1。第m列上的单元串CS1m和CS2m连接到第m位线BLm。
在行方向上排列的单元串中连接到同一字线的存储单元构成一个页。例如，在第一行的单元串CS11至CS1m中连接到第一字线WL1的存储单元构成一个页。在第二行的单元串CS21至CS2m中连接到第一字线WL1的存储单元构成另一个页。选择漏极选择线DSL1和DSL2中的任意一个时，可以选择在一个行方向上排列的单元串。选择字线WL1至WLn中的任意一个时，可以在所选单元串中选择一个页。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BLl至第m位线BLm。另外，在行方向上排列的单元串CS11至CS1m或CS21至CS2m当中的偶数单元串可以分别连接到偶数位线。在行方向上排列的单元串CS11至CS1m或CS21至CS2m当中的奇数单元串可以分别连接到奇数位线。
在实施方式中，第一存储单元MCl至第n存储单元MCn中的至少一个可以用作虚设存储单元。例如，可以提供至少一个虚设存储单元以减小源极选择晶体管SST与存储单元MC1至MCp之间的电场。在实施方式中，可以提供至少一个虚设存储单元以减小漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当虚设存储单元的数量增大时，存储块BLKa的操作的可靠性得到提高，但是存储块BLKa的尺寸增大。当虚设存储单元的数量减小时，存储块BLKa的尺寸减小，但是存储块BLKa的操作的可靠性可能会劣化。
为了有效地控制至少一个虚设存储单元，虚设存储单元可以具有预定的阈值电压。在存储块BLKa的擦除操作之前或之后，可以对所有或一些虚拟存储单元执行编程操作。当在编程操作之后执行擦除操作时，虚设存储单元的阈值电压控制施加到与各个虚设存储单元连接的虚设字线的电压，从而使虚设存储单元可以具有预定的阈值电压。
图16是例示存储块BLKb的实施方式的图，该存储块BLKb可以代表图13所示的存储块BLK1至BLKz。存储块BLKb可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个均沿着+Z方向延伸，并且包括层叠在存储块BLKb下方的基板上的至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储单元MC1至MCn之间。排列在同一行上的单元串的源极选择晶体管连接到相同的源极选择线。排列在第一行上的单元串CS11’至CS1m’的源极选择晶体管连接到第一源极选择线SSL1。排列在第二行上的单元串CS21’至CS2m’的源极选择晶体管连接到第二源极选择线SSL2。在一个实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同连接到一条源极选择线。
每个单元串的第一存储单元MC1至第n存储单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅电极分别连接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储单元MC1至MCn之间。在行方向上排列的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11’至CS1m’的漏极选择晶体管连接到第一漏极选择线DSL1。第二行上的单元串CS21’至CS2m’的漏极选择晶体管连接到第二漏极选择线DSL2。
结果，除了从图16中的每个单元串中排除管式晶体管PT之外，图16的存储块BLKb可以具有与图15的存储块BLKa相似的电路。
在一个实施方式中，可以设置偶数位线和奇数位线来代替第一位线BLl至第m位线BLm。另外，在行方向上排列的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数单元串可以分别连接到偶数位线。在行方向上排列的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数单元串可以分别连接到奇数位线。
在一个实施方式中，第一存储单元MCl至第n存储单元MCn中的至少一个可以用作虚设存储单元。例如，可以提供至少一个虚设存储单元以减小源极选择晶体管SST与存储单元MC1至MCp之间的电场强度。在一个实施方式中，可以提供至少一个虚设存储单元以减小漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当虚设存储单元的数量增大时，存储块BLKb的操作的可靠性提高，但是存储块BLKb的尺寸增大。当虚设存储单元的数量减小时，存储块BLKb的尺寸减小，但是存储块BLKb的操作的可靠性可能会劣化。
为了有效地控制至少一个虚设存储单元，虚设存储单元可以具有预定的阈值电压。在存储块BLKb的擦除操作之前或之后，可以对所有或一些虚设存储单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储单元的阈值电压控制施加到与各个虚设存储单元的虚设字线连接的电压，从而使虚设存储单元可以具有预定的阈值电压。
图17是例示存储卡系统3000的实施方式的图，该存储卡系统3000包括存储控制器3100、存储装置3200和连接器3300。
参照图17，存储控制器3100可以连接并访问存储装置3200。存储控制器3100可以控制例如对存储装置3200的读取、写入、擦除和后台操作等操作。存储控制器3100可以用作存储装置3200和主机之间的接口。此外，存储控制器3100可以驱动用于控制存储装置3200的指令(例如，固件)。
存储控制器3100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正器233的组件。
存储控制器3100可以通过连接器3300与外部设备通信。存储控制器3100可以根据特定的通信协议、标准或接口与外部设备(例如，主机)通信。协议、标准或接口的示例包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存存储器(UFS)、Wi-Fi、蓝牙和NVMe。
存储装置3200可以被实现为非易失性存储装置。示例包括电可擦除和可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变式RAM(PRAM)，电阻式RAM(ReRAM)，铁电式RAM(FRAM)和自旋转移力矩磁RAM(STT-MRAM)。
在一个实施方式中，可以将存储控制器3100和存储装置3200集成到单个半导体装置中，以构成存储卡。这种存储卡的示例包括PC卡(国际个人计算机存储卡协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)和通用闪存存储器(UFS)。
图18是例示固态驱动器(SSD)系统4000的实施方式的图，该固态驱动器系统4000包括主机4100和SSD 4200。SSD 4200通过信号连接器4001与主机4100交换信号SIG，并且通过电源连接器4002接收电力PWR。SSD 4200包括SSD控制器4210、多个闪存存储器4221至422n、辅助电源4230和缓冲存储器4240。
在实施方式中，SSD控制器4210可以用作参照图1描述的存储控制器200。SSD控制器4210可以响应于从主机4100接收到的信号SIG来控制多个闪存存储器4221至422n。信号SIG可以是基于主机4100和SSD 4200之间的至少一个接口的信号。接口的示例包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WI-FI、蓝牙和NVMe。
辅助电源4230可以通过电源连接器4002连接到主机4100。辅助电源4230可以接收从主机4100输入的电力PWR并充上电力PWR。当来自主机4100的电力供应不平稳(例如，不符合预定水平或模式)时，辅助电源4230可以为SSD 4200供电。辅助电源4230可以例如位于SSD 4200中或可以位于SSD 4200外部。在一个实施方式中，辅助电源4230可以位于主板上以向SSD 4200提供辅助电力。
缓冲存储器4240可以用作SSD 4200的缓冲存储器。例如，缓冲存储器4240可以临时存储从主机4100接收到的数据或从多个闪存存储器4221到422n接收到的数据，或者可以临时存储闪存存储器4221到422n的元数据(例如，映射表)。缓冲存储器4240可以包括易失性存储器(例如，DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM)或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图19是例示用户系统5000的实施方式的图，该用户系统5000包括应用处理器5100、存储模块5200、网络模块5300、储存模块5400和用户接口5500。应用处理器5100可以驱动用户系统5000、操作系统(OS)、用户编程和/或其它特征中的组件。应用处理器5100可以包括例如控制用户系统5000、接口、图形引擎和/或其它特征中的组件的一个或更多个控制器。在一个实施方式中，可以将应用处理器5100设置为片上系统(SoC)。
存储模块5200可以用作用户系统5000的主存储器、工作存储器、缓冲存储器或缓存存储器。存储模块5200可以包括易失性随机存取存储器(例如，DRAM、SDRAM、DDR SDRAM、DDR2 SDRM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM)或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。在一个实施方式中，可以将应用处理器5100和存储模块5200设置为一个半导体封装(例如，层叠封装(PoP))。
网络模块5300可以与外部设备进行通信，并且在一个实施方式中可以支持无线通信。示例包括码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi。网络模块5300可以被包括在例如应用处理器5100或另一位置中。
储存模块5400可以存储例如从应用处理器5100接收到的数据。在一个实施方式中，储存模块5400可以将存储在其中的数据发送给应用处理器5100。存储模块5400可以被实现为例如非易失性半导体存储装置(例如具有三维结构的相变式RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存，NOR闪存或NAND闪存)。在一个实施方式中，储存模块5400可以被提供为用户系统5000的可移除驱动器(例如，存储卡)或外部驱动器。
在一个实施方式中，储存模块5400可以包括多个非易失性存储装置。多个非易失性存储装置可以与参照图1至图11描述的存储装置相同地操作。储存模块5400可以与参照图1描述的存储装置1000相同地操作。
用户接口5500可以包括用于将数据或命令输入到应用处理器5100或用于将数据输出到外部设备的接口。用户输入接口的示例包括键盘、小键盘、按钮、触摸平板、触摸屏、触摸板、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电元件。用户输出接口的示例包括液晶显示器(LCD)、有机发光二极管(OLED)显示器装置、有源矩阵OLED(AMOLED)显示器装置、LED、扬声器和监视器。
根据一个或更多个前述实施方式，提供一种具有提高的编程操作速度的存储装置。另外的实施方式提供一种用于操作存储装置以提高的编程操作速度的方法。
本文所述的方法、过程和/或操作可以由将由计算机、处理器、控制器或其它信号处理装置执行的代码或指令来执行。计算机、处理器、控制器或其它信号处理装置可以是本文描述的那些，或者是除了本文描述的元件之外的一种。因为详细描述了形成方法(或计算机、处理器、控制器或其它信号处理装置的操作)基础的算法，用于实现该方法实施方式的操作的代码或指令可以将计算机、处理器、控制器或其它信号处理装置转换为用于执行本文方法的专用处理器。
当至少部分地以软件的形式实现时，控制器、处理器、装置、操纵器、单元、多路复用器、调度器、发生器、锁存器、逻辑、确定器、接口、解码器、驱动器、模块和其它信号生成和信号处理特征可以包括例如存储器或其它储存装置，用于存储由例如计算机、处理器、微处理器、控制器或其它信号处理装置执行的代码或指令。计算机、处理器、微处理器、控制器或其它信号处理装置可以是本文描述的那些或者是除了本文描述的元件之外的一个。因为详细描述了形成方法(或计算机、处理器、微处理器、控制器或其他信号处理装置的操作)基础的算法，用于实现该方法实施方式的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理装置转换为用于执行本文描述的方法的专用处理器。
尽管已经参照本公开的某些示例性实施方式示出并描述了本公开，本领域技术人员将理解，在不脱离由所附权利要求及其等同物所限定的本公开的思想和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，本公开的范围不应当限于上述示例性实施方式，而不仅应当由所附权利要求而且还应当由其等同物确定。
在上述实施方式中，可以选择性地执行所有步骤或者可以省略部分步骤。在每个实施方式中，步骤不一定根据所描述的顺序执行，并且可以重新布置。在本说明书和附图中公开的实施方式仅是示例，以促进对本公开的理解，并且本公开不限于此。也就是说，对于本领域技术人员显而易见的是，可以基于本公开的技术范围进行各种修改。
此外，已经在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定的术语，但是这些仅是为了解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内，许多变型是可能的。对于本领域技术人员显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术范围进行各种修改。实施方式可以组合以形成另外的实施方式。
相关申请的交叉引用
本申请要求于2020年10月16日向韩国知识产权局提交的韩国专利申请号10-2020-0134629的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种存储装置，该存储装置包括：
多个存储单元，所述多个存储单元被分组到多个平面；
页缓冲器组，所述页缓冲器组与所述多个平面中的各个平面相对应，所述页缓冲器组包括多个页缓冲器电路，所述多个页缓冲器电路中的每一个页缓冲器电路包括缓存锁存器，所述缓存锁存器接收要存储在所述多个平面中的存储单元中的数据；以及
控制逻辑，所述控制逻辑响应于多平面编程命令来控制所述页缓冲器组以同时初始化所述缓存锁存器当中的与至少两个平面相对应的至少两个缓存锁存器，其中，所述多平面编程命令指示在所述多个平面当中的多个平面中同时存储数据的多平面编程操作。
2.根据权利要求1所述的存储装置，其中，
所述数据包括与多个逻辑页相对应的多个逻辑数据，并且
所述多平面编程命令包括与所述多个逻辑数据中的各个逻辑数据相对应的多个子命令。
3.根据权利要求2所述的存储装置，其中，所述多个子命令包括表示所述数据与所述多个逻辑页当中的哪个逻辑页相对应的逻辑页信息。
4.根据权利要求2所述的存储装置，其中，所述多个逻辑页包括最高有效位MSB页、中央有效位CSB页和最低有效位LSB页。
5.根据权利要求1所述的存储装置，其中，
所述多个平面包括第一平面至第四平面，并且
所述页缓冲器组以从所述第一平面至所述第四平面的顺序从外部控制器依次接收所述数据。
6.根据权利要求1所述的存储装置，其中，所述多平面编程命令包括表示所述数据是要存储在所述多个平面中的哪个平面中的数据的地址信息。
7.根据权利要求2所述的存储装置，其中，所述控制逻辑包括锁存器初始化控制器，所述锁存器初始化控制器响应于所述多平面编程命令来控制所述页缓冲器组以执行同时初始化所述至少两个缓存锁存器的初始化操作。
8.根据权利要求7所述的存储装置，其中，所述锁存器初始化控制器包括页缓冲器控制器，所述页缓冲器控制器响应于所述多个子命令当中的一个子命令的输入来控制所述页缓冲器组以将存储在一个锁存器中的数据移动到另一锁存器。
9.根据权利要求8所述的存储装置，其中，所述页缓冲器控制器控制所述页缓冲器组以将存储在所述缓存锁存器当中的至少一个缓存锁存器中的数据移动到通过同一位线与所述至少一个缓存锁存器连接的另一锁存器。
10.根据权利要求7所述的存储装置，其中，所述锁存器初始化控制器包括目标锁存器确定器，所述目标锁存器确定器基于所述多个子命令来确定在所述缓存锁存器当中要被执行所述初始化操作的至少两个目标锁存器。
11.根据权利要求2所述的存储装置，其中，所述控制逻辑控制所述页缓冲器组以在与所述多个子命令当中的首次输入的子命令相对应的时段期间初始化所述至少两个缓存锁存器。
12.根据权利要求11所述的存储装置，其中，所述控制逻辑控制所述页缓冲器组以在与首次输入的所述子命令相对应的时段期间初始化所有所述缓存锁存器。
13.根据权利要求2所述的存储装置，其中，所述控制逻辑控制所述页缓冲器组以在与针对各个逻辑页首次输入的每个子命令相对应的每个时段中初始化所述至少两个缓存锁存器。
14.一种用于操作包括多个平面的存储装置的方法，该方法包括以下步骤：
从外部控制器接收指示多平面编程操作并包括多个子命令的多平面编程命令，其中，所述多平面编程操作包括同时执行与所述多个平面中的各个平面相对应的编程操作；以及
基于所述多个子命令同时初始化与所述多个平面相对应的多个缓存锁存器，其中，所述多个缓存锁存器接收要存储在所述多个平面中的每一个平面中的数据。
15.根据权利要求14所述的方法，其中，初始化所述多个缓存锁存器的步骤包括以下步骤：
基于所述多个子命令来确定所述多个缓存锁存器当中的要被执行初始化的至少两个目标锁存器；以及
同时初始化所述至少两个目标锁存器。
16.根据权利要求15所述的方法，其中，同时初始化所述至少两个目标锁存器的步骤包括在与首次输入的子命令相对应的时段期间初始化所述至少两个目标锁存器。
17.根据权利要求16所述的方法，其中，确定所述至少两个目标锁存器的步骤包括将所述多个缓存锁存器全部确定为目标锁存器。
18.根据权利要求15所述的方法，其中，
所述数据包括与多个逻辑页相对应的多个逻辑数据；
所述多平面编程命令包括与所述多个逻辑数据中的各个逻辑数据相对应的多个子命令；并且
所述多个子命令包括表示所述数据与所述多个逻辑页当中的哪个逻辑页相对应的逻辑页信息。
19.根据权利要求15所述的方法，其中，同时初始化所述至少两个目标锁存器的步骤包括在与针对各个逻辑页首次输入的每个子命令相对应的每个时段中初始化所述至少两个目标锁存器。
20.一种存储装置，该存储装置包括：
多个平面，所述多个平面包括存储单元；
页缓冲器组，所述页缓冲器组与所述多个平面中的各个平面相对应，所述页缓冲器组中的每个页缓冲器组接收要存储在所述存储单元中的数据；以及
控制逻辑，所述控制逻辑接收用于对所述多个平面同时执行编程操作的多平面编程命令，并且控制所述页缓冲器组以在接收要存储在所述多个平面当中的一个平面中的数据的同时，同时初始化包括在所述页缓冲器组中的所有锁存器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11657883B2 (en) * 2021-07-22 2023-05-23 Western Digital Technologies, Inc. Isolating problematic memory planes to avoid neighbor plan disturb
US20230037665A1 (en) * 2021-08-04 2023-02-09 Samsung Electronics Co., Ltd. Method and apparatus for configuring a non-volatile memory device without data transfer

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832039A (zh) * 2005-03-10 2006-09-13 海力士半导体有限公司 多面型闪存以及控制其程序和读取操作的方法
US20070297236A1 (en) * 2006-06-23 2007-12-27 Kabushiki Kaisha Toshiba Semiconductor memory device
CN103177764A (zh) * 2011-12-22 2013-06-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN107102817A (zh) * 2016-02-23 2017-08-29 三星电子株式会社 非易失性存储设备
CN107589905A (zh) * 2016-07-08 2018-01-16 爱思开海力士有限公司 存储器系统及其操作方法
CN110297786A (zh) * 2018-03-21 2019-10-01 爱思开海力士有限公司 存储器控制器、具有该控制器的存储器系统及其操作方法
CN111179994A (zh) * 2018-11-09 2020-05-19 三星电子株式会社 存储设备和操作该存储设备的方法
CN111243641A (zh) * 2018-11-28 2020-06-05 三星电子株式会社 包括存储器平面的非易失性存储器装置和存储器系统
CN111258919A (zh) * 2018-12-03 2020-06-09 爱思开海力士有限公司 储存设备及其操作方法
CN111554341A (zh) * 2019-02-11 2020-08-18 三星电子株式会社 非易失性存储器装置及其操作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101617641B1 (ko) * 2009-08-27 2016-05-03 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법
KR20140134797A (ko) * 2013-05-14 2014-11-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102290448B1 (ko) 2014-09-04 2021-08-19 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 동작 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832039A (zh) * 2005-03-10 2006-09-13 海力士半导体有限公司 多面型闪存以及控制其程序和读取操作的方法
US20070297236A1 (en) * 2006-06-23 2007-12-27 Kabushiki Kaisha Toshiba Semiconductor memory device
CN103177764A (zh) * 2011-12-22 2013-06-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN107102817A (zh) * 2016-02-23 2017-08-29 三星电子株式会社 非易失性存储设备
CN107589905A (zh) * 2016-07-08 2018-01-16 爱思开海力士有限公司 存储器系统及其操作方法
CN110297786A (zh) * 2018-03-21 2019-10-01 爱思开海力士有限公司 存储器控制器、具有该控制器的存储器系统及其操作方法
CN111179994A (zh) * 2018-11-09 2020-05-19 三星电子株式会社 存储设备和操作该存储设备的方法
CN111243641A (zh) * 2018-11-28 2020-06-05 三星电子株式会社 包括存储器平面的非易失性存储器装置和存储器系统
CN111258919A (zh) * 2018-12-03 2020-06-09 爱思开海力士有限公司 储存设备及其操作方法
CN111554341A (zh) * 2019-02-11 2020-08-18 三星电子株式会社 非易失性存储器装置及其操作方法

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