CN114842895A - 存储器设备以及存储器设备的操作方法 - Google Patents

存储器设备以及存储器设备的操作方法 Download PDF

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Abstract

本公开的实施例涉及存储器设备以及存储器设备的操作方法。一种存储器设备可以在不增加存储器设备的尺寸的情况下执行各种存储器测试。存储器设备包括：第一焊盘，用于从存储器控制器接收外部ROM数据；第二焊盘，用于从存储器控制器接收与外部ROM数据相对应的外部时钟信号；以及控制逻辑，连接到第一焊盘和第二焊盘，并且被配置为在测试模式中响应于外部时钟信号来执行与外部ROM数据相对应的操作。

Description

存储器设备以及存储器设备的操作方法
相关申请的交叉引用
本申请要求于2021年2月2日提交的韩国专利申请号10-2021-0015000的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开总体上涉及一种电子设备，更具体地涉及一种存储器设备以及存储器设备的操作方法。
背景技术
存储设备是在诸如计算机或智能电话之类的主机设备的控制下存储数据的设备。存储设备可以包括用于存储数据的存储器设备和用于控制存储器设备的存储器控制器。存储器设备被分类为易失性存储器设备和非易失性存储器设备。
易失性存储器设备是其中仅在供电时才存储数据并且当供电中断时存储的数据消失的存储器设备。易失性存储器设备可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器设备是其中即使当供电中断时数据也不会消失的存储器设备。非易失性存储器设备可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)、闪存存储器等。
发明内容
本公开的各种实施例提供一种存储器设备以及存储器设备的操作方法，该存储器设备能够在不增加存储器设备的尺寸的情况下执行各种存储器测试。
根据本公开的一方面，提供了一种存储器设备，该存储器设备包括：第一焊盘，被配置为从存储器控制器接收外部ROM数据；第二焊盘，被配置为从存储器控制器接收与外部ROM数据相对应的外部时钟信号；以及控制逻辑，连接到第一焊盘和第二焊盘，并且被配置为在测试模式中响应于外部时钟信号来执行与外部ROM数据相对应的操作。
根据本公开的另一方面，提供了一种用于操作存储器设备的方法，该方法包括：通过第一焊盘从存储器控制器接收外部ROM数据；通过第二焊盘从存储器控制器接收与外部ROM数据相对应的外部时钟信号；并且响应于测试模式，基于外部时钟信号来执行与外部ROM数据相对应的操作。
根据本公开的又一方面，提供了一种存储器设备，包括：ROM，被配置为存储内部ROM数据；第一焊盘，被配置为从存储器控制器接收外部ROM数据；以及控制逻辑，连接到ROM和第一焊盘，并且被配置为根据操作模式来执行与内部ROM数据相对应的操作和与外部ROM数据相对应的操作中的一者。
根据本公开的又一方面，提供了一种存储器设备的操作方法，该方法包括：响应于第一时钟，基于第一测试数据对存储器设备执行第一测试操作；并且响应于第二时钟，基于第二测试数据对存储器设备执行第二测试操作，其中第一时钟从存储器设备中生成，并且第一测试数据被存储在存储器设备中包括的存储器中，并且其中第二时钟和第二测试数据从外部提供。
附图说明
下面将参考附图更全面地描述本公开的实施例；然而，这些实施例可以以不同的形式来体现并且不应被解释为局限于本文所阐述的实施例。相反，提供这些实施例是为了使得本公开彻底和完整，并将向本领域技术人员充分传达实施例的范围。
在附图中，为了图示清楚，尺寸可能被夸大。应当理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者还可以存在一个或多个中间元件。相同的附图标号始终指代相同的元件。
图1是图示了根据本公开的实施例的存储设备的示图。
图2是图示了根据本公开的实施例的图1中所示的存储器控制器与存储器设备之间交换的信号的示图。
图3是图示了根据本公开的实施例的图1中所示的存储器设备的示图。
图4是图示了根据本公开的实施例的图3中所示的存储器单元阵列的实施例的示图。
图5是图示了根据本公开的实施例的图4中所示的存储器块之中的存储器块的电路图。
图6是图示了根据本公开的实施例的图4中所示的存储器块之中的存储器块的另一实施例的电路图。
图7是图示了根据本公开的实施例的图4中所示的存储器块之中的存储器块的又一实施例的电路图。
图8是图示了根据本公开的实施例的存储器设备的示图。
图9是图示了根据本公开的实施例的控制逻辑的示图。
图10是图示了根据本公开的实施例的ROM数据接收器的示图。
图11是图示了根据本公开的实施例的时钟信号接收器的示图。
图12是图示了根据本公开的实施例的与外部ROM数据相对应的操作的时序图。
图13是图示了根据本公开的实施例的存储器设备的操作方法的流程图。
图14是图示了根据本公开的实施例的图1中所示的存储器控制器的示图。
图15是图示了根据本公开的实施例的向其应用存储设备的存储器卡系统的框图。
图16是图示了根据本公开的实施例的向其应用存储设备的固态驱动器(SSD)系统的框图。
图17是图示了根据本公开的实施例的向其应用存储设备的用户系统的框图。
具体实施方式
本文所公开的具体结构或功能仅仅是出于描述根据本公开的构思的实施例的目的而进行说明。根据本公开的构思的实施例可以以各种形式来实现，并且不能被解释为局限于本文所阐述的实施例。
图1是图示了根据本公开的实施例的存储设备的示图。
参考图1，存储设备50可以包括存储器设备100和用于控制存储器设备100的操作的存储器控制器200。存储设备50可以是用于在主机300的控制下存储数据的设备，主机300诸如是移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。
根据作为与主机300的通信方案的主机接口，存储设备50可以被制造为各种类型的存储设备中的任何一种。例如，存储设备50可以用诸如以下的各种类型的存储设备中的任何一种来实现：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、小尺寸MMC(RS-MMC)、微型MMC(micro-MMC)、安全数字(SD)卡、迷你SD卡、微型SD卡、通用串行总线(USB)存储设备、通用闪存(UFS)设备、紧凑型闪存(CF)卡、智能媒体卡(SMC)、存储器棒等。
存储设备50可以被制造为各种类型的封装中的任何一种。例如，存储设备50可以被制造为诸如以下的各种类型的封装中的任何一种：叠层封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)。
存储器设备100可以存储数据。存储器设备100可以在存储器控制器200的控制下操作。存储器设备100可以包括存储器单元阵列(未示出)，存储器单元阵列包括用于存储数据的多个存储器单元。
每个存储器单元可以作为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)、以及存储四个数据位的四级单元(QLC)来操作。
存储器单元阵列(未示出)可以包括多个存储器块。每个存储器块可以包括多个存储器单元。一个存储器块可以包括多个页。在一个实施例中，页可以是用于在存储器设备100中存储数据或者读取在存储器设备100中存储的数据的单位。存储器块可以是用于擦除数据的单位。
在一个实施例中，存储器设备100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便，描述了其中存储器设备100是NAND闪存存储器的情况。
存储器设备100可以从存储器控制器200接收命令CMD和地址ADDR，并访问存储器单元阵列中由地址ADDR所选择的区域。存储器设备100可以对由地址ADDR所选择的区域执行由命令CMD所指示的操作。例如，存储器设备100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作中，存储器设备100可以将数据编程在由地址ADDR所选择的区域中。在读取操作中，存储器设备100可以从由地址ADDR所选择的区域读取数据。在擦除操作中，存储器设备100可以擦除在由地址ADDR所选择的区域中存储的数据。
在一个实施例中，存储器设备100可以被设置为各种操作模式，诸如正常模式和测试模式。正常模式可以是如下模式：在该模式中在存储器控制器200的控制下，诸如读取操作、编程操作和擦除操作之类的一般操作被执行。测试模式可以是如下模式：在该模式中用于检查在存储器设备100中可能发生的各种错误的测试操作被执行。例如，在上电复位操作之后、在存储器设备100的复位操作之后，根据主机300的测试操作请求等，测试模式可以被激活。
存储器设备100可以通过使用在存储器设备100中包括的ROM(未示出)和微控制器(未示出)来执行基于各种算法的操作。存储器设备100可以基于在ROM中存储的ROM数据来对存储器设备100执行各种测试。因此，随着对存储器设备100的测试数目的增加，用于存储与测试相对应的ROM数据的ROM的尺寸增加。因此，可能需要在不增加存储器设备100的尺寸的情况下对存储器设备100执行各种测试的方法。
在一个实施例中，存储器设备100可以包括第一焊盘141、第二焊盘142和控制逻辑130。
在一个实施例中，第一焊盘141和第二焊盘142中的每个焊盘可以是用于在存储器设备100和存储器控制器200之间交换信号的焊盘(或引脚)中的任何一个。
第一焊盘141可以从外部设备(未示出)接收外部ROM数据。外部设备可以表示连接到存储器设备100以传送数据、信号等的设备。例如，第一焊盘141可以从存储器控制器200接收外部ROM数据。外部ROM数据是从存储器设备100的外部接收的数据，并且可以是包括用于执行存储器设备100的测试的算法、用于执行诸如编程操作、读取操作或擦除操作之类的内部操作的算法等的数据。基于从外部设备提供的外部ROM数据，存储器设备100可以对存储器设备100执行附加的各种测试。
第二焊盘142可以从外部设备接收外部时钟信号。例如，第二焊盘142可以从存储器控制器200接收外部时钟信号。外部时钟信号可以表示允许执行与外部ROM数据相对应的操作的触发信号。例如，可以响应于外部时钟信号来执行与外部ROM数据相对应的操作。
控制逻辑130可以连接到第一焊盘141和第二焊盘142。此外，控制逻辑130可以通过第一焊盘141从外部设备接收外部ROM数据，并通过第二焊盘142从外部设备接收外部时钟信号。在一个实施例中，在测试模式中，控制逻辑130可以响应于外部时钟信号来执行与外部ROM数据相对应的操作。
因此，根据本公开的实施例，通过使用从外部设备接收的ROM数据和时钟信号来执行与从外部设备接收的ROM数据相对应的操作，以使得可以在不增加存储器设备的尺寸的情况下执行各种存储器测试。
存储器控制器200可以控制存储设备50的整体操作。
当功率被应用于存储设备50时，存储器控制器200可以执行指令，例如固件(FW)。当存储器设备100是闪存存储器设备时，FW可以包括：用于控制与主机300的通信的主机接口层(HIL)、用于控制主机和存储器设备100之间的通信的闪存转换层(FTL)、以及用于控制与存储器设备100的通信的闪存接口层(FIL)。
在一个实施例中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并将LBA转换成物理块地址(PBA)，该物理块地址(PBA)表示在存储器设备100中包括的、数据将被存储在其中的存储器单元的地址。在本说明书中，LBA和“逻辑地址”或“逻辑的地址”可以具有相同的含义。在本说明书中，PBA和“物理地址”可以具有相同的含义。
存储器控制器200可以响应于来自主机300的请求来控制存储器设备100以执行编程操作、读取操作、擦除操作等。在编程操作中，存储器控制器200可以向存储器设备100提供编程命令、PBA和数据。在读取操作中，存储器控制器200可以向存储器设备100提供读取命令和PBA。在擦除操作中，存储器控制器200可以向存储器设备100提供擦除命令和PBA。
在一个实施例中，存储器控制器200可以自主地生成命令、地址和数据而不管是否存在来自主机300的任何请求，并且将命令、地址和数据传输到存储器设备100。例如，存储器控制器200可以向存储器设备100提供命令、地址和数据，命令、地址和数据被用来执行读取和编程操作，伴随着执行损耗均衡、读取回收、垃圾收集等。
在一个实施例中，存储器控制器200可以控制至少两个存储器设备100。存储器控制器200可以根据交织方案来控制存储器设备以提高操作性能。交织方案可以是用于控制对至少两个存储器设备100的操作以彼此重叠的方案。
主机300可以使用各种通信标准或接口中的至少一种来与存储设备50通信，各种通信标准或接口诸如是通用串行总线(USB)、串行AT附件(SATA)、高速片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围部件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和减载式DIMM(LRDIMM)。
图2是图示了根据本公开的实施例的图1中所示的存储器控制器与存储器设备之间交换的信号的示图。
参考图2，存储器设备100可以通过输入/输出(DQ)线、芯片使能(CE)线、写入使能(WE_N)线、读取使能(RE_N)线、地址锁存使能(ALE)线、命令锁存使能(CLE)线、写入保护(WP_N)线和就绪/忙碌(RB)线来与存储器控制器200通信。
在图2中，图示了一个存储器设备100和存储器控制器200之间的连接关系。然而，在一些实施例中，本公开可以等同地被应用于存储器控制器200和多个存储器设备之间的连接关系。例如，输入/输出(DQ)线、芯片使能(CE)线、写入使能(WE_N)线、读取使能(RE_N)线、地址锁存使能(ALE)线、命令锁存使能(CLE)线、写入保护(WP_N)线和就绪/忙碌(RB)线可以被包括在一个通道中，并且存储器控制器200和多个存储器设备可以通过对应的通道而彼此连接。因此，当存储器控制器200通过在一个通道中包括的线来传输信号时，连接到对应的通道的所有存储器设备或者由存储器控制器200在连接到对应的通道的存储器设备之中选择的存储器设备可以接收信号。
输入/输出(DQ)线可以将命令、地址和数据输入到存储器设备100，或者将数据从存储器设备100输出到存储器控制器200。输入/输出(DQ)线可以配置有8条线以传输/接收8位数据，并且每条线可以传输/接收1位数据。然而，输入/输出(DQ)线的数目不限于8条，并且在各种实施例中可以被扩展到16条或32条。
芯片使能(CE)线可以将芯片使能(CE)信号作为如下信号来传送：该信号表示存储器设备100的操作是可能的。芯片使能(CE)信号可以选择性地被施加到连接到相同通道的存储器设备。当芯片使能(CE)信号下降到低时，芯片使能(CE)信号可以表示对应的存储器设备100中的所有操作都是可能的。当芯片使能(CE)信号为高时，芯片使能(CE)信号可以表示对应的存储器设备100处于待机状态。
存储器设备100可以通过读取使能(RE_N)线接收读取使能(RE_N)信号，并通过写入使能(WE_N)线接收写入使能(WE_N)信号。当数据被加载到存储器控制器200时，读取使能(RE_N)信号可以被触发，并且当命令和地址被加载到存储器设备100时，写入使能(WE_N)信号可以被触发。当写入使能(WE_N)信号从低变为高时，即，在写入使能(WE_N)信号的上升沿时，命令和地址可以被输入到被选择的存储器设备100。在另一实施例中，当写入使能(WE_N)信号从高变为低时，即在写入使能(WE_N)信号的下降沿时，命令和地址可以被输入到被选择的存储器设备100。
存储器设备100可以通过命令锁存使能(CLE)线接收命令锁存使能(CLE)信号。当命令CMD被输入到存储器设备100时，命令锁存使能(CLE)信号可以变成高。此外，存储器设备100可以通过地址锁存使能(ALE)线接收地址锁存使能(ALE)信号。当地址被输入到存储器设备100时，地址锁存使能(ALE)信号可以变成高。
存储器设备100可以通过写入保护(WP_N)线接收写入保护(WP_N)信号。写入保护(WP_N)信号可以是用于使存储器单元阵列的编程和擦除操作不激活的信号。
当在存储器设备100中执行操作时，传送到就绪/忙碌(RB)线的就绪/忙碌(RB)信号可以具有低状态。当就绪/忙碌(RB)信号处于低状态时，存储器设备100不与外部交换任何信号。当就绪/忙碌(RB)信号为高时，存储器设备100处于就绪状态。当存储器设备100处于就绪状态时，存储器设备100可以与外部交换信号。
图3是图示了根据本公开的实施例的图1中所示的存储器设备100的示图。
参考图3，存储器设备100可以包括存储器单元阵列110、外围电路120、控制逻辑130、第一焊盘141、第二焊盘142、ROM 150和时钟信号生成器160。
存储器单元阵列110包括多个存储器块BLKl至BLKz。多个存储器块BLK1至BLKz通过行线RL连接到行解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm连接到页缓冲器组123。多个存储器块BLK1至BLKz之中的每个存储器块包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元。连接到相同字线的存储器单元可以被定义为一个页。因此，一个存储器块可以包括多个页。
行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。
在存储器单元阵列110中包括的存储器单元中的每个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)，或存储四个数据位的四级单元(QLC)。
外围电路120可以在控制逻辑130的控制下对存储器单元阵列110的被选择的区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，在控制逻辑130的控制下，外围电路120可以向行线RL和位线BL1至BLm施加各种操作电压或者对所施加的电压放电。
外围电路120可以包括行解码器121、电压生成器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在一个实施例中，字线可以包括正常字线和虚设字线。在一个实施例中，行线RL还可以包括管道(pipe)选择线。
行解码器121在控制逻辑的控制下操作。行解码器121从控制逻辑130接收行地址RADD。
行解码器121对行地址RADD进行解码。行解码器121根据经解码的地址在存储器块BLK1至BLKz之中选择至少一个存储器块。此外，行解码器121可以根据经解码的地址选择被选择的存储器块的至少一个字线，以将由电压生成器122所生成的电压施加到至少一个字线WL。
例如，在编程操作中，行解码器121可以将编程电压施加到被选择的字线，并将具有与编程电压的电平不同(例如，比编程电压的电平低)的电平的编程通过电压施加到未被选择的字线。在编程验证操作中，行解码器121可以向被选择的字线施加验证电压，并且将具有比验证电压的电平高的电平的验证通过电压施加到未被选择的字线。
在读取操作中，行解码器121可以将读取电压施加到被选择的字线，并且将具有比高于读取电压的电平高的电平的读取通过电压施加到未被选择的字线。
在一个实施例中，以存储器块为单位执行存储器设备100的擦除操作。在擦除操作中，行解码器121可以根据经解码的地址来选择一个存储器块。在擦除操作中，行解码器121可以将参考电压(例如，接地电压)施加到连接到被选择的存储器块的字线。
电压生成器122在控制逻辑130的控制下操作。电压生成器122通过使用供应给存储器设备100的外部电源电压来生成多个电压。具体地，电压生成器可以响应于操作信号OPSIG来生成在编程、读取和擦除操作中使用的各种操作电压Vop。例如，电压生成器122可以在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
在一个实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122所生成的内部电源电压被用作存储器设备100的操作电压。
在一个实施例中，电压生成器122可以通过使用外部电源电压或内部电源电压来生成多个电压。
例如，电压生成器122可以包括用于接收内部电源电压的多个泵浦电容器，并且通过在控制逻辑130的控制下选择性地激活多个泵浦电容器来生成多个电压。
所生成的多个电压可以由行解码器121供应给存储器单元阵列110。
页缓冲器组123包括第一至第m页缓冲器PB1到PBm。第一至第m页缓冲器PB1到PBm分别通过第一至第m位线BL1到BLm而连接到存储器单元阵列110。第一至第m页缓冲器PB1到PBm在控制逻辑130的控制下操作。具体地，第一至第m页缓冲器PB1到PBm可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一至第m页缓冲器PB1到PBm可以临时存储通过第一至第m位线BL1到BLm接收的数据，或者在读取或验证操作中感测位线BL1到BLm的电压或电流。
具体地，在编程操作中，当编程电压被施加于被选择的字线时，第一至第m页缓冲器PB1到PBm可以将通过输入/输出电路125接收的数据DATA通过第一至第m位线BL1到BLm传送到被选择的存储器单元。被选择的页的存储器单元根据传送的数据DATA来进行编程。连接到向其施加编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。连接到向其施加编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以被保持。在编程验证操作中，第一至第m页缓冲器PB1到PBm通过第一至第m位线BL1到BLm从被选择的存储器单元读取页数据。
在读取操作中，第一至第m页缓冲器PB1到PBm通过第一至第m位线BL1到BLm从被选择的页的存储器单元读取数据DATA，并在列解码器124的控制下将读取的数据DATA输出到输入/输出电路125。
在擦除操作中，第一至第m页缓冲器PB1到PBm可以使第一至第m位线BL1到BLm浮置。
列解码器124可以响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传递数据。例如，列解码器124可以通过数据线DL而与第一至第m页缓冲器PB1到PBm传递数据，或者通过列线CL而与输入/输出电路125传递数据。
输入/输出电路125可以向控制逻辑130传送从参照图1描述的存储器控制器200接收的命令CMD和地址ADDR，或者与列解码器124交换数据DATA。
在一个实施例中，输入/输出电路125可以通过图2中所示的输入/输出(DQ)线接收从存储器控制器200输入的命令CMD、地址ADDR和数据DATA，或者将数据DATA输出到存储器控制器200。
在一个实施例中，输入/输出电路125可以连接到第一焊盘141。在图3中，图示了其中第一焊盘141直接连接到输入/输出电路125的情况。然而，在一些实施例中，第一焊盘141可以直接连接到控制逻辑130。
在读取操作或验证操作中，感测电路125可以响应于允许位VRYBIT信号而生成参考电流，并通过比较从页缓冲器组123接收的感测电压VPB与由参考电流所生成的参考电压来输出通过或失败信号PASS/FAIL。
控制逻辑130可以通过响应于命令CMD和地址ADDR来输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRYBIT，来控制外围电路120。此外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
在一个实施例中，控制逻辑130可以通过图2中所示的输入/输出(DQ)线、芯片使能(CE)线、写入使能(WE_N)线、读取使能(RE_N)线、地址锁存使能(ALE)线、命令锁存使能(CLE)线、写入保护(WP_N)线和就绪/忙碌(RB)线，来接收芯片使能(CE)信号、写入使能(WE_N)信号、读取使能(RE_N)信号、地址锁存使能(ALE)信号、命令锁存使能(CLE)信号、写入保护(WP_N)信号和就绪/忙碌信号RB。
在一个实施例中，控制逻辑130可以连接到第一焊盘141、第二焊盘142、ROM 150和时钟信号生成器160。
在一个实施例中，控制逻辑130可以从第一焊盘141接收外部ROM数据O_RDATA。例如，控制逻辑130可以通过输入/输出电路125从第一焊盘141接收外部ROM数据O_RDATA。控制逻辑130可以从第二焊盘142接收外部时钟信号O_CLOCK。
ROM 150可以存储内部ROM数据I_RDATA。内部ROM数据I_RDATA是预先存储在存储器设备100中的数据，并且可以是包括用于执行存储器设备100的测试的算法、或者用于执行诸如编程操作、读取操作或擦除操作之类的内部操作的算法等的数据。在一个实施例中，控制逻辑130可以从ROM 150接收内部ROM数据I_RDATA。
时钟信号生成器160可以生成与内部ROM数据I_RDATA相对应的内部时钟信号I_CLOCK。内部时钟信号I_CLOCK可以表示允许执行与内部ROM数据I_RDATA相对应的操作的触发信号。例如，可以响应于内部时钟信号I_CLOCK来执行与内部ROM数据I_RDATA相对应的操作。在一个实施例中，控制逻辑130可以从时钟信号生成器160接收内部时钟信号I_CLOCK。
图4是图示了根据本公开的实施例的图3中所示的存储器单元阵列的实施例的示图。
参考图4，存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块可以包括在衬底(未示出)上堆叠的多个存储器单元。多个存储器单元可以沿着+X、+Y和+Z方向进行布置。每个存储器块的结构将参考图5和图6更详细地描述。
图5是图示了根据本公开的实施例的图4中所示的存储器块BLK1～BLKz之中的任何一个存储器块BLKa的电路图。
参考图5，存储器块BLKa可以包括多个存储器单元串CS11至CS1m和CS21至CS2m。在一个实施例中，多个存储器单元串CS11至CS1m和CS21至CS2m中的每个存储器单元串可以被形成为“U”形。在存储器块BLKa中，m个存储器单元串在行方向(即，+X方向)上进行布置。图5图示了在列方向(即，+Y方向)上布置的两个存储器单元串。然而，这是为了描述方便，并且可以理解，可以在列方向上布置三个或更多存储器单元串。
多个存储器单元串CS11至CS1m和CS21至CS2m中的每个存储器单元串可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有彼此相似的结构。在一个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施例中，可以在每个存储器单元串中提供用于提供通道层的柱。在一个实施例中，用于提供通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一者的柱可以被提供在每个存储器单元串中。
每个存储器单元串的源极选择晶体管SST被连接在公共源极线CSL和存储器单元MC1至MCp之间。
在一个实施例中，布置在相同行上的存储器单元串的源极选择晶体管被连接到在行方向上延伸的源极选择线，并且布置在不同行上的存储器单元串的源极选择晶体管被连接到不同的源极选择线。在图5中，第一行上的存储器单元串CS11至CS1m的源极选择晶体管被连接到第一源极选择线SSL1。第二行上的存储器单元串CS21至CS2m的源极选择晶体管被连接到第二源极选择线SSL2。
在另一实施例中，存储器单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接到一个源极选择线。
每个存储器单元串的第一至第n存储器单元MC1至MCn被连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp在与+Z方向相反的方向上顺序地布置，并且在源极选择晶体管SST和管道晶体管PT之间串联连接。第(p+1)至第n存储器单元MCp+1至MCn在+Z方向上顺序布置，并且在管道晶体管PT和漏极选择晶体管DST之间串联连接。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT连接。每个存储器单元串的第一至第n存储器单元MC1至MCn的栅电极分别连接到第一至第n字线WL1至WLn。
每个存储器单元串的管道晶体管PT的栅极连接到管道线PL。
每个存储器单元串的漏极选择晶体管DST被连接在对应的位线与存储器单元MCp+1至MCn之间。在行方向上布置的存储器单元串被连接到在行方向上延伸的漏极选择线。第一行上的存储器单元串CS11至CS1m的漏极选择晶体管被连接到第一漏极选择线DSL1。第二行上的存储器单元串CS21至CS2m的漏极选择晶体管被连接到第二漏极选择线DSL2。
在列方向上布置的存储器单元串被连接到在列方向上延伸的位线。在图5中，第一列上的存储器单元串CS11和CS21被连接到第一位线BL1。第m列上的存储器单元串CS1m和CS2m被连接到第m位线BLm。
在行方向上布置的存储器单元串中连接到相同字线的存储器单元构成一个页。例如，第一行上的存储器单元串CS11至CS1m中连接到第一字线WL1的存储器单元构成一个页。第二行上的存储器单元串CS21至CS2m中连接到第一字线WL1的存储器单元构成另一页。当漏极选择线DSL1和DSL2中的任何一个漏极选择线被选择时，可以选择在一个行方向上布置的存储器单元串。当字线WL1至WLn中的任何一个字线被选择时，可以在被选择的存储器单元串中选择一个页。
在另一实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。此外，在行方向上布置的存储器单元串CS11至CS1m或CS21至CS2m中的偶数编号的存储器单元串可以分别连接到偶数位线，并且在行方向上布置的存储器单元串CS11至CS1m或CS21至CS2m中的奇数编号的存储器单元串可以分别连接到奇数位线。
在一个实施例中，第一至第n存储器单元MC1至MCn中的至少一个存储器单元可以被用作虚设存储器单元。例如，可以提供至少一个虚设存储器单元以降低源极选择晶体管SST和存储器单元MC1至MCp之间的电场。备选地，可以提供至少一个虚设存储器单元以降低漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚设存储器单元的数目增加时，存储器块BLKa的操作的可靠性得到提高。另一方面，存储器块BLKa的尺寸增加。当虚设存储器单元的数目减少时，存储器块BLKa的尺寸减小。另一方面，存储器块BLKa的操作可靠性可能会劣化。
为了高效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储器块BLKa的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当擦除操作在编程操作被执行之后被执行时，虚设存储器单元的阈值电压控制向与相应虚设存储器单元连接的虚设字线施加的电压，以使得虚设存储器单元具有所需的阈值电压。
图6是图示了根据本公开的实施例的图4中所示的存储器块BLK1至BLKz之中的存储器块的另一实施例BLKb的电路图。
参考图6，存储器块BLKb可以包括多个存储器单元串CS11’至CS1m’和CS21’至CS2m’。多个存储器单元串CS11’至CS1m’和CS21’至CS2m’中的每个存储器单元串沿着+Z方向延伸。多个存储器单元串CS11’至CS1m’和CS21’至CS2m’中的每个存储器单元串包括在存储器块BLKb下方的衬底(未示出)上堆叠的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每个存储器单元串的源极选择晶体管SST被连接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行上的存储器单元串的源极选择晶体管被连接到相同源极选择线。布置在第一行上的存储器单元串CS11’至CS1m’的源极选择晶体管被连接到第一源极选择线SSL1。布置在第二行上的存储器单元串CS21’至CS2m’的源极选择晶体管被连接到第二源极选择线SSL2。在另一实施例中，存储器单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同连接到一个源极选择线。
每个存储器单元串的第一至第n存储器单元MC1至MCn在源极选择晶体管SST和漏极选择晶体管DST之间串联连接。第一至第n存储器单元MC1至MCn的栅电极分别连接到第一至第n字线WL1至WLn。
每个存储器单元串的漏极选择晶体管DST被连接在对应的位线和存储器单元MC1至MCn之间。在行方向上布置的存储器单元串的漏极选择晶体管被连接到在行方向上延伸的漏极选择线。第一行上的存储器单元串CS11’至CS1m’的漏极选择晶体管被连接到第一漏极选择线DSL1。第二行上的存储器单元串CS21’至CS2m’的漏极选择晶体管被连接到第二漏极选择线DSL2。
因此，除了从图6中的每个存储器单元串中去除管道晶体管PT之外，图6的存储器块BLKb具有与图5的存储器块BLKa的电路相似的电路。
在另一实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。此外，在行方向上布置的存储器单元串CS11’至CS1m’或CS21’至CS2m’中的偶数编号的存储器单元串可以分别连接到偶数位线，并且在行方向上布置的存储器单元串CS11’至CS1m’或CS21’至CS2m’中的奇数编号的存储器单元串可以分别连接到奇数位线。
在一个实施例中，第一至第n存储器单元MC1至MCn中的至少一个存储器单元可以被用作虚设存储器单元。例如，可以提供至少一个虚设存储器单元以降低源极选择晶体管SST和存储器单元MC1至MCp之间的电场。备选地，可以提供至少一个虚设存储器单元以降低漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚设存储器单元的数目增加时，存储器块BLKb的操作的可靠性得到提高。另一方面，存储器块BLKb的尺寸增加。当虚设存储器单元的数目减少时，存储器块BLKb的尺寸减小。另一方面，存储器块BLKb的操作可靠性可能会劣化。
为了高效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储器块BLKb的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当擦除操作在编程操作被执行之后被执行时，虚设存储器单元的阈值电压控制向与相应虚设存储器单元连接的虚设字线施加的电压，以使得虚设存储器单元具有所需的阈值电压。
图7是图示了根据本公开的实施例的图4中所示的存储器块BLK1至BLKz之中的存储器块的又一实施例BLKi的电路图。
参考图7，在存储器块BLKi中，彼此平行布置的多个字线可以被连接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储器块BLKi可以包括在位线BL1至BLm与公共源极线CSL之间连接的多个存储器单元串ST。位线BL1至BLm可以分别连接到存储器单元串ST，并且公共源极线CSL可以共同连接到存储器单元串ST。存储器单元串ST可以彼此相同地配置，因此，将作为示例详细描述连接到第一位线BL1的存储器单元串ST。
存储器单元串ST可以包括源极选择晶体管SST、多个存储器单元MC1至MC16和漏极选择晶体管DST，它们在公共源极线CSL和第一位线BL1之间彼此串联连接。至少一个漏极选择晶体管DST可以被包括在一个存储器单元串ST中，并且数目大于图中所示的源极选择晶体管SST的数目的源极选择晶体管和数目大于图中所示的存储器单元MC1至MC16的数目的存储器单元可以被包括在一个存储器单元串ST中。
源极选择晶体管SST的源极可以被连接到公共源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元MC1至MC16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。在不同存储器单元串ST中包括的源极选择晶体管SST的栅极可以被连接到源极选择线SSL，并且在不同存储器单元串ST中包括的漏极选择晶体管DST的栅极可以被连接到漏极选择线DSL。存储器单元MC1至MC16的栅极可以被连接到多个字线WL1至WL16。在不同存储器单元串ST中包括的存储器单元之中连接到相同字线的一组存储器单元可以被称为物理页PG。因此，与字线WL1至WL16的数目相对应的物理页PG可以被包括在存储器块BLKi中。
一个存储器单元可以存储一位数据。一个存储器单元通常被称为单级单元(SLC)。一个物理页PG可以存储一个逻辑页(LPG)数据。一个LPG数据可以包括与在一个物理页PG中包括的单元的数目相对应的数据位。
一个存储器单元可以存储两位或更多位的数据。一个物理页PG可以存储两个或更多LPG数据。
图8是图示了根据本公开的实施例的存储器设备100的示图。
图8中所示的存储器设备100可以表示图2中所示的存储器设备100。此外，图8中示出的第一焊盘141、第二焊盘142、ROM 150和时钟信号生成器160可以分别表示图3中所示的第一焊盘141、第二焊盘142、ROM 150和时钟信号生成器160。
参考图8，存储器设备100可以包括控制逻辑130、第一焊盘141、第二焊盘142、ROM150和时钟信号生成器160。
在一个实施例中，控制逻辑130可以从存储器控制器200接收测试命令TEST_CMD。测试命令TEST_CMD可以是用于将存储器设备100的操作模式激活为测试模式的命令。控制逻辑130可以响应于测试命令TEST_CMD将存储器设备100的操作模式设置为测试模式。
在一个实施例中，控制逻辑130可以从第一焊盘141接收外部ROM数据O_RDATA。此外，控制逻辑130可以从第二焊盘142接收外部时钟信号O_CLOCK。
第一焊盘141可以从存储器控制器200接收外部ROM数据O_RDATA。第一焊盘141可以将外部ROM数据O_RDATA传输到控制逻辑130。
第二焊盘142可以从存储器控制器200接收与外部ROM数据O_RDATA相对应的外部时钟信号O_CLOCK。第二焊盘142可以将外部时钟信号O_CLOCK传输到控制逻辑130。
在一个实施例中，第一焊盘141和第二焊盘142中的每一者可以连接到如图2中所示的输入/输出(DQ)线、芯片使能(CE)线、写入使能(WE_N)线、读取使能(RE_N)线、地址锁存使能(ALE)线、命令锁存使能(CLE)线、写入保护(WP_N)线和就绪/忙碌(RB)线中的任何一者。例如，第一焊盘141可以是连接到输入/输出(DQ)线的焊盘。也就是说，第一焊盘141可以是接收从存储器控制器200输入的数据或将数据输出到存储器控制器200的输入/输出(DQ)焊盘。例如，第二焊盘142可以是连接到读取使能(RE_N)线的焊盘。也就是说，第二焊盘142可以是从存储器控制器200接收读取使能(RE_N)信号的读取使能(RE_N)焊盘。
在一个实施例中，控制逻辑130可以从ROM 150接收内部ROM数据I_RDATA。此外，控制逻辑130可以从时钟信号生成器160接收内部时钟信号I_CLOCK。
在一个实施例中，控制逻辑130可以根据存储器设备100的操作模式来执行与内部ROM数据I_RDATA相对应的操作和与外部ROM数据O_RDATA相对应的操作中的一个操作。例如，在正常模式中，控制逻辑130可以响应于内部时钟信号I_CLOCK来执行与内部ROM数据I_RDATA相对应的操作。在另一示例中，在测试模式中，控制逻辑130可以响应于外部时钟信号O_CLOCK来执行与外部ROM数据O_RDATA相对应的操作。
图9是图示了根据本公开的实施例的控制逻辑的示图。
图9中所示的控制逻辑900可以表示图3或图8中所示的控制逻辑130。此外，图9中示出的第一焊盘141、第二焊盘142、ROM150和时钟信号生成器160可以分别表示图3或图8中所示的第一焊盘141、第二焊盘142、ROM 150和时钟信号生成器160。
参考图9，控制逻辑900可以包括测试模式控制器910、ROM数据接收器920、时钟信号接收器930和微控制器940。
测试模式控制器910可以生成用于激活测试模式的测试模式控制信号MODE_SIG。在一个实施例中，可以根据各种情形来激活测试模式，各种情形诸如是在上电复位操作之后、在存储器设备100的复位操作之后、以及主机300的测试操作请求。例如，测试模式控制器910可以从存储器控制器200接收测试命令。测试模式控制器910可以生成测试模式控制信号MODE_SIG，并将测试模式控制信号MODE_SIG传送到ROM数据接收器920和时钟信号接收器930。ROM数据接收器920和时钟信号接收器930可以响应于测试模式控制信号MODE_SIG来执行与测试模式相对应的操作。
ROM数据接收器920可以根据存储器设备100的操作模式来接收内部ROM数据I_RDATA和外部ROM数据O_RDATA之一。
在一个实施例中，在正常模式中，ROM数据接收器920可以从ROM 150接收内部ROM数据I_RDATA。ROM数据接收器920可以将内部ROM数据I_RDATA传送到微控制器940。
此外，在一个实施例中，在测试模式中，ROM数据接收器920可以通过第一焊盘141从存储器控制器200接收外部ROM数据O_RDATA。例如，ROM数据接收器920可以响应于测试模式控制信号MODE_SIG通过第一焊盘141接收外部ROM数据O_RDATA。ROM数据接收器920可以将外部ROM数据O_RDATA传送到微控制器940。
时钟信号接收器930可以根据存储器设备100的操作模式来接收内部时钟信号I_CLOCK和外部时钟信号O_CLOCK之一。
在一个实施例中，在正常模式中，时钟信号接收器930可以从时钟信号生成器160接收内部时钟信号I_CLOCK。时钟信号接收器930可以将内部时钟信号I_CLOCK传送到微控制器940。
此外，在一个实施例中，在测试模式中，时钟信号接收器930可以通过第二焊盘142从存储器控制器200接收外部时钟信号O_CLOCK。例如，时钟信号接收器930可以响应于测试模式控制信号MODE_SIG通过第二焊盘142接收外部时钟信号O_CLOCK。时钟接收器930可以将外部时钟信号O_CLOCK传送到微控制器940。
根据操作存储器设备100的模式，微控制器940可以响应于内部时钟信号I_CLOCK来执行与内部ROM数据I_RDATA相对应的操作，或者响应于外部时钟信号O_CLOCK来执行与外部ROM数据O_RDATA相对应的操作。
在一个实施例中，在正常模式中，微控制器940可以响应于内部时钟信号I_CLOCK来执行与内部ROM数据I_RDATA相对应的操作。
此外，在一个实施例中，在测试模式中，微控制器940可以响应于外部时钟信号O_CLOCK来执行与外部ROM数据O_RDATA相对应的操作。
因此，根据本公开的实施例，通过使用从外部设备接收的ROM数据和时钟信号来执行与ROM数据相对应的操作，以使得可以执行各种存储器测试而无需增加存储器设备的尺寸。
图10是图示了根据本公开的实施例的ROM数据接收器920的示图。
图10中所示的ROM数据接收器920可以表示图9中所示的ROM数据接收器920。此外，图10中示出的第一焊盘141、ROM 150、测试模式控制器910和微控制器940可以分别表示图9中示出的第一焊盘141、ROM 150、测试模式控制器910和微控制器940。
参考图10，ROM数据接收器920可以包括第一MUX 921。
在一个实施例中，第一MUX 921可以从ROM 150接收内部ROM数据I_RDATA或者从第一焊盘141接收外部ROM数据O_RDATA。第一MUX 921可以根据操作模式来输出内部ROM数据I_RDATA和外部ROM数据O_RDATA之一。
例如，第一MUX 921可以从测试模式控制器910接收测试模式控制信号MODE_SIG。第一MUX 921可以根据测试模式来操作。因此，第一MUX 921可以响应于测试模式控制信号MODE_SIG来将外部ROM数据O_RDATA输出到微控制器940。
在一个实施例中，微控制器940可以包括存储外部ROM数据O_RDATA的外部ROM数据锁存器941。外部ROM数据锁存器941可以存储通过ROM数据接收器920从第一焊盘141接收的外部ROM数据O_RDATA。
图11是图示了根据本公开的实施例的时钟信号接收器930的示图。
图11中所示的时钟信号接收器930可以表示图9中所示的时钟信号接收器930。此外，图11中示出的第二焊盘142、时钟信号生成器160、测试模式控制器910和微控制器940可以分别表示图9中所示的第二焊盘142、时钟信号生成器160、测试模式控制器910和微控制器940。
参考图11，时钟信号接收器930可以包括第二MUX 931。
在一个实施例中，第二MUX 931可以从时钟信号生成器160接收内部时钟信号I_CLOCK或者从第二焊盘142接收外部时钟信号O_CLOCK。第二MUX 931可以根据操作模式来输出内部时钟信号I_CLOCK和外部时钟信号O_CLOCK之一。
例如，第二MUX 931可以从测试模式控制器910接收测试模式控制信号MODE_SIG。第二MUX 931可以根据测试模式来操作。因此，第二MUX 931可以响应于测试模式控制信号MODE_SIG来将外部时钟信号O_CLOCK输出到微控制器940。
在一个实施例中，微控制器940可以响应于外部时钟信号O_CLOCK来执行与存储在外部ROM数据锁存器941中的外部ROM数据O_RDATA相对应的操作。
图12是图示了根据本公开的实施例的与外部ROM数据相对应的操作的时序图。
在图12中，第一焊盘141是接收输入/输出(DQ)线的信号的输入/输出(DQ)焊盘，并且第二焊盘142是接收读取使能(RE_N)信号的读取使能(RE_N)焊盘。
参考图12，图示了输入/输出(DQ)线的信号、外部ROM数据锁存器941的信号ROMDATA LATCH、读取使能(RE_N)信号和外部时钟信号O_CLOCK。
存储器设备100可以通过输入/输出(DQ)线从外部接收外部ROM数据ROM DATA1至ROM DATA4。此外，外部ROM数据ROM DATA1到ROM DATA4可以被存储在外部ROM数据锁存器941中。
随后，存储器设备100可以在读取使能(RE_N)信号为低的状态下接收外部时钟信号O_CLOCK。例如，当读取使能(RE_N)信号从高状态变为低状态时，外部时钟信号O_CLOCK可以在T1处被激活为高状态。在T1处，存储器设备100可以执行与存储在外部ROM数据锁存器941中的第一外部ROM数据ROM DATA1相对应的操作。此外，当读取使能(RE_N)信号从高状态变为低状态时，外部时钟信号O_CLOCK可以在T2处被激活为高状态。在T2处，存储器设备100可以执行与存储在外部ROM数据锁存器941中的第二外部ROM数据ROM DATA2相对应的操作。此外，当读取使能(RE_N)信号从高状态变为低状态时，外部时钟信号O_CLOCK可以在T3处被激活为高状态。在T3处，存储器设备100可以执行与存储在外部ROM数据锁存器941中的第三外部ROM数据ROM DATA3相对应的操作。
此外，虽然在图12中图示了其中存储器设备100在读取使能(RE_N)信号为低的状态下接收外部时钟信号O_CLOCK的情况，但是本公开不限于此。在一个实施例中，存储器设备100可以在读取使能(RE_N)信号为高的状态下接收外部时钟信号O_CLOCK。当读取使能(RE_N)信号从低状态变为高状态时，外部时钟信号O_CLOCK可以被激活为高状态。
图13是图示了根据本公开的实施例的存储器设备的操作方法的流程图。
图13中所示的操作方法可以由例如图2或图8中所示的存储器设备100来执行。
参考图13，在操作S1301中，存储器设备100可以生成用于激活存储器设备100的测试模式的测试模式控制信号。
在操作S1303中，存储器设备100可以通过第一焊盘从存储器控制器200接收外部ROM数据。例如，存储器设备100可以响应于测试模式控制信号通过第一焊盘接收外部ROM数据。
在操作S1305中，存储器设备100可以存储外部ROM数据。
在操作S1307中，存储器设备100可以通过第二焊盘从存储器控制器200接收与外部ROM数据相对应的外部时钟信号。例如，存储器设备100可以响应于测试模式控制信号通过第二焊盘接收外部时钟信号。
在操作S1309中，存储器设备100可以响应于测试模式基于外部时钟信号来执行与外部ROM数据相对应的操作。
图14是图示了根据本公开的实施例的图1中所示的存储器控制器的示图。
参考图1和图14，存储器控制器200可以包括处理器220、RAM230、纠错电路240、ROM250、主机接口270和闪存接口280。
处理器220可以控制存储器控制器200的整体操作。RAM 230可以被用作存储器控制器200的缓冲器存储器、高速缓存存储器、工作存储器等。
纠错电路240可以执行纠错。纠错电路240可以对要通过闪存接口280写入到存储器设备的数据执行纠错码(ECC)编码。经ECC编码的数据可以通过闪存接口280而被传送到存储器设备。纠错电路240可以对通过闪存接口280从存储器设备接收的数据执行ECC解码。作为示例，纠错电路240可以作为闪存接口280的部件而被包括在闪存接口280中。
ROM 260可以以固件的形式存储用于存储器控制器200的操作的各种信息。在一个实施例中，ROM 260可以表示与图2或图8中所示的ROM 150不同的部件。
存储器控制器200可以通过主机接口270来与外部设备(例如，主机300、应用处理器等)通信。
存储器控制器200可以通过闪存接口280来与存储器设备100通信。存储器控制器200可以通过闪存接口280向存储器设备100传输命令、地址、控制信号等，并接收数据DATA。例如，闪存接口280可以包括NAND接口。
图15是图示了根据本公开的实施例的向其应用存储设备的存储器卡系统的框图。
参考图15，存储器卡系统2000包括存储器控制器2100、存储器设备2200和连接器2300。
存储器控制器2100连接到存储器设备2200。存储器控制器2100可以访问存储器设备2200。例如，存储器控制器2100可以控制存储器设备2200的读取、写入、擦除和后台操作。存储器控制器2100提供存储器设备2200与主机Host之间的接口。存储器控制器2100驱动用于控制存储器设备2200的固件。存储器控制器2100可以与参照图1描述的存储器控制器200等同地实现。存储器设备2200可以与参照图2描述的存储器设备100等同地实现。
作为示例，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和ECC电路之类的部件。
存储器控制器2100可以通过连接器2300来与外部设备通信。存储器控制器2100可以根据特定的通信协议来与外部设备(例如，主机)通信。作为示例，存储器控制器2100可以通过各种通信标准或接口中的至少一种来与外部设备通信，各种通信标准或接口诸如是通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。例如，连接器2300可以由上述各种通信标准或接口中的至少一种来定义。
作为示例，存储器设备2200可以用各种非易失性存储器设备来实现，各种非易失性存储器设备诸如是电可擦除可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移扭矩磁RAM(STT-MRAM)。
存储器控制器2100和存储器设备2200可以被集成到单个半导体器件中，以构成存储器卡。例如，存储器控制器2100和存储器设备2200可以构成存储器卡，诸如PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM和SMC)、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)和通用闪存(UFS)。
图16是图示了根据本公开的实施例的向其应用存储设备的固态驱动器(SSD)系统的框图。
参考图16，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001来与主机3100交换信号，并通过电源连接器3002接收功率。SSD 3200包括SSD控制器3210、多个闪存存储器3221至322n、辅助电源3230和缓冲器存储器3240。
在一个实施例中，SSD控制器3210可以用作参考图1描述的存储器控制器200。
SSD控制器3210可以响应于从主机3100接收的信号来控制多个闪存存储器3221至322n。作为示例，信号可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号可以是由诸如以下通信标准或接口中的至少一种来定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存(UFS)、WI-FI、蓝牙和NVMe。
辅助电源3230通过电源连接器3002连接到主机3100。辅助电源3230可以接收从主机3100输入的电源PWR，并对电源PWR充电。当来自主机3100的供电不顺畅时，辅助电源3230可以为SSD3200提供功率。例如，辅助电源3230可以位于SSD 3200中，或者位于SSD 3200的外部。例如，辅助电源3230可以位于主板上，并且向SSD 3200提供辅助功率。
缓冲器存储器3240操作为SSD 3200的缓冲器存储器。例如，缓冲器存储器3240可以临时存储从主机3100接收的数据或从多个闪存存储器3221至322n接收的数据，或者临时存储闪存存储器3221至322n的元数据(例如，映射表)。缓冲器存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM之类的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM之类的非易失性存储器。
图17是图示了根据本公开的实施例的向其应用存储设备的用户系统的框图。
参考图17，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动在用户系统4000中包括的部件、操作系统(OS)、用户程序等。作为示例，应用处理器4100可以包括用于控制在用户系统4000中包括的部件的控制器、接口、图形引擎等。应用处理器4100可以被提供为片上系统(SoC)。
存储器模块4200可以操作为用户系统4000的主存储器、工作存储器、缓冲器存储器或高速缓存存储器操作。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM之类的易失性随机存取存储器或诸如PRAM、ReRAM、MRAM和FRAM之类的非易失性随机存取存储器。作为示例，应用处理器4100和存储器模块4200可以通过基于叠层封装(PoP)进行封装而被提供为一个半导体封装。
网络模块4300可以与外部设备通信。作为示例，网络模块4300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi。作为示例，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。备选地，存储模块4400可以将存储在其中的数据传输到应用处理器4100。例如，存储模块4400可以用诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存或具有三维结构的NAND闪存之类的非易失性半导体存储器设备来实现。例如，存储模块4400可以被提供为诸如用户系统4000的存储器卡或外部驱动器之类的可移除驱动器。
作为示例，存储模块4400可以包括多个非易失性存储器设备，并且多个非易失性存储器设备可以与参照图1描述的存储器设备100等同地操作。存储模块4400可以与参照图1描述的存储设备50等同地操作。
用户接口4500可以包括用于将数据或命令输入到应用处理器4100或将数据输出到外部设备的接口。作为示例，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸板、触摸屏、触摸垫、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和监视器。
根据本公开，可以提供一种存储器设备以及存储器设备的操作方法，该存储器设备能够在不增加存储器设备的尺寸的情况下执行各种存储器测试。
虽然已经参考本公开的某些实施例示出和描述了本公开，但是本领域技术人员将理解，在不脱离所附权利要求书及其等同方案所定义的本公开的精神和范围的情况下，可以在形式和细节上做出各种改变。因此，本公开的范围不应局限于上述实施例，而应不仅由所附权利要求而且由其等同方案来确定。
在上述实施例中，可以选择性地执行所有操作或者可以省略部分操作。在每个实施例中，操作不一定按照所描述的顺序来执行并且可以进行重新布置。在本说明书和附图中公开的实施例仅是促进理解本公开的示例，并且本公开不局限于此。也就是说，对于本领域技术人员来说显而易见的是，可以在本公开的技术范围的基础上进行各种修改。
此外，已经在附图和说明书中描述了本公开的实施例。虽然在这里使用了特定的术语，但它们仅用于描述本公开的实施例。因此，本公开不局限于上述实施例并且在本公开的精神和范围内可以有许多变型。本领域技术人员应当清楚，除了在本文中所公开的实施例之外，还可以在本公开的技术范围的基础上进行各种修改。

Claims (20)

1.一种存储器设备，包括：
第一焊盘，被配置为从存储器控制器接收外部ROM数据；
第二焊盘，被配置为从所述存储器控制器接收与所述外部ROM数据相对应的外部时钟信号；以及
控制逻辑，连接到所述第一焊盘和所述第二焊盘，并且被配置为在测试模式中响应于所述外部时钟信号来执行与所述外部ROM数据相对应的操作。
2.根据权利要求1所述的存储器设备，其中所述控制逻辑包括：
测试模式控制器，被配置为生成用于激活所述测试模式的测试模式控制信号；以及
微控制器，被配置为响应于所述外部时钟信号来执行与所述外部ROM数据相对应的所述操作。
3.根据权利要求2所述的存储器设备，其中所述控制逻辑还包括ROM数据接收器，所述ROM数据接收器被配置为响应于所述测试模式控制信号通过所述第一焊盘接收所述外部ROM数据。
4.根据权利要求3所述的存储器设备，其中所述微控制器包括外部ROM数据锁存器，所述外部ROM数据锁存器被配置为存储所述外部ROM数据。
5.根据权利要求2所述的存储器设备，其中所述控制逻辑还包括时钟信号接收器，所述时钟信号接收器被配置为响应于所述测试模式控制信号通过所述第二焊盘接收所述外部时钟信号。
6.根据权利要求1所述的存储器设备，其中所述第一焊盘是接收从所述存储器控制器输入的数据或向所述存储器控制器输出所述数据的输入/输出焊盘。
7.根据权利要求1所述的存储器设备，其中所述第二焊盘是从所述存储器控制器接收读取使能信号的读取使能焊盘。
8.一种用于操作存储器设备的方法，所述方法包括：
通过第一焊盘从存储器控制器接收外部ROM数据；
通过第二焊盘从所述存储器控制器接收与所述外部ROM数据相对应的外部时钟信号；以及
响应于测试模式，基于所述外部时钟信号来执行与所述外部ROM数据相对应的操作。
9.根据权利要求8所述的方法，还包括生成用于激活所述测试模式的测试模式控制信号。
10.根据权利要求9所述的方法，其中在所述外部ROM数据的接收中，所述外部ROM数据响应于所述测试模式控制信号而被接收。
11.根据权利要求10所述的方法，还包括存储所述外部ROM数据。
12.根据权利要求9所述的方法，其中在接收所述外部时钟信号中，所述外部时钟信号响应于所述测试模式控制信号而被接收。
13.根据权利要求8所述的方法，其中所述第一焊盘是接收从所述存储器控制器输入的数据或向所述存储器控制器输出所述数据的输入/输出焊盘。
14.根据权利要求8所述的方法，其中所述第二焊盘是从所述存储器控制器接收读取使能信号的读取使能焊盘。
15.一种存储器设备，包括：
ROM，被配置为存储内部ROM数据；
第一焊盘，被配置为从存储器控制器接收外部ROM数据；以及
控制逻辑，连接到所述ROM和所述第一焊盘，并且被配置为根据操作模式来执行与所述内部ROM数据相对应的操作和与所述外部ROM数据相对应的操作中的一者。
16.根据权利要求15所述的存储器设备，还包括：
时钟信号生成器，连接到所述控制逻辑，并且被配置为生成与所述内部ROM数据相对应的内部时钟信号；以及
第二焊盘，连接到所述控制逻辑，并且被配置为从所述存储器控制器接收与所述外部ROM数据相对应的外部时钟信号。
17.根据权利要求16所述的存储器设备，其中所述控制逻辑包括：
ROM数据接收器，被配置为根据所述操作模式来接收所述内部ROM数据和所述外部ROM数据中的一者；
时钟信号接收器，被配置为根据所述操作模式来接收所述内部时钟信号和所述外部时钟信号中的一者；以及
微控制器，被配置为：根据所述操作模式，响应于所述内部时钟信号来执行与所述内部ROM数据相对应的所述操作，或者响应于所述外部时钟信号来执行与所述外部ROM数据相对应的所述操作。
18.根据权利要求16所述的存储器设备，其中所述控制逻辑还包括测试模式控制器，所述测试模式控制器被配置为生成用于激活测试模式的测试模式控制信号。
19.根据权利要求18所述的存储器设备，
其中所述ROM数据接收器响应于所述测试模式控制信号通过所述第一焊盘来接收所述外部ROM数据，以及
其中所述时钟信号接收器响应于所述测试模式控制信号通过所述第二焊盘来接收所述外部时钟信号。
20.根据权利要求19所述的存储器设备，其中所述微控制器包括外部ROM数据锁存器，所述外部ROM数据锁存器被配置为存储所述外部ROM数据。
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