KR20220050677A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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KR20220050677A
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이효재
신범주
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Abstract

본 기술은 메모리 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 복수의 플레인들로 구분되는 메모리 셀들, 복수의 플레인들에 각각 대응되고, 복수의 플레인들에 포함된 메모리 셀들에 저장될 데이터를 입력 받는 캐시 래치들을 각각 포함하는 복수의 페이지 버퍼 회로들을 포함하는 페이지 버퍼 그룹들 및 외부 컨트롤러로부터 입력되고, 복수의 플레인들에 동시에 데이터를 저장하는 멀티 플레인 프로그램 동작을 지시하는 멀티 플레인 프로그램 커맨드에 응답하여, 캐시 래치들 중 적어도 둘 이상의 캐시 래치들을 동시에 초기화하도록 페이지 버퍼 그룹들을 제어하는 제어 로직을 포함한다.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 장치 및 이의 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 프로그램 동작 속도를 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 플레인들로 구분되는 메모리 셀들, 상기 복수의 플레인들에 각각 대응되고, 상기 복수의 플레인들에 포함된 메모리 셀들에 저장될 데이터를 입력 받는 캐시 래치들을 각각 포함하는 복수의 페이지 버퍼 회로들을 포함하는 페이지 버퍼 그룹들 및 외부 컨트롤러로부터 입력되고, 상기 복수의 플레인들에 동시에 데이터를 저장하는 멀티 플레인 프로그램 동작을 지시하는 멀티 플레인 프로그램 커맨드에 응답하여, 상기 캐시 래치들 중 적어도 둘 이상의 캐시 래치들을 동시에 초기화하도록 상기 페이지 버퍼 그룹들을 제어하는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 복수의 플레인들을 포함하는 메모리 장치의 동작 방법은 외부 컨트롤러로부터 상기 복수의 플레인들에 각각 대응되는 프로그램 동작들을 동시에 수행하는 멀티 플레인 프로그램 동작을 지시하는 멀티 플레인 프로그램 커맨드를 입력 받는 단계 및 상기 멀티 플레인 프로그램 커맨드에 포함된 복수의 서브 커맨드들을 기초로 상기 복수의 플레인들 각각에 저장될 데이터를 입력 받는 복수의 캐시 래치들을 동시에 초기화하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 플레인들, 상기 복수의 플레인들에 각각 대응되고, 상기 복수의 플레인들에 포함된 메모리 셀들에 저장될 데이터를 각각 입력 받는 페이지 버퍼 그룹들 및 외부 컨트롤러로부터 상기 복수의 플레인들 각각에 대한 프로그램 동작을 동시에 수행하는 멀티 플레인 프로그램 커맨드를 입력 받고, 상기 복수의 플레인들 중 어느 하나의 플레인에 저장될 데이터를 입력 받는 동안 상기 페이지 버퍼 그룹들에 포함된 모든 래치들을 동시에 초기화하도록 상기 페이지 버퍼 그룹들을 제어하는 제어 로직을 포함할 수 있다.
본 기술에 따르면, 향상된 프로그램 동작 속도를 갖는 메모리 장치 및 그 동작 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 4a는 본 발명의 일 실시 예에 따른 페이지 버퍼 회로를 설명하기 위한 도면이다.
도 4b는 본 발명의 일 실시 예에 따른 캐시 래치를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 멀티 플레인 프로그램 동작을 설명하기 위한 도면이다.
도 6은 프로그램 동작시 데이터 로딩 구간을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 멀티 플레인 프로그램 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 멀티 플레인 프로그램 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 멀티 플레인 프로그램 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 래치 초기화 제어부의 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, 디스플레이 장치, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(2000)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(2000)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi-media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(Universal Serial Bus) 스토리지 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 카드 형태의 스토리지 장치, PCI(Peripheral Component Interconnection)) 카드 형태의 스토리지 장치, PCI-E(PCI Express) 카드 형태의 스토리지 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 구현될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 구현될 수 있다.
메모리 장치(100)는 데이터를 저장하거나 저장된 데이터를 이용할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 그리고, 메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있고, 복수의 메모리 다이들 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있고, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 여기서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 하나의 단위일 수 있다.
메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등으로 구현될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 여기서, 프로그램 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 데이터를 기록하는 동작일 수 있다. 리드 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역으로부터 데이터를 읽는 동작을 의미할 수 있다. 소거 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 저장된 데이터를 소거하는 동작을 의미할 수 있다.
메모리 장치(100)에 포함된 복수의 메모리 다이들은 각각 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 그리고, 복수의 메모리 다이들은 다이 인터리빙(Die Interleaving) 동작, 채널 인터리빙 동작, 웨이 인터리빙 동작 또는 플레인 인터리빙 동작을 통해 제어될 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)에 전원이 인가되면 펌웨어(FW: firmware)를 실행할 수 있다. 펌웨어(FW)는 호스트(2000)로부터 입력된 요청을 수신하거나 호스트(2000)로 응답을 출력하는 호스트 인터페이스 레이어(HIL: Host Interface Layer), 호스트(2000)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(FTL: Flash Translation Layer) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(2000)로부터 데이터와 논리 어드레스(LA: Logical Address)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(PA: Physical Address)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(LBA: Logical Block Address)일 수 있고, 물리 어드레스는 물리 블록 어드레스(PBA: Physical Block Address)일 수 있다.
메모리 컨트롤러(200)는 호스트(2000)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(2000)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
본 발명의 일 실시 예에 따르면 메모리 컨트롤러(200)는 메모리 장치(100)에 멀티 플레인 프로그램 커맨드(multi plane program command)를 제공할 수 있다. 메모리 장치(100)는 멀티 플레인 프로그램 커맨드(multi plane program command)를 수신하면, 수신된 커맨드 및 어드레스에 기초하여 캐시 래치를 초기화(initialization)하고, 초기화된 캐시 래치에 데이터를 입력 받을 수 있다. 그리고, 메모리 장치(100)는 커맨드, 어드레스 및 데이터에 기초하여 멀티 플레인 프로그램 동작을 수행할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(1000)와 통신할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결될 수 있다. 여기서, 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀일 수 있다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 즉, 주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
구체적으로, 주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 그리고, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신할 수 있다. 구체적으로, 로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성될 수 있다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 그리고, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 수 있다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 수 있다.
실시 예에서, 메모리 셀 어레이(110)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있고, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 메모리 장치(100)로 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다. 즉, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 셀 어레이(110)의 동작 전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다. 그리고, 생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 그리고, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 수 있다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다.
프로그램 검증 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽을 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제1 내지 제n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 본 발명의 일 실시 예에 따르면, 제어 로직(130)은 페이지 버퍼 제어 신호들(PBSIGNALS)을 이용하여 페이지 버퍼 그룹(123)에 포함된 캐시 래치를 초기화하도록 페이지 버퍼 그룹(123)을 제어할 수 있다. 여기서, 캐시 래치는 메모리 셀에 저장될 데이터를 입력 받는 래치를 의미할 수 있다.
또한, 제어 로직(130)은 패스(PASS) 또는 페일(FAIL) 신호에 응답하여 검증 동작이 패스(PASS) 또는 페일(FAIL) 되었는지를 판단할 수 있다. 그리고, 제어 로직(130)은 패스(PASS) 또는 페일(FAIL) 신호를 포함하는 검증 정보를 페이지 버퍼 그룹(123)에 임시로 저장하도록 페이지 버퍼 그룹(123)을 제어할 수 있다. 구체적으로, 제어 로직(130)은 패스(PASS) 또는 페일(FAIL) 신호에 응답하여, 메모리 셀의 프로그램 상태를 결정할 수 있다. 예를 들어, 메모리 셀이 트리플 레벨 셀(Triple Level Cell, TLC)로 동작하는 경우, 제어 로직(130)는 메모리 셀의 프로그램 상태가 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1 내지 P7) 중 어느 하나인지 여부를 결정할 수 있다.
그리고, 제어 로직(130)은 래치 초기화 제어부(140)를 포함할 수 있다. 래치 초기화 제어부(140)는 복수의 서브 커맨드들을 기초로 초기화 동작을 수행할 타겟 래치를 결정하고, 결정된 타겟 래치를 초기화하도록 페이지 버퍼 그룹(123)을 제어할 수 있다. 또한, 래치 초기화 제어부(140)는 래치에 저장된 데이터를 동일한 비트라인에 연결된 다른 래치로 이동시키도록 페이지 버퍼 그룹(123)을 제어할 수 있다. 이외의 구체적인 특징은 도 10을 참조하여 구체적으로 후술하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3을 참조하면, 제1 플레인(105a) 내지 제4 플레인(105d), 주변 회로(120') 및 제어 로직(130)을 포함하는 메모리 장치(100)가 도시되어 있다.
메모리 셀 어레이(110)와 페이지 버퍼 그룹(123)은 동일한 비트라인(BL)으로 연결된 메모리 셀 어레이와 페이지 버퍼 회로로 구분될 수 있다. 즉, 메모리 셀 어레이(110)와 페이지 버퍼 그룹(123)은 쌍을 이루어 하나의 플레인 단위로 동작할 수 있다. 예를 들어, 제1 메모리 셀 어레이(110a) 및 제1 페이지 버퍼 회로(123a)는 쌍을 이루어 플레인 단위로 동작할 수 있고, 제2 메모리 셀 어레이(110b) 및 제2 페이지 버퍼 회로(123b)는 쌍을 이루어 플레인 단위로 동작할 수 있으며, 제3 메모리 셀 어레이(110c) 및 제3 페이지 버퍼 회로(123c), 제4 메모리 셀 어레이(110d) 및 제4 페이지 버퍼 회로(123d)는 각각 쌍을 이루어 플레인 단위로 동작할 수 있다. 메모리 장치(100)에 포함된 메모리 셀 어레이(110) 및 페이지 버퍼 회로(1230)는 각각 대응되는 복수의 쌍으로 구분될 수 있고, 각각의 쌍들은 플레인 단위로 독립적으로 동작할 수 있다.
주변 회로(120')는 로우 디코더(121), 전압 생성부(122), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126) 등을 포함할 수 있다. 주변 회로(120')는 도 2에 도시된 주변 회로(120)와 같이 제어 로직(130) 또는 래치 초기화 제어부(140)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 즉, 주변 회로(120')는 제어 로직(130) 또는 래치 초기화 제어부(140)의 제어에 따라 제1 메모리 셀 어레이(110a) 내지 제4 메모리 셀 어레이(110d)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
도 4a는 본 발명의 일 실시 예에 따른 페이지 버퍼 회로를 설명하기 위한 도면이다.
도 4a를 참조하면, 페이지 버퍼 회로(1230)는 제1 래치(1231), 제2 래치(1232), 제3 래치(1233), 제4 래치(1234), 캐시 래치(1235) 및 프리차지 회로(1236)를 포함할 수 있다. 그리고, 페이지 버퍼 회로(1230)는 도 2 또는 도 3에 도시된 페이지 버퍼들(PB1 내지 PBn) 중 어느 하나의 페이지 버퍼(PBi)일 수 있다.
페이지 버퍼 회로(1230)는 비트라인(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(1230)는 프로그램 동작 시 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로, 페이지 버퍼 회로(1230)는 제어 로직(130)으로부터 출력된 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여, 캐시 래치 초기화 동작 또는 래치들 사이의 데이터를 이동하는 동작을 수행할 수 있다. 그리고, 페이지 버퍼 회로(1230)는 데이터 라인(DL)을 통해 컬럼 디코더(124)와 데이터를 주고 받을 수 있다.
제1 래치(1231)는 비트라인(BL)이 프리차지되는 전압을 결정하는데 사용되는 프리차지 데이터를 저장하거나, 비트라인(BL)으로부터 센싱되는 센싱 데이터를 저장할 수 있다. 제1 래치(1231)에서 비트라인(BL)으로부터 센싱된 데이터는 센싱 회로(126)에 전달될 수 있다. 여기서, 센싱된 데이터는 센싱 전압(VPB) 또는 센싱 전류(IPB)일 수 있다. 센싱 회로(126)는 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 회로(1230)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 검증 정보를 출력할 수 있다. 검증 정보는 메인 검증 전압에 대한 메인 검증 정보 및 프리 검증 전압에 대한 프리 검증 정보를 포함할 수 있다. 그리고, 검증 정보는 메모리 셀의 문턱 전압을 메인 검증 전압 또는 프리 검증 전압과 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)로 나타낼 수 있다.
제2 래치(1232) 내지 제4 래치(1234)는 동일한 플레인에 속한 메모리 셀과 비트라인(BL)으로 연결되고, 제2 래치(1232) 내지 제4 래치(1234)는 메모리 셀에 프로그램될 데이터를 임시로 저장할 수 있다. 예를 들어, 제2 래치(1232) 내지 제4 래치(1234)에는 메모리 셀에 저장될 복수의 논리 페이지들이 저장될 수 있다. 구체적으로, 제2 래치(1232) 내지 제4 래치(1234)는 최상위 페이지, 중간 페이지 및 최하위 페이지에 대응되는 데이터를 저장할 수 있다.
캐시 래치(1235)는 데이터 라인(DL)과 연결되어 있고, 외부로부터 데이터를 입력받을 수 있다. 구체적으로, 캐시 래치(1235)는 메모리 셀들에 저장될 데이터를 입력받을 수 있다. 한편, 본 발명의 일 실시 예에 따르면, 캐시 래치(1235)는 데이터가 입력되기 전에 초기화될 수 있다. 캐시 래치(1235)는 외부로부터 데이터를 입력 받는 래치로써, 캐시 래치(1235)의 초기화를 수행하지 않고 데이터를 입력 받거나, 프로그램 동작을 수행하는 경우, 입력된 데이터가 오염되어 잘못된 데이터를 메모리 장치(100)에 저장할 수 있으므로, 캐시 래치의 초기화 동작이 필요할 수 있다.
그리고, 제어 로직(130)은 외부로부터 캐시 래치(1235)로 입력된 데이터를 제2 래치(1232) 내지 제4 래치(1234) 중 적어도 하나의 래치로 이동하도록 페이지 버퍼 회로(1230)를 제어할 수 있다. 본 발명의 일 실시 예에 따르면, 캐시 래치(1235)는 최하위 페이지에 대응되는 LSB(Least Significant Bit) 데이터를 입력 받고, 제어 로직(130)의 제어에 의하여 제2 래치(1232) 내지 제4 래치(1234) 중 어느 하나의 래치로 LSB 데이터를 이동시킬 수 있다.
프리차지 회로(1236)는 제어 로직(130)의 제어에 따라 비트라인을 프로그램 허용 전압 또는 프로그램 금지 전압 중 어느 하나의 전압으로 프리차지할 수 있다. 또는, 프리차지 회로(1236)는 더블 프로그램 전압으로 프리차지할 수 있다.
한편, 도 4a의 페이지 버퍼 회로(1230)에는 제1 래치(1231) 내지 제4 래치(1234) 및 캐시 래치(1235)를 포함하는 형태로 도시되어 있으나, 이는 설명의 편의를 위한 것으로, 페이지 버퍼 회로(1230)에 포함된 래치의 개수는 이에 한정되지 않는다.
도 4b는 본 발명의 일 실시 예에 따른 캐시 래치를 설명하기 위한 도면이다.
도 4b를 참조하면, 캐시 래치(1235)는 제1 내지 제4 스위치들(S1 내지 S4), 데이터 전송부(DATT) 및 래치부(LATC)를 포함할 수 있다. 제1 스위치(S1)는 페이지 데이터 전송 신호(TRANPB)에 응답하여 센싱 노드(SO)와 페이지 버스 노드(PBUS)를 서로 연결하는 NMOS 트랜지스터로 구성될 수 있다. 제2 스위치(S2)는 캐시 데이터 전송 신호(TRANC)에 응답하여 페이지 버스 노드(PBUS)와 제1 캐시 노드(QC_N)를 서로 연결하는 NMOS 트랜지스터로 구성될 수 있다. 데이터 전송부(DATT)는 전원전압(VCORE) 단자와 접지 단자 사이에서 서로 직렬로 연결된 제5 스위치(S5)를 포함할 수 있다. 제4 스위치(S4)는 제1 버스 신호(CBUS_H_N)에 응답하여 동작하는 PMOS 트랜지스터로 구성될 수 있다. 제5 스위치(S5)는 제2 버스 신호(CBUS_L)에 응답하여 동작하는 NMOS 트랜지스터로 구성될 수 있다. 제4 스위치(S4)와 제5 스위치(S5) 사이에 페이지 버스 노드(PBUS)가 연결된다. 래치부(LATC)는 제1 및 제2 인터버들(HT_N 및 LT_N)을 포함할 수 있다. 제1 인버터(HT_N)의 입력단자는 제1 캐시 노드(QC_N)에 연결되고, 출력단자는 제2 캐시 노드(QC)에 연결될 수 있다. 제2 인버터(LT_N)의 입력단자는 제2 캐시 노드(QC)에 연결되고, 출력단자는 제1 캐시 노드(QC_N)에 연결될 수 있다. 제3 스위치(S3)는 캐시 리셋 신호(CRST)에 응답하여 제2 캐시 노드(QC)의 전위를 로우 레벨(low level)로 리셋할 수 있는 NMOS 트랜지스터로 구성될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 멀티 플레인 프로그램 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110), 제1 페이지 버퍼 회로(123a) 및 제2 페이지 버퍼 회로(123b)가 도시되어 있다. 제1 메모리 셀 어레이(110a) 및 제2 메모리 셀 어레이(110b)에 포함된 복수의 페이지들은 동시에 프로그램될 수 있다. 예를 들어, 제1 메모리 셀 어레이(110a) 및 제2 메모리 셀 어레이(110b)는 동시에 프로그램될 수 있다.
구체적으로, 멀티 플레인 프로그램 동작시, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 멀티 플레인 프로그램 커맨드를 수신할 수 있다. 여기서, 멀티 플레인 프로그램 커맨드는 복수의 서브 커맨드를 포함하며, 복수의 서브 커맨드는 입력될 데이터가 복수의 플레인들 중 어느 플레인에 저장될 데이터인지를 나타내는 어드레스 정보가 포함될 수 있다. 또한, 복수의 서브 커맨드는 입력될 데이터가 복수의 논리 페이지들 중 어느 논리 페이지인지를 나타내는 논리 페이지 정보를 포함할 수도 있다.
그리고, 메모리 장치(100)는 외부 장치(예컨대, 호스트)로부터 수신한 데이터를 복수의 서브 커맨드에 대응되는 페이지 버퍼 그룹(123)에 저장할 수 있다. 예를 들어, 제1 데이터 및 제2 데이터는 제1 플레인 및 제2 플레인에 각각 대응될 수 있고, 메모리 장치(100)는 제1 데이터 및 제2 데이터를 제1 페이지 버퍼 회로(123a) 및 제2 페이지 버퍼 회로(123b)에 각각 저장할 수 있다.
그리고, 메모리 장치(100)는 페이지 버퍼 그룹(123)에 저장된 데이터를 각 플레인에 대응되는 메모리 셀 어레이에 동시에 프로그램 할 수 있다. 예를 들어, 메모리 장치(100)는 제1 페이지 버퍼 회로(123a) 및 제2 페이지 버퍼 회로(123b)에 각각 저장된 제1 데이터 및 제2 데이터를 제1 메모리 셀 어레이(110a) 및 제2 메모리 셀 어레이(110b)에 동시에 프로그램하도록 대응되는 워드라인에 프로그램 펄스를 인가할 수 있다.
각 플레인에 대응되는 메모리 셀 어레이(110)에 데이터가 동시에 저장되므로, 전체 프로그램하는 프로그램 시간이 감소될 수 있다.
도 6은 프로그램 동작시 데이터 로딩 구간을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치(100)에 커맨드, 어드레스 및 데이터가 순차적으로 입력되는 타이밍도가 도시되어 있다. 여기서, 80h는 데이터를 저장하는 프로그램 동작을 수행하기 위한 프로그램 커맨드일 수 있고, ADDR은 프로그램 커맨드에 대응되는 프로그램 동작의 대상을 나타내는 어드레스 정보를 의미할 수 있다. 그리고, DATA는 외부 장치(예컨대, 호스트)로부터 입력된 데이터로, 메모리 장치(100)에 저장될 데이터를 의미할 수 있다. 10h는 커맨드-어드레스-데이터의 시퀀스의 마지막을 확인하는 컨펌 커맨드(confirm command)일 수 있다.
메모리 장치(100)는 프로그램 커맨드, 어드레스, 데이터 및 컨펌 커맨드를 순차적으로 수신할 수 있다. 구체적으로, 메모리 장치(100)는 외부 컨트롤러(예컨대, 메모리 컨트롤러(200))로부터 프로그램 커맨드(예컨대, 80h)를 수신한 뒤, 프로그램 동작의 대상을 나타내는 어드레스 정보를 수신할 수 있다. 그리고, 메모리 장치(100)는 메모리 장치(100)에 저장될 데이터 및 컨펌 커맨드를 수신한 후, 선택된 메모리 셀에 프로그램 동작을 수행할 수 있다.
한편, 메모리 장치(100)는 외부 장치로부터 데이터를 수신하기 전에, 입력된 데이터의 오염을 방지하기 위하여 데이터를 수신하는 캐시 래치를 초기화하는 초기화 동작을 수행할 수 있다. 캐시 래치를 초기화하는 동작은 데이터 로딩 구간(Address cycle to Data Loading time, tADL)의 구간에서 수행될 수 있다. 캐시 래치는, 도 4a에서 설명한 바와 같이, 데이터 라인(DL)과 연결되어 있으므로, 페이지 버퍼 회로로 데이터를 입력하기 위하여 캐시 래치를 통해야 할 수 있다. 데이터를 입력 받는 캐시 래치가 오염되어 있는 경우, 호스트가 의도한 데이터와 다른 데이터가 프로그램될 수 있으므로, 데이터를 수신하기 전에 캐시 래치를 초기화해야 한다.
도 7은 본 발명의 일 실시 예에 따른 멀티 플레인 프로그램 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 장치(100)에 제1 서브 커맨드(Sub 1) 내지 제12 서브 커맨드(Sub 12)를 포함하는 멀티 프로그램 커맨드가 입력되는 타이밍도가 도시되어 있다. 여기서, 서브 커맨드는 멀티 프로그램 커맨드를 구성하고, 하나의 플레인에 대응되는 커맨드, 어드레스 및 데이터를 포함하는 하나의 단위일 수 있다.
메모리 장치(100)는 제1 서브 커맨드(Sub 1) 내지 제12 서브 커맨드(Sub 12)를 순차적으로 수신할 수 있다. 그리고, 메모리 장치(100)에 입력되는 각각의 서브 커맨드들은 복수의 플레인에 각각 대응될 수 있다. 예를 들어, 제1 서브 커맨드(Sub 1), 제5 서브 커맨드(Sub 5) 및 제9 서브 커맨드(Sub 9)는 제1 플레인에 대응되는 서브 커맨드일 수 있고, 제2 서브 커맨드(Sub 2), 제6 서브 커맨드(Sub 6) 및 제10 서브 커맨드(Sub 10)는 제2 플레인에 대응되는 서브 커맨드일 수 있고, 제3 서브 커맨드(Sub 3), 제7 서브 커맨드(Sub 7) 및 제11 서브 커맨드(Sub 11)는 제3 플레인에 대응되는 서브 커맨드일 수 있고, 제4 서브 커맨드(Sub 4), 제8 서브 커맨드(Sub 8) 및 제12 서브 커맨드(Sub 12)는 제4 플레인에 대응되는 서브 커맨드일 수 있다.
구체적으로, 하나의 서브 커맨드는 멀티 플레인 커맨드임을 나타내는 정보, 입력될 데이터가 복수의 논리 페이지들 중 어느 논리 페이지인지를 나타내는 논리 페이지 정보, 입력될 데이터가 복수의 플레인들 중 어느 플레인에 저장될 데이터인지를 나타내는 어드레스 정보를 포함할 수 있다.
각 서브 커맨드의 시퀀스를 참조하면, 메모리 장치(100)는 멀티 플레인 프로그램 동작을 나타내는 커맨드를 수신하고, 수신된 커맨드에 대응되는 어드레스를 수신할 수 있다. 그리고, 메모리 장치(100)는 데이터가 입력되기 전에 데이터 로딩 구간(tADL) 동안 캐시 래치를 초기화하는 초기화 동작을 수행할 수 있다. 즉, 모든 서브 커맨드의 시퀀스는 캐시 래치를 초기화하는 구간인 데이터 로딩 구간(tADL)을 포함할 수 있다. 그리고, 메모리 장치(100)는 캐시 래치에 대한 초기화를 수행한 후, 데이터 및 컨펌 커맨드를 수신할 수 있다.
예를 들어, 제1 서브 커맨드(Sub 1)를 참조하면, 메모리 장치(100)는 커맨드들(7-1 및 7-2) 및 어드레스(7-3)를 수신할 수 있다. 구체적으로, 메모리 장치(100)는 01h 및 80h에 기초하여 멀티 플레인 프로그램 동작을 수행하기 위한 멀티 플레인 커맨드임을 식별할 수 있고, 수신한 커맨드 중 01h를 바탕으로 입력될 데이터가 최하위 페이지에 대응되는 LSB 데이터임을 식별할 수 있다. 그리고, 메모리 장치(100)는 ADDR을 기초로 입력될 데이터가 복수의 플레인들 중 어느 플레인에 저장될 데이터인지 식별할 수 있다. 그리고, 메모리 장치(100)는 데이터 로딩 구간(tADL) 동안 제1 서브 커맨드(Sub 1)에 대응되는 플레인(예컨대, 제1 플레인)에 포함된 캐시 래치를 초기화 할 수 있다. 이후, 메모리 장치(100)는 데이터(7-4) 및 컨펌 커맨드(7-5)를 수신할 수 있다. 그리고, 메모리 장치(100)는 컨펌 커맨드(7-5)인 11h에 기초하여 제1 서브 커맨드의 시퀀스가 종료되었음을 식별할 수 있다. 그리고, 메모리 장치(100)는 제1 서브 커맨드의 시퀀스가 종료되었으므로, 제1 서브 커맨드(Sub 1)에 대응되는 캐시 래치에 저장된 데이터를 동일한 비트라인(BL)에 연결된 다른 래치로 데이터를 이동시킬 수 있다.
제2 서브 커맨드(Sub 2) 및 제3 서브 커맨드(Sub 3)를 참조하면, 메모리 장치(100)는 수신한 커맨드 중 01h 및 81h에 기초하여 멀티 플레인 프로그램 동작을 수행하기 위한 멀티 플레인 커맨드임을 식별할 수 있고, 수신한 커맨드 중 81h에 기초하여 입력될 데이터가 LSB 데이터 중 최초로 입력된 LSB 데이터가 아님을 식별할 수 있다.
제4 서브 커맨드(Sub 4)를 참조하면, 메모리 장치(100)는 수신한 커맨드 중 22h에 기초하여 멀티 플레인 프로그램 동작의 대상이 되는 모든 플레인에 LSB 데이터의 입력이 종료되었음을 식별할 수 있다. 그리고, 메모리 장치(100)는 22h에 기초하여 다음 논리 페이지에 대응되는 서브 커맨드들이 입력될 것을 식별할 수 있다.
제5 서브 커맨드(Sub 5)를 참조하면, 메모리 장치(100)는 수신한 커맨드 중 02h 및 80h에 기초하여 입력될 데이터가 중간 페이지에 대응되는 CSB 데이터임을 식별할 수 있다.
그리고, 제9 서브 커맨드(Sub 9)를 참조하면, 메모리 장치(100)는 수신한 커맨드 중 03h 및 80h에 기초하여 입력될 데이터가 중간 페이지에 대응되는 MSB 데이터임을 식별할 수 있다.
그리고, 제12 서브 커맨드(Sub 12)를 참조하면, 메모리 장치(100)는 수신한 커맨드 중 23h에 기초하여 제12 서브 커맨드의 시퀀스가 종료되었음을 식별하고, 메모리 장치(100)는 페이지 버퍼 그룹(123)에 저장된 데이터를 대응되는 메모리 셀 어레이에 동시에 저장하는 프로그램 동작을 수행할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 멀티 플레인 프로그램 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 제1 서브 커맨드(Sub 1) 내지 제12 서브 커맨드(Sub 12)가 순차적으로 수신되는 멀티 플레인 프로그램 동작의 시퀀스가 도시되어 있다. 멀티 플레인 프로그램 동작의 시퀀스는 제1 서브 커맨드(Sub 1)에 대응되는 구간(8)을 제외하고, 캐시 래치를 초기화하는 구간, 즉, 데이터 로딩 구간(tADL)을 포함하지 않을 수 있다.
구체적으로, 메모리 장치(100)는 커맨드들(8-1 및 8-2) 및 어드레스(8-3)를 수신할 수 있다. 메모리 장치(100)는 입력된 커맨드들을 디코딩하여 멀티 플레인 프로그램 동작을 위한 커맨드임을 식별할 수 있고, 수신된 01h 및 80h에 기초하여 멀티 플레인 프로그램 동작을 위한 복수의 서브 커맨드들 중 최초로 입력된 서브 커맨드임을 식별할 수 있다.
그리고, 메모리 장치(100)는 제1 서브 커맨드(Sub 1)의 데이터 로딩 구간(tADL) 동안 메모리 장치(100)에 포함된 모든 캐시 래치들을 초기화하는 동작을 수행할 수 있다. 메모리 장치(100)는 모든 캐시 래치들에 대한 초기화 동작을 수행한 후, LSB 데이터(8-4) 및 컨펌 커맨드(8-5)를 수신할 수 있다.
이 후, 메모리 장치(100)는 제2 서브 커맨드(Sub 2) 내지 제12 서브 커맨드(Sub 12)의 시퀀스에 따라 커맨드, 어드레스 및 데이터를 수신할 수 있다. 다만, 제1 서브 커맨드(Sub 1)의 시퀀스에서 모든 캐시 래치의 초기화 동작을 수행하였는 바, 제2 서브 커맨드(Sub 2) 내지 제12 서브 커맨드(Sub 12)의 시퀀스에서 각 서브 커맨드에 대응되는 캐시 래치의 초기화 동작은 생략될 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 멀티 플레인 프로그램 동작을 설명하기 위한 도면이다.
도 9을 참조하면, 본 발명의 일 실시 예에 따른 제1 서브 커맨드(Sub 1) 내지 제12 서브 커맨드(Sub 12)가 순차적으로 수신되는 멀티 플레인 프로그램 동작의 시퀀스가 도시되어 있다. 멀티 플레인 프로그램 동작의 시퀀스는 제1 서브 커맨드(Sub 1), 제5 서브 커맨드(Sub 5) 및 제9 서브 커맨드(Sub 9)에 대응되는 구간을 제외하고, 캐시 래치를 초기화하는 구간, 즉, 데이터 로딩 구간(tADL)을 포함하지 않을 수 있다.
구체적으로, 메모리 장치(100)는 제1 서브 커맨드(Sub 1)의 시퀀스에서 커맨드들(9-1 및 9-2) 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 입력된 커맨드들을 디코딩하여 멀티 플레인 프로그램 동작을 위한 커맨드임을 식별할 수 있고, 수신된 01h 및 80h에 기초하여 멀티 플레인 프로그램 동작을 위한 복수의 서브 커맨드들 중 최초로 입력되는 논리 페이지(예컨대, LSB 데이터)에 대응되는 서브 커맨드임을 식별할 수 있다. 그리고, 메모리 장치(100)는 제1 서브 커맨드(Sub 1)의 데이터 로딩 구간(tADL) 동안 메모리 장치(100)에 포함된 모든 캐시 래치들을 초기화하는 동작을 수행할 수 있다. 메모리 장치(100)는 모든 캐시 래치들에 대한 초기화 동작을 수행한 후, LSB 데이터 및 컨펌 커맨드를 수신할 수 있다.
이 후, 메모리 장치(100)는 제2 서브 커맨드(Sub 2) 내지 제4 서브 커맨드(Sub 4)의 시퀀스에 따라 커맨드, 어드레스 및 데이터를 수신할 수 있다. 다만, 제1 서브 커맨드(Sub 1)의 시퀀스에서 모든 캐시 래치의 초기화 동작을 수행하였는 바, 제2 서브 커맨드(Sub 2) 내지 제4 서브 커맨드(Sub 4)의 시퀀스에서 각 서브 커맨드에 대응되는 캐시 래치의 초기화 동작은 생략될 수 있다.
그리고, 메모리 장치(100)는 제5 서브 커맨드(Sub 5)의 시퀀스에서 커맨드들(9-3 및 9-4) 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 수신된 02h 및 80h에 기초하여 멀티 플레인 프로그램 동작을 위한 복수의 서브 커맨드들 중 최초로 입력되는 논리 페이지(예컨대, CSB 데이터)에 대응되는 서브 커맨드임을 식별할 수 있다. 그리고, 메모리 장치(100)는 제5 서브 커맨드(Sub 5)의 데이터 로딩 구간(tADL) 동안 메모리 장치(100)에 포함된 모든 캐시 래치들을 초기화하는 동작을 수행할 수 있다. 메모리 장치(100)는 모든 캐시 래치들에 대한 초기화 동작을 수행한 후, CSB 데이터 및 컨펌 커맨드를 수신할 수 있다.
이 후, 메모리 장치(100)는 제6 서브 커맨드(Sub 6) 내지 제8 서브 커맨드(Sub 8)의 시퀀스에 따라 커맨드, 어드레스 및 데이터를 수신할 수 있다. 다만, 제6 서브 커맨드(Sub 6) 내지 제8 서브 커맨드(Sub 8)의 시퀀스에서 각 서브 커맨드에 대응되는 캐시 래치의 초기화 동작은 생략될 수 있다.
그리고, 메모리 장치(100)는 제9 서브 커맨드(Sub 9)의 시퀀스에서 커맨드들(9-5 및 9-6) 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 수신된 03h 및 80h에 기초하여 멀티 플레인 프로그램 동작을 위한 복수의 서브 커맨드들 중 최초로 입력되는 논리 페이지(예컨대, CSB 데이터)에 대응되는 서브 커맨드임을 식별할 수 있다. 그리고, 메모리 장치(100)는 제9 서브 커맨드(Sub 9)의 데이터 로딩 구간(tADL) 동안 메모리 장치(100)에 포함된 모든 캐시 래치들을 초기화하는 동작을 수행할 수 있다. 메모리 장치(100)는 모든 캐시 래치들에 대한 초기화 동작을 수행한 후, MSB 데이터 및 컨펌 커맨드를 수신할 수 있다.
이 후, 메모리 장치(100)는 제10 서브 커맨드(Sub 10) 내지 제12 서브 커맨드(Sub 12)의 시퀀스에 따라 커맨드, 어드레스 및 데이터를 수신할 수 있다. 다만, 제10 서브 커맨드(Sub 10) 내지 제12 서브 커맨드(Sub 12)의 시퀀스에서 각 서브 커맨드에 대응되는 캐시 래치의 초기화 동작은 생략될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 래치 초기화 제어부의 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 래치 초기화 제어부(140) 및 페이지 버퍼 그룹(123)이 도시되어 있다. 페이지 버퍼 그룹(123)은 도 2 내지 도 3에서 구체적으로 설명하였는바, 중복된 설명을 피하기 위하여 생략하기로 한다.
래치 초기화 제어부(140)는 멀티 플레인 프로그램 커맨드에 응답하여, 캐시 래치들 중 적어도 둘 이상의 캐시 래치들을 동시에 초기화하는 초기화 동작을 수행하도록 페이지 버퍼 그룹(123)을 제어할 수 있다. 구체적으로, 래치 초기화 제어부(140)는 타겟 래치 결정부(141) 및 페이지 버퍼 제어부(143)를 포함할 수 있다. 타겟 래치 결정부(141)는 복수의 서브 커맨드들을 기초로, 캐시 래치들 중 초기화 동작을 수행할 타겟 래치를 결정할 수 있다. 구체적으로, 타겟 래치 결정부(141)는 외부 컨트롤러로부터 수신한 서브 커맨드들을 디코딩하고, 서브 커맨드에 따라 메모리 장치(100)에 포함된 캐시 래치들 중 적어도 둘 이상의 캐시 래치들을 초기화 동작의 타겟 래치로 결정할 수 있다. 타겟 래치 결정부(141)는 서브 커맨드에 직접적으로 대응되는 캐시 래치 및 동시에 초기화 동작을 수행할 캐시 래치들을 타겟 래치로 결정할 수 있다. 예를 들어, 타겟 래치 결정부(141)는 최초로 입력된 서브 커맨드에 대응되는 데이터 로딩 구간(tADL) 동안 최초로 입력된 서브 커맨드에 대응되는 캐시 래치와 캐시 래치들 중 나머지 캐시 래치를 타겟 래치로 결정할 수 있다. 즉, 타겟 래치 결정부(141)는 최초로 입력된 서브 커맨드에 대응되는 데이터 로딩 구간(tADL) 동안 모든 캐시 래치를 초기화 동작을 수행할 타겟 래치로 결정할 수 있다. 그리고, 타겟 래치 결정부(141)는 결정된 타겟 래치에 관한 정보를 페이지 버퍼 제어부(143)로 송신할 수 있다.
페이지 버퍼 제어부(143)는 타겟 래치 결정부(141)로부터 타겟 래치에 관한 정보를 수신하면, 페이지 버퍼 제어부(143)는 페이지 버퍼 제어 신호(PBSIGNALS)을 출력하여 페이지 버퍼 그룹을 제어할 수 있다. 여기서, 페이지 버퍼 제어 신호(PBSIGNALS)는 도 4b에 도시된 페이지 데이터 전송 신호(TRANPB), 제1 버스 신호(CBUS_H_N), 제2 버스 신호(CBUS_L), 캐시 데이터 전송 신호(TRANC) 및 캐시 리셋 신호(CRST)를 포함할 수 있다. 구체적으로, 페이지 버퍼 제어부(143)는 타겟 래치 결정부(141)에서 결정된 타겟 래치를 초기화하도록 캐시 리셋 신호(CRST)를 페이지 버퍼 그룹(123)으로 전송할 수 있다. 페이지 버퍼 제어부(143)는 캐시 리셋 신호(CRST)를 이용하여 페이지 버퍼 그룹(123)이 캐시 래치를 리셋 하도록 제어할 수 있다.
그리고, 페이지 버퍼 제어부(143)는 페이지 버퍼 그룹(123)에 포함된 어느 하나의 래치에 저장된 데이터를 다른 래치로 이동시키도록 페이지 데이터 전송 신호(TRANPB) 및 캐시 데이터 전송 신호(TRANC)를 이용하여 페이지 버퍼 그룹(123)을 제어할 수 있다. 예를 들어, 페이지 버퍼 제어부(143)는 도 4a에 도시된 캐시 래치(1235)에서 제1 래치(1231) 내지 제4 래치(1234) 중 어느 하나의 래치로 데이터를 이동시키도록 페이지 버퍼 그룹(123)을 제어할 수 있다. 또는 페이지 버퍼 제어부(143)는 제1 래치(1231) 내지 제4 래치(1234) 중 어느 하나의 래치에서 나머지 어느 하나의 래치로 데이터를 이동시키도록 페이지 버퍼 그룹(123)을 제어할 수도 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 11을 참조하면, 우선, 메모리 장치(100)는 복수의 플레인들에 각각 대응되는 멀티 플레인 프로그램 커맨드를 수신할 수 있다(S1110).
구체적으로, 메모리 장치(100)는 외부 컨트롤러로부터 복수의 플레인들에 각각 대응되는 프로그램 동작들을 동시에 수행하는 멀티 플레인 프로그램 동작을 지시하는 멀티 플레인 프로그램 커맨드를 입력받을 수 있다. 여기서, 멀티 플레인 커맨드는 각 플레인에 대응되는 복수의 서브 커맨드로 구성될 수 있다. 그리고, 복수의 서브 커맨드 각각은 멀티 플레인 커맨드임을 나타내는 정보, 입력될 데이터가 복수의 논리 페이지들 중 어느 논리 페이지인지를 나타내는 논리 페이지 정보, 입력될 데이터가 복수의 플레인들 중 어느 플레인에 저장될 데이터인지를 나타내는 어드레스 정보를 포함할 수 있다.
메모리 장치(100)는 복수의 서브 커맨드들을 기초로 복수의 캐시 래치들을 동시에 초기화할 수 있다(S1120). 여기서, 캐시 래치는 각각의 플레인에 대응되며, 각 플레인에 저장될 데이터를 입력 받는 래치를 의미할 수 있다.
구체적으로, 메모리 장치(100)는 복수의 서브 커맨드들을 기초로 복수의 캐시 래치들 중 초기화를 수행할 적어도 둘 이상의 타겟 래치를 결정할 수 있다. 예를 들어, 메모리 장치(100)는 복수의 캐시 래치들 전부를 타겟 래치로 결정할 수 있다.
그리고, 메모리 장치(100)는 결정된 타겟 래치를 동시에 초기화할 수 있다. 구체적으로, 메모리 장치(100)는 최초로 입력된 서브 커맨드에 대응되는 구간 동안 타겟 래치를 초기화할 수 있다. 또는, 복수의 서브 커맨드들에 대응되는 각 논리 페이지 중 최초로 입력되는 논리 페이지들에 대응되는 구간마다 적어도 둘 이상의 캐시 래치들을 초기화할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 12를 참조하면, 메모리 장치(100)는 메모리 컨트롤러로부터 프로그램 커맨드를 수신할 수 있다(S1210). 메모리 컨트롤러(200)는 메모리 장치(100)가 멀티 플레인 프로그램 동작을 수행하거나, 싱글 플레인 프로그램 동작을 수행하도록 메모리 장치(100)를 제어하기 위해 프로그램 커맨드를 메모리 장치(100)로 전달할 수 있다.
그리고, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 수신한 프로그램 커맨드가 멀티 플레인 프로그램 커맨드인지 판단할 수 있다(S1220). 메모리 컨트롤러(200)로부터 수신한 프로그램 커맨드는 인코딩된 형태로 전달되므로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 수신한 프로그램 커맨드를 디코딩하여 해당 프로그램 커맨드가 멀티 플레인 프로그램 커맨드인지, 또는, 싱글 플레인 프로그램 커맨드인지 판단할 수 있다. 구체적으로, 도 7 내지 도 9에서 설명한 바와 같이, 메모리 장치(100)가 디코딩한 프로그램 커맨드에 01h 및 80h가 포함되어 있는 경우, 메모리 장치(100)는 해당 프로그램 커맨드가 멀티 플레인 프로그램 동작을 수행하기 위한 멀티 플레인 커맨드임을 식별할 수 있다.
해당 프로그램 커맨드가 멀티 플레인 프로그램 커맨드인 경우(S1220-Yes), 메모리 장치(100)는 복수의 플레인들의 캐시 래치들을 동시에 초기화할 수 있다(S1230). 여기서, 캐시 래치는 메모리 셀에 저장될 데이터를 입력 받는 래치를 의미할 수 있다. 메모리 장치(100)는 데이터를 입력 받는 래치가 오염되어 있는 경우, 호스트(2000)가 의도한 데이터와 다른 데이터가 저장될 수 있으므로, 메모리 장치(100)는 데이터를 입력 받기 전에 캐시 래치를 초기화하는 동작을 수행할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치(100)는 복수의 플레인들 중 하나의 플레인에 대응되는 캐시 래치를 초기화할 때, 나머지 플레인에 대응되는 캐시 래치들도 동시에 초기화할 수 있다. 구체적으로, 메모리 장치(100)는 타겟 래치에 캐시 리셋 신호(CRST)를 전송하여 해당 타겟 래치가 초기화되도록 제어할 수 있다. 실시 예에 따르면, 메모리 장치(100)는 첫번째 플레인의 캐시 래치가 초기화되는 최초의 데이터 로딩 구간(tADL)에, 나머지 캐시 래치들도 초기화되도록 나머지 캐시 래치들을 포함하는 페이지 버퍼 그룹(123)에 캐시 리셋 신호(CRST)를 전송할 수 있다. 즉, 메모리 장치(100)는 동시에 모든 캐시 래치들이 초기화되도록 캐시 래치를 포함하는 각각의 페이지 버퍼에 캐시 리셋 신호(CRST)를 전송할 수 있다.
그리고, 메모리 장치(100)는 멀티 플레인 프로그램 동작을 수행할 수 있다(S1240). 구체적으로, 메모리 장치(100)는 복수의 플레인들의 캐시 래치들을 동시에 초기화하고, 복수의 서브 커맨드로 구성된 멀티 플레인 프로그램 커맨드를 전부 수신하면, 복수의 플레인들에 각각 대응되는 프로그램 동작들을 동시에 수행하는 멀티 플레인 프로그램 동작을 수행할 수 있다.
한편, 해당 프로그램 커맨드가 멀티 플레인 프로그램 커맨드가 아닌 경우(S1220-No), 메모리 장치(100)는 대응되는 플레인의 캐시 래치를 초기화하고, 싱글 플레인 프로그램 동작을 수행할 수 있다(S1250).
도 13은 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 3차원 구조로 형성될 수 있고, 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함할 수 있다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열될 수 있다. 각 메모리 블록의 구조는 도 14 내지 도 16를 참조하여 더 상세히 설명한다.
도 14는 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
싱글 레벨 셀(single level cell; SLC)은 1비트의 데이터를 저장할 수 있다. 싱글 레벨 셀의 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
멀티 레벨셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC) 및 쿼드 레벨 셀(Quad Level Cell; QLC)는 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 15를 참조하면, 도 13의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)이 도시되어 있다. 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함할 수 있다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열될 수 있다.
한편, 도 15에서는 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음은 당연하다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결될 수 있다. 도 15를 참조하면, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드라인들(WL1~WLn)에 연결될 수 있다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결될 수 있다. 도 14를 참조하면, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성할 수 있다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 수 있다. 그리고, 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 수 있다.
다른 실시 예로서, 제1 내지 제m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공될 수 있다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공될 수 있다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가할 수 있다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 16을 참조하면, 도 13의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예가 도시되어 있다. 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함할 수 있다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장될 수 있다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드라인들(WL1~WLn)에 연결될 수 있다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 16의 메모리 블록(BLKb)은 도 15의 메모리 블록(BLKa)과 유사한 등가 회로를 갖을 수 있다.
다른 실시 예로서, 제1 내지 제m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공될 수 있다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공될 수 있다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가할 수 있다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 17은 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 카드 시스템(3000)은 메모리 컨트롤러(3100), 메모리 장치(3200) 및 커넥터(3300)를 포함할 수 있다.
메모리 컨트롤러(3100)는 메모리 장치(3200)와 전기적으로 연결되고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 액세스하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(3100)는 메모리 장치(3200)에 대한 읽기 동작, 쓰기 동작, 소거 동작 및 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(3100)는 메모리 장치(3200) 및 호스트 사이에 인터페이스를 제공하도록 구성될 수 있다. 그리고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동할 수 있다.
예를 들어, 메모리 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예컨대, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(3200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 18을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함할 수 있다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호(SIG)를 주고받고, 전원 커넥터(4002)를 통해 전원(PWR)을 입력 받을 수 있다. SSD(4200)는 SSD 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함할 수 있다.
실시 예에서, SSD 컨트롤러(4210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다. SSD 컨트롤러(4210)는 호스트(4100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작할 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.
도 19를 참조하면, 사용자 시스템(5000)은 애플리케이션 프로세서(5100), 메모리 모듈(5200), 네트워크 모듈(5300), 스토리지 모듈(5400), 및 사용자 인터페이스(5500)를 포함할 수 있다.
애플리케이션 프로세서(5100)는 사용자 시스템(5000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(5100)는 사용자 시스템(5000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(5100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(5200)은 사용자 시스템(5000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(5200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(5100) 및 메모리 모듈(5200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(5300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(5300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(5300)은 애플리케이션 프로세서(5100)에 포함될 수 있다.
스토리지 모듈(5400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(5400)은 애플리케이션 프로세서(5100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(5400)은 스토리지 모듈(5400)에 저장된 데이터를 애플리케이션 프로세서(5100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(5400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(5400)은 사용자 시스템(5000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(5400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 내지 도 11을 참조하여 설명한 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(5400)은 도 1을 참조하여 설명된 저장 장치(1000)과 동일하게 동작할 수 있다.
사용자 인터페이스(5500)는 애플리케이션 프로세서(5100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
100: 메모리 장치
123: 페이지 버퍼 그룹
130: 제어 로직
140: 래치 초기화 제어부
141: 타겟 래치 결정부
143: 페이지 버퍼 제어부

Claims (20)

  1. 복수의 플레인들로 구분되는 메모리 셀들;
    상기 복수의 플레인들에 각각 대응되고, 상기 복수의 플레인들에 포함된 메모리 셀들에 저장될 데이터를 입력 받는 캐시 래치들을 각각 포함하는 복수의 페이지 버퍼 회로들을 포함하는 페이지 버퍼 그룹들; 및
    외부 컨트롤러로부터 입력되고, 상기 복수의 플레인들에 동시에 상기 데이터를 저장하는 멀티 플레인 프로그램 동작을 지시하는 멀티 플레인 프로그램 커맨드에 응답하여, 상기 캐시 래치들 중 적어도 둘 이상의 캐시 래치들을 동시에 초기화하도록 상기 페이지 버퍼 그룹들을 제어하는 제어 로직;을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터는,
    복수의 논리 페이지들에 대응되는 복수의 논리 데이터들을 포함하고,
    상기 멀티 플레인 프로그램 커맨드는,
    상기 복수의 논리 데이터들에 각각 대응되는 복수의 서브 커맨드들을 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 복수의 서브 커맨드들은,
    상기 데이터가 상기 복수의 논리 페이지들 중 어느 논리 페이지인지를 나타내는 논리 페이지 정보를 포함하는 메모리 장치.
  4. 제2항에 있어서,
    상기 복수의 논리 페이지들은,
    최상위 페이지, 중간 페이지 및 최하위 페이지를 포함하는 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 플레인들은,
    제1 플레인 내지 제4 플레인을 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 페이지 버퍼 그룹들은,
    상기 외부 컨트롤러로부터 상기 데이터를 상기 제1 플레인에서 상기 제4 플레인 순으로 순차적으로 입력 받는 메모리 장치.
  7. 제1항에 있어서,
    상기 멀티 플레인 프로그램 커맨드는,
    상기 데이터가 상기 복수의 플레인들 중 어느 플레인에 저장될 데이터인지를 나타내는 어드레스 정보를 포함하는 메모리 장치.
  8. 제2항에 있어서,
    상기 제어 로직은,
    상기 멀티 플레인 프로그램 커맨드에 응답하여, 상기 캐시 래치들 중 적어도 둘 이상의 캐시 래치들을 동시에 초기화하는 초기화 동작을 수행하도록 상기 페이지 버퍼 그룹을 제어하는 래치 초기화 제어부;를 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 래치 초기화 제어부는,
    상기 복수의 서브 커맨드들 중 어느 하나의 서브 커맨드의 입력에 응답하여, 상기 페이지 버퍼 그룹에 포함된 어느 하나의 래치에 저장된 데이터를 다른 래치로 이동시키도록 상기 페이지 버퍼 그룹을 제어하는 페이지 버퍼 제어부;를 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 페이지 버퍼 제어부는,
    상기 캐시 래치들 중 적어도 하나의 캐시 래치에 저장된 데이터를 상기 적어도 하나의 캐시 래치와 동일한 비트라인에 연결된 다른 래치로 이동시키도록 상기 페이지 버퍼 그룹을 제어하는 메모리 장치.
  11. 제8항에 있어서,
    상기 래치 초기화 제어부는,
    상기 복수의 서브 커맨드들을 기초로, 상기 캐시 래치들 중 상기 초기화 동작을 수행할 타겟 래치를 결정하는 타겟 래치 결정부;를 포함하는 메모리 장치.
  12. 제2항에 있어서,
    상기 제어 로직은,
    상기 복수의 서브 커맨드들 중 최초로 입력된 서브 커맨드에 대응되는 구간 동안 상기 적어도 둘 이상의 캐시 래치들을 초기화하도록 상기 페이지 버퍼 그룹들을 제어하는 메모리 장치.
  13. 제12항에 있어서,
    상기 제어 로직은,
    상기 최초로 입력된 서브 커맨드에 대응되는 구간 동안 상기 캐시 래치들을 모두 초기화하도록 상기 페이지 버퍼 그룹들을 제어하는 메모리 장치.
  14. 제2항에 있어서,
    상기 제어 로직은,
    상기 복수의 서브 커맨드들에 대응되는 각 논리 페이지 중 최초로 입력되는 논리 페이지들에 대응되는 구간마다 상기 적어도 둘 이상의 캐시 래치들을 초기화하도록 상기 페이지 버퍼 그룹들을 제어하는 메모리 장치.
  15. 복수의 플레인들을 포함하는 메모리 장치의 동작 방법에 있어서,
    외부 컨트롤러로부터 상기 복수의 플레인들에 각각 대응되는 프로그램 동작들을 동시에 수행하는 멀티 플레인 프로그램 동작을 지시하는 멀티 플레인 프로그램 커맨드를 입력 받는 단계; 및
    상기 멀티 플레인 프로그램 커맨드에 포함된 복수의 서브 커맨드들을 기초로 상기 복수의 플레인들 각각에 저장될 데이터를 입력 받는 복수의 캐시 래치들을 동시에 초기화하는 단계;를 포함하는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 초기화하는 단계는,
    상기 복수의 서브 커맨드들을 기초로 상기 복수의 캐시 래치들 중 초기화를 수행할 적어도 둘 이상의 타겟 래치를 결정하는 단계; 및
    상기 타겟 래치를 동시에 초기화하는 단계를 포함하는 단계;를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 타겟 래치를 동시에 초기화하는 단계는,
    최초로 입력된 서브 커맨드에 대응되는 구간 동안 상기 타겟 래치를 초기화하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 타겟 래치를 결정하는 단계는,
    상기 복수의 캐시 래치들 전부를 상기 타겟 래치로 결정하는 메모리 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 타겟 래치를 동시에 초기화하는 단계는,
    상기 복수의 서브 커맨드들에 대응되는 각 논리 페이지 중 최초로 입력되는 논리 페이지들에 대응되는 구간마다 상기 적어도 둘 이상의 캐시 래치들을 초기화하는 메모리 장치의 동작 방법.
  20. 복수의 플레인들;
    상기 복수의 플레인들에 각각 대응되고, 상기 복수의 플레인들에 포함된 메모리 셀들에 저장될 데이터를 각각 입력 받는 페이지 버퍼 그룹들; 및
    외부 컨트롤러로부터 상기 복수의 플레인들 각각에 대한 프로그램 동작을 동시에 수행하는 멀티 플레인 프로그램 커맨드를 입력 받고, 상기 복수의 플레인들 중 어느 하나의 플레인에 저장될 데이터를 입력 받는 동안 상기 페이지 버퍼 그룹들에 포함된 모든 래치들을 동시에 초기화하도록 상기 페이지 버퍼 그룹들을 제어하는 제어 로직;을 포함하는 메모리 장치.
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