CN113035254A - 存储装置及其操作方法 - Google Patents

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Abstract

本公开涉及一种存储装置。该存储装置可以包括：存储器装置，包括联接到物理字线的存储块，每个物理字线包括页面；以及存储器控制器，被配置为控制存储器装置，使得响应于对所选择的页面的编程操作期间发生的断电事件，对待完成页面执行精细编程操作，该待完成页面是在所选择的页面之前的、已完成模糊编程操作并且尚未执行精细编程操作的页面。编程操作可以包括：模糊编程操作，对页面中包括的存储器单元进行编程，使得每个存储器单元具有与对应于各状态的中间状态中的任意一个相对应的阈值电压；以及精细编程操作，对具有与中间状态相对应的阈值电压的存储器单元进行编程，使得每个存储器单元具有与任意一个状态相对应的阈值电压。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2019年12月24日提交的申请号为10-2019-0173802的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本发明的各个实施例总体涉及一种电子装置，更特别地，涉及一种能够减少执行断电操作所需时间的存储装置以及操作该存储装置的方法。
背景技术
通常，存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可以包括：存储器装置，被配置为存储数据；以及存储器控制器，被配置为控制存储器装置。存储器装置主要分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是仅在向其供电时才存储数据并且在断电时会丢失其中所存储的数据的存储器装置。易失性存储器装置的示例可以包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
非易失性存储器装置可以是即使断电也可以保留数据的存储器装置。非易失性存储器装置的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪速存储器。
发明内容
本公开的各个实施例涉及一种能够减少执行断电操作所需时间的存储装置以及操作该存储装置的方法。
本公开的实施例提供了一种存储器控制器，该存储器控制器被配置为控制存储器装置，该存储器装置包括联接到物理字线的存储块，其中每个物理字线包括多个页面。存储器控制器可以包括：编程序列信息存储装置，被配置为存储多个页面的编程序列信息；以及编程控制器，被配置为控制存储器装置，使得响应在对多个页面中的所选择的页面执行编程操作的同时发生的断电事件，基于编程序列信息对待完成页面执行精细编程操作，该待完成页面是在所选择的页面之前的、已经完成模糊编程操作并且尚未执行精细编程操作的页面。
本公开的另一实施例提供了一种存储器装置，包括：存储块，联接到物理字线，每个物理字线包括多个页面；外围电路，被配置为执行将数据存储在多个页面中的编程操作；控制逻辑，被配置为控制外围电路。编程操作可以包括：模糊编程操作，对多个页面中包括的存储器单元进行编程，使得每个存储器单元具有与分别对应于多个状态的中间状态中的任意一个相对应的阈值电压；以及精细编程操作，对具有与中间状态相对应的阈值电压的存储器单元进行编程，使得每个存储器单元具有与多个状态中的任意一个相对应的阈值电压。控制逻辑可以控制外围电路对物理字线之中的所选择的物理字线中包括的多个页面中的一个页面执行模糊编程操作，然后对在所选择的物理字线之前已执行模糊编程操作的物理字线中包括的多个页面中的一个页面执行精细编程操作。
本公开的又一实施例提供了一种存储装置，包括：存储器装置，包括联接到物理字线的存储块，其中每个物理字线包括多个页面；以及存储器控制器，被配置为控制存储器装置，使得响应于在对多个页面中的所选择的页面执行编程操作的同时发生的断电事件，对待完成页面执行精细编程操作，其中待完成页面是在所选择的页面之前的、已经完成模糊编程操作并且尚未执行精细编程操作的页面。编程操作可以包括：模糊编程操作，对多个页面中包括的存储器单元进行编程，使得每个存储器单元具有与分别对应于多个状态的中间状态中的任意一个相对应的阈值电压；以及精细编程操作，对具有与中间状态相对应的阈值电压的存储器单元进行编程，使得每个存储器单元具有与多个状态中的任意一个相对应的阈值电压。
通过下面的详细描述和附图，本发明的这些和其它特征和优点对于本领域技术人员将变得显而易见。
附图说明
图1是示出根据本公开的实施例的存储装置的配置的框图。
图2是示出描述图1的存储器装置100的配置的框图。
图3是示出图2的存储器单元阵列的实施例的示图。
图4是示出根据本公开的实施例的图3的存储块BLK1至BLKz的任意一个存储块BLKa的电路图。
图5是示出根据本公开的另一实施例的图3的存储块BLK1至BLKz的任意一个存储块BLKb的电路图。
图6是描述模糊-精细编程操作的示图。
图7是描述根据增量阶跃脉冲编程(ISPP)方案的编程操作的示图。
图8是示出根据本公开的实施例的存储器控制器的结构的框图。
图9是示出根据本公开的实施例的图3的存储块中的任意一个存储块BLKx的示图。
图10是示出图8的编程序列信息的示例的示图。
图11是描述根据图10的实施例的在根据编程序列信息执行编程操作时发生的断电事件的示图。
图12是示出图8的编程序列信息的另一示例的示图。
图13是描述根据图12的实施例的在根据编程序列信息执行编程操作时发生的断电事件的示图。
图14是示出根据本公开的实施例的操作存储装置的方法的流程图。
图15是示出应用了根据本公开的实施例的存储装置的存储卡系统的框图。
图16是示出应用了根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。
图17是示出应用了根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
在本说明书中引入的本公开的以下实施例中的具体结构或功能描述不应被解释为限于本说明书或申请中所描述的实施例。
现在将在下文中参照附图更全面地描述本公开的各个实施例，其中示出了本公开的优选实施例，使得本领域普通技术人员可以容易地实施本发明。
图1是示出根据本公开的实施例的存储装置50的配置的框图。
参照图1，存储装置50可以包括存储器装置100、存储器控制器200和缓冲存储器300。
存储装置50可以是被配置为在诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统的主机400的控制下存储数据的装置。
根据作为与主机400的通信系统的主机接口，存储装置50可以被实施为各种存储装置中的任意一种。例如，存储装置50可以被配置为诸如以下的各种存储装置中的任意一种：SSD，MMC、eMMC、RS-MMC或微型-MMC型多媒体卡，SD、迷你-SD、微型-SD型的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-E)卡型存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒。
存储装置50可以以各种封装类型中的任意一种的形式制造。例如，存储装置50可以以诸如以下的各种封装类型中的任意一种的形式制造：堆叠封装(POP)类型、系统级封装(SIP)类型、片上系统(SOC)类型、多芯片封装(MCP)类型、板上芯片(COB)类型、晶圆级制造封装(WFP)类型和晶圆级堆叠封装(WSP)类型。
存储器装置100可在其中存储数据。存储器装置100可以在存储器控制器200的控制下进行操作。存储器装置100可以包括多个平面。多个平面中的每一个可以是可以独立操作的区域。每个平面可以执行编程操作、读取操作和擦除操作中的任意一种操作。
存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括被配置为在其中存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。每个存储块可以包括多个存储器单元。每个存储块可以是用于执行从存储器装置100擦除数据的操作的单位。换言之，可以同时擦除相同存储块中存储的数据。在实施例中，存储块可以包括多个页面。页面可以是在存储器装置100中存储数据或从存储器装置100读取数据的单位。也就是说，在编程操作或读取操作期间，从存储器控制器200提供到存储器装置100的物理地址可以是用于识别特定页面的地址。
在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移扭矩随机存取存储器(STT-RAM)。在本说明书中，为了描述的目的，存储器装置100是NAND闪速存储器。
在实施例中，存储器装置100可以以三维阵列结构来实施。本公开不仅可以应用于电荷存储层由导电浮栅(FG)形成的闪速存储器，而且还可以应用于电荷存储层由绝缘层形成的电荷撷取闪存(CTF)存储器。
在实施例中，存储器装置100中包括的存储器单元中的每一个可以以能够存储单个数据位的单层单元(SLC)或能够存储两个或更多个数据位的多层单元(MLC)中的任意一种的形式进行操作。例如，MLC可以指能够存储两个数据位的MLC、能够存储三个数据位的三层单元(TLC)、能够存储四个数据位的四层单元(QLC)或由能够存储五个或更多个数据位的方案形成的存储器单元。
存储器控制器200可以控制存储装置50的全部操作。当向存储装置50供电时，存储器控制器200可以运行固件(FW)。在存储器装置100是闪速存储器装置的情况下，存储器控制器200可以运行诸如闪存转换层(FTL)的固件，用于控制主机400和存储器装置100之间的通信。
如果从主机400接收到写入请求，则存储器控制器200可以从主机400接收待存储在存储器装置100中的写入数据和用于识别相应的写入数据的逻辑地址(LA)。存储器控制器200可以将所输入的逻辑地址转换为物理地址(PA)，该物理地址(PA)指示在存储器装置100中包括的存储器单元之中待存储写入数据的存储器单元的物理地址。在实施例中，每个逻辑地址可以一一对应一个物理地址。可选地，每个逻辑地址可以对应于多个物理地址。存储器控制器200可以向存储器装置100提供用于存储数据的编程命令、物理地址和写入数据。
在实施例中，如果从主机400接收到读取请求，则存储器控制器200可以从主机400接收与来自主机400的读取请求相对应的逻辑地址。此处，与读取请求相对应的逻辑地址可以是用于识别请求读取的数据的逻辑地址。存储器控制器200可以从映射数据中获得被映射到与读取请求相对应的逻辑地址的物理地址，该映射数据指示从主机提供的逻辑地址与存储器装置100的物理地址之间的对应关系。随后，存储器控制器200可以向存储器装置100提供读取命令和物理地址。在各个实施例中，在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和待擦除的存储块的物理地址。
在实施例中，存储器控制器200可以自主地控制存储器装置100执行编程操作、读取操作或擦除操作，而不考虑来自主机400的请求。例如，存储器控制器200可以控制存储器装置100执行诸如损耗均衡操作、垃圾收集操作和读取回收操作的后台操作。
在实施例中，存储器控制器200可以在缓冲存储器300中存储从主机400接收的数据或待提供到主机400的数据。可选地，存储器控制器200可以在缓冲存储器300中存储待提供到存储器装置100的数据或从存储器装置100提供的数据。
在实施例中，存储器控制器200可以将用于控制存储器装置100的系统数据临时存储到缓冲存储器300。可选地，存储器控制器200可以将从主机400输入的数据临时存储在缓冲存储器300中，然后将临时存储在缓冲存储器300中的数据传输到存储器装置100。
在实施例中，缓冲存储器300可以用作存储器控制器200的工作存储器或高速缓存存储器。缓冲存储器300可以存储待由存储器控制器200运行的代码或命令。可选地，缓冲存储器300可以存储待由存储器控制器200处理的数据。
在实施例中，存储器控制器200可以将映射数据存储在缓冲存储器300中。
在实施例中，缓冲存储器300可以由易失性存储器装置形成。在实施例中，缓冲存储器300可以由诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM，图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或rambus动态随机存取存储器(RDRAM)的SRAM或DRAM来实现。
在实施例中，存储装置50可以不包括缓冲存储器300。在这种情况下，设置在存储装置50外部的一个或多个易失性存储器装置可以执行缓冲存储器300的功能。
在执行将数据存储在存储器装置100中的编程操作的同时，施加到存储装置50的电力可能断开。此事件可以称为突然断电(SPO)事件或突然亏电(SPL)事件。如果发生SPO事件，则存储装置50可以使用辅助电源来完成正在执行的编程操作。可选地，存储装置50可以完成编程操作，然后将虚拟数据存储在与已发生SPO事件的页面相邻的边界页面中。在实施例中，存储装置50可以在接着已发生SPO事件的页面之后的、待被编程的多个页面中存储虚拟数据。在实施例中，存储装置50可以进一步包括辅助电源装置，该辅助电源装置用于完成正在执行的编程操作或对虚拟数据进行编程。
在实施例中，当发生SPO事件时，存储器控制器200可以存储断电信息。该断电信息可以包括关于已发生SPO事件的页面的信息、关于存储虚拟数据的页面的信息以及关于待执行后续的编程操作的页面的信息中的至少一个。此后，当重新建立到存储装置50的电力时，存储器控制器200可以加载断电信息。
在实施例中，存储器控制器200可以控制至少两个或更多个存储器装置100。例如，存储器控制器200可以以交错方式控制两个或更多个存储器装置100，以便提高操作性能。
主机400可以使用诸如以下的各种通信方法中的至少一种与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和负载减小的DIMM(LRDIMM)通信方法。
图2是描述图1的存储器装置100的配置的示图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到行解码器121。多个存储块BLK1至BLKz可以通过位线BL1至BLn联接到页面缓冲器组123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。联接到相同字线的存储器单元可以被定义为一个页面。因此，每个存储块可包括多个页面。在实施例中，联接到一个字线的存储器单元可以包括多个页面。
存储器单元阵列110中包括的存储器单元中的每一个可以由能够存储单个数据位的单层单元(SLC)或能够存储两个或更多个数据位的多层单元(MLC)形成。例如，MLC可以指能够存储两个数据位的MLC、能够存储三个数据位的三层单元(TLC)、能够存储四个数据位的四层单元(QLC)或由能够存储五个或更多个数据位的方案形成的存储器单元。
外围电路120可以在控制逻辑130的控制下对存储器单元阵列110的所选择的区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLn施加各种工作电压或使所施加的电压放电。
外围电路120可以包括行解码器121、电压生成器122、页面缓冲器组123、列解码器124和输入/输出电路125。
行解码器121通过行线RL联接到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在实施例中，字线可以包括正常字线和虚设字线。在实施例中，行线RL可以进一步包括管道选择线。
行解码器121可以在控制逻辑130的控制下进行操作。行解码器121可以从控制逻辑130接收行地址RADD。
行解码器121可以对行地址RADD进行解码。行解码器121可以响应于经解码的地址来选择存储块BLK1至BLKz中的至少一个存储块。行解码器121可以响应于经解码的地址选择所选择的存储块的至少一个字线WL，从而将从电压生成器122生成的电压施加到该至少一个字线WL。
例如，在编程操作期间，行解码器121可以将编程电压施加到所选择的字线，并将电平低于该编程电压的电平的编程通过电压施加到未选择的字线。在编程验证操作期间，行解码器121可以将验证电压施加到所选择的字线，并将高于该验证电压的验证通过电压施加到未选的择字线。在读取操作期间，行解码器121可以将读取电压施加到所选择的字线，并将高于该读取电压的读取通过电压施加到未选择的字线。
在实施例中，可以基于存储块执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可以响应于经解码的地址选择一个存储块。在擦除操作期间，行解码器121可以将接地电压施加到与所选择的存储块联接的字线。
电压生成器122可在控制逻辑130的控制下进行操作。电压生成器122可以使用供应到存储器装置100的外部电源电压生成多个电压。详细地，电压生成器122可以响应于操作信号OPSIG而生成待用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压生成器122可以在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
在实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。从电压生成器122生成的内部电源电压可以用作存储器装置100的工作电压。
在实施例中，电压生成器122可以使用外部电源电压或内部电源电压生成多个电压。
例如，电压生成器122可以包括用于接收内部电源电压的多个泵浦电容器，并且通过在控制逻辑130的控制下选择性地激活多个泵浦电容器来生成多个电压。
所生成的电压可以由行解码器121提供到存储器单元阵列110。
页面缓冲器组123可以包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn分别通过第一至第n位线BL1至BLn联接到存储器单元阵列110。第一至第n页面缓冲器PB1至PBn可以在控制逻辑130的控制下操作。详细地，第一至第n页面缓冲器PB1至PBn可以响应于页面缓冲器控制信号PBSIGNALS来操作。例如，在读取操作或验证操作期间，第一至第n页面缓冲器PB1至PBn可以临时存储通过第一至第n位线BL1至BLn接收的数据，或者感测第一至第n位线BL1至BLn的电压或电流。
详细地，在编程操作期间，当将编程电压施加到所选择的字线时，第一至第n页面缓冲器PB1至PBn可以将通过列解码器124和输入/输出电路125接收的数据通过第一至第n位线BL1至BLn传输到所选择的存储器单元。基于所传输的数据DATA对所选择的页面中的存储器单元进行编程。联接到施加有编程启用电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。可以保留联接到施加编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压。在编程验证操作期间，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn感测所选择的存储器单元中存储的数据。
在读取操作期间，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn感测来自所选择的页面的存储器单元的数据DATA，并且在列解码器124的控制下将感测到的数据DATA输出到数据输入/输出电路125。
在擦除操作期间，第一至第n页面缓冲器PB1至PBn可以使第一至第n位线BL1至BLn浮置。
列解码器124可以响应于从控制逻辑130接收的列地址CADD在输入/输出电路125和页面缓冲器组123之间传输数据。例如，列解码器124可以通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据，或者通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从参照图1描述的存储器控制器200接收的命令CMD或地址ADDR传输到控制逻辑130。输入/输出电路125可以与列解码器124交换数据DATA。
在读取操作或验证操作期间，感测电路126可以响应于从控制逻辑130接收的使能位信号VRYBIT而生成参考电流，并且可以将从页面缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，并且将通过信号PASS或失败信号FAIL输出到控制逻辑130。
控制逻辑130可以响应于由输入/输出电路125接收的用于控制外围电路120的命令CMD和地址ADD，将操作信号OPSIG输出到电压生成器122、将行地址RADD输出到行解码器121、将页面缓冲器控制信号PBSIGNALS输出到页面缓冲器组123并且将使能位信号VRYBIT输出到感测电路126。另外，控制逻辑130可以响应于从感测电路126接收的通过信号PASS或失败信号FAIL来确定目标存储器单元是否在验证操作期间通过了验证。
图3是示出图2的存储器单元阵列的实施例的示图。
参照图3，存储器单元阵列110可包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可包括堆叠在衬底上的多个存储器单元。存储器单元可以沿+X方向、+Y方向和+Z方向布置。将参照图4和图5更详细地描述每个存储块的结构的示例。
图4是示出图3的存储块BLK1至BLKz中的任意一个存储块BLKa的电路图。
参照图4，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和单元串CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，m个单元串可以在行方向(即，+X方向)上布置。在图4中，两个单元串被示出为在列方向(即，+Y方向)上布置。然而，该示图仅是为了方便描述，并且将理解的是，可以在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和单元串CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层以及阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱(pillar)。根据本公开的实施例，可以在每个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层以及阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp在与+Z方向相反的方向上连续布置，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn在+Z方向上连续布置，并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此联接。每个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
单元串的管道晶体管PT的各自的栅极联接到管线PL。
每个单元串的漏极选择晶体管DST连接在相应位线和存储器单元MCp+1至MCn之间。在行方向上布置的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
在列方向上布置的单元串可联接到在列方向上延伸的位线。在图4中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
在行方向上布置的单元串中，联接到相同字线的存储器单元形成单个页面。例如，第一行中的单元串CS11至CS1m之中的、联接到第一字线WL1的存储器单元形成单个页面。在第二行中的单元串CS21至CS2m之中、联接到第一字线WL1的存储器单元形成另一单个页面。当选择漏极选择线DSL1和DSL2中的任何一个时，可以选择在单个行方向上布置的相应单元串。当选择字线WL1至WLn中的任何一个时，可以从所选择的单元串中选择相应的单个页面。
在实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。在行方向上布置的单元串CS11至CS1m或CS21至CS2m的第偶数个单元串可以联接到相应的偶数位线。在行方向上布置的单元串CS11至CS1m或CS21至CS2m的第奇数个单元串可以联接到相应的奇数位线。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以提供至少一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可提供至少一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增加，可以增加存储块BLKa的操作可靠性，同时可能增大存储块BLKa的大小。随着虚设存储器单元的数量减少，存储块BLKa的大小可以减小，但是存储块BLKa的操作可靠性可能降低。
为了有效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在执行对存储块BLKa的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制待被施加到联接到各个虚设存储器单元的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图5是示出图3的存储块BLK1至BLKz中的任意一个存储块BLKb的电路图。
参照图5，存储块BLKb可包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在+Z方向上延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST，它们堆叠在存储块BLKb的下部中设置的衬底(未示出)上。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接到单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
每个单元串的漏极选择晶体管DST联接在相应的位线和存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可联接到第二漏极选择线DSL2。
因此，除了从每个单元串中排除管道晶体管PT之外，图5的存储块BLKb可以具有与图4的存储块BLKa相似的等效电路。
在实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'中的第偶数个单元串可以联接到相应的偶数位线，并且在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'中的第奇数个单元串可以联接到相应的奇数位线。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以提供至少一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可以提供至少一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增加，可以增加存储块BLKb的操作可靠性，同时可能增大存储块BLKb的大小。随着虚设存储器单元的数量减少，存储块BLKb的大小可以减小，但是存储块BLKb的操作可靠性可能降低。
为了有效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在执行对存储块BLKb的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制待被施加到联接到各个虚设存储器单元的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图6是描述模糊-精细编程操作的示图。
参照图6，横轴指示存储器单元的阈值电压，纵轴指示存储器单元的数量。在图6的实施例中，每个存储器单元可以由能够存储3位数据的TLC形成。存储器装置可以使用TLC执行编程操作，并将3位数据存储在每个存储器单元中。
每个存储器单元可以通过执行模糊编程操作和精细编程操作来存储数据。图6是示出当对一个页面的存储器单元执行模糊编程操作和精细编程操作时形成的阈值电压分布的示图。详细地，虚线指示已执行模糊编程操作之后的存储器单元的阈值电压分布。实线指示已执行精细编程操作之后的存储器单元的阈值电压分布。
编程操作可以划分为模糊编程操作和精细编程操作。换言之，可能需要执行模糊编程操作和精细编程操作以完成对存储器单元的编程操作。如果编程操作完成，则根据待存储在相应存储器单元中的数据，每个存储器单元可以具有与彼此不同的多个编程状态中的任意一个相对应的阈值电压。
例如，每个存储器单元可以最终被编程为擦除状态E和第一至第七编程状态P1至P7中的任意一个状态。存储器单元的编程意为存储器单元具有属于相应状态的阈值电压分布的阈值电压。
通过模糊编程操作，存储器单元中的每一个可以具有属于擦除状态E和第一至第七中间状态I1至I7中的任意一个的阈值电压分布的阈值电压。例如，待被编程为第一编程状态P1的存储器单元可以具有第一中间状态I1的阈值电压。待被编程为第二至第七编程状态P2至P7的存储器单元可以分别具有与第二至第七中间状态I2至I7相对应的阈值电压。
在模糊编程操作期间，可以使用模糊验证电压Vfo1至Vfo7执行验证操作。在精细编程操作期间，可以使用精细验证电压Vfi1至Vfi7执行验证操作。
在执行模糊编程操作之后，可以执行精细编程操作。精细编程操作是对存储器单元进行编程使得每个存储器单元具有对应于与待存储在存储器单元中的数据有关的状态的阈值电压的操作。如果执行精细编程操作，则每个存储器单元可以具有对应于擦除状态E和第一至第七编程状态P1至P7中的任意一个状态的阈值电压。
在实施例中，可以对任意一个页面执行模糊编程操作，然后在对相应页面执行精细编程操作之前，可以对另一页面执行模糊编程操作。这样做的原因是，如果对相同页面(相同字线)连续地执行模糊编程操作和精细编程操作，则由于对相同字线执行两次编程操作引起的干扰使得存储器单元的阈值电压增大。
图7是描述根据增量阶跃脉冲编程(ISPP)方案的编程操作的示图。
参照图7，编程操作可以包括多个编程循环PL1至PLn。编程循环中的每一个可以包括编程电压施加步骤PGM STEP和验证步骤VERIFY STEP。可以通过多个编程循环的迭代来执行编程操作，直到通过验证步骤。
在编程循环迭代的同时，可以将编程电压VGPM和验证电压Vvfy重复地施加到所选择的字线。在实施例中，可以以与图7的编程操作相同的方式执行参照图6描述的模糊编程操作和精细编程操作。
每次编程循环进行迭代时，可以增大待施加到所选择的字线的编程电压的电平。此处，待施加到字线的编程电压的电平可以增加预设的阶跃电压VSTEP。该方案被称为“增量阶跃脉冲编程(ISPP)方案”。
图8是示出根据本公开的实施例的存储器控制器的操作的示图。
参照图8，存储器控制器200可以包括断电管理器210、操作控制器220和断电信息存储装置230。
断电管理器210可以包括编程控制器211和编程序列信息存储装置212。
当发生断电事件时，断电管理器210可以控制编程操作。断电事件不仅可以包括突然中断向存储器装置100和存储器控制器200供应电力的SPO或SPL事件，还包括在执行编程操作的同时电源正常断开的正常断电事件。
如果在执行编程操作的同时发生断电事件，则编程控制器211可以从操作控制器220获得关于由于断电事件而中断编程操作的页面的信息。编程控制器211可以基于由于断电事件而中断编程操作的页面的信息以及编程序列信息存储装置212中存储的编程序列信息，获取待完成页面信息，该待完成页面信息是待完成编程操作的页面的信息。待完成页面可以是已经执行模糊编程操作并且尚未执行精细编程操作的页面。
编程控制器211可以控制操作控制器220执行虚拟编程操作，以在编程操作完成之后将虚拟数据存储在与待完成页面相邻的至少一个或多个边界页面中的每一个中。在实施例中，虚拟编程操作可以仅包括模糊编程操作。
在实施例中，可以预先存储待执行虚拟编程操作的边界页面的数量。在实施例中，待执行虚拟编程操作的边界页面的数量可以对应于联接到一个物理字线的逻辑字线的数量。
在实施例中，编程控制器211可以在已经完成虚拟编程操作之后将断电信息存储在断电信息存储装置230中。断电信息可以包括由于断电事件而中断编程操作的页面的信息、关于存储虚拟数据的边界页面的信息以及关于待执行后续编程操作的页面的信息中的至少一个。可以在对存储装置的供电中断之前将断电信息存储在存储器装置100中。
编程序列信息存储装置212可以包括存储器装置100中包括的存储器单元的编程序列信息。编程序列信息可以包括关于序列的信息，在该序列中，将以执行编程操作的页面为单位对存储器装置100中包括的页面进行编程。在实施例中，可以通过参照图6描述的模糊编程操作和精细编程操作来对每个页面进行编程。在实施例中，编程序列信息可以包括关于待对存储器装置100中包括的页面执行模糊编程操作和精细编程操作的序列的信息。当存储器控制器200响应于来自主机的写入请求而将数据存储在存储器装置100中时，可以根据编程序列信息来存储数据。
图9是示出根据本公开的实施例的图3的存储块中的任意一个存储块BLKx的示图。
图10是示出图8的编程序列信息的示例的示图。
参照图9，存储块BLKx可以联接到多个物理字线。每个物理字线可以共同联接到四个逻辑字线。联接到逻辑字线中的任意一个的存储器单元可形成一个页面。例如，第一至第四物理字线WL1至WL4中的每一个可以共同联接到第一至第四逻辑字线LWL1至LWL4。
在实施例中，第一至第四串ST1至ST4可以共同联接到第一位线。第五至第八串ST5至ST8可以共同联接到第二位线。
尽管图9示出一个存储块中包括的四个串被联接到相同的位线并且四个逻辑字线被联接到一个物理字线的示例，但这仅出于说明的目的。共同联接到相同位线的串的数量和联接到相同物理字线的逻辑字线的数量可以小于或大于四个。
可以根据共同联接到一个位线的串的数量来确定联接到一个物理字线的逻辑字线的数量。例如，如果将五个串共同联接到一个位线，则可以将五个逻辑字线共同联接到一个物理字线。在这种情况下，一个物理字线可以包括五个页面。可以根据串选择信号(例如，施加到图4或图5的漏极选择线或源极选择线的信号)来选择五个页面中待编程的串和其它串。
第一逻辑字线LWL1可以由第一串ST1和第五串ST5选择。第二逻辑字线LWL2可以由第二串ST2和第六串ST6选择。第三逻辑字线LWL3可以由第三串ST3和第七串ST7选择。第四逻辑字线LWL4可以由第四串ST4和第八串ST8选择。可以通过一个逻辑字线和一个物理字线选择一个页面。
换言之，第一物理字线WL1可以包括第一至第四页面PG1至PG4。第二物理字线WL2可以包括第五至第八页面PG5至PG8。第三物理字线WL3可以包括第九至第十二页面PG9至PG12。第四物理字线WL4可以包括第十三至第十六页面PG13至PG16。
参照图10，编程序列信息可以包括关于图9的存储块BLKx中包括的页面的编程序列的信息。
可以顺序地执行对第一至第四页面PG1至PG4的模糊编程操作(参考数字标记1至4)。此后，在对第一至第四页面PG1至PG4执行精细编程操作之前，可以对第五至第八页面PG5至PG8执行模糊编程操作(参考数字标记5至8)。随后，可以对第一至第四页面PG1至PG4执行精细编程操作(参考数字标记9至12)。根据根据图10的实施例的编程序列，在对所选择的物理字线中包括的多个逻辑字线的每一个的页面顺序地执行模糊编程操作之后，可以对已经执行模糊编程操作、在所选择的物理字线之前的物理字线中包括的多个逻辑字线的每一个的页面执行精细编程操作。在根据图10的实施例的根据编程序列存储数据的情况下，在对一个物理字线执行模糊编程操作或精细编程操作之后，对随后的物理字线执行编程操作。因此，可以减少由于物理字线之间的编程干扰或通过干扰而引起的阈值电压的改变。
图11是描述根据图10的实施例的根据编程序列信息执行编程操作时发生的断电事件的示图。
参照图8、图9至图11，第一至第四页面PG1至PG4可以处于对每个页面都已经执行了模糊编程操作和精细编程操作的状态(参考数字标记1、2、3、4、9、10、11和12)。第二物理字线WL2的第五至第八页面PG5至PG8可以处于已经完成模糊编程操作的状态(参考数字标记5、6、7和8)，而第三物理字线WL3的第九至第十二页面PG9至PG12可以处于已经对每个页面进行模糊编程操作的状态(参考数字标记13、14、15和16)。此后，图11示出紧接着对第五页面PG5执行精细编程操作(参考数字标记17)之前发生了断电事件。
如果发生断电事件，则存储器控制器200的编程控制器211可以获取关于作为待完成编程操作的页面的待完成页面的信息。待完成页面可以是已经完成模糊编程操作并且尚未执行精细编程操作的页面。因此，第二物理字线WL2的第五至第八页面PG5至PG8以及第三物理字线WL3的第九至第十二页面PG9至PG12可以是待完成页面。
编程控制器211可以控制存储器装置100对第二物理字线WL2的第五至第八页面PG5至PG8以及第三物理字线WL3的第九至第十二页面PG9至PG12执行精细编程操作。
此后，编程控制器211可以控制存储器装置100执行虚拟编程操作，以将虚拟数据编程在与第二物理字线WL2相邻的物理字线的至少一个或多个边界页面中的每一个上，第二物理字线WL2是编程操作由于断电事件而中断的物理字线。因此，可以对第四物理字线WL4的第十三至第十六页面PG13至PG16中的每一个执行虚拟编程操作。虚拟编程操作可以是存储虚拟数据的编程操作。因此，虚拟编程操作也可以包括模糊编程操作和精细编程操作。
参照图11，可以对第十三至第十六页面PG13至PG16执行模糊编程操作和精细编程操作，以在其中存储虚拟数据。
随后，编程控制器211可以将断电信息存储在断电信息存储装置230中。断电信息可以包括关于编程操作由于断电事件而被中断的页面PG5的信息、关于存储虚拟数据的边界页面PG13至PG16的信息以及关于将执行后续编程操作的页面PG17的信息中的至少一个。可以在对存储装置的供电中断之前将断电信息存储在存储器装置100中。
在参照图11描述的实施例中，以编程序列来存储数据，在编程序列中，在对一个物理字线执行所有模糊编程操作之后，对随后的物理字线执行模糊编程操作。因此，如果发生断电事件，则必须完成编程操作的页面的数量可能相对地增加。
图12是示出图8的编程序列信息的另一示例的示图。
参照图9和图12，可以顺序地对第一至第四页面PG1至PG4执行模糊编程操作(参考数字标记1至4)。此后，在对第一页面PG1执行精细编程操作之前，可以对第五页面PG5执行模糊编程操作(参考数字标记5)。
随后，可以对第一页面PG1执行精细编程操作(参考数字标记6)。此后，可以对第二物理字线WL2中包括的第六页面PG6执行模糊编程操作(参考数字标记7)，并且可以对第一物理字线WL1中包括的第二页面PG2执行精细编程操作(参考数字标记8)。
也就是说，根据图12的编程序列信息，可以基于页面对不同物理字线中包括的页面交替地执行模糊编程操作和精细编程操作，而不是以对一个物理字线中包括的所有页面执行模糊编程操作之后，对在前的物理字线中包括的页面执行精细编程操作的方式执行。
例如，可以对第二物理字线WL2中包括的第七页面PG7执行模糊编程操作(参考数字标记9)，然后可以对第一物理字线WL1中包括的第三页面PG3执行精细编程操作(参考数字标记10)。
图13是描述根据图12的实施例的根据编程序列信息执行编程操作时发生的断电事件的示图。
参照图8、图9至图13，第一至第四页面PG1至PG4可以处于对每个页面都已经执行模糊编程操作和精细编程操作的状态(参考数字标记1、2、3、4、6、8、10和12)。图13示出在完成对第二物理字线WL2的第五页面至第七页面PG5至PG7的模糊编程操作(参考数字标记5、7和9)之后，在对第二物理字线WL2的第八页面PG8执行模糊编程操作(参考数字标记11)的同时发生了断电事件。
如果发生断电事件，则存储器控制器200的编程控制器211可以获取关于作为待完成编程操作的页面的待完成页面的信息。待完成页面可以是已经完成模糊编程操作并且尚未执行精细编程操作的页面。因此，第二物理字线WL2的第五页面PG5至第八页面PG8可以是待完成页面。
编程控制器211可以控制存储器装置100对第二物理字线WL2的第五页面PG5至第八页面PG8执行精细编程操作。
此后，编程控制器211可以控制存储器装置100执行虚拟编程操作，以将虚拟数据编程在与第二物理字线WL2相邻的物理字线的至少一个或多个边界页面中的每一个上，该第二物理字线WL2是由于断电事件而中断编程操作的物理字线。因此，可以对第三物理字线WL3的第九页面PG9至第十二页面PG12中的每一个执行虚拟编程操作。虚拟编程操作可以是存储虚拟数据的编程操作。然而，此处，编程控制器211可以控制存储器装置100仅对第九至第十二页面页面PG9至PG12中的每一个执行虚拟编程操作的模糊编程操作。
这样做的原因是，因为虚拟编程本身是为了防止边界页面处于擦除状态，并且因为待通过虚拟编程操作存储的虚拟数据是无意义的无效数据，所以不需要执行虚拟编程操作的精细编程操作。
随后，编程控制器211可以将断电信息存储在断电信息存储装置230中。断电信息可以包括关于编程操作由于断电事件而被中断的页面PG8的信息、关于存储虚拟数据的边界页面PG9至PG12的信息以及关于待执行后续编程操作的页面PG13的信息。可以在对存储装置的供电中断之前将断电信息存储在存储器装置100中。
在参照图13描述的实施例中，以编程序列来存储数据，在编程序列中，在对一个物理字线中包括的一个页面执行模糊编程操作之后，对在前的物理字线中包括的一个页面执行精细编程操作。因此，如果发生断电事件，则与图11的实施例相比，可以减少必须完成编程操作的页面的数量。
此外，与图11的实施例相比，因为仅执行虚拟编程操作的模糊编程操作，所以可以减少执行虚拟编程操作所花费的时间。因此，与图11的实施例相比，可以减少响应于断电请求而需要执行的操作的数量。
图14是示出根据本公开的实施例的操作存储装置的方法的流程图。
参照图14，在步骤S1401中，存储装置50可以执行编程操作。
在步骤S1403中，存储装置50可以确定是否发生了断电事件。如果发生断电事件，则进程进入步骤S1407。如果未发生，则进程进入步骤S1405。
在步骤S1405，存储装置可以确定是否已经完成编程操作。作为确定的结果，如果已经完成编程操作，则进程终止。如果未完成，则进程可以返回到步骤S1401。
在步骤S1407，存储装置50可以通过对已经执行模糊编程操作并且尚未执行精细编程操作的页面执行精细编程操作来完成编程操作。
在步骤S1409中，存储装置可以执行虚拟编程操作，将虚拟数据存储在与由于断电事件而中断编程操作的页面相邻的物理字线中包括的至少一个或多个边界页面中的每一个中。在虚拟编程操作中，可以仅执行模糊编程操作，并且可以跳过精细编程操作。
图15是示出应用根据本公开的实施例的存储装置的存储卡系统2000的框图。
参照图15，存储卡系统2000可以包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接到存储器装置2200。存储器控制器2100可以访问存储器装置2200。例如，存储器控制器2100可以执行存储器装置2200的读取操作、编程操作或擦除操作，或者控制存储器装置2200的后台操作。存储器控制器2100可以提供存储器装置2200和主机之间的接口。存储器控制器2100可以驱动用于控制存储器装置2200的固件。存储器控制器2100可以以与参照图1描述的存储器控制器200的相同的方式实施。
在实施例中，存储器控制器2100可包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和ECC电路的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以基于特定通信协议与外部装置(例如，主机)通信。在实施例中，存储器控制器2100可以通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和高速非易失性存储器(NVMe)协议。在实施例中，连接器2300可以由上述各种通信协议中的至少一种来定义。
在实施例中，存储器装置2200可以被实施为诸如以下的各种非易失性存储器装置中的任意一种：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)、和自旋扭矩磁性RAM(STT-MRAM)。
例如，存储器控制器2100或存储器装置2200可以以诸如下列的类型封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中的管芯(Die in Waffle Pack)、晶圆形式管芯(Die in WaferForm)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、或者晶圆级处理堆叠封装(WSP)，并且可以被设置为单个半导体封装。可选地，存储器装置2200可以包括多个非易失性存储器芯片，并且可以基于上述封装方法来封装多个非易失性存储器芯片，并且可以被设置为单个半导体封装。
例如，存储器控制器2100和存储器装置2200可以被集成到单个半导体装置中。例如，存储器控制器2100和存储器装置2200可以被集成到单个半导体装置中以形成固态驱动器(SSD)。在实施例中，存储器控制器2100和存储器装置2200可以被集成到单个半导体装置中以形成存储卡。例如，存储器控制器2100和存储器装置2200可以被集成到单个半导体装置中以形成如下的存储卡：个人计算机存储卡国际协会卡(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)等。
例如，存储器装置2200可以是参照图1描述的存储器装置100。
图16是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统3000的框图。
参照图16，SSD系统3000可以包括主机3100和SSD 3200。SSD3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电源连接器3002接收电力PWR。SSD 3200可以包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在实施例中，SSD控制器3210可以执行上面参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在实施例中，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如以下的各种接口中的至少一种所定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和高速非易失性存储器(NVMe)接口。
辅助电源3230可以通过电源连接器3002联接到主机3100。辅助电源3230可以由主机3100供应电力PWR，并且可以由电力PWR充电。当来自主机3100的电力供应不能平稳地执行时，辅助电源3230可以向SSD 3200提供电力。在实施例中，辅助电源3230可以位于SSD3200内部或者位于SSD 3200外部。例如，辅助电源3230可以设置在主板中，并且可以向SSD3200提供辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
例如，非易失性存储器装置3221至322n中的每一个可以是参照图1描述的存储器装置100。
图17是示出应用根据本公开的实施例的存储装置的用户系统4000的框图。
参照图17，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以运行包括在用户系统4000、操作系统(OS)或用户程序中的组件。在实施例中，应用处理器4100可以包括用于控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可被设置为片上系统(SoC)。
存储器模块4200可用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM和LPDDR3 SDRAM的易失性RAM，或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可以基于堆叠封装(POP)来封装，然后可以被设置为单个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持无线通信，例如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或WI-FI通信。在实施例中，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以在其中存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将该存储模块4400中存储的数据传输到应用处理器4100。在实施例中，存储模块4400可以被实施为非易失性半导体存储器装置，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器。在实施例中，存储模块4400可以被设置为用户系统4000的诸如存储卡或外部驱动器的可移动存储介质(即，可移动驱动器)。
在实施例中，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置中的每一个可以是上面参照图1描述的存储器装置100。
用户接口4500可以包括用于将数据或指令输入到应用处理器4100或用于将数据输出到外部装置的接口。在实施例中，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500还可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器、监控器等。
在根据本公开的实施例的存储装置和操作该存储装置的方法中，可以减少执行断电操作所花费的时间。
本文已经公开了实施例的示例，并且虽然采用了特定术语，但是这些术语将仅以一般性和描述性意义来使用和解释，并且并非出于限制的目的。在某些情况下，如本领域普通技术人员在本申请提交时显而易见的，除非另有明确说明，否则结合特定实施例描述的特征、特点、和/或元件可以单独使用或与结合其它实施例描述的特征、特点和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种存储器控制器，所述存储器控制器控制存储器装置，所述存储器装置包括存储块，所述存储块联接到物理字线，每个物理字线包括多个页面，所述存储器控制器包括：
编程序列信息存储装置，存储所述多个页面的编程序列信息；以及
编程控制器，控制所述存储器装置，使得响应在对所述多个页面中的所选择的页面执行编程操作的同时发生的断电事件，基于所述编程序列信息对待完成页面执行精细编程操作，所述待完成页面是在所选择的页面之前的、已经完成模糊编程操作并且尚未执行所述精细编程操作的页面。
2.根据权利要求1所述的存储器控制器，其中所述待完成页面中的每一个被包括在与包括所选择的页面的物理字线不同的物理字线中。
3.根据权利要求1所述的存储器控制器，其中所述编程控制器进一步控制所述存储器装置执行虚拟编程操作，将虚拟数据存储在与包括所选择的页面的物理字线相邻的物理字线中包括的边界页面中。
4.根据权利要求3所述的存储器控制器，其中所述编程操作包括：
模糊编程操作，对所述多个页面中包括的存储器单元进行编程，使得所述存储器单元中的每一个具有与分别对应于多个状态的中间状态中的任意一个相对应的阈值电压；以及
精细编程操作，对具有与所述中间状态相对应的所述阈值电压的所述存储器单元进行编程，使得所述存储器单元中的每一个具有与所述多个状态中的任意一个相对应的阈值电压。
5.根据权利要求4所述的存储器控制器，其中所述编程控制器控制所述存储器装置执行所述虚拟编程操作的模糊编程操作，并且跳过所述虚拟编程操作的精细编程操作。
6.根据权利要求3所述的存储器控制器，其中所述边界页面的数量对应于所述多个页面的数量。
7.根据权利要求3所述的存储器控制器，其中所述编程控制器进一步在所述虚拟编程操作完成之后存储断电信息。
8.根据权利要求7所述的存储器控制器，进一步包括：断电信息存储装置，存储所述断电信息。
9.根据权利要求7所述的存储器控制器，其中所述断电信息包括以下中的至少一个：关于由于所述断电事件而导致所述编程操作中断的所选择的页面的信息；关于所述边界页面的信息；以及关于在包括所选择的页面的所述物理字线之后待执行编程操作的物理字线中包括的页面的信息。
10.一种存储器装置，包括：
存储块，联接到物理字线，每个物理字线包括多个页面；
外围电路，执行编程操作，将数据存储在所述多个页面中；
控制逻辑，控制所述外围电路，
其中所述编程操作包括：
模糊编程操作，对所述多个页面中包括的存储器单元进行编程，使得所述存储器单元中的每一个具有与分别对应于多个状态的中间状态中的任意一个相对应的阈值电压；以及
精细编程操作，对具有与所述中间状态相对应的所述阈值电压的所述存储器单元进行编程，使得所述存储器单元中的每一个具有与所述多个状态中的任意一个相对应的阈值电压，并且
其中所述控制逻辑控制所述外围电路对所述物理字线之中的所选择的物理字线中包括的多个页面中的一个页面执行所述模糊编程操作，然后对在所选择的物理字线之前已执行所述模糊编程操作的物理字线中包括的多个页面中的一个页面执行所述精细编程操作。
11.根据权利要求10所述的存储器装置，
其中所述模糊编程操作和所述精细编程操作均包括多个编程循环，
其中所述多个编程循环中的每一个包括编程电压施加操作和验证操作，并且
其中待在所述模糊编程操作的所述验证操作中使用的验证电压的电平小于待在所述精细编程操作的所述验证操作中使用的验证电压的电平。
12.根据权利要求10所述的存储器装置，其中每个物理字线中包括的所述多个页面共同联接到所述物理字线。
13.根据权利要求10所述的存储器装置，其中所述物理字线中的每一个包括分别联接到所述多个页面的逻辑字线。
14.根据权利要求10所述的存储器装置，其中所述控制逻辑控制所述外围电路进一步响应于供应到所述存储器装置的电力被中断的断电事件，对待完成页面中的每一个执行所述精细编程操作，所述待完成页面是在由于所述断电事件而中断所述编程操作的页面之前的、已经完成所述模糊编程操作并且尚未执行所述精细编程操作的页面。
15.根据权利要求10所述的存储器装置，其中所述控制逻辑控制所述外围电路进一步响应于供应到所述存储器装置的电力被中断的断电事件，执行将虚拟数据存储在边界页面中的虚拟编程操作，所述边界页面是与包括由于所述断电事件而中断所述编程操作的页面的物理字线相邻的物理字线中包括的页面。
16.根据权利要求15所述的存储器装置，其中边界页面的数量对应于所述多个页面的数量。
17.根据权利要求15所述的存储器装置，其中所述控制逻辑控制所述外围电路执行所述虚拟编程操作的所述模糊编程操作，并且跳过所述虚拟编程操作的所述精细编程操作。
18.根据权利要求14所述的存储器装置，其中所述待完成页面中的每一个是被包括在与所选择的物理字线不同的物理字线中的页面。
19.一种存储装置，包括：
存储器装置，包括存储块，所述存储块联接到物理字线，每个物理字线包括多个页面；以及
存储器控制器，控制所述存储器装置，使得响应在对所述多个页面中的所选择的页面执行编程操作的同时发生的断电事件，对待完成页面执行精细编程操作，所述待完成页面是在所选择的页面之前的、已经完成模糊编程操作并且尚未执行所述精细编程操作的页面，
其中所述编程操作包括：
模糊编程操作，对所述多个页面中包括的存储器单元进行编程，使得所述存储器单元中的每一个具有与分别对应于多个状态的中间状态中的任意一个相对应的阈值电压；以及
精细编程操作，对具有与所述中间状态相对应的所述阈值电压的所述存储器单元进行编程，使得所述存储器单元中的每一个具有与所述多个状态中的任意一个相对应的阈值电压。
20.根据权利要求19所述的存储装置，其中所述存储器控制器进一步：控制所述存储器装置执行虚拟编程操作，将虚拟数据存储在与包括所选择的页面的物理字线相邻的物理字线中包括的边界页面中。
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