JP6658033B2 - 演算処理回路、および情報処理装置 - Google Patents
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Description
Chip(SoC)を採用し、一つのチップに全てのニューラルネットワークを搭載する。SoCは、メモリとデータの距離を近づけ、高速化を実現する。また、Silicon
in Package(SiP)技術では、Through Silicon Via(TSV)を介して、論理回路チップとメモリチップを接続することで、処理対象のデータを格納したメモリとニューラルネットワークの演算回路との距離が近づけられ、高速化が実現される。
[比較例]
図1に、比較例に係るニューラルネットワークの処理を例示する。ニューラルネットワークは、画像を認識し、識別するためのフォーワッド方向の処理と、フォーワッド方向の処理で使用するパラメータを決定するバックワード方向の処理を実行する。なお、バックワード方向の処理は、バックプロパゲーション(Back Propagation、BP)と呼ばれる。
ィーチャマップ等が順次生成される。ここでフィーチャマップは、例えば、画像の異なるチャンネルで授受されるデータ、あるいは、画像のうちのR,G,Bデータ等に相当するデータである。そして、図1のニューラルネットワークは、最終層であるFully Connected multilayer perceptron(MLP)において、識別結果を出力する。なお、プーリング層は、サブサンプリング層(Sub-sampl
ing Layer)とも呼ばれる。最終層は、全結合層(Fully Connected Layer)とも呼ばれる。
今、第l−1層における画素(i,j)からの出力をyl-1 i,jとし、第l層の画素(i,j)における畳み込み演算の処理結果をxl i,jとし、第l層における画素(i,j)の非線形活性
化関数y=sigm(x)の演算結果をyl i,jとする。xl i,jとyl i,jは以下の(式1)、(式2)で表すことができる。ただし、(式2)において、関数sigmaは、ギリシャ文字で表している。
る画像に間引く処理である。間引き方としては、例えば、N個×N個の画素をk個×k個ずつの部分画像に区切り、各部分画像に含まれるk個×k個の画素中の最大の画素値を有する1つの画素を選択する処理(以下、max poolingと呼ぶ)、k個×k個の画素の平均値によって1つの画素を生成する処理等が例示できる。
)における1つの重みwj+1が例示されている。
Tiとの差である誤差値となる。エラーの評価関数を(式5)から一般化した場合も、エ
ラーの評価関数を出力値yiで偏微分すると、出力値yiと正解データTiとの差である
誤差値となると考えることができる。
。この集計は、第l層の画素iに関係する第l+1層の画素jについて集計したものである。
ると、(式12)が得られる。ただし、(式3)は、第1−1層からの出力yと、第l層の画素値xの関係となっているが、(式12)は、第1層からの出力yと、第l+1層の画素値xの関係となっている。(式12)は、エラーの評価関数Eの勾配を示す。最勾降下法によるニューラルネットワークの学習処理においては、エラーの評価関数Eの勾配と、学習係数イータの積が重みWの変化量(現在の重みWtと次の重みWt+1の差分値)となる。したがって、以下の記述において、エラーの評価関数Eの勾配を重みWの更新量deltaWと定義する。なお、画素値xとyの関係が(式1)で表される場合には、(式12)は、(式13)のようになる。以上から、エラーの評価関数Eに最勾降下法を適用すると、(式14)が得られる。なお、(式14)では、演算がM回繰り返される式となっているが、M=1でもよい。
(式14)は、現在の重みwtと次回認識処理での重みwt+1との関係を示している。したがって、(式14)の右辺の第2項が次回の重みへの増分値となる。また、(式14)でギリシャ文字イータは、エラーの評価関数Eの勾配から重みwtの増分値を得るための係数であり、例えば、経験的実験的に設定できる。すなわち、学習処理においては、学習回路の各層において、(式12)(あるいは式13)による勾配を求め、エラーの評
価関数Eが小さくなる方向に、(式14)の第2項の増分値を算出し、次回の重みwt+1を求める処理を実行する。
(B)各層のエラーの評価関数の勾配(更新量deltaWの計算)
ここで、(式14)の第2項は、(式12)により、各層(第l層)の画素値(yl i)と、各層(第l層)に対して1つ出力側の層(第l+1層)のエラー(エラーの評価関数の画素値xl+1 jによる偏微分値)との積から得られる。ただし、現在の層((式13)では第l−1層)と、1層全結合層側の層((式13)では第l層)との関係が(式1)のように積和演算で表される場合、更新量deltaWは、(式13)で表される。すなわち、更新量deltaWは、現在の層(第l−1層)の画素の出力値yl-1 i,jと関係する第l層の画素値xl i,jからのエラーへの寄与を集計したものとなっている。
(C)各層のエラー
一方、(式10)の左辺は、各層(第l層)のエラー(エラーの評価関数の画素値yl iによる偏微分値)を示す。また、(式10)の右辺は、現在の層(第l層)に対して1つ出力側の層(第l+1層)のエラー(エラーの評価関数の画素値xl+1 jによる偏微分値)と、第l層の画素iと第l+1層の画素jとの間の重みwi,jとの積の集計である。この
集計は、第l層の画素iに関係する第l+1層の画素jについて集計したものである。
プーリング層が最大値の所定範囲(k個×k個の範囲)から画素の最大値を選択する場合(Max−Poolingと呼ばれる場合)には、k個×k個の範囲から1つの画素が選択される。したがって、バックワード方向(BP)には、ニューラルネットワークは、選択された画素について、出力側の画素値を入力側に戻す。一方、ニューラルネットワークは、選択された画素以外の画素については、画素値=0を入力側に戻せばよい。したがって、ニューラルネットワークは、出力側の画素値および画素値=0を入力側に戻すための積和演算回路、あるいはセレクタ回路を有する。
[実施の形態]
以下、本実施の形態のニューラルネットワークを説明する。本実施の形態のニューラルネットワークは、演算処理回路の一例である。図4および図5に、一実施の形態に係るニューラルネットワークを例示する。本ニューラルネットワークは、学習チップ1と、認識チップ2と、メモリチップ3とを有する。本ニューラルネットワークは、3次元実装(SiP)技術を採用し、メモリチップ3を挟んで学習チップ1と、認識チップ2とが接合される。そして、メモリチップ3は、FIFO(First In First Out)の素子を有し、学習チップ1と、認識チップ2との間に介在する。メモリチップ3のFIFOは、タイミングを整合させるためのバッファとして作用する。
、層5:全結合層(Fully con.)の場合に、認識チップ2の層1において、学習チップ1に引き渡される畳み込み演算の結果と現在の重み(y、w)のFIFOの段数は、5段である。また、認識チップ2の層2において、学習チップ1に引き渡されるLUTのFIFOの段数は、4段である。そして、FIFOの段数は、層番号の増加とともに減少し、層5において、学習チップ1に引き渡される畳み込み演算の結果と現在の重み(y、w)のFIFOの段数は、1段である。したがって、入力画像が層5:全結合層(Fully con.)において畳み込み演算が実行され、畳み込み演算の結果と現在の重み(y、w)がFIFOに設定されると、層1から層5の各FIFOの値がそろって学習チップ1に引き渡されることが可能となり、学習チップ1がパイプラインで学習処理を実行する。上記のように、「入力画像が層5:全結合層(Fully con.)において畳み込み演算が実行され、畳み込み演算の結果と現在の重み(y、w)がFIFOに設定されると、層1から層5の各FIFOの値がそろって学習チップ1に引き渡されること」は、認識ニューラルネットワークの各段は、前記対応関係情報と前記各段の演算回路で生成された第1部分配列(yl)と前記各段の演算回路で使用された係数とを前記学習ニューラルネットワークの各段の演算回路に所定の動作タイミングで引き渡すことの一例である。
力画像うちのa個×b個の画素の配列(単位矩形領域)に相当する部分画像が順次入力され、各部分画像ごとに畳み込み演算が実行される。ただし、画像FIFOに、入力画像の全画素(全画素)が設定され、畳み込み層(Conv層)が、入力画像に含まれる畳み込み演算対象の複数の部分画像に対して、並列に畳み込み演算を実行する構成であってもよい。
出する回路が画素の配列(Xl)から画素の配列(Yl)を生成し、次の層に出力する。一方、畳み込み層(Conv層)で用いられた重み(Wab)と画素の配列(Yl)は、F
IFOを介して学習チップ1に送られる。
乗算し、次の層(l層)へのエラー信号ERRORlを生成する。第1の積和演算回路1
11の処理は、(式10)に対応する処理である。なお、図7では、省略されているが、数11に示したように、第l層のa個×b個の画素iと、第l+1層の要素jとがa個×b個の重みwa,bによって、(式1)の畳み込み演算によって関係付けされる場合には、
回路は複雑となる。すなわち、第1の積和演算回路111には、第l層のa個×b個の画素iのエラー信号ERRORl a,bとa個×b個の重みwa,bが入力され、積和演算が実行
される。第1の積和演算回路111と第2の積和演算回路112の組は、比較回路の比較結果による差分値に基づいて、前記出力回路および前記各段に引き渡す係数と前記各段の第1部分配列における差分値とを生成する逆方向の演算回路の一例である。
て関係付けされる場合には、回路は複雑となる。すなわち、第2の積和演算回路112には、上位層からのa個×b個の画素iのエラー信号ERRORa,bと、現在計算対象の層
のa個×b個の入力ya,bが入力され、積和演算が実行される。第2の積和演算回路11
2は、認識ニューラルネットワークの各段で生成された第1部分配列と前記第1部分配列における差分値とから前記係数の変化量(deltaW)を生成する生成回路の一例である。
UTとの積和演算を実行する積和演算回路である。図8では、ERRORl+1の画素のう
ち、左上の画素のエラー値0.2と、左上の画素対するプーリング層からのルックアップテーブルLUTの部分LUT1とが積和演算され、次の層へのエラー信号の部分が復元さ
れる。復元結果は、ERRORlの画素のうち、左上の4つの画素の部分に、積和演算結
果である0.2、0、0、0が設定される結果となる。同様の積和演算がERRORlの
他の画素の部分にも実行される。ルックアップテーブルLUTは、第1部分配列から第2部分配列を生成するための間引きの対応関係を示す対応関係情報の一例である。
逆方向(BP)のプーリング層(BP pool層)の回路は、第1部分配列から第2部分配列を生成するための間引きの対応関係を示す対応関係情報(LUT)と前記生成された差分値とを基に前記第1部分配列を復元する復元回路の一例である。
v層)の演算回路は、その出力yと,重みwをメモリチップ3のFIFOに蓄えておく。
位矩形領域(例えば、a個×b個の画素)での最大値を取得(pick up)し、次層の畳み
込み層(Conv層)に取得結果を渡す。その時、どの座標(即ち、画素)から最大値を取得したかをルックアップテーブルLUTに保持しておく。次の畳み込み層(Conv層)、プーリング層(max pooling層)も同様の処理を行う。そして、全結合(Fully connected)層も、畳み込み層(Conv層)と同様の動作を行い、出力を判定器で判定し、識別結果を学習チップ1に送る。
のエラーを、認識チップ2の出力yおよび重みwを一緒に用いて、次層へのエラーを計算するとともに、次の重みwt+1への更新量deltaWを更新器に送る。この重みwt+1は、メモリチップ3のFIFOに送られ、畳み込み層(Conv層)の係数を変えるタイミングで取り出されるように保持される。
との積和演算と活性化関数の演算を行い、その結果をプーリング層に引き渡す。
この時、畳み込み層の出力yと,重みwはメモリのFIFOに蓄えておく(処理P1)。FIFOに蓄えた出力yと,重みwは、後の処理P6のフェーズで使用される。
グ層による処理時、どの座標(画素)から最大値を取得したかをルックアップテーブルLUTに保持しておく(処理P2)。ルックアップテーブルLUTは、後の処理P5のフェーズで使用される。全結合層は畳み込み層と同じ動作を行い、出力を判定器で判定し、識別結果を学習チップ1に送る(処理P3)。
クのパッケージレベルでの実装例を示す。図11において、外部からの信号は、例えば、データクロックと同期して、パッケージのバンプを通して、認識チップ2内のI/O回路Rx 23−1で受信される。図11では、外部の信号送受信先として、外部プロセッサ4および外部メモリ5が例示されている。
呼ばれるものを含む。PLDは、例えば、Field-Programmable Gate Array(FPGA)を含む
。また、外部プロセッサ4は、CPUと集積回路との組み合わせであっても良い。組み合わせは、例えば、マイクロコントローラ(MCU),SoC(System-on-a-chip),システムLSI,チップセットなどと呼ばれる。外部プロセッサ4は、プロセッサの一例である。
をアップデートして学習を継続する(S5)。一方、学習枚数分の入力画像の学習がすべて終わった場合、全体制御回路22は、学習チップをオフさせ、メモリチップの重みを固定化させる(S6)。そして、全体制御回路22は、認識動作を開始する(S7)。
その後、全体制御回路22が認識ニューラルネットワーク21、学習ニューラルネットワーク11に学習枚数を設定し、メモリ部31に対してニューラルネットワークの重みの初期値を乱数で与える(T3)。本実施の形態では、学習枚数および重みの初期値を変数と呼ぶ。
図14は、実施の形態のニューラルネットワークのチップの平面図の一例である。本実施の形態のニューラルネットワークは、学習ニューラルネットワーク11と認識ニューラルネットワーク21とがメモリ部31を挟む3次元構造を有する。ただし、図14では、理解の容易のため、学習ニューラルネットワーク11と認識ニューラルネットワーク21とずらされて示されており、メモリ部31は省略されている。図14に例示のように、チップの上面から見た場合、学習ニューラルネットワーク11と認識ニューラルネットワーク21とがほぼ重なって形成されることがわかる。例えば、認識ニューラルネットワーク21中のI/O部23が10%、その他認識フェーズで利用しない回路が20%であると仮定しても、面積上70%の回路が、認識フェーズで使用可能となり、図3のような比較例の構成よりも高い面積利用率を実現できる。
以上の実施の形態では、入力画像の認識を実行するニューラルネットワークを例示したが、本ニューラルネットワークの処理対象が画像の情報に限定される訳ではない。本ニューラルネットワークは、(式1)(式3)のような畳み込み演算が利用可能な入力データ、例えば、1次元配列、2次元配列、あるいは3次元以上の配列等のデータを処理可能である。
る前の単位矩形領域の画素数)nで割算してE/nを算出し、算出した値E/nを現在の層のエラーとして、畳み込み層に各区分(各画素)の値として引き渡せばよい。
2 認識チップ
3 メモリチップ
11 学習ニューラルネットワーク
12 比較回路
13 係数生成回路
21 認識ニューラルネットワーク
22 全体制御回路
23 IO部
23−1 I/O回路Rx
23−2 I/O回路Tx
25 生成回路
26 出力回路
Claims (5)
- 入力データを認識する認識ニューラルネットワークに設定される係数を計算するための基準となる入力データに対する、前記認識ニューラルネットワークによる認識結果と前記基準となる入力データに対する基準となる認識結果とに基づいて前記係数を計算する学習ニューラルネットワークを配置した第1の層と、
前記学習ニューラルネットワークで計算された係数により入力データを認識する前記認識ニューラルネットワークを配置した第2の層と、
前記第1の層と第2の層との間に配置され、前記学習ニューラルネットワークと前記認識ニューラルネットワークの双方に接続されるメモリを配置した第3の層と、を備える演算処理回路。 - 前記入力データは配列データを含むデータであり、
前記認識ニューラルネットワークは、
前記配列データの部分ごとに前記部分に含まれる前記配列データの要素と前記要素に対応する前記係数との積和演算および所定の関数により第1部分配列を生成する演算回路と前記配列データの部分ごとに前記生成された第1部分配列から要素を間引いて第2部分配列を生成する間引き回路との組を含み、前記配列データから縮小された配列データを生成する生成回路と、
前記縮小された配列データの要素と前記要素に対応する係数との積和演算および所定の関数により出力値を出力する出力回路と、を備え、
前記学習ニューラルネットワークは、前記基準となる入力データに対する基準となる認識結果と前記出力回路からの出力値とを比較する比較回路と、
前記出力回路および前記生成回路の各段に対応して設けられ、前記比較回路の比較結果による差分値に基づいて、前記出力回路および前記各段に引き渡す係数と前記各段の第1部分配列における差分値とを生成する逆方向の演算回路、および、前記第1部分配列から第2部分配列を生成するための間引きの対応関係を示す対応関係情報と前記生成された差分値とを基に前記第1部分配列を復元する復元回路の組を含む係数生成回路と、を備える請求項1に記載の演算処理回路。 - 前記認識ニューラルネットワークの各段は、前記対応関係情報と前記各段の演算回路で
生成された第1部分配列と前記各段の演算回路で使用された係数とを前記学習ニューラルネットワークの各段の前記逆方向の演算回路に所定の動作タイミングで引き渡し、
前記学習ニューラルネットワークの各段は、前記逆方向の演算回路で生成した係数を前記認識ニューラルネットワークの各段の演算回路に所定の動作タイミングで引き渡し、
前記メモリは、
前記認識ニューラルネットワークの各段から前記学習ニューラルネットワークの各段へ第1の動作タイミングで前記対応関係情報と前記第1部分配列と前記係数とを引き渡すための第1の先入れ先出し回路と、
前記学習ニューラルネットワークの各段から前記認識ニューラルネットワークの各段へ第2の動作タイミングで前記係数を引き渡すための第2の先入れ先出し回路と、を備える請求項2に記載の演算処理回路。 - 前記学習ニューラルネットワークの各段は、前記認識ニューラルネットワークの各段で生成された第1部分配列と前記第1部分配列における差分値とから前記係数の変化量を生成する逆方向の生成回路と、
前記生成した変化量を順次積算して前記認識ニューラルネットワークの各段に引き渡す係数を生成する更新回路と、を備える請求項3に記載の演算処理回路。 - プロセッサと、
第1のメモリと、
演算処理回路と、を有し、前記演算処理回路は、
前記プロセッサの制御にしたがい、前記第1のメモリからの入力データを認識する認識ニューラルネットワークに設定される係数を計算するための基準となる入力データに対する、前記認識ニューラルネットワークによる認識結果と前記基準となる入力データに対する基準となる認識結果とに基づいて前記係数を計算する学習ニューラルネットワークを配置した第1の層と、
前記学習ニューラルネットワークで学習された係数により入力データを認識する前記認識ニューラルネットワークを配置した第2の層と、
前記第1の層と第2の層との間に配置され、前記学習ニューラルネットワークと前記認識ニューラルネットワークの双方に接続される第2のメモリを配置した第3の層と、を備える情報処理装置。
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