JP5605298B2 - 半導体記憶装置 - Google Patents

Description

本発明は、読み出し動作に用いられるリファレンスセルを有する半導体記憶装置に関する。

フラッシュメモリやＦｅＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性半導体記憶装置は、一般に複数のセクタで構成され、そのセクタ構成が要求される記憶容量に応じて適宜変更される。複数のセクタを有する不揮発性半導体記憶装置は、複数のセクタ間をまたがって設けられるグローバルビット線と、各々のセクタ内に設けられメモリセルが接続されるローカルビット線とを有する（例えば、特許文献１の図９等参照。）。そして、所望のメモリセルが接続されたローカルビット線と、グローバルビット線とを接続することで、当該メモリセルに対するデータの読み出しや書き込みを行う。このように、グローバルビット線とローカルビット線とを接続することにより、データの読み出しや書き込みに関係ないセクタのローカルビット線による負荷を切り離している。

また、一般的なフラッシュメモリは、データが読み出されるメモリセルに対してリファレンスセルがあり、例えば電流値を比較してリファレンスセルに対して電流が流れているか否かに応じてメモリセルに記憶されているデータが判断される。通常、複数のビットが読み出されるが、リファレンスセルの数は１個である。すなわち、データが読み出される複数のメモリセルによる各々の電流値と、リファレンスセルによる電流値とがそれぞれ比較され、各ビットのデータ値が判定される。しかし、読み出すセンスアンプのばらつき等によって、１つのリファレンスセルでも判定基準がばらつくことがある。それを回避するために、１つのＩ／Ｏ（１ビットを読み出すための単位）毎に１つのリファレンスセルを用いて、センスアンプのばらつき等による影響を抑制する方法がある。

特開２００６−１７２１１５号公報

本発明の目的は、リファレンスセルを有する半導体記憶装置でのデータ読み出しにおけるアクセス速度を向上することができる半導体記憶装置を提供することである。

本発明の一観点によれば、メモリセルが接続される第１のローカルビット線及びその一端が接続される第１のグローバルビット線と、リファレンスセルが接続されるリファレンスビット線、リファレンスビット線の一端が接続される第２のローカルビット線、及びリファレンスビット線の他端が接続される第２のグローバルビット線と、第１のグローバルビット線及び第２のグローバルビット線に接続されるセンスアンプとを有する半導体記憶装置が提供される。

開示の半導体記憶装置は、リファレンスビット線及び第２のローカルビット線を直列接続し、その一端を第２のグローバルビット線に接続することで、センスアンプからみた第１のグローバルビット線及び第２のグローバルビット線の負荷が揃う。したがって、データ読み出し動作のプリチャージにおいて過渡状態を含め電位変化が等しくなるため、所定のレベルに達したらプリチャージを終了してセンス動作を行うことができ、データ読み出しにおけるアクセス速度を向上することができる。

本発明の実施形態における不揮発性半導体記憶装置の構成例を示す図である。 本実施形態におけるセクタの構成例を示す図である。 本実施形態におけるリファレンスセルアレイの構成例を示す図である。 本実施形態におけるセクタの構成例を示す図である。 本実施形態におけるＹデコーダの構成例を示す図である。 本実施形態における不揮発性半導体記憶装置の構成を説明するための図である。 本実施形態における不揮発性半導体記憶装置の動作例を示すタイミングチャートである。 本実施形態における不揮発性半導体記憶装置の全体構成例を示す図である。 不揮発性半導体記憶装置の一例を示す図である。 図６に示す不揮発性半導体記憶装置におけるセクタの構成例を示す図である。 図６に示す不揮発性半導体記憶装置におけるセクタの構成例を示す図である。 図６に示す不揮発性半導体記憶装置におけるリファレンスセルアレイ及びＹデコーダの構成例を示す図である。 図６に示す不揮発性半導体記憶装置におけるセンスアンプの構成例を示す図である。 図６に示す不揮発性半導体記憶装置の動作例を示すタイミングチャートである。 図６に示す不揮発性半導体記憶装置の構成を説明するための図である。 読み出し動作でのビット線の電位変化の一例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、不揮発性半導体記憶装置の例としてフラッシュメモリを一例に説明するが、本発明はこれに限定されるものではなく、ＦｅＲＡＭ等のデータ読み出しにリファレンスセルを用いる不揮発性半導体記憶装置にも適用可能である。また、以下では、データ読み出しに係る構成及び動作等について説明するが、データ書き込みなどのデータ読み出し以外に係る構成及び動作については従来と同様であるので説明は省略する。

まず、図６〜図９を参照して、リファレンスセルを有する半導体記憶装置でのデータ読み出し、及びデータ読み出しの高速化に係る課題について説明する。

図６は、複数のセクタを有するとともに、リファレンスセルを用いてデータ読み出しを行う不揮発性半導体記憶装置の一例を示す図である。図６に示す不揮発性半導体記憶装置は、Ｘデコーダ６１、Ｙデコーダ６２、センスアンプ６３、周辺回路６４、複数のセクタ６５〜７４、及びリファレンスセルアレイ７５を有する。図６においては、記憶容量が６４ＫＢ（キロバイト）より少ないセクタ６５、６６、及び記憶容量が６４ＫＢである６４ＫＢセクタ６７〜７４を有する例を示している。

Ｘデコーダ６１は、入力されるアドレス信号に基づいてコントロールゲート制御線を駆動する。Ｙデコーダ６２は、入力されるアドレス信号に基づいてグローバルビット線とセンスアンプ６３との接続を制御する。センスアンプ６３は、選択されたメモリセル及びリファレンスセルに応じたレベルの信号が、複数のセクタ間をまたがって設けられるグローバルビット線を介して供給され、それらの信号のレベルを比較し比較結果を読み出しデータとして出力する。なお、センスアンプ６３は、１つのＩ／Ｏ（１ビットを読み出すための単位）毎に設けられた複数のセンスアンプを有し、複数のセンスアンプの各々についてグローバルビット線とセンスアンプとの接続がＹデコーダ６２により制御される。周辺回路６４は、例えばデータ読み出し、データ書き込み、データ消去を行うときに使用する電源を供給する電源回路である。

セクタ６５〜７４の各々は、データを記憶する複数のメモリセルを有するメモリセルアレイである。これらメモリセルは、各セクタ内に設けられたローカルビット線に接続されている。また、各セクタ６５〜７４は、ローカルビット線とグローバルビット線との接続を制御するセクタセレクトを有する。リファレンスセルアレイ７５は、データ読み出しに用いるリファレンスセルを有する。リファレンスセルは、１つのＩ／Ｏ毎、すなわちセンスアンプ６３が有する各センスアンプ毎に設けられている。

図７Ａ、図７Ｂは、図６に示した不揮発性半導体記憶装置におけるセクタの構成例を示す図である。図７Ａにおいて、ＳＳＥＬ０はセクタセレクトであり、セクタ内の中央部に設けられる。セクタセレクトＳＳＥＬ０に対して、センスアンプから遠い側をセクタ上部ＵＰＳ０とし、センスアンプに近い側をセクタ下部ＬＰＳ０とする。同様に、図７Ｂにおいて、ＳＳＥＬ１はセクタセレクトであり、セクタ内の中央部に設けられる。セクタセレクトＳＳＥＬ１に対して、センスアンプから遠い側をセクタ上部ＵＰＳ１とし、センスアンプに近い側をセクタ下部ＬＰＳ１とする。例えば、図７Ａ、図７Ｂに示したセクタはグローバルビット線ｍｂｌを共有し、グローバルビット線ｍｂｌが伸びる方向において、図７Ａに示したセクタがセンスアンプから遠い側に配置され、図７Ｂに示したセクタがセンスアンプに近い側に配置される。グローバルビット線ｍｂｌは、複数のセクタにまたがるビット線である。

Ｃｅｌｌはメモリセルであり、フローティングゲートを有するトランジスタにより構成される。フローティングゲートに対する電子の注入若しくは引き抜きを行いトランジスタの閾値電圧を制御することにより、データの記憶が実現される。各メモリセルＣｅｌｌを構成するトランジスタは、ソースがソース線ＳＬｓ０に接続され、ドレインが対応するローカルビット線ＬＢＬｕｉｊ、ＬＢＬｄｉｊ（ｉ、ｊは添え字、以下についても同様）に接続される。また、コントロールゲートが、コントロールゲート制御線ＣＧｓｉに接続されている。ここで、ローカルビット線ＬＢＬｕｉｊ、ＬＢＬｄｉｊは、複数のセクタにまたがることがない各セクタ内のビット線である。

図７Ａ、図７Ｂに示すように、セクタ上部ＵＰＳｉのローカルビット線ＬＢＬｕｉ０は、ゲートに信号ｓｓｅｌｓｉ＜０＞が供給されるトランジスタＳＬＵｉ０を介してグローバルビット線ｍｂｌ＜０＞に接続されている。同様に、ローカルビット線ＬＢＬｕｉｊは、ゲートに信号ｓｓｅｌｓｉ＜ｊ＞が供給されるトランジスタＳＬＵｉｊを介してグローバルビット線ｍｂｌ＜ｋ＞（ｋは添え字であり、ｊ＝０〜３であればｋ＝０、ｊ＝４〜７であればｋ＝１）に接続されている。また、セクタ下部ＬＰＳｉのローカルビット線ＬＢＬｄｉｊは、ゲートに信号ｓｓｅｌｓｉ＜７−ｊ＞が供給されるトランジスタＳＬＤｉｊを介してグローバルビット線ｍｂｌ＜ｋ＞に接続されている。

このように、図７Ａ、図７Ｂに示す例では、各グローバルビット線ｍｂｌに対して８つのローカルビット線ＬＢＬｕｉｊ、ＬＢＬｄｉｊが接続される。なお、本例では、コントロールゲート制御線ＣＧｓｉは、ＣＧｓｉ＜０＞〜ＣＧｓｉ＜５１１＞の５１２本とする。また、図７Ａ、図７Ｂにおいて、ＣＧＤはダミーのコントロールゲート制御線であり、ＳＬＤはダミーのソース線であり、基準電位Ｖｓｓに固定されている。

図７Ｃは、図６に示した不揮発性半導体記憶装置におけるリファレンスセルアレイ７５及びＹデコーダ６２の構成例を示す図である。図７Ｃにおいて、ＲＥＦＡはリファレンスセルアレイであり、ＹｄｅｃはＹデコーダである。

ＲＣｅｌｌは、リファレンスセルであり、フローティングゲートを有するメモリセルと同様のトランジスタにより構成される。リファレンスセルＲＣｅｌｌは、データ読み出しにおけるデータ判定基準に応じたフローティングゲートへの電子の注入若しくは引き抜きが行われている。リファレンスセルＲＣｅｌｌを構成するトランジスタは、ソースがソース線ＳＬｒに接続され、ドレインがローカルビット線ＲＬＢＬに接続され、コントロールゲートがコントロールゲート制御線ＣＧｒに接続されている。

リファレンスセルＲＣｅｌｌが接続されたローカルビット線ＲＬＢＬは、ゲートに信号ｓｓｅｌｒ＜１＞が供給されるトランジスタＱＡ０及びゲートに信号ｙｄ１ｒが供給されるトランジスタＱＢ０を介して、データ線ｄａｔａｂｅ＜０＞に接続される。また、ローカルビット線ＲＬＢＬは、ゲートに信号ｓｓｅｌｒ＜０＞が供給されるトランジスタＱＡ１及びゲートに信号ｙｄ１ｒが供給されるトランジスタＱＢ１を介して、データ線ｄａｔａｂｏ＜０＞に接続される。

また、データ線ｄａｔａｂｅ＜０＞には、ゲートに信号ｙｄ１＜ｍ＞（ｍは整数）が供給されるトランジスタＱＣ（２ｍ）を介してグローバルビット線ｍｂｌ＜２ｍ＞が接続される。同様に、データ線ｄａｔａｂｏ＜０＞には、ゲートに信号ｙｄ１＜ｍ＞が供給されるトランジスタＱＣ（２ｍ＋１）を介してグローバルビット線ｍｂｌ＜２ｍ＋１＞が接続される。なお、グローバルビット線ｍｂｌ＜２＞〜ｍｂｌ＜７＞について下層の構成は図示を省略している。

図７Ｄは、図６に示す不揮発性半導体記憶装置におけるセンスアンプ６３の構成例を示す図である。

図７Ｄにおいて、ＮチャネルトランジスタＱ７１、Ｑ７２、Ｑ７３は、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞をディスチャージして等電位（例えば基準電位）にするためのものである。また、ＮチャネルトランジスタＱ７４、Ｑ７５、及びＰチャネルトランジスタＱ７６、Ｑ７７は、データ読み出し動作においてデータ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞をプリチャージするためのものである。

ＮチャネルトランジスタＱ７８、Ｑ７９、Ｑ８３及びＰチャネルトランジスタＱ８０、Ｑ８１、Ｑ８２が比較部を構成する。トランジスタＱ７８のゲートにはデータ線ｄａｔａｂｅ＜０＞が接続され、トランジスタＱ７９のゲートにはデータ線ｄａｔａｂｏ＜０＞が接続される。トランジスタＱ７８〜Ｑ８３が構成する比較部は、信号ｂｌｃｍｐｘ、ｂｌｃｍｐｚにより活性化されているとき、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位を比較し、比較結果をセンスアンプ部に出力する。

ここで、詳細は後述するが、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の一方に、選択されたメモリセルに応じたレベルの信号が供給されているとき、他方にはリファレンスセルに応じたレベルの信号が供給される。したがって、トランジスタＱ７８〜Ｑ８３が構成する比較部は、信号ｂｌｃｍｐｘ、ｂｌｃｍｐｚにより活性化されているとき、選択されたメモリセルに応じたレベルの信号をリファレンスセルに応じたレベルの信号と比較し、比較結果をセンスアンプ部に出力する。

ＮチャネルトランジスタＱ８４、Ｑ８６、Ｑ８９及びＰチャネルトランジスタＱ８５、Ｑ８７、Ｑ８８がセンスアンプ部を構成する。センスアンプ部は、信号ｓａｌｔｘ、ｓａｌｔｚにより活性化されているとき、比較部より出力された比較結果を増幅して出力制御部に出力する。

ＰチャネルトランジスタＱ９１、Ｑ９２、Ｑ９５、Ｑ９６及びＮチャネルトランジスタＱ９３、Ｑ９４、Ｑ９７、Ｑ９８が出力制御部を構成する。偶数アドレスに対応するメモリセルのデータを読み出す場合には、信号ｓａｌｔｅｘ、ｓａｌｔｅｚが活性化され（信号ｓａｌｔｏｘ、ｓａｌｔｏｚは不活性）、出力制御部はデータ線ｄａｔａｂｅ＜０＞に応じた出力を読み出しデータとして出力部に出力する。一方、奇数アドレスに対応するメモリセルのデータを読み出す場合には、信号ｓａｌｔｏｘ、ｓａｌｔｏｚが活性化され（信号ｓａｌｔｅｘ、ｓａｌｔｅｚは不活性）、出力制御部はデータ線ｄａｔａｂｏ＜０＞に応じた出力を読み出しデータとして出力部に出力する。

ＰチャネルトランジスタＱ１０１、Ｑ１０３、Ｑ１０４及びＮチャネルトランジスタＱ１０２、Ｑ１０５、Ｑ１０６が出力部を構成する。出力部は、信号ｓａｌｔｘ、ｓａｌｔｚが活性化されているとき（増幅部の動作中）、出力制御部の出力を読み出しデータｄａｔａ＜０＞として出力し、そうでないときには出力を保持する。

図８は、図６に示した不揮発性半導体記憶装置のデータ読み出し動作の一例を示すタイミングチャートである。図８には、図７Ａに示すメモリセル８１のデータを読み出す場合を一例として示している。メモリセル８１は、奇数アドレスに対応するメモリセルであり、プログラム状態であるとする。

まず、信号ＣＬＫの立ち上がりを起点として信号ｐｒｅｃｈｇｘ及び信号ｃｈｇｚがアサートされるとともに、信号ｄｉｓｃｈｇｚがディアサートされ、プリチャージが開始される。これにより、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位が時間経過とともに上昇していく。また、メモリセル８１のコントロールゲートに接続されたコントロールゲート制御線ＣＧｓ０＜２５５＞及びリファレンスセルＲＣｅｌｌのコントロールゲートに接続されたコントロールゲート制御線ＣＧｒが駆動される。また、信号ｓｓｅｌｓ０＜７＞、ｓｓｅｌｒ＜１＞、ｙｄ１＜０＞、及びｙｄｒ１がアサートされる。

そして、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞が所定の電位にプリチャージされると、信号ｐｒｅｃｈｇｘがネゲートされてプリチャージが終了される。また、それとともに、信号ｂｌｃｍｐｘ、ｂｌｃｍｐｚがアサートされ、センスアンプ内の比較部での比較動作が開始される。このとき、メモリセル８１及びリファレンスセルＲＣｅｌｌが引く電流に応じてデータ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位が低下していく。その後、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位がメモリセル８１及びリファレンスセルＲＣｅｌｌの状態に応じて一定の電位に収束する。

データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位が一定の電位に収束するのに十分な時間が経過した後、信号ｓａｌｔｘ、ｓａｌｔｚがアサートされ、センスアンプ内のセンスアンプ部にてセンス動作が行われる。また、奇数アドレスに対応するメモリセル８１からのデータ読み出しであるため、信号ｓａｌｔｏｘ、ｓａｌｔｏｚがアサートされ、センスアンプ部にてセンスされた結果が読み出しデータｄａｔａ＜０＞として出力される。

その後、信号ｄｉｓｃｈｇｚをアサートしてデータ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞をディスチャージするとともに、その他の各信号をネゲート状態にしてデータ読み出し動作を終了する。

前述したデータ読み出し動作に係る不揮発性半導体記憶装置の構成の概要を、図９を参照して説明する。図９において、９１はセクタであり、９２はセクタ９１が有するセクタセレクトである。また、９４はリファレンスセルアレイであり、９５はＹデコーダであり、９６はセンスアンプである。なお、図９においては、説明の便宜上、グローバルビット線ｍｂｌ＜０＞、ｍｂｌ＜１＞のみを図示している。

ここで、メモリセル９３からデータを読み出すとする。このとき、トランジスタＱＡ０が導通状態とされ、トランジスタＱＡ１が非導通とされる。また、Ｙデコーダ９５内のトランジスタＱＢ０、ＱＢ１、ＱＣ０、ＱＣ１はすべて導通状態とされる。

メモリセル９３側では、メモリセル９３が接続されたローカルビット線ＬＢＬＣ１がセクタセレクト９２によりグローバルビット線ｍｂｌ＜１＞に接続される。また、グローバルビット線ｍｂｌ＜１＞は、Ｙデコーダ９５内のトランジスタＱＣ１を介してセンスアンプ９６に接続される。

一方、リファレンスセルＲＣｅｌｌ側では、メモリセル９３側とデータ読み出しに係る負荷を等しくするために、負荷用としてセクタ９１内のローカルビット線ＬＢＬＣ２がセクタセレクト９２によりグローバルビット線ｍｂｌ＜０＞に接続される。また、グローバルビット線ｍｂｌ＜０＞は、Ｙデコーダ９５内のトランジスタＱＣ０を介してセンスアンプ９６に接続される。さらに、リファレンスセルＲＣｅｌｌが接続されたローカルビット線ＬＢＬＣ３が、トランジスタＱＡ０及びＹデコーダ９５内のトランジスタＱＢ０を介してセンスアンプ９６に接続される。

したがって、センスアンプ９６からみた各ビット線の負荷容量は、メモリセル９３側においては、グローバルビット線ｍｂｌ＜１＞とローカルビット線ＬＢＬＣ１とに係る１つの負荷容量として見える。一方、リファレンスセルＲＣｅｌｌ側においては、絶対的な負荷容量してはメモリセル９３側と変わらないが、グローバルビット線ｍｂｌ＜０＞と負荷用のローカルビット線ＬＢＬＣ２とに係る負荷容量、及びローカルビット線ＬＢＬＣ３に係る負荷容量の２つの容量が並列に接続されているように見える。すなわち、リファレンスセルＲＣｅｌｌ側においては、グローバルビット線ｍｂｌ＜０＞と負荷用のローカルビット線ＬＢＬＣ２とに係る大容量の負荷、及びローカルビット線ＬＢＬＣ３に係る小容量の負荷が並列接続されているように見える。

そのため、データ読み出し動作におけるプリチャージにおいて、メモリセル９３側のデータ線ｄａｔａｂｏ＜０＞の電位ＲＤＴ、及びリファレンスセルＲＣｅｌｌ側のデータ線ｄａｔａｂｅ＜０＞の電位ＲＥＦは、図１０（Ａ）に示すＬＶ１０１、ＬＶ１０２のように変化する。すなわち、プリチャージにおける最終的な電位は等しくなるが、過渡状態においては、ローカルビット線ＬＢＬＣ３に係る負荷容量が速やかに充電されるためにリファレンスセルＲＣｅｌｌ側のデータ線ｄａｔａｂｅ＜０＞の電位ＲＥＦが速く上昇する。メモリセル９３側のデータ線ｄａｔａｂｏ＜０＞の電位ＲＤＴと、リファレンスセルＲＣｅｌｌ側のデータ線ｄａｔａｂｅ＜０＞の電位ＲＥＦとが異なる状態でセンスアンプを動作させるとデータを誤判定するおそれがある。したがって、メモリセル９３側のデータ線ｄａｔａｂｏ＜０＞の電位ＲＤＴが上昇するのを待つ必要があり、データ読み出しに係るアクセスタイムが遅くなってしまう。

本発明の実施形態に係る不揮発性半導体記憶装置は、リファレンスセルＲＣｅｌｌを有していても、プリチャージにおけるメモリセル側のデータ線及びリファレンスセル側のデータ線の電位が同じように変化するように構成する。これにより、メモリセル側のデータ線の電位が上昇するのを待つ必要をなくして、データ読み出しに係るアクセスタイムを短縮し、データ読み出しにおけるアクセス速度を向上させる。

図１は、本発明の一実施形態における不揮発性半導体記憶装置の構成例を示す図である。本実施形態における不揮発性半導体記憶装置は、複数のセクタを有するとともに、データ読み出しにリファレンスセルを用いる。本実施形態における不揮発性半導体記憶装置は、Ｘデコーダ１１、Ｙデコーダ１２、センスアンプ１３、周辺回路１４、複数のセクタ１５〜２４、及びリファレンスセルアレイ２５を有する。図１においては、記憶容量が６４ＫＢ（キロバイト）より少ないセクタ１５、１６、及び記憶容量が６４ＫＢである６４ＫＢセクタ１７〜２４を有する例を示している。

Ｘデコーダ１１は、入力されるアドレス信号に基づいてコントロールゲート制御線を駆動する。Ｙデコーダ１２は、入力されるアドレス信号に基づいてグローバルビット線とセンスアンプ１３との接続を制御する。センスアンプ１３は、選択されたメモリセル及びリファレンスセルに応じたレベルの信号が、複数のセクタ間をまたがって設けられるグローバルビット線を介して供給され、それらの信号のレベルを比較し比較結果を読み出しデータとして出力する。なお、センスアンプ１３は、１つのＩ／Ｏ（１ビットを読み出すための単位）毎に設けられた複数のセンスアンプを有し、複数のセンスアンプの各々についてグローバルビット線とセンスアンプとの接続がＹデコーダ１２により制御される。周辺回路１４は、例えばデータ読み出し、データ書き込み、データ消去を行うときに使用する電源を供給する電源回路である。

セクタ１５〜２４の各々は、データを記憶する複数のメモリセルを有するメモリセルアレイである。これらメモリセルは、各セクタ内に設けられたローカルビット線に接続されている。また、各セクタ１５〜２４は、ローカルビット線とグローバルビット線との接続を制御するセクタセレクトを有する。リファレンスセルアレイ２５は、データ読み出しに用いるリファレンスセルを有する。リファレンスセルは、１つのＩ／Ｏ毎、すなわちセンスアンプ１３が有する各センスアンプ毎に設けられている。本実施形態におけるリファレンスセルアレイ２５は、例えばグローバルビット線が伸びる方向においてセクタ間に配置され、リファレンスセルが接続されたローカルビット線がＹデコーダ１２を介さずにグローバルビット線に接続可能である。

図２Ａ、図２Ｃは、本実施形態におけるセクタの構成例を示す図であり、図２Ｂは本実施形態におけるリファレンスセルアレイの構成例を示す図であり、図２Ｄは本実施形態におけるＹデコーダの構成例を示す図である。ここで、図２Ｂに示すリファレンスセルアレイに隣接して配置されるセクタ（例えば図１に示すセクタ１９、２１）の構成例を図２Ａ、図２Ｃにそれぞれ示している。なお、本実施形態におけるセンスアンプの構成は、図７Ｄに示したセンスアンプと同様である。

図２Ａに示すセクタについて説明する。図２Ａにおいて、ＳＳＥＬ０はセクタセレクトであり、グローバルビット線が伸びる方向においてセクタ内の中央部に設けられる。セクタセレクトＳＳＥＬ０に対して、センスアンプから遠い側をセクタ上部ＵＰＳ０とし、センスアンプに近い側をセクタ下部ＬＰＳ０とする。

Ｃｅｌｌはメモリセルであり、フローティングゲートを有するトランジスタにより構成される。各メモリセルＣｅｌｌを構成するトランジスタは、ソースがソース線ＳＬｓ０に接続され、ドレインが対応するローカルビット線ＬＢＬｕ０ｊ、ＬＢＬｄ０ｊに接続される。また、コントロールゲートが、コントロールゲート制御線ＣＧｓ０に接続されている。ここで、ローカルビット線ＬＢＬｕ０ｊ、ＬＢＬｄ０ｊは、複数のセクタにまたがることがない各セクタ内のビット線である。

セクタ上部ＵＰＳ０のローカルビット線ＬＢＬｕ０ｊは、ゲートに信号ｓｓｅｌｓ００＜ｊ＞が供給されるトランジスタＳＬＵ０ｊを介してグローバルビット線ｍｂｌ＜ｋ＞（ｋは添え字であり、ｊ＝０〜３であればｋ＝０、ｊ＝４〜７であればｋ＝１）に接続されている。また、セクタ下部ＬＰＳ０のローカルビット線ＬＢＬｄ０ｊは、ゲートに信号ｓｓｅｌｓ０１＜ｊ＞が供給されるトランジスタＳＬＤ０ｊを介してグローバルビット線ｍｂｌ＜ｋ＞に接続されている。すなわち、本実施形態においては、ローカルビット線ＬＢＬｕ０ｊ及びローカルビット線ＬＢＬｄ０ｊと、グローバルビット線ｍｂｌ＜ｋ＞との接続は、各ローカルビット線毎に独立して制御される。

なお、本例では、コントロールゲート制御線ＣＧｓ０は、ＣＧｓ０＜０＞〜ＣＧｓ０＜５１１＞の５１２本とする。また、ＣＧＤはダミーのコントロールゲート制御線であり、ＳＬＤはダミーのソース線であり、基準電位Ｖｓｓに固定されている。

図２Ｂに示すリファレンスセルアレイについて説明する。図２Ｂにおいて、ＲＥＦＡはリファレンスセルアレイである。ＵＡはリファレンスセルアレイＲＥＦＡに隣接して配置されたセクタ（図２Ａに一例を示したセクタ）であり、ＬＡはリファレンスセルアレイＲＥＦＡに隣接して配置されたセクタ（図２Ｃに一例を示したセクタ）である。

ＲＣｅｌｌは、リファレンスセルであり、フローティングゲートを有するメモリセルと同様のトランジスタにより構成される。リファレンスセルＲＣｅｌｌは、データ読み出しにおけるデータ判定基準に応じたフローティングゲートへの電子の注入若しくは引き抜きが行われている。リファレンスセルＲＣｅｌｌを構成するトランジスタは、ソースがソース線ＳＬｒに接続され、ドレインがローカルビット線（リファレンスビット線）ＲＬＢＬに接続され、コントロールゲートがコントロールゲート制御線ＣＧｒに接続されている。なお、リファレンスセルアレイＲＥＦＡにおいて、リファレンスセルは１つのＩ／Ｏ毎に設けられ、リファレンスセルＲＣｅｌｌ以外はダミーのセルである。

リファレンスセルＲＣｅｌｌが接続されたローカルビット線ＲＬＢＬの一端が、トランジスタＱＡ０を介してグローバルビット線ｍｂｌ＜０＞に接続されるとともに、トランジスタＱＡ１を介してグローバルビット線ｍｂｌ＜１＞に接続される。トランジスタＱＡ０のゲートには信号ｓｓｅｌｒ＜０＞が供給され、トランジスタＱＡ１のゲートには信号ｓｓｅｌｒ＜１＞が供給される。

また、ローカルビット線ＲＬＢＬの他端が、トランジスタＱＢ０を介してセクタＵＡ内のローカルビット線ＬＢＬ０３に接続されるとともに、トランジスタＱＢ１を介してセクタＬＡ内のローカルビット線ＬＢＬ１３に接続される。トランジスタＱＢ０のゲートには信号ｙｄ１ｒｕが供給され、トランジスタＱＢ１のゲートには信号ｙｄ１ｒｌが供給される。なお、トランジスタＱＢ０、ＱＢ１は、ローカルビット線ＬＢＬ０３、ＬＢＬ１３を負荷容量として使用するときにデータを読み出す側と負荷容量を大きく異ならせないために、セクタセレクトのトランジスタと同じサイズのトランジスタであることが望ましい。

このように本実施形態では、グローバルビット線ｍｂｌ、リファレンスセルＲＣｅｌｌが接続されたローカルビット線ＲＬＢＬ、及び負荷用のローカルビット線ＬＢＬ０３（又はＬＢＬ１３）が直列に接続されるように構成される。したがって、センスアンプからみたリファレンスセル側の負荷容量は、グローバルビット線ｍｂｌとローカルビット線ＲＬＢＬと負荷用のローカルビット線ＬＢＬ０３（又はＬＢＬ１３）とに係る１つの負荷容量として見える。

図２Ｃに示すセクタについて説明する。図２Ｃにおいて、ＳＳＥＬ１はセクタセレクトであり、グローバルビット線が伸びる方向においてセクタ内の中央部に設けられる。セクタセレクトＳＳＥＬ１に対して、センスアンプから遠い側をセクタ上部ＵＰＳ１とし、センスアンプに近い側をセクタ下部ＬＰＳ１とする。

各メモリセルは、図２Ａに示したセクタのメモリセルＣｅｌｌと同様である。セクタ上部ＵＰＳ１のローカルビット線ＬＢＬｕ１ｊは、ゲートに信号ｓｓｅｌｓ１０＜ｊ＞が供給されるトランジスタＳＬＵ１ｊを介してグローバルビット線ｍｂｌ＜ｋ＞に接続されている。また、セクタ下部ＬＰＳ１のローカルビット線ＬＢＬｄ１ｊは、ゲートに信号ｓｓｅｌｓ１１＜ｊ＞が供給されるトランジスタＳＬＤ１ｊを介してグローバルビット線ｍｂｌ＜ｋ＞に接続されている。ローカルビット線ＬＢＬｕ１ｊ及びローカルビット線ＬＢＬｄ１ｊと、グローバルビット線ｍｂｌ＜ｋ＞との接続は、各ローカルビット線毎に独立して制御可能となっている。なお、図２Ｃにおいても、コントロールゲート制御線ＣＧｓ０は、ＣＧｓ０＜０＞〜ＣＧｓ０＜５１１＞の５１２本とする。また、ＣＧＤはダミーのコントロールゲート制御線であり、ＳＬＤはダミーのソース線である。

図２Ｄに示すＹデコーダについて説明する。図２Ｄに示すように、ＹデコーダＹｄｅｃは、トランジスタＱＣ０〜ＱＣ７を有する。ＹデコーダＹｄｅｃは、データ線ｄａｔａｂｅ＜０＞とグローバルビット線ｍｂｌ＜２ｍ＞（ｍは整数）とを、ゲートに信号ｙｄ１＜ｍ＞が供給されるトランジスタＱＣ（２ｍ）を介して接続する。また、ＹデコーダＹｄｅｃは、データ線ｄａｔａｂｏ＜０＞とグローバルビット線ｍｂｌ＜２ｍ＋１＞とを、ゲートに信号ｙｄ１＜ｍ＞が供給されるトランジスタＱＣ（２ｍ＋１）を介して接続する。

次に、本実施形態における不揮発性半導体記憶装置でのデータ読み出し動作時の接続構成等の概要を、図３を参照して説明する。図３において、ＲＥＦＡはリファレンスセルアレイであり、ＳＥＣＡ、ＳＥＣＢはリファレンスセルアレイに隣接して配置されたセクタである。ＳＳＥＬＡはセクタＳＥＣＡが有するセクタセレクトであり、ＳＳＥＬＢはセクタＳＥＣＢが有するセクタセレクトである。また、３４はＹデコーダ及びセンスアンプである。なお、図３においては、説明の便宜上、グローバルビット線ｍｂｌ＜０＞、ｍｂｌ＜１＞のみを図示している。

奇数アドレスに対応するメモリセル３１からデータを読み出すとする。奇数アドレスに対応するメモリセルからデータを読み出すときには、リファレンス制御用のデコーダにより、トランジスタＱＡ０が導通状態とされ、トランジスタＱＡ１が非導通とされる。また、セクタＳＥＣＡが有するメモリセルからデータを読み出すときには、リファレンス制御用のデコーダにより、トランジスタＱＢ１が導通状態とされ、トランジスタＱＢ０が非導通とされる。

メモリセル３１側では、メモリセル３１が接続されたローカルビット線ＬＢＬＡがセクタセレクトＳＳＥＬＡによりグローバルビット線ｍｂｌ＜１＞に接続される。また、グローバルビット線ｍｂｌ＜１＞は、Ｙデコーダを介してセンスアンプ３４に接続される。一方、リファレンスセルＲＣｅｌｌ側では、リファレンスセルＲＣｅｌｌが接続されたローカルビット線ＲＬＢＬの一端が、トランジスタＱＡ０を介してグローバルビット線ｍｂｌ＜０＞に接続される。また、ローカルビット線ＲＬＢＬの他端が、トランジスタＱＢ１を介して、メモリセル３１を有するセクタＳＥＣＡとは異なるセクタＳＥＣＢのローカルビット線ＬＬＢＬＢに接続される。このローカルビット線ＬＬＢＬＢは、メモリセル３１側とデータ読み出しに係る負荷を等しくするための負荷用のローカルビット線として作用する。このとき、ローカルビット線ＬＬＢＬＢが接続されるセクタセレクトＳＳＥＬＢのトランジスタは非導通である。また、グローバルビット線ｍｂｌ＜０＞は、Ｙデコーダを介してセンスアンプ３４に接続される。

このように本実施形態によれば、リファレンスセルＲＣｅｌｌ側においては、グローバルビット線ｍｂｌ＜０＞とローカルビット線ＲＬＢＬと負荷用のローカルビット線ＬＬＢＬＢとが直列に接続されることとなる。そのため、センスアンプ３４からみた各ビット線の負荷容量は、メモリセル３１側においては、グローバルビット線ｍｂｌ＜１＞とローカルビット線ＬＢＬＡとに係る１つの負荷容量として見える。また、リファレンスセルＲＣｅｌｌ側においては、グローバルビット線ｍｂｌ＜０＞とローカルビット線ＲＬＢＬと負荷用のローカルビット線ＬＬＢＬＢとに係る１つの負荷容量として見える。

したがって、データ読み出し動作におけるプリチャージにおいて、メモリセル３１側のデータ線ｄａｔａｂｏ＜０＞の電位ＲＤＴ、及びリファレンスセルＲＣｅｌｌ側のデータ線ｄａｔａｂｅ＜０＞の電位ＲＥＦは、図１０（Ｂ）に示すＬＶ１１１、ＬＶ１１２のように変化する。なお、比較のために図６〜図９に示した半導体記憶装置でのメモリセル側のデータ線ｄａｔａｂｏ＜０＞の電位をＬＶ１０１として示している。つまり、本実施形態では、過渡状態において、メモリセル３１側のデータ線ｄａｔａｂｏ＜０＞の電位ＲＤＴとリファレンスセルＲＣｅｌｌ側のデータ線ｄａｔａｂｅ＜０＞の電位ＲＥＦが、同様に上昇していく。これにより、メモリセル側のデータ線ｄａｔａｂｏ＜０＞の電位ＲＤＴが上昇するのを待つ必要がなく、プリチャージレベルが所定のレベルに達したらプリチャージを終了してセンス動作を行うことができる。したがって、データ読み出しに係るアクセスタイムを短縮し、データ読み出しにおけるアクセス速度を向上させることができる。

なお、偶数アドレスに対応するメモリセルからデータを読み出すときには、リファレンス制御用のデコーダにより、トランジスタＱＡ１が導通状態とされ、トランジスタＱＡ０が非導通とされる。また、セクタＳＥＣＢが有するメモリセルからデータを読み出すときには、リファレンス制御用のデコーダにより、トランジスタＱＢ０が導通状態とされ、トランジスタＱＢ１が非導通とされる。このように制御することで、前述と同様の効果が得られる。

なお、トランジスタＱＢ０、ＱＢ１に係る制御は、データ読み出し時に排他的に導通状態にするとともに、セクタＳＥＣＡのメモリセルを読み出すときにトランジスタＱＢ０を導通状態にせず、かつセクタＳＥＣＢのメモリセルを読み出すときにトランジスタＱＢ１を導通状態にしなければ良い。すなわち、読み出すメモリセルがあるセクタとは異なるセクタのローカルビット線を負荷用として使用すればよく、トランジスタＱＢ０、ＱＢ１に係る制御は前述のものに限定されない。

図４は、本実施形態における不揮発性半導体記憶装置のデータ読み出し動作の一例を示すタイミングチャートである。図４には、図２Ａに示すメモリセル２６のデータを読み出す場合を一例として示している。メモリセル２６は、奇数アドレスに対応するメモリセルであり、プログラム状態であるとする。

まず、信号ＣＬＫの立ち上がりを起点として信号ｐｒｅｃｈｇｘ及び信号ｃｈｇｚがアサートされるとともに、信号ｄｉｓｃｈｇｚがディアサートされ、プリチャージが開始される。また、信号ｓｓｅｌｓ＜７＞、ｓｓｅｌｒ＜０＞、ｙｄ１＜０＞、及びｙｄ１ｒｌがアサートされる。これにより、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位が時間経過とともに上昇していく。このとき、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位は、前述のように同様の変化で上昇していく。また、メモリセル２６のコントロールゲートに接続されたコントロールゲート制御線ＣＧｓ０＜２５５＞及びリファレンスセルＲＣｅｌｌのコントロールゲートに接続されたコントロールゲート制御線ＣＧｒが駆動される。

そして、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞が所定の電位にプリチャージされると、信号ｐｒｅｃｈｇｘがネゲートされてプリチャージが終了される。また、それとともに、信号ｂｌｃｍｐｘ、ｂｌｃｍｐｚがアサートされ、センスアンプ内の比較部での比較動作が開始される。このとき、メモリセル２６及びリファレンスセルＲＣｅｌｌが引く電流に応じてデータ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位が低下していく。その後、データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位がメモリセル２６及びリファレンスセルＲＣｅｌｌの状態に応じて一定の電位に収束する。

データ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞の電位が一定の電位に収束するのに十分な時間が経過した後、信号ｓａｌｔｘ、ｓａｌｔｚがアサートされ、センスアンプ内のセンスアンプ部にてセンス動作が行われる。また、奇数アドレスに対応するメモリセル２６からのデータ読み出しであるため、信号ｓａｌｔｏｘ、ｓａｌｔｏｚがアサートされ、センスアンプ部にてセンスされた結果が読み出しデータｄａｔａ＜０＞として出力される。

その後、信号ｄｉｓｃｈｇｚをアサートしてデータ線ｄａｔａｂｅ＜０＞、ｄａｔａｂｏ＜０＞をディスチャージするとともに、その他の各信号をネゲート状態にしてデータ読み出し動作を終了する。

図５は、本実施形態における不揮発性半導体記憶装置の全体構成例を示す図である。
図５において、５１はメモリセルアレイであり、図１に示す複数のセクタ１５〜２４及びリファレンスセルアレイ２５に対応する。また、ＣＧデコーダ５２は、入力されるアドレス信号に基づいて、メモリセルを構成するトランジスタのコントロールゲートに接続されるコントロール制御線ＣＧを駆動する。ＳＬドライバ５３は、メモリセルを構成するトランジスタのソースに接続されたソース線ＳＬを駆動する。リファレンス用デコーダ５４は、入力されるアドレス信号に基づいて、リファレンスセルアレイ内のトランジスタＱＡ０、ＱＡ１、ＱＢ０、ＱＢ１を制御する信号を出力する。Ｙデコーダ５５、センスアンプ５６、及び電源回路５７は、図１に示したＹデコーダ１２、センスアンプ１３、及び周辺回路１４に対応する。

なお、前述した本実施形態における不揮発性半導体記憶装置においては、セクタ間にリファレンスセルアレイを配置することで、隣接するセクタのローカルビット線を負荷用のローカルビット線として使用している。しかし、隣接するセクタのローカルビット線を用いずにそれらのローカルビット線とは別に、負荷用のローカルビット線をリファレンスセルアレイに対して設ければ、リファレンスセルアレイがセクタ間に配置されていなくとも良い。また、本実施形態においては、ビット線等の各信号線の接続制御を行う素子の一例としてトランジスタを用いているが、これに限定されるものではなく、各信号線の導通／非導通を切り替えるようスイッチング機能を有するものであれば良い。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）
メモリセルが接続される第１のローカルビット線と、
前記第１のローカルビット線の一端が接続される第１のグローバルビット線と、
リファレンスセルが接続されるリファレンスビット線と、
前記リファレンスビット線の一端が接続される第２のローカルビット線と、
直列接続された前記リファレンスビット線及び前記第２のローカルビット線の組の一端が接続される第２のグローバルビット線と、
前記第１のグローバルビット線及び前記第２のグローバルビット線に接続され、前記第１のグローバルビット線及び前記第２のグローバルビット線の信号レベルを比較して比較結果を読み出しデータとして出力するセンスアンプとを有することを特徴とする半導体記憶装置。
（付記２）
複数の前記第１のローカルビット線、及び前記複数の第１のローカルビット線の一端と前記第１のグローバルビット線との接続を制御するセレクタをそれぞれ有するメモリセルアレイを複数有し、
前記リファレンスセルを含むリファレンスセルアレイが、前記グローバルビット線が伸びる方向において前記メモリセルアレイの間に配置されていることを特徴とする付記１記載の半導体記憶装置。
（付記３）
前記第２のローカルビット線は、前記メモリセルアレイが有する前記複数の第１のローカルビット線の内の１つの前記第１のローカルビット線であることを特徴とする付記２記載の半導体記憶装置。
（付記４）
２つの前記第２のグローバルビット線を有し、
前記第２のグローバルビット線の各々には、前記リファレンスビット線の他端が接続可能であるとともに、前記メモリセルアレイが有する前記複数の第１のローカルビット線の一端がセレクタを介して接続可能であり、
前記第２のグローバルビット線に前記リファレンスビット線を介して接続される前記第２のローカルビット線は、第１のメモリセルアレイが有する前記複数の第１のローカルビット線の内の１つの前記第１のローカルビット線であり、
前記第２のグローバルビット線とは異なる他の前記第２のグローバルビット線に前記リファレンスビット線を介して接続される前記第２のローカルビット線は、前記第１のメモリセルアレイとは異なる第２のメモリセルアレイが有する前記複数の第１のローカルビット線の内の１つの前記第１のローカルビット線であることを特徴とする付記２記載の半導体記憶装置。
（付記５）
前記リファレンスビット線の他端と各々の前記第２のグローバルビット線との間に設けられた第１のスイッチ部を有することを特徴とする付記４記載の半導体記憶装置。
（付記６）
前記第２のローカルビット線になる前記第１のローカルビット線は、一端が第２のスイッチ部を介して前記リファレンスビット線の一端に接続され、他端が前記セレクタを介して第２のグローバルビット線に接続されることを特徴とする付記５記載の半導体記憶装置。
（付記７）
前記第２のローカルビット線になる前記第１のローカルビット線の各々は、前記リファレンスビット線の一端に選択的に接続されることを特徴とする付記６記載の半導体記憶装置。
（付記８）
データの読み出し時に、読み出し対象のメモリセルを有する前記メモリセルアレイとは異なるメモリセルアレイで前記第２のローカルビット線になる前記第１のローカルビット線と前記リファレンスビット線の一端とが接続されることを特徴とする付記６記載の半導体記憶装置。
（付記９）
前記第２のローカルビット線になる前記第１のローカルビット線が前記リファレンスビット線の一端に接続された前記メモリセルアレイの前記セレクタは、当該メモリセルアレイが有するすべての前記第１のローカルビット線と前記第２のグローバルビット線との接続を切断することを特徴とする付記８記載の半導体記憶装置。
（付記１０）
前記第１のメモリセルアレイ及び前記第２のメモリセルアレイは、前記リファレンスセルアレイに隣接して配置されたメモリセルアレイであることを特徴とする付記４記載の半導体記憶装置。
（付記１１）
前記リファレンスビット線の他端が前記第２のグローバルビット線に接続されることを特徴とする付記１記載の半導体記憶装置。
（付記１２）
前記第２のグローバルビット線には、複数の前記第１のローカルビット線の一端が接続可能であり、
前記第２のグローバルビット線は、前記複数の第１のローカルビット線の内から選択された１つの前記第１のローカルビット線の一端、又は直列接続された前記リファレンスビット線及び前記第２のローカルビット線の組の一端が排他的に接続されることを特徴とする付記１記載の半導体記憶装置。
（付記１３）
直列接続された前記リファレンスビット線及び前記第２のローカルビット線の組の一端と前記第２のグローバルビット線との間に設けられた第１のスイッチ部を有することを特徴とする付記１２記載の半導体記憶装置。
（付記１４）
前記リファレンスビット線の他端と前記第２のグローバルビット線との間に設けられた第１のスイッチ部と、
前記リファレンスビット線の前記一端と前記第２のローカルビット線との間に設けられた第２のスイッチ部とを有することを特徴とする付記１２記載の半導体記憶装置。
（付記１５）
前記メモリセルは、フローティングゲートを有するトランジスタを用いたメモリセルであることを特徴とする付記１記載の半導体記憶装置。

１１ Ｘデコーダ
１２ Ｙデコーダ
１３ センスアンプ
１４ 周辺回路
１５〜２４ セクタ
２５ リファレンスセルアレイ
３４ Ｙデコーダ、センスアンプ
ＳＥＣＡ、ＳＥＣＢ セクタ
ＳＳＥＬＡ、ＳＳＥＬＢ セクタセレクト
ＲＥＦＡ リファレンスセルアレイ
ｍｂｌ グローバルビット線
ＬＢＬＡ ローカルビット線
ＬＬＢＬＡ、ＬＬＢＬＢ ローカルビット線（負荷）
ＲＬＢＬ ローカルビット線（リファレンスビット線）
ＱＡ０、ＱＡ１、ＱＢ０、ＱＢ１ トランジスタ（スイッチ）

Claims (10)

1. メモリセルが接続される第１のローカルビット線と、
   前記第１のローカルビット線の一端が接続される第１のグローバルビット線と、
   リファレンスセルが接続されるリファレンスビット線と、
   前記リファレンスビット線の一端が接続される第２のローカルビット線と、
   前記リファレンスビット線の前記一端とは異なる他端が接続される第２のグローバルビット線と、
   前記第１のグローバルビット線及び前記第２のグローバルビット線に接続され、前記第１のグローバルビット線の信号レベルと前記第２のグローバルビット線の信号レベルとを比較して比較結果を読み出しデータとして出力するセンスアンプとを有することを特徴とする半導体記憶装置。
2. 複数の前記第１のローカルビット線、及び前記複数の第１のローカルビット線の一端と前記第１のグローバルビット線との接続を制御するセレクタをそれぞれ有するメモリセルアレイを複数有し、
   前記リファレンスセルを含むリファレンスセルアレイが、前記グローバルビット線が伸びる方向において前記メモリセルアレイの間に配置されていることを特徴とする請求項１記載の半導体記憶装置。
3. メモリセルが接続される第１のローカルビット線と、
   前記第１のローカルビット線の一端が接続される第１のグローバルビット線と、
   リファレンスセルが接続されるリファレンスビット線と、
   前記リファレンスビット線の一端が接続される第２のローカルビット線と、
   直列接続された前記リファレンスビット線及び前記第２のローカルビット線の組の一端が接続される２つの第２のグローバルビット線と、
   前記第１のグローバルビット線及び前記第２のグローバルビット線に接続され、前記第１のグローバルビット線の信号レベルと前記第２のグローバルビット線の信号レベルとを比較して比較結果を読み出しデータとして出力するセンスアンプとを有し、
   複数の前記第１のローカルビット線、及び前記複数の第１のローカルビット線の一端と前記第１のグローバルビット線との接続を制御するセレクタをそれぞれ有するメモリセルアレイを複数有し、
   前記リファレンスセルを含むリファレンスセルアレイが、前記グローバルビット線が伸びる方向において前記メモリセルアレイの間に配置され、
   前記第２のグローバルビット線の各々には、前記リファレンスビット線の他端が接続可能であるとともに、前記メモリセルアレイが有する前記複数の第１のローカルビット線の一端がセレクタを介して接続可能であり、
   前記第２のグローバルビット線に前記リファレンスビット線を介して接続される前記第２のローカルビット線は、第１のメモリセルアレイが有する前記複数の第１のローカルビット線の内の１つの前記第１のローカルビット線であり、
   前記第２のグローバルビット線とは異なる他の前記第２のグローバルビット線に前記リファレンスビット線を介して接続される前記第２のローカルビット線は、前記第１のメモリセルアレイとは異なる第２のメモリセルアレイが有する前記複数の第１のローカルビット線の内の１つの前記第１のローカルビット線であることを特徴とする半導体記憶装置。
4. 前記リファレンスビット線の他端と各々の前記第２のグローバルビット線との間に設けられた第１のスイッチ部を有することを特徴とする請求項３記載の半導体記憶装置。
5. 前記第２のローカルビット線になる前記第１のローカルビット線は、一端が第２のスイッチ部を介して前記リファレンスビット線の一端に接続され、他端が前記セレクタを介して第２のグローバルビット線に接続されることを特徴とする請求項４記載の半導体記憶装置。
6. データの読み出し時に、読み出し対象のメモリセルを有する前記メモリセルアレイとは異なるメモリセルアレイで前記第２のローカルビット線になる前記第１のローカルビット線と前記リファレンスビット線の一端とが接続されることを特徴とする請求項５記載の半導体記憶装置。
7. 前記第１のメモリセルアレイ及び前記第２のメモリセルアレイは、前記リファレンスセルアレイに隣接して配置されたメモリセルアレイであることを特徴とする請求項３〜６の何れか１項に記載の半導体記憶装置。
8. メモリセルが接続される第１のローカルビット線と、
   前記第１のローカルビット線の一端が接続される第１のグローバルビット線と、
   リファレンスセルが接続されるリファレンスビット線と、
   前記リファレンスビット線の一端が接続される第２のローカルビット線と、
   直列接続された前記リファレンスビット線及び前記第２のローカルビット線の組の一端が接続される第２のグローバルビット線と、
   前記第１のグローバルビット線及び前記第２のグローバルビット線に接続され、前記第１のグローバルビット線の信号レベルと前記第２のグローバルビット線の信号レベルとを比較して比較結果を読み出しデータとして出力するセンスアンプとを有し、
   前記第２のグローバルビット線には、複数の前記第１のローカルビット線の一端が接続可能であり、
   前記第２のグローバルビット線は、前記複数の第１のローカルビット線の内から選択された１つの前記第１のローカルビット線の一端、又は直列接続された前記リファレンスビット線及び前記第２のローカルビット線の組の一端が排他的に接続されることを特徴とする半導体記憶装置。
9. 直列接続された前記リファレンスビット線及び前記第２のローカルビット線の組の一端と前記第２のグローバルビット線との間に設けられた第１のスイッチ部を有することを特徴とする請求項８記載の半導体記憶装置。
10. 前記リファレンスビット線の他端と前記第２のグローバルビット線との間に設けられた第１のスイッチ部と、
    前記リファレンスビット線の前記一端と前記第２のローカルビット線との間に設けられた第２のスイッチ部とを有することを特徴とする請求項８記載の半導体記憶装置。

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