JP2004220772A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 書込／消去ベリファイ時間が短く、かつ、高集積化に適する不揮発性半導体記憶装置を提供する。
【解決手段】 書込ベリファイの対象となる複数のビット線ＢＬ１〜ＢＬ３のうち１本おきにビット線リセットトランジスタＲＳ１、ＲＳ３によりリセットをかける。このとき、カラムラッチＧ３、Ｇ４とリセットされていないビット線ＢＬ２とはトランスファーゲートＴＧ２により分離されている。次に、カラムラッチＧ３、Ｇ４のデータに応じてビット線ＢＬ２をプリチャージし、ワード線ＷＬにベリファイ電圧を印加する。次に、ソース線トランジスタＱ２４によりソース線を接地し、ビット線ＢＬ２とカラムラッチＧ３、Ｇ４とを接続し、メモリセルのしきい値に応じたデータがカラムラッチＧ３、Ｇ４に保持され、書込ベリファイ動作が実行される。
【選択図】 図１

Description

本発明は、電気的に書込および消去可能な不揮発性半導体記憶装置に関し、特に、ビット線、ソース線およびワード線に接続されたメモリセルの状態を確認するベリファイ動作を行なう不揮発性半導体記憶装置に関するものである。

電気的に書込および消去可能な不揮発性半導体記憶装置であるフラッシュメモリは、その低コスト性、電気的消去機能を有することから大きな市場が予測され、近年最も盛んに研究開発が行なわれている不揮発性メモリである。

以下、従来のフラッシュメモリについて図面を参照しながら説明する。図７は、従来のＤＩＮＯＲ型フラッシュメモリの断面構造を示す図である。

図７を参照して、フラッシュメモリは、Ｎ型ウェル１０１、Ｐ型半導体基板１０２、Ｐ型ウェル１０３、Ｎ⁺ 型不純物領域１０４〜１１５、薄い絶縁層１１６、フローティングゲート１１７、コントロールゲート１１８、ポリシリコン層１１９、セレクトゲート１２０、主ビット線１２１を含む。

Ｎ型ウェル１０１によりＰ型の半導体基板１０２とＰ型ウェル１０３とが分離される。Ｐ型ウェル１０３内には、所定間隔でＮ⁺ 型の不純物領域１１４〜１１５が形成されている。不純物領域間の領域には極めて薄い絶縁層１１６（約１００Å）を介してフローティングゲート１１７が形成されている。フローティングゲート１１７の上方には絶縁膜を介してコントロールゲート１１８が形成されている。上記構成により、メモリセルは、２層ゲート構造のＭＯＳトランジスタとなっている。不純物領域１１４〜１１５は、ドレインまたはソースとして使用される。各々のドレインは、副ビット線として働く３層目のポリシリコン１１９と接続される。ポリシリコン層１１９は、セレクトゲート１２０を介して主ビット線１２１と接続される。１つの副ビット線には、通常８個〜６４個のメモリセルが接続されており、これらのメモリセルにより１つのセクタ（ブロック）が構成される。

以下、フラッシュメモリの書込および消去動作について詳細に説明する。図８は、従来のＤＩＮＯＲ型フラッシュメモリの書込／消去動作を説明するための図であり、図９は、従来のＤＩＮＯＲ型フラッシュメモリのプログラム時および消去時のしきい値電圧を示す図である。

図８を参照して、フラッシュメモリは、フローティングゲート１２３に電子を注入するかまたはフローティングゲート１２３から電子を放出するかにより情報を記憶させる。すなわち、フローティングゲート１２３に電子が注入されている状態では、コントロールゲート１２２から見たメモリトランジスタのしきい値が高くなる。具体的には、図９に示すように、ゲート電圧Ｖｔｈ１以上にならなければ電流は流れない。この状態を消去状態と呼び、データとしては“１”を対応させる。また、フローティングゲート１２３から電子が放出されている状態では、コントロールゲート１２２から見たしきい値は低くなる。具体的には、図９に示すように、ゲート電圧Ｖｔｈ２以上であれば電流が流れる。この状態をプログラム状態と呼び、データとしては“０”を対応させる。フラッシュメモリでは、上記の２つの状態を検出して、書込まれている情報をセンスアンプにより読出す。

次に、図８を参照して、ＤＩＮＯＲ型フラッシュメモリの一般的な書込および消去動作についてさらに詳細に説明する。まず、消去時、コントロールゲート１２２には、コントロールゲート電圧Ｖｇとして１０Ｖ程度の高電圧が印加され、Ｐウェルおよびソースには、それぞれ−８Ｖ程度の負電圧のＰウェル電圧Ｖｂおよびソース電圧Ｖｓが印加される。上記の各電圧が印加されると、メモリセルにはチャネルが生じ、コントロールゲート１２２とチャネル間に１８Ｖという高電圧が印加されることとなり、トンネル効果によって電子がフローティングゲート１２３へ注入される。

一方、書込時には、コントロールゲート１２２に−８Ｖ程度の負電圧のコントロールゲート電圧Ｖｇが印加され、さらに、ドレインに６Ｖ程度の正電圧のドレイン電圧Ｖｄが印加される。上記の各電圧が印加されると、ドレインとコントロールゲート１２２間に１４Ｖの高電圧が印加されることになり、トンネル効果により電子がフローティングゲートから引抜かれる。このとき、ＰウェルのＰウェル電圧Ｖｂは接地電圧であり、ソースのソース電圧Ｖｓはフローティング状態である。以上のように所定の電圧が印加されることにより、メモリセルに対して書込および消去動作を行なうことが可能となる。

上記のように従来のＤＩＮＯＲ型フラッシュメモリでは、トンネル現象を利用して電子を引抜くときに、電子が過剰に引抜かれ、フローティングゲートが正に帯電するということが起こり得る。これを過剰書込と呼ぶことにするが、コントロールゲートから見たしきい値が負になるため、書込／読出時に過剰消去されたメモリセルを介してリーク電流が流れ、正常な動作が不可能となる。このため、書込時に正常な書込動作が行なわれているか否かを確認する書込ベリファイ動作および消去時に正常な消去動作が行なわれているか否かを確認する消去ベリファイ動作がセンスアンプを用いて行なわれる。通常、センスアンプは複数のメモリセルつまり複数のビット線に対して１個ずつ具備されており、対象となるすべてのメモリセルに対して、書込／消去ベリファイ動作を行なうために、複数回の書込／消去ベリファイ動作を行なっていた。

上記のようにセンスアンプを用いた書込ベリファイ動作では、書込ベリファイ動作に長時間を費すため、従来のＮＡＮＤ型フラッシュメモリでは、以下に説明する書込ベリファイ回路を用いていた。

以下、上記の書込ベリファイ動作を実行する書込ベリファイ回路について説明する。従来のＮＡＮＤ型フラッシュメモリの書込ベリファイ回路としては非特許文献１に記載されている回路がある。図１０は、上記の従来のＮＡＮＤ型フラッシュメモリの書込ベリファイ回路の構成を示す図である。

図１０を参照して、従来の書込ベリファイ回路は、トランジスタＱ６１〜Ｑ６８、Ｑ７１〜Ｑ７８を含む。また、トランジスタＱ８１、Ｑ８２、メモリセルＭＣ５１〜ＭＣ５ｎにより書込対象用のセルアレイＣＡＡが構成され、トランジスタＱ８３、Ｑ８４、メモリセルＭＣ６１〜ＭＣ６ｎによりダミーセル側のメモリセルアレイＣＡＢが構成される。

また、トランジスタＱ７１〜Ｑ７４、Ｑ７９、Ｑ８０により書込データをラッチさせるためのフリップフロップ回路が構成され、トランジスタＱ７５、Ｑ７６により上記フリップフロップ回路をイコライズするためのイコライズ回路が構成され、トランジスタＱ６２〜Ｑ６４、トランジスタＱ６５〜Ｑ６７によりそれぞれプログラムベリファイ用のベリファイ回路が構成される。また、各メモリセルＭＣ５１〜ＭＣ５ｎ、ＭＣ６１〜ＭＣ６ｎはＮＡＮＤ型である。

以下、上記のように構成された書込ベリファイ回路の動作について説明する。消去時は、全ワード線を０Ｖにしておき、メモリセルのウェルに高電圧を印加し、トンネル現象によりチャネル全面から電子をウェルに引抜く。このとき、メモリセルのしきい値はマイナスになる。一方、書込時、カラムデコーダ１３１から書込データがフリップフロップ回路へロードされる。このとき、メモリセルのしきい値を高くしたい場合は、ＩＯＡに“Ｌ”を、ＩＯＢに“Ｈ”を入力する。反対にメモリセルのしきい値を低く保持しておきたい場合は、ＩＯＡに“Ｈ”を、ＩＯＢに“Ｌ”を入力する。次に、電圧Ｖｒｍを高電圧（約１０Ｖ）に立上げ、かつ、制御信号φａを高電圧に設定し、制御信号φｂを０Ｖに設定する。セルアレイＣＡＡ側のコントロールゲートのうちの選択された１個が高電圧（約１８Ｖ）に立上げられ、その他の非選択のコントロールゲートはすべて１０Ｖに設定されている。このとき、フリップフロップ回路の出力が高電圧（約１０Ｖ）であれば、コントロールゲートとチャネルとの電位差は８Ｖとなり、トンネル現象によるフローティングゲートへの電子の注入は起こらない。一方、フリップフロップ回路の出力が０Ｖであれば、電子はフローティングゲートへ注入される。なお、このとき、セルアレイＣＡＢのコントロールゲートはすべて０Ｖになっており、電子の注入は一切起きない。ここで、メモリセルのしきい値が読出時の電源電圧Ｖ_CC（３Ｖ）より高くなりすぎるとメモリセルは決してオンしなくなり、読出が不可能になる。これは、読出時、非選択セルのコントロールゲートを３Ｖ、選択セルのコントロールゲートを０Ｖにしてビット線に電流が生じるか否かをセンスするためである。そこで、メモリセルのしきい値が適切な値まで（０Ｖ以上３Ｖ未満）上昇したかどうかを確認するため以下に説明する書込ベリファイ動作が行なわれる。

図１１は、図１０に示す書込ベリファイ回路の動作を説明するためのタイミングチャートである。書込が行なわれた後、電圧ＶａおよびＶｂは、それぞれ、３・Ｖ_CC／５（約１．８Ｖ）、Ｖ_CC／２（約１．５Ｖ）に設定される。時刻ｔ１において、制御信号φｐａおよびφｐｂを“Ｈ”にし、セルアレイＣＡＡおよびＣＡＢのビット線ＢＬａｉおよびＢＬｂｉを充電する。次に、時刻ｔ２において、セルアレイＣＡＡ側の選択されたコントロールゲートに０．６Ｖを、非選択のコントロールゲートに３Ｖを印加する。このとき、セルアレイＣＡＢ側のコントロールゲートにはすべて０Ｖを印加する。もし、メモリセルのしきい値が０．６Ｖより低いとき（まだ書込が不十分の場合）、充電された電荷は、メモリセルを通して放電され、ビット線ＢＬａｉの電位は下降する。一方、０．６Ｖより高場合、充電された電荷はメモリセルを通して放電されず、ビット線ＢＬａｉの電位は保持される。次に、時刻ｔ３において、制御信号φａｖを“Ｈ”にし、トランジスタＱ６３をオンする。フリップフロップ回路のノードＮＡが“Ｈ”の場合（メモリセルのしきい値を高くしたくない場合）、ビット線は再び充電され、高電位に保たれる。一方、フリップフロップ回路のノードＮＡが“Ｌ”の場合（セルのしきい値を高くしたい場合）、ビット線ＢＬａｉは再び充電されることはない。次に、時刻ｔ４において、制御信号φｐおよびφｎをそれぞれ“Ｈ”、“Ｌ”にした後、制御信号φｅを“Ｈ”にして、フリップフロップ回路のノードＮＡおよびＮＢの電位をＶ_CC／２（約１．５Ｖ）にイコライズする。次に、制御信号φａおよびφｂを“Ｈ”にし、トランジスタＱ６４およびＱ６７をオンし、ビット線ＢＬａｉおよびＢＬｂｉの電位を比較する。書込を行ないたくない場合および書込を行なってしきい値が０，６Ｖより高くなった場合では、ビット線ＢＬａｉはＶ_CC／２より高い電位（３・Ｖ_CC／５）になっており、ビット線ＢＬａｉは“Ｈ”にラッチされる。一方、書込がまだ不十分の場合は、ビット線ＢＬａｉの電位は、Ｖ_CC／２より低く、ビット線ＢＬａｉは“Ｌ”にラッチされる。この場合、書込がまだ不十分なので、再び書込動作を繰り返す。上記の動作を複数ビット同時に行なうことにより、書込ベリファイ動作が実行される。
A Quick Intelligent Program Architecture for 3V-only NAND-EEPROMs, 1992 Symposium onVLSI Circuits Digest of Technical Papers, pp.20-21

上記の従来の書込ベリファイ回路では、書込ベリファイ時に、ビット線の電位が下降したか否かを複数ビット同時に行なうため、ビット線間のノイズが大きな問題となっていた。すなちわ、ある隣り合ったビット線の一方が“Ｈ”から“Ｌ”に下降する場合、それに影響されて、本来“Ｈ”に保持されるべきビット線も“Ｌ”に下降する場合が生じる。これは、メモリの集積度が大きくなるにつれビット線間の間隔が狭くなればなるほど、より大きく影響し、高集積化の妨げになるという問題があった。また、書込ベリファイ動作に用いる電圧および制御信号の数が多く、回路が複雑となるため、回路規模が大きくなり、やはり高集積化の妨げとなっていた。

本発明は、上記課題を解決するためのものであって、書込／消去ベリファイ時間が短く、かつ、高集積化に適する不揮発性半導体記憶装置を提供することを目的とする。

本発明のさらに他の目的は、書込ベリファイ時のビット線間のノイズの影響をなくすことができる不揮発性半導体記憶装置を提供することである。

本発明の他の目的は、書込／消去ベリファイ期間中にメモリセルのしきい値を同時に読出すことができる不揮発性半導体記憶装置を提供することである。

本発明のさらに他の目的は、書込動作中に一時的に書込動作を中断させ、読出を行なうプログラムサスペンド動作、または、プログラムサスペンド動作の後再び書込動作に移行するプログラムレジューム動作を安定に行なうことができる不揮発性半導体記憶装置を提供することである。

本発明に係る不揮発性半導体記憶装置は、複数のメモリセルが配列されるメモリセルアレイと、メモリセルに接続され、メモリセルアレイの一方向に配列された複数のビット線と、メモリセルに接続され、メモリセルアレイの他方向に配列されたワード線と、ビット線に接続されたメモリセルの書込ベリファイ動作に対応したデータをラッチするカラムラッチと、カラムラッチとビット線とを接続するゲート手段とを各ビット線ごとに備える書込ベリファイ手段と、メモリセルからのデータの読出し動作時に、ビット線のデータを増幅するセンスアンプと、メモリセルからのデータの読出し動作時に、ビット線とセンスアンプとを接続するＹゲートとを備える。

好ましくは、センスアンプと書込みベリファイ手段とは、メモリアレイを挟んでビット線の両端に配置されている。

また、本発明に係る不揮発性半導体記憶装置は、複数のメモリセルが配列されるメモリセルアレイと、メモリセルに接続され、メモリセルアレイの一方向に配列された複数のビット線と、メモリセルに接続され、メモリセルアレイの他方向に配列されたワード線と、ビット線に接続されたメモリセルの消去状態を確認する消去ベリファイ動作に対応したデータをラッチするカラムラッチと、カラムラッチとビット線を接続するゲート手段とを各ビット線ごとに備える消去ベリファイ手段と、メモリセルからのデータの読出し動作時に、ビット線のデータを増幅するセンスアンプと、メモリセルからのデータの読出し動作時に、ビット線とセンスアンプとを接続するＹゲートとを備える。

好ましくは、さらに消去ベリファイ手段は、カラムラッチにラッチされたデータに応じて所定の電圧にビット線をプリチャージするプリチャージ手段を含む。

好ましくは、カラムラッチは、ビット線に接続されたメモリセルの書込状態を確認する書込ベリファイ動作に対応したデータをラッチし、ゲート手段は、書込ベリファイ動作および消去ベリファイ動作においてカラムラッチとビット線とを接続する。

本発明の不揮発性半導体記憶装置においては、ビット線１本おきにリセットがかけられ、半分のビット線ずつベリファイ動作を行なうため、リセットされたビット線がシールドの役目を果たし、ベリファイ動作中のビット線間の信号の振れによるノイズの影響をなくすことができ、書込ベリファイ時間を短縮し、さらに装置の高集積化を達成することが可能となる。

本発明の不揮発性半導体記憶装置においては、各ビット線ごとにカラムラッチと、カラムラッチとビット線とを接続するゲート手段とを備えるので、複数のビット線に接続されたそれぞれのメモリセルに対して、同時にベリファイ動作を実行することができ、高速なベリファイ動作を行なうことができる。

また、本発明の不揮発性半導体記憶装置においては、カラムラッチにラッチされたデータに応じて所定の電圧にビット線をプリチャージするプリチャージ手段を含むので、ラッチデータを活用してベリファイ動作を実行することができ、回路構成も簡略化でき、装置の高集積化を達成することができる。

また、本発明の不揮発性半導体記憶装置においては、電圧固定手段と前記書込ベリファイ手段を複数のビット線に対し２回に分けて動作させ、センスアンプにより行なうものに比べ高速にベリファイ動作を行なうことができる。

また、本発明の不揮発性半導体記憶装置においては、書込ベリファイ動作および消去ベリファイ動作に対応したデータをラッチするカラムラッチと、書込ベリファイ動作および消去ベリファイ動作においてカラムラッチとビット線とを接続するゲート手段とを備えるので、両ベリファイ動作に有効にカラムラッチを活用することができる。

（実施例１）
以下、本発明の一実施例の不揮発性半導体記憶装置であるＤＩＮＯＲ型フラッシュメモリについて図面を参照しながら説明する。図２は、本発明の一実施例のフラッシュメモリの構成を示すブロック図である。

図２を参照して、フラッシュメモリは、書込／消去制御回路１、データ入出力バッファ２、センスアンプ３、書込回路４、Ｙデコーダ５、高電圧発生回路６、１９、負電圧発生回路７、８、セレクトゲートデコーダ９、ソース線ドライバ１０、メモリセルアレイ１１、Ｘデコーダ１２、アドレスバッファ１３、ベリファイ電圧発生回路１４、ウェル電位発生回路１５、トランスファーゲート１６、カラムラッチ１７、１８、ＹゲートトランジスタＱ１、Ｑ２を含む。図２では、説明を簡単にするため、１つのメモリセクタ内のメモリセルアレイは２×２の構成に簡略化して示している。

書込／消去制御回路１は、書込動作および読出動作のタイミングや各動作時の電圧の制御を行なう。

データ入出力バッファ２は、センスアンプ３から入力されるデータを外部へ出力し、または、外部から入力された書込データを書込回路４へ出力する。

センスアンプ３は、ＹゲートトランジスタＱ１、Ｑ２を介して入力されたメモリセルアレイ１１内のメモリセルのデータを増幅し、データ入出力バッファ２へ出力する。

書込回路４は、データ入出力バッファ２から入力されたデータをカラムラッチ１７、１８に書込む。

Ｙデコーダ５は、アドレスバッファ１３からの出力を受けてＹゲートトランジスタＱ１、Ｑ２を選択する。

高電圧発生回路６および１９、および負電圧発生回路７および８は、書込／消去時に単一供給電源から所定の正の高電圧および所定の負の高電圧を発生させる。

セレクトゲートデコーダ９は、アドレスバッファ１３からの出力を受けてメモリセルアレイ１１内のセレクトゲートＱ７〜Ｑ１０を選択する。

ソース線ドライバ１０は、ＮＭＯＳトランジスタＱ３〜Ｑ６を含む。ソース線ドライバ１０は、読出動作時にメモリセルのソース線に接地電圧レベルの電圧を印加し、消去動作時に所定の負電圧を印加する。

メモリセルアレイ１１は、メモリセルＱ１１〜Ｑ１８、セレクトゲートＱ７〜Ｑ１０を含む。メモリセルアレイ１１では、Ｘデコーダ１２およびＹデコーダ５により選択されたメモリセルにデータが書込まれたり、消去されたりする。

Ｘデコーダ１２は、アドレスバッファ１３からの出力を受けて所定のワード線を選択する。

アドレスバッファ１３は、外部からメモリセルアレイ１１内の所定のメモリセルを選択するアドレス信号を受け、カラムアドレス信号をＹデコーダ５へ、ロウアドレス信号をＸデコーダ１２へ出力する。

ベリファイ電圧発生回路１４は、書込または消去ベリファイ時にワード線の電位を所定のベリファイレベルに変更する。

ウェル電位発生回路１５は、メモリセルの消去時にＰウェルに負の高電圧を印加する。

トランスファーゲート１６は、カラムラッチ１７、１８と、ビット線との接続を制御する。カラムラッチ１７、１８は、書込データをラッチする。

次に、上記のように構成されたフラッシュメモリの消去動作について説明する。消去時、アドレスバッファ１３により１つのセクタ（ブロック）が選択され、書込／消去制御回路１により選択されたセクタ内のワード線（コントロールゲート）がすべて選択される。次に、高電圧発生回路１９により１０Ｖの高電圧が選択されたすべてのワード線に印加される。非選択セクタ内のワード線は接地されている。また、セレクトゲートデコーダ９は選択されたセクタ内では−８Ｖを、非選択のセクタでは−４Ｖを負電圧発生回路７により発生させる。

このとき、書込／消去制御回路１により発生される制御信号ＡＳＬ、ＢＳＬはそれぞれ０Ｖ、−８Ｖになるため、メモリセルのソース線とセレクトゲートが接続され、選択セクタのソース線は−８Ｖ、非選択セクタのソース線は−４Ｖになる。また、ウェル電位発生回路１５では、Ｐウェルに−８Ｖの負電圧を負電圧発生回路７により印加する。

したがって、選択されたセクタのメモリセルにはチャネルが形成され、ワード線つまりコントロールゲートとチャネル間に１８Ｖの高電圧が印加され、トンネル効果により電子がフローティングゲートに注入される。一方、非選択セクタでは、ワード線は０Ｖであり、ソース線が−４Ｖであるので、電位差が不十分となり、トンネル効果による電子の注入は起きない。

消去電圧を印加した後、ベリファイ電圧発生回路１４を活性化させ、Ｘデコーダ１２を通して６Ｖ程度の消去ベリファイ電圧をワード線に印加し、センスアンプにより電流が生じたか否かをセンスする。選択されたすべてのメモリセルのしきい値が６Ｖより高い場合すなわち、電流が生じない場合は、消去動作を終了し、選択されたメモリセルの１ビットでも電流が生じる場合は再び消去電圧を印加する。以上の動作により消去動作が実行される。

次に、図２に示すトランスファーゲート１６およびカラムラッチ１７、１８についてさらに詳細に説明する。図１は、図２に示すトランスファーゲートおよびカラムラッチの具体的な構成を示す回路図である。

図１を参照して、複数のビット線ＢＬ１〜ＢＬ３の一端にはＹゲートＹ１〜Ｙ３がそれぞれ接続される。ＹゲートＹ１〜Ｙ３はそれぞれ、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタにより構成され、相補型トランスファーゲートとなっている。ＹゲートＹ１〜Ｙ３にはそれぞれ書込回路（ＷＤ）４ａ〜４ｃおよびセンスアンプ（ＳＡ）３ａ〜３ｃがそれぞれ接続される。ＹゲートＹ１〜Ｙ３のＮ型ＭＯＳトランジスタのゲートにはＹゲート制御信号ＴＧＳ１が入力され、Ｐ型ＭＯＳトランジスタのゲートにはインバータＧ９を介してＹゲート制御信号が入力される。インバータＧ９には電源電圧Ｖ_CCより高い高電圧Ｖ_PPが印加されている。

ビット線ＢＬ１〜ＢＬ３にはそれぞれビット線リセットトランジスタＲＳ１〜ＲＳ３が接続される。ビット線リセットトランジスタＲＳ１〜ＲＳ３の他端は接地されている。ビット線リセットトランジスタＲＳ１およびＲＳ３のゲートにはリセット信号ＲＳ１が入力され、ビット線リセットトランジスタＲＳ２のゲートにはリセット信号ＲＳ２が入力される。つまり、ビット線１本おきにビット線リセットトランジスタのゲートにリセット信号ＲＳ１またはＲＳ２が交互に入力される。

ビット線ＢＬ１〜ＢＬ３にはそれぞれセレクトゲートＳＧ１〜ＳＧ３が接続される。セレクトゲートＳＧ１〜ＳＧ３のゲートにはセレクトゲート制御信号ＳＧＳが入力される。

セレクトゲートＳＧ１〜ＳＧ３にはそれぞれメモリセルＭＣ１〜ＭＣ３が接続される。メモリセルＭＣ１〜ＭＣ３のソース側はソース線トランジスタＱ２４と接続される。ソース線トランジスタＱ２４の他端は接地される。ソース線トランジスタＱ２４のゲートには書込／消去制御回路１から出力される制御信号ＢＳＬが入力される。

ビット線ＢＬ１〜ＢＬ３にはそれぞれ、プリチャージ用トランジスタＰＡ１〜ＰＡ３、ＰＢ１〜ＰＢ３が接続される。プリチャージ用トランジスタＰＡ１〜ＰＡ３の他端は高電圧Ｖ_PPと接続される。プリチャージ用トランジスタＰＢ１、ＰＢ３のゲートにはプリチャージ制御信号ＰＣ１が入力され、プリチャージ用トランジスタＰＢ２のゲートにはプリチャージ制御信号ＰＣ２が入力される。つまり、ビット線１本おきにプリチャージ制御信号ＰＣ１またはＰＣ２が交互に入力される。プリチャージ用トランジスタＰＡ１〜ＰＡ３のゲートにはそれぞれインバータＧ１、Ｇ３、Ｇ４の出力信号がそれぞれ入力される。

ビット線ＢＬ１〜ＢＬ３の他端にはトランスファーゲートＴＧ１〜ＴＧ３が接続される。トランスファーゲートＴＧ１〜ＴＧ３はそれぞれ、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタにより構成される。トランスファーゲートＴＧ１、ＴＧ３のＮ型ＭＯＳトランジスタのゲートにはトランスファーゲート制御信号ＴＧＳ３が入力され、Ｐ型ＭＯＳトランジスタのゲートにはインバータＧ８を介してトランスファーゲート制御信号ＴＧＳ３が入力される。トランスファーゲートＴＧ２のＮ型ＭＯＳトランジスタのゲートにはトランスファーゲート制御信号ＴＧＳ２が入力され、Ｐ型ＭＯＳトランジスタのゲートにはインバータＧ７を介してトランスファーゲート制御信号ＴＧＳ２が入力される。つまり、トランスファーゲートには、ビット線１本おきに、トランスファーゲート制御信号ＴＧＳ２またはＴＧＳ３が交互に入力されることになる。

トランスファーゲートＴＧ１〜ＴＧ３はインバータＧ１、Ｇ３、Ｇ５の入力側と接続され、さらに、インバータＧ２、Ｇ４、Ｇ６の出力側と接続される。また、インバータＧ１、Ｇ３、Ｇ５はそれぞれインバータＧ２、Ｇ４、Ｇ６と接続される。インバータＧ１およびＧ２、Ｇ３およびＧ４、Ｇ５およびＧ６はそれぞれカラムラッチを構成する。インバータＧ１〜Ｇ６には高電圧Ｖ_PPが印加される。

Ｎ型ＭＯＳトランジスタＱ２１〜Ｑ２３は書込／消去制御回路１ａと接続される。トランジスタＱ２１〜Ｑ２３のゲートは、それぞれトランスファーゲートＴＧ１〜ＴＧ３と接続される。

書込／消去制御回路１ａは、図２に示す書込／消去制御回路１の一部を示しており、トランジスタＱ３０、Ｑ３１、インバータＧ１１、Ｇ１２を含む。

トランジスタＱ３０、Ｑ３１はトランジスタＱ２１〜Ｑ２３と接続され、トランジスタＱ３０の他端は電源電圧Ｖ_CCと接続され、トランジスタＱ３１の他端は接地されている。つまり、トランジスタＱ２１〜Ｑ２３はワイヤードＯＲ接続されている。

また、上記の各制御信号は所定の制御信号発生回路（図示省略）により、後述する所定のタイミングで出力される。

次に、上記のように構成されたフラッシュメモリの書込動作について説明する。書込時、書込／消去制御回路１により書込回路４が活性化される。たとえばＹゲートＹ１〜Ｙ３とトランスファーゲートＴＧ１〜ＴＧ３を制御するＹゲート制御信号ＴＧＳ１およびトランスファーゲート制御信号ＴＧＳ２，ＴＧＳ３が“Ｈ”となる。このとき、書込データがカラムラッチＧ１〜Ｇ６にロードされる。次に、Ｙゲート制御信号ＴＧＳ１が“Ｌ”となり、カラムラッチＧ１〜Ｇ６およびトランスファーゲートＴＧ２，ＴＧ３の電圧Ｖ_PPが６Ｖとなる。Ｙゲート制御信号ＴＧＳ１によりＹゲートＹ１〜Ｙ３は、ビット線ＢＬ１〜ＢＬ３と書込回路４ａ〜４ｃおよびセンスアンプ３ａ〜３ｃとを切り離し、書込電圧がビット線に印加される。このとき、セレクトゲート制御信号ＳＧＳおよびワード線ＷＬはそれぞれ１０Ｖ、−８Ｖとなっている。以上の動作により書込動作が実行される。

次に、書込ベリファイ時の動作について説明する。図３は、図１に示すフラッシュメモリの書込ベリファイ動作を説明するためのタイミングチャートである。

図３を参照して、書込ベリファイ時、リセット信号ＲＳ１を“Ｈ”にすることにより、ビット線ＢＬ１およびＢＬ３を接地する。このとき、Ｙゲート制御信号ＴＧＳ１およびトランスファーゲート制御信号ＴＧＳ２、ＴＧＳ３はすべて“Ｌ”の状態にする。また、プリチャージ制御信号ＰＣ１を“Ｈ”にする。次に、プリチャージ制御信号ＰＣ２を一時的に“Ｌ”にする。ノードＮ７の電位が“Ｌ”の場合、ビット線ＢＬ２はプリチャージされ、“Ｈ”の場合ビット線ＢＬ２はプリチャージされない。次に、ワード線ＷＬの電圧ＷＬＳを書込ベリファイ電圧（〜１．５Ｖ）に設定し、制御信号ＢＳＬを“Ｈ”にし、ソース線トランジスタＱ２４を一時的に接地する。このとき、メモリセルＭＣ２のしきい値が書込ベリファイ電圧よりも低くなっている場合、プリチャージした電荷は放電され、一方、高くなっている場合はそのまま保持される。次に、トランスファーゲート制御信号ＴＧＳ２を“Ｈ”にすると、トランスファーゲートＴＧ２がオンし、ビット線ＢＬ２とカラムラッチＧ３、Ｇ４とが接続される。ここで、インバータＧ４の電流駆動能力を極めて弱く設定しておく。具体的には、たとえば、ビット線ＢＬ２の寄生容量Ｃ２の容量が０．８ｐＦである場合、インバータを構成するトランジスタのチャネル幅を３μｍ、チャネル長を１．７μｍ程度に設定するのが好ましい。以下のカラムラッチも同様である。したがって、ノードＮ４の電位が“Ｈ”の場合トランスファーゲート制御信号ＴＧＳ２が“Ｈ”となりビット線ＢＬ２とカラムラッチＧ３、Ｇ４とが接続された直後、ビット線ＢＬ２には充電電流が生じるが、インバータＧ４の電流駆動能力が非常に弱いため、カラムラッチＧ３、Ｇ４のデータが反転し、ノードＮ４の電位は“Ｌ”に下降する。一方、メモリセルＭＣ２のしきい値がベリファイ電圧より高い場合、ビット線の電位は下降しないので、カラムラッチＧ３、Ｇ４のデータは反転せず、ノードＮ４の電位は“Ｈ”を保持する。ただし、もともとノードＮ４の電位が“Ｌ”の場合、ビット線ＢＬ２はプリチャージされないので、トランスファーゲートＴＧ２を開いたとき、カラムラッチＧ３、Ｇ４は反転せず“Ｌ”のままで保持される。以上の動作は、ビット線１本おきに同時に実行される。

次に、ビット線ＢＬ２に接続されているメモリセルＭＣ２のベリファイ動作が終了すると、次に、ビット線ＢＬ１、ＢＬ３に接続されているメモリセルＭＣ１、ＭＣ３のベリファイ動作が開始される。すなわち、リセット信号ＲＳ１が“Ｌ”になり、リセット信号ＲＳ２が“Ｈ”となり、プリチャージ制御信号ＰＣ２が“Ｈ”となる。このとき、トランスファーゲート制御信号ＴＧＳ２およびＴＧＳ３も“Ｌ”の状態となっている。また、ワード線ＷＬは書込ベリファイ電圧のままに保持されている。この状態で、プリチャージ制御信号ＰＣ１を一時的に“Ｌ”にし、ビット線ＢＬ１およびＢＬ３をカラムラッチＧ１、Ｇ２、Ｇ５、Ｇ６に記憶されているデータに従ってプリチャージを行なう。この後の動作は、上記に説明したビット線ＢＬ２のメモリセルＭＣ２のベリファイ動作と同様である。上記の動作によりカラムラッチＧ１〜Ｇ６によりラッチされたデータをワイヤードＯＲ接続されたトランジスタＱ２１〜Ｑ２３によりモニタする。具体的には、書込／消去制御回路１ａのＰ型ＭＯＳトランジスタＱ３０によりノードＮ１を“Ｈ”に充電しておく、カラムラッチＧ１〜Ｇ６でのベリファイ動作が終了した後、Ｎ型ＭＯＳトランジスタＱ３１によりノードＮ２を接地する。したがって、ノードＮ３〜Ｎ５が“Ｈ”となるカラムラッチＧ１〜Ｇ６が１つでも存在する場合つまり書込が終了していない場合、トランジスタＱ２１〜Ｑ２３を介してノードＮ１の電位は“Ｌ”に降下することになる。ここで、インバータＧ１２の電流駆動能力はカラムラッチのインバータＧ２、Ｇ４、Ｇ６と同様に弱く設定しておく。したがって、ノードＮ１をモニタすることにより、書込動作が正常に行なわれたか否かを判定する書込ベリファイ動作を行なうことができる。

上記の動作により、ベリファイ時に１ビット線おきにリセットされたビット線がシールドの役目を果たすことになり、ビット線間のノイズの影響をなくし、安定したベリファイ動作を行なうことができ、不揮発性半導体記憶装置をより高集積化することが可能となる。

また、ベリファイ動作を２回に分け同時に行なっているので、センスアンプにより書込ベリファイ動作を行なうものより高速にベリファイ動作を行なうことができる。

次に、書込動作中に一時的に書込を中断し、読出動作を行なう書込サスペンド、および、書込サスペンド終了後再び書込モードに移行する書込レジューム時の動作について説明する。

書込サスペンド時、トランスファーゲート制御信号ＴＧＳ２、ＴＧＳ３は“Ｌ”となる。また、プリチャージ制御信号ＰＣ１、ＰＣ２は“Ｈ”である。すなわち、カラムラッチＧ１〜Ｇ６をビット線ＢＬ１〜ＢＬ３から切り離し、プリチャージ用トランジスタＰＢ１〜ＰＢ３をオフさせる。この状態で、リセット信号ＲＳ１、ＲＳ２を一時的に“Ｈ”にし、ビット線ＢＬ１〜ＢＬ３をリセットする。次に、Ｙゲート制御信号ＴＧＳ１を“Ｈ”にし、センスアンプ３ａ〜３ｃを通して現在の書込対象外のメモリセルのデータを読出す。以上の動作により、書込サスペンド動作を安定に行なうことが可能となる。

次に、読出動作が終了すると、Ｙゲート制御信号ＴＧＳ１を“Ｌ”にし、ビット線ＢＬ１〜ＢＬ３とセンスアンプ３ａ〜３ｃとを切り離す。次に、プリチャージ制御信号ＰＣ１、ＰＣ２を一時的に“Ｌ”にし、カラムラッチＧ１〜Ｇ６のデータに応じてビット線ＢＬ１〜ＢＬ３のプリチャージを行なう。プリチャージが終了すると、トランスファーゲート制御信号ＴＧＳ２およびＴＧＳ３を“Ｈ”にし、カラムラッチＧ１〜Ｇ６とビット線ＢＬ１〜ＢＬ３とを接続する。次に、電圧Ｖ_PPを３．３Ｖから６Ｖに昇圧し、書込動作を続行する。以上の動作により、安定な書込レジューム動作を実行することが可能となる。

次に、書込ベリファイ動作を書込ベリファイの対象となるすべてのメモリセルについて同時に行なうことのできるトランスファーゲートおよびカラムラッチの具体的な構成について説明する。図４は、図２に示すトランスファーゲートおよびカラムラッチの他の具体的な構成例を示す回路図である。図４に示す回路と図１に示す回路とで異なる点は、ビット線リセットトランジスタおよびプリチャージ用トランジスタが省略され、トランスファーゲートＴＧ１１のゲートに１本のトランスファーゲート制御信号ＴＧＳ２が入力されている点である。その他の点は、図１に示す回路と同様であるので以下その説明を省略する。

次に、図４に示す回路の書込動作および書込ベリファイ動作について説明する。消去動作を行なった後、書込／消去制御回路１により書込回路４ｄが活性化される。次に、Ｙゲート制御信号ＴＧＳ１およびトランスファーゲート制御信号ＴＧＳ２が“Ｈ”に立上げられる。したがって、ビット線ＢＬ１１と書込回路４ｄおよびカラムラッチＧ２１、Ｇ２２とが接続され、書込データがカラムラッチＧ２１、Ｇ２２へロードされる。次に、Ｙゲート制御信号ＴＧＳ１が“Ｌ”となり、Ｙゲート制御信号ＴＧＳ１に応答してＹゲートＹ１１は、ビット線ＢＬ１１と書込回路４ｄおよびセンスアンプ３ｄとを切離し、書込電圧がビット線ＢＬ１１に印加される。このとき、セレクトゲート制御信号ＳＧＳおよびワード線ＷＬの電圧はそれぞれ１０Ｖ、−８Ｖとなっている。

書込電圧印加後、高電圧Ｖ_PPを６Ｖから３．３Ｖに降下させ、また、トランスファーゲート制御信号ＴＧＳ２を“Ｌ”にする。トランスファーゲート制御信号ＴＧＳ２に応じてトランスファーゲートＴＧ１１がオフされ、ビット線ＢＬ１１とカラムラッチＧ２１、Ｇ２２とが切離される。このとき、ビット線ＢＬ１１には、カラムラッチＧ２１、Ｇ２２のデータに従った電圧（０Ｖまたは３．３Ｖ）が保持されることとなる。次に、ワード線ＷＬの電圧をベリファイ電圧（〜１．５Ｖ）に設定し、制御信号ＢＳＬを“Ｈ”にし、ソース線ＳＬを一時的に接地する。このとき、書込が行なわれたメモリセルＭＣ１１のしきい値が１．５Ｖより降下している場合、ビット線ＢＬ１１に充電されている電荷はメモリセルＭＣ１１を通して放電される。次に、トランスファーゲート制御信号ＴＧＳ２を“Ｈ”に立上げ、ビット線ＢＬ１１とカラムラッチＧ２１、Ｇ２２とを接続する。カラムラッチのインバータＧ２２は上記と同様に電流駆動能力を弱く設定している。したがって、ビット線ＢＬ１１には充電電流が生じるが、インバータＧ２２の電流駆動能力が非常に弱いため、カラムラッチＧ２１、Ｇ２２のデータが反転する。この結果、ノードＮ１３の電位は“Ｌ”に下降する。一方、メモリセルＭＣ１１のしきい値がベリファイ電圧より高い場合、ビット線ＢＬ１１の電位は下降しないので、カラムラッチＧ２１、Ｇ２２のデータは反転せず、ノードＮ１３の電位は“Ｈ”を保持する。

上記の動作によりカラムラッチＧ２１、Ｇ２２に保持されたデータをワイヤードＯＲ接続されたトランジスタＱ３７により上記と同様にモニタすることが可能となる。したがって、ノードＮ１１の電位をモニタすることにより書込ベリファイの情報を得ることができ、書込ベリファイの対象となるすべてのメモリセルについて同時に書込ベリファイ動作を行なうことが可能となり、高速な書込ベリファイ動作を行なうことができる。また、書込ベリファイ動作に用いる電圧および制御信号の数が図１０に示す従来の書込ベリファイ回路より少なくなり、回路構成が簡略化され、さらに、装置の高集積化を達成することができる。

次に、図４に示すカラムラッチの他の具体的な構成について説明する。図５は、図４に示すカラムラッチの他の具体的な構成を示す回路図である。

図５を参照して、カラムラッチはインバータＧ２１、Ｇ２２を含む。インバータＧ２１の入力側はビット線ＢＬ１１と直接接続される。その他の構成は、図４に示すカラムラッチと同様であるので以下その説明を省略する。上記のような構成により、インバータＧ２１によりビット線ＢＬ１１の電位を直接センスすることができ、インバータＧ２２のデータが確定した時点で、トランスファーゲート制御信号ＴＧＳ２を“Ｈ”にし、ビット線ＢＬ１とカラムラッチＧ２１、Ｇ２２とを接続することができる。したがって、インバータＧ２２は、電流駆動能力の十分高いインバータを用いることができ、より安定した書込動作を行なうことが可能となる。

次に、消去ベリファイ動作を消去ベリファイの対象となるすべてのメモリセルについて同時に行なうことができるトランスファーゲートおよびカラムラッチの具体的な構成について説明する。図６は、図２に示すトランスファーゲートおよびカラムラッチのさらに他の具体的な構成を示す回路図である。

図６に示す回路では、図４に示す回路に対してビット線２１に接続されるＰ型ＭＯＳトランジスタＱ４４が新たに設けられている。また、カラムラッチＧ３１、Ｇ３２の出力はＰ型ＭＯＳトランジスタＱ４３のゲートにも入力されている。Ｐ型ＭＯＳトランジスタＱ４３のソースおよびドレインは他のカラムラッチとワイヤードＯＲ接続されており、書込／消去制御回路１ｂ内のラッチＧ４３、Ｇ４４およびＰ型ＭＯＳトランジスタＱ５２およびＮ型ＭＯＳトランジスタＱ５４と接続されている。その他の構成は、図４に示す回路と同様であるので以下その説明を省略する。

次に、上記のように構成された回路の動作について説明する。書込動作および書込ベリファイ動作は、図４に示すフラッシュメモリと同様であるので以下その説明を省略する。消去時は、選択されたセクタの全ワード線ＷＬ１、ＷＬ２を１０Ｖに立上げ、メモリセルＭＣ２１、ＭＣ２２のソースに−８Ｖの電圧を印加する。ここで、−８Ｖの印加回路は図示していない。消去動作が終了すると、プリチャージ信号ＰＣを一時的に“Ｌ”にし（このとき、Ｙゲート制御信号ＴＧＳ１およびトランスファーゲート制御信号ＴＧＳ２は、ともに”Ｌ”）、ビット線ＢＬ２１をプリチャージする。次に、選択されたセクタの全ワード線を６Ｖ程度（消去ベリファイ電圧）にし、制御信号ＢＳＬを一時的に“Ｈ”にしてソース線ＳＬを接地する。選択されたセクタ内のメモリセルのうち１ビットでもしきい値が６Ｖ未満のものがあれば、プリチャージされた電荷は放電される。一方、すべてのビット線のしきい値が６Ｖ以上であれば、電荷は放電されずそのまま保持される。その後トランスファーゲート制御信号ＴＧＳ２を“Ｈ”にし、ビット線ＢＬ２１とカラムラッチＧ３１、Ｇ３２とを接続する。ビット線ＢＬ２１の電圧がカラムラッチＧ３１、Ｇ３２によって確定される。一方、書込／消去制御回路１ｂのＮ型ＭＯＳトランジスタＱ５４のゲートに“Ｈ”の制御信号Ｓ４を入力する。このとき、ノードＮ２４は“Ｌ”にリセットされる。次に、Ｐ型ＭＯＳトランジスタＱ５２のゲートに“Ｌ”の制御信号Ｓ３を入力すると、ノードＮ２５の電位が“Ｌ”であればノードＮ２４の電位は“Ｈ”となり、一方、ノードＮ２５の電位が“Ｈ”であればノードＮ２４の電位は“Ｌ”に保持される。すなわち、消去ベリファイ時にすべてのビットが６Ｖより高いしきい値にある場合、ノードＮ２４は“Ｌ”となり、どれかが１ビットでも６Ｖより低いときはノードＮ２４の電位は“Ｈ”となる。したがって、ノードＮ２４の電位をモニタすることにより消去ベリファイの情報を得ることができ、消去ベリファイの対象となるすべてのメモリセルについて同時に消去ベリファイ動作を行なうことが可能となり高速な消去ベリファイ動作を行なうことができる。また、消去ベリファイ動作に用いる電圧および制御信号の数が少なく、回路構成が簡略化され、さらに、装置の高集積化を達成することができる。

図２に示すトランスファーゲートおよびカラムラッチの具体的な構成を示す回路図である。 本発明の一実施例のフラッシュメモリの構成を示すブロック図である。 図１に示すフラッシュメモリの書込ベリファイ動作を説明するためのタイミングチャートである。 図２に示すトランスファーゲートおよびカラムラッチの他の具体的な構成を示す回路図である。 図４に示すカラムラッチの他の具体的な構成を示す回路図である。 図２に示すトランスファーゲートおよびカラムラッチのさらに他の具体的な構成を示す回路図である。 従来のフラッシュメモリの断面構造を示す図である。 従来のフラッシュメモリの書込／消去動作を説明するための図である。 従来のフラッシュメモリのプログラム時および消去時のしきい値電圧を示す図である。 従来のフラッシュメモリの書込ベリファイ回路の構成を示す図である。 図１０に示す書込ベリファイ回路の動作を説明するためのタイミングチャートである。

符号の説明

１ 書込／消去制御回路、２ データ入出力バッファ、３ センスアンプ、４ 書込回路、５ Ｙデコーダ、６、１９ 高電圧発生回路、７、８ 負電圧発生回路、９ セレクトゲートデコーダ、１０ ソース線ドライバ、１１ メモリセルアレイ、１２ Ｘデコーダ、１３ アドレスバッファ、１４ ベリファイ電圧発生回路、１５ ウェル電位発生回路、１６ トランスファーゲート、１７、１８ カラムラッチ、Ｑ２１〜Ｑ２３ トランジスタ、Ｇ１〜Ｇ６ カラムラッチ、ＴＧ１〜ＴＧ３ トランスファーゲート、ＰＡ１〜ＰＡ３、ＰＢ１〜ＰＢ３ プリチャージ用トランジスタ、ＳＧ１〜ＳＧ３ セレクトゲート、ＭＣ１〜ＭＣ３ メモリセル、ＲＳ１〜ＲＳ３ ビット線リセットトランジスタ、Ｙ１〜Ｙ３ Ｙゲート、３ａ〜３ｃ センスアンプ、４ａ〜４ｃ 書込回路。

Claims (5)

1. 複数のメモリセルが配列されるメモリセルアレイと、
   前記メモリセルに接続され、前記メモリセルアレイの一方向に配列された複数のビット線と、
   前記メモリセルに接続され、前記メモリセルアレイの他方向に配列されたワード線と、
   前記ビット線に接続されたメモリセルの書込ベリファイ動作に対応したデータをラッチするカラムラッチと、前記カラムラッチと前記ビット線とを接続するゲート手段とを前記各ビット線ごとに備える書込ベリファイ手段と、
   前記メモリセルからのデータの読出し動作時に、前記ビット線のデータを増幅するセンスアンプと、
   前記メモリセルからのデータの読出し動作時に、前記ビット線と前記センスアンプとを接続するＹゲートとを備えた不揮発性半導体記憶装置。
2. 前記センスアンプと前記書込みベリファイ手段とは、前記メモリアレイを挟んで前記ビット線の両端に配置されている、請求項１に記載の不揮発性半導体記憶装置。
3. 複数のメモリセルが配列されるメモリセルアレイと、
   前記メモリセルに接続され、前記メモリセルアレイの一方向に配列された複数のビット線と、
   前記メモリセルに接続され、前記メモリセルアレイの他方向に配列されたワード線と、
   前記ビット線に接続されたメモリセルの消去状態を確認する消去ベリファイ動作に対応したデータをラッチするカラムラッチと、前記カラムラッチと前記ビット線を接続するゲート手段とを前記各ビット線ごとに備える消去ベリファイ手段と、
   前記メモリセルからのデータの読出し動作時に、前記ビット線のデータを増幅するセンスアンプと、
   前記メモリセルからのデータの読出し動作時に、前記ビット線と前記センスアンプとを接続するＹゲートとを備えた不揮発性半導体記憶装置。
4. さらに前記消去ベリファイ手段は、
   前記カラムラッチにラッチされたデータに応じて所定の電圧に前記ビット線をプリチャージするプリチャージ手段を含む、請求項３に記載の不揮発性半導体記憶装置。
5. 前記カラムラッチは、
   前記ビット線に接続されたメモリセルの書込状態を確認する書込ベリファイ動作に対応したデータをラッチし、
   前記ゲート手段は、
   書込ベリファイ動作および消去ベリファイ動作において前記カラムラッチと前記ビット線とを接続する、請求項３に記載の不揮発性半導体記憶装置。

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