JP2009151892A - 半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性半導体メモリアレイの選択ビット線と非選択ビット線と、センス回路のセンス線と参照センス線との接続において、カラムプリデコード回路の増大を必要とせず、センス線と参照センス線との容量バランスを最大限に保って、互いを接続するカラムデコード回路を有する半導体記憶装置を提供する。
【解決手段】カラムデコード回路１００は、第１ブロック１０−１に属する第１カラムゲート回路１５と、第２ブロック２０−１に属する第２カラムゲート回路２５と、第１、第２カラムゲート回路１５、２５を制御するカラムプリデコード回路５０とを有し、第１、第２カラムゲート回路１５、２５は互いに対向して配置され、カラムプリデコード回路５０により同時に選択されて、第１メモリセルが選択されたとき、選択された第１メモリセルのビット線１３−１を、第１カラムツリーの第１メインビット線３０に結合させると共に、第２カラムツリーの非選択ビット線２３−４を第２カラムツリーの第２メインビット線４０に結合させる。
【選択図】 図１

Description

本発明は、不揮発性半導体メモリアレイの選択ビット線と非選択ビット線と、センス回路のセンス線と参照センス線との接続に係り、詳しくは、カラムプリデコード回路の増大を必要とせず、センス線と参照センス線との容量バランスを最大限に保って、互いを接続するカラムデコード回路を有する半導体記憶装置に関する。

特許文献１（従来の技術）に記載されているように、不揮発性半導体メモリにおいて、メモリアレイを構成する複数のビット線の１つはメインビット線の１つに選択的に接続され、且つ、複数のメインビット線の１つは、データ線の１つに選択的に接続されている。また、センス回路を構成する差動増幅器のセンス線は、データ線に接続され、参照センス線は参照データ線にそれぞれ接続され、メモリセルから読み出されたデータを確定している。

センス回路を構成する差動増幅器において、読み出し速度やノイズに対する耐性の観点から、参照センス線の容量をセンス線の容量に正確に合わせ、容量バランスをとることが重要となる。ところが、ダミー容量を用いて、参照センス線の容量をセンス線の容量に合わせようとすると、容量を正確に合わせることが難しく、容量が配置される場所が違うためノイズに弱くなり、且つ、面積的なディメリットが生じる、などの問題がある。

このため特許文献１には、第１、第２メモリセルが配置されたメモリアレイと、第１、第２メモリセルのデータが伝達される配線群を含む第１、第２カラムツリーとを設け、第１メモリセルが選択されると第１カラムツリー側を差動増幅器のセンス信号入力端に結合させ、第２カラムツリー側を参照信号入力端に結合させて容量バランスを得る構成が記載されている。次にこの構成について説明する。
特開２００２−８３８６号公報

図２は、差動増幅器のセンス線と参照センス線との容量バランスを得るメモリアレイ構成を示すメモリブロック図である。図２において、第１カラムツリーは、第１のメモリセルのデータが伝達される配線群として、第１中間データ線ＩＤＬ０１、メインビット線ＭＢＬ０−０１、及びビット線Ｂｉ：ＢＬ０、１、Ｂｊ：ＢＬ０、１を含んでいる。第２カラムツリーは、他のメモリセルのデータが伝達される配線群として、第２中間データ線ＩＤＬ２３、メインビット線ＭＢＬ０−２３、及びビット線Ｂｉ：ＢＬ２、３、Ｂｊ：ＢＬ２、３を含んでいる。これらビット線ＢＬには、メモリセル（図示せず）が接続されてメモリアレイを構成している。

メモリアレイの拡張は、破線で示される同様の構成の第１カラムゲート０１０３−Ｂｉ：１、０１０３−Ｂｊ：１により拡張され、ブロックＢｉ及びＢｊを構成している。このためメインビット線ＭＢＬ１−０１、ＭＢＬ１−２３は、第２カラム選択デコーダ０１０４の第２カラム選択Ｄ１により第２カラムゲート０１０５が選択され、第１中間データ線ＩＤＬ０１、ＩＤＬ２３にそれぞれ接続されている。

次にビット線ＢＬの選択について説明する。第１カラム選択デコーダ０１０２は、カラム選択用内部アドレス信号をデコードし、複数の第１カラム選択信号Ｂｉ：Ｈ０〜Ｂｉ：Ｈ３、Ｂｊ：Ｈ０〜Ｂｊ：Ｈ３の１つを選択して活性化する。これにより、第１カラムゲート０１０３−Ｂｉ：０、０１０３−Ｂｊ：０中の１つのゲートがオンし、ビット線Ｂｉ：ＢＬ０〜Ｂｉ：ＢＬ３、Ｂｊ：ＢＬ０〜Ｂｊ：ＢＬ３の１つがメインビット線ＭＢＬ０−０１、またはＭＢＬ０−２３に接続される。この場合、第２カラム選択デコーダ０１０４は、第２カラム選択信号Ｄ０により活性化され、メインビット線ＭＢＬ０−０１が第１中間データ線ＩＤＬ０１に接続され、メインビット線ＭＢＬ０−２３が第２中間データ線ＩＤＬ２３に接続される。

カラム切り替え選択デコーダ０１０６は、カラム選択用内部アドレス信号をデコードし、第１カラム切り替え信号ＳＷ０１、ＳＷ２３の１つを選択する。第１カラムツリー内のメモリセルが選択されたとき、切り替え信号ＳＷ０１がハイ、切り替え信号ＳＷ２３がローとなる。これにより、第１中間データ線ＩＤＬ０１がデータ線ＤＬに接続されると共に、第２中間データ線ＩＤＬ２３が参照データ線ＲＤＬに接続される。第２カラムツリー内のメモリセルが選択されたときは、切り替え信号ＳＷ０１がロー、切り替え信号ＳＷ２３がハイとなり、第２中間データ線ＩＤＬ２３がデータ線ＤＬに接続されると共に、第１中間データ線ＩＤＬ０１が参照データ線ＲＤＬに接続される。

また、データ線ＤＬは、センス回路内の差動増幅器のセンス信号入力端側に結合され、参照データ線ＲＤＬは、参照信号入力端側に結合されている（図示せず）ため、第１、第２カラムツリーのうち、読み出し選択されたメモリセルを含むカラムツリーがデータ線ＤＬに結合され、他方の非選択カラムツリーが参照データ線ＲＤＬに結合されることになる。これにより、第１、第２カラムツリーの構成は同様であるからツリーの容量は同様となり、データ線ＤＬと参照データ線ＲＤＬとに付加される容量を等しくでき、容量を正確に合わせることができる。

ところがこの構成によると、第１及び第２カラムツリーから選択ビット線と非選択ビット線とを、それぞれメインビット線ＭＢＬ０−０１、またはＭＢＬ０−２３のいずれかに接続するため、同一の第１カラム選択デコーダ０１０２を、ブロックＢｉ及びブロックＢｊにそれぞれ独立に具備している。このように第１カラム選択デコーダの回路数が２倍となるため、回路のレイアウトの面積が２倍となり、チップサイズの増大を招くことになっている。

本発明は、このような問題を解決するためになされたものであり、その目的は、不揮発性半導体メモリアレイの選択ビット線と非選択ビット線と、センス回路のセンス線と参照センス線との接続において、カラムプリデコード回路の増大を必要とせず、センス線と参照センス線との容量バランスを最大限に保って、互いを接続するカラムデコード回路を有する半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、複数の第１、第２ブロックの一方の側に、第１メモリセルが配置され、もう一方の側に第２メモリセルが配置されて成るメモリアレイと、第１、第２ブロックの一方の側に配置された第１メモリセルのデータが伝達される配線群を含む第１カラムツリーと、第１、第２ブロックのもう一方の側に配置された第２メモリセルのデータが伝達される配線群を含む第２カラムツリーと、第１メモリセルのビット線を第１カラムツリーの第１メインビット線に結合させ、且つ、第２メモリセルのビット線を第２カラムツリーの第２メインビット線に結合させるカラムデコード回路と、を有する半導体記憶装置であって、カラムデコード回路は、第１ブロックに属する第１カラムゲート回路と、第２ブロックに属する第２カラムゲート回路と、第１、第２カラムゲート回路を制御するカラムプリデコード回路とを有し、第１、第２カラムゲート回路は互いに対向して配置され、カラムプリデコード回路により同時に選択されて、第１メモリセルが選択されたとき、選択された第１メモリセルのビット線を、第１カラムツリーの第１メインビット線に結合させると共に、第２カラムツリーの非選択ビット線を第２カラムツリーの第２メインビット線に結合させ、第２メモリセルが選択されたとき、選択された第２メモリセルのビット線を、第２カラムツリーの第２メインビット線に結合させると共に、１カラムツリーの非選択ビット線を第１カラムツリーの第１メインビット線に結合させることを特徴とする。

本発明によれば、不揮発性半導体メモリアレイの選択ビット線と非選択ビット線と、センス回路のセンス線と参照センス線との接続において、カラムプリデコード回路の増大を必要とせず互いを接続することが可能で、且つ、センス線と参照センス線との容量バランスを最大限に保つことができるカラムデコード回路を有する半導体記憶装置を提供することができる。

本発明による半導体記憶装置の実施の形態について、図を用いて説明する。図１は、本発明によるカラムデコード回路を示すブロック図である。図１において、カラムデコード回路１００は、第１、第２ブロック１０−１、２０−１の一方の側に配置された第１メモリセルが属するビット線１３−１、１３−２、ビット線２３−１、２３−２、及び第１メインビット線３０−１を具備する第１カラムツリーと、第１、第２ブロック１０−１、２０−１のもう一方の側に配置された第２メモリセルが属するビット線１３−３、１３−４、ビット線２３−３、２３−４、及び第２メインビット線４０−１を具備する第２カラムツリーとを含んでいる。

このツリー構成を基に、第１メモリセルのビット線１３−１、１３−２のいずれかを第１カラムツリーの第１メインビット線３０−１に結合させるか、又は、第２メモリセルのビット線１３−３、１３−４のいずれかを第２カラムツリーの第２メインビット線４０−１に結合させる第１ブロック１０−１に属する第１カラムゲート回路１５−１と、第１メモリセルのビット線２３−１、２３−２のいずれかを第１カラムツリーの第１メインビット線３０−１に結合させるか、又は、第２メモリセルのビット線２３−３、２３−４のいずれかを第２カラムツリーの第２メインビット線４０−１に結合させる第２ブロック２０−１に属する第２カラムゲート回路２５−１と、第１、第２カラムゲート回路１５−１、２５−１を制御するカラムプリデコード回路５０とを有している。

第１ブロック１０−１に属する第１カラムゲート回路１５−１において、ＮＭＯＳトランジスタ１７−１、１７−２のソースは、互いに第１カラムツリーの第１メインビット線３０−１に接続され、ドレインは、ビット線１３−１、１３−２にそれぞれ接続され、各ゲートはカラムプリデコード回路５０にそれぞれ接続されている。また、ＮＭＯＳトランジスタ１７−３、１７−４のソースは、互いに第２カラムツリーの第２メインビット線４０−１に接続され、ドレインは、ビット線１３−３、１３−４にそれぞれ接続され、各ゲートはカラムプリデコード回路５０にそれぞれ接続されている。ビット線１３−１、１３−２には複数の第１メモリセルが、ビット線１３−３、１３−４には複数の第２メモリセルがそれぞれ接続されている（図示されず）。

第２ブロック２０−１に属する第２カラムゲート回路２５−１において、ＮＭＯＳトランジスタ２７−１、２７−２のソースは、互いに第１カラムツリーの第１メインビット線３０−１に接続され、ドレインは、ビット線２３−１、２３−２にそれぞれ接続され、各ゲートはカラムプリデコード回路５０にそれぞれ接続されている。また、ＮＭＯＳトランジスタ２７−３、２７−４のソースは、互いに第２カラムツリーの第２メインビット線４０−１に接続され、ドレインは、ビット線２３−３、２３−４にそれぞれ接続され、各ゲートはカラムプリデコード回路５０にそれぞれ接続されている。ビット線１３−１、２３−２には複数の第１メモリセルが、ビット線２３−３、２３−４には複数の第２メモリセルがそれぞれ接続されている（図示されず）。

ビット線１３−１の第１メモリセルの１つが選択されると、カラムプリデコード回路５０は、選択アドレス信号線から選択アドレス信号を受信し、選択線ＳＥＬ１に選択信号を出力する。この信号により、ＮＭＯＳトランジスタ１７−１と２７−４とが選択され、第１メモリセルの読み出し信号は、ビット線１３−１とＮＭＯＳトランジスタ１７−１とを介して第１メインビット線３０−１に伝達され、非選択ビット線２３−４は、ＮＭＯＳトランジスタ２７−４を介して第２メインビット線４０−１に負荷容量として接続される。ビット線１３−２の第１メモリセルの１つが選択された場合は、同様のプロセスで選択線ＳＥＬ２に選択信号が出力され、ＮＭＯＳトランジスタ１７−２と２７−３とが選択され、第１メモリセルの読み出し信号は、第１メインビット線３０−１に伝達され、非選択ビット線２３−３は、第２メインビット線４０−１に負荷容量として接続される。

ビット線１３−３の第２メモリセルの１つが選択されると、カラムプリデコード回路５０は、選択アドレス信号線から選択アドレス信号を受信し、選択線ＳＥＬ３に選択信号を出力する。この信号により、ＮＭＯＳトランジスタ１７−３と２７−２とが選択され、第２メモリセルの読み出し信号は、ビット線１３−３とＮＭＯＳトランジスタ１７−３とを介して第２メインビット線４０−１に伝達され、非選択ビット線２３−２は、ＮＭＯＳトランジスタ２７−２を介して第１メインビット線３０−１に負荷容量として接続される。ビット線１３−４の第２メモリセルの１つが選択された場合は、同様のプロセスで選択線ＳＥＬ４に選択信号が出力され、ＮＭＯＳトランジスタ１７−４と２７−１とが選択され、第２メモリセルの読み出し信号は、第２メインビット線４０−１に伝達され、非選択ビット線２３−１は、第１メインビット線３０−１に負荷容量として接続される。

ビット線２３−１の第１メモリセルの１つが選択された場合はＮＭＯＳトランジスタ２７−１と１７−４とが選択され、ビット線２３−２の第１メモリセルの１つが選択された場合はＮＭＯＳトランジスタ２７−２と１７−３とが選択され、ビット線２３−３の第２メモリセルの１つが選択された場合はＮＭＯＳトランジスタ２７−３と１７−２とが選択され、ビット線２３−４の第２メモリセルの１つが選択された場合はＮＭＯＳトランジスタ２７−４と１７−１とが選択され、同様に、選択されたメモリセルの読み出し信号の伝達と非選択ビット線の負荷容量の接続とが行われる。また第１メインビット線３０−１及び第２メインビット線４０−１は、周知のカラム選択デコーダ及びカラム切り替えゲートを介し、センスアンプのセンス線に接続されてメモリセルの読み出し信号を伝達し、参照センス線に接続されて非選択ビット線の負荷容量を印加する。

メモリアレイの拡張においては、第１カラムゲート回路１５−２が属する第１ブロック１０−２、及び、第２カラムゲート回路２５−２が属する第２ブロック２０−２が示されているように、第１、第２ブロックを対にして展開することにより拡張が行われる。この場合の各ツリーの選択においては、同様のプロセスで選択ビット線と非選択ビット線とが結合された第１メインビット線３０−１、３０−２及び第２メインビット線４０−１、４０−２が、周知のカラム選択デコーダにより選択され、カラム切り替えゲートを介して、選択ビット線の読み出し信号がセンスアンプのセンス線に伝達され、非選択ビット線の負荷容量が参照センス線に印加されるように接続される。

以上説明したように、本発明によると、第１、第２カラムゲート回路が互いに対向して配置され、カラムプリデコード回路により同時に選択されることにより、不揮発性半導体メモリアレイの選択ビット線と非選択ビット線と、センス回路のセンス線と参照センス線とを、カラムプリデコード回路の増大を必要とせず互いに接続することができ、且つ、センス線と参照センス線との容量バランスを最大限に保つことが可能となる。このカラムデコード回路を適用することにより、チップサイズの増大を招くことがなく、センス線と参照センス線との容量バランスの良い半導体記憶装置を提供することができる。

本発明によるカラムデコード回路を示すブロック図。 差動増幅器のセンス線と参照センス線との容量バランスを得るメモリアレイ構成を示すメモリブロック図。

符号の説明

１０−１、２ 第１ブロック
１３−１〜４ ビット線
１５ 第１カラムゲート回路
１７−１〜４ ＮＭＯＳトランジスタ
２０−１、２ 第２ブロック
２３−１〜４ ビット線
２５ 第１カラムゲート回路
２７―１〜４ ＮＭＯＳトランジスタ
３０ 第１メインビット線
４０ 第２メインビット線
５０ カラムプリデコード回路
６０ 選択アドレス信号線
１００ カラムデコード回路
ＳＥＬ１〜４ 選択線

Claims (1)

1. 複数の第１、第２ブロックの一方の側に、第１メモリセルが配置され、もう一方の側に第２メモリセルが配置されて成るメモリアレイと、
   前記第１、第２ブロックの前記一方の側に配置された前記第１メモリセルのデータが伝達される配線群を含む第１カラムツリーと、
   前記第１、第２ブロックの前記もう一方の側に配置された前記第２メモリセルのデータが伝達される配線群を含む第２カラムツリーと、
   前記第１メモリセルのビット線を前記第１カラムツリーの第１メインビット線に結合させ、且つ、前記第２メモリセルのビット線を前記第２カラムツリーの第２メインビット線に結合させるカラムデコード回路と、を有する半導体記憶装置であって、
   前記カラムデコード回路は、前記第１ブロックに属する第１カラムゲート回路と、前記第２ブロックに属する第２カラムゲート回路と、前記第１、第２カラムゲート回路を制御するカラムプリデコード回路とを有し、
   前記第１、第２カラムゲート回路は互いに対向して配置され、前記カラムプリデコード回路により同時に選択されて、
   前記第１メモリセルが選択されたとき、前記選択された第１メモリセルのビット線を、前記第１カラムツリーの第１メインビット線に結合させると共に、前記第２カラムツリーの非選択ビット線を前記第２カラムツリーの第２メインビット線に結合させ、
   前記第２メモリセルが選択されたとき、前記選択された第２メモリセルのビット線を、前記第２カラムツリーの前記第２メインビット線に結合させると共に、前記１カラムツリーの非選択ビット線を前記第１カラムツリーの前記第１メインビット線に結合させることを特徴とする半導体記憶装置。

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