JPH10241365A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH10241365A JPH10241365A JP10037196A JP3719698A JPH10241365A JP H10241365 A JPH10241365 A JP H10241365A JP 10037196 A JP10037196 A JP 10037196A JP 3719698 A JP3719698 A JP 3719698A JP H10241365 A JPH10241365 A JP H10241365A
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Abstract
(57)【要約】
【課題】相互隣接したサブワードラインを相互異なるメ
インワードラインにより駆動し得るように構成した階層
的ワードライン構造を提供しようとするものである。 【解決手段】複数のワードライン行を備え、それら各ワ
ードライン行が相補的な一対のサブワードライン駆動機
イネーブル信号を夫々受ける一対のサブワードライン駆
動機を有する階層的ワードレイン構造において、それら
ワードライン行は、夫々のメインワードラインに対応
し、サブワードライン中相互隣接するサブワードライン
を駆動する前記一対のサブワードライン駆動機が相互異
なるメインワードラインに夫々接続されて構成される。
インワードラインにより駆動し得るように構成した階層
的ワードライン構造を提供しようとするものである。 【解決手段】複数のワードライン行を備え、それら各ワ
ードライン行が相補的な一対のサブワードライン駆動機
イネーブル信号を夫々受ける一対のサブワードライン駆
動機を有する階層的ワードレイン構造において、それら
ワードライン行は、夫々のメインワードラインに対応
し、サブワードライン中相互隣接するサブワードライン
を駆動する前記一対のサブワードライン駆動機が相互異
なるメインワードラインに夫々接続されて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係るもので、特に、階層的ワードライン(wordlind）
の構造に関する。
に係るもので、特に、階層的ワードライン(wordlind）
の構造に関する。
【０００２】
【従来の技術】従来、半導体メモリ装置としてのＤＲＡ
Ｍの階層的ワードラインにおいては、図６に示すよう
に、複数のサブワードライン駆動機(sub word line dri
ver)ＳＷＤ０〜ＳＷＤ３を夫々含む複数のワードライン
行Ｒ１、Ｒ２、Ｒ３を備えて構成されている。
Ｍの階層的ワードラインにおいては、図６に示すよう
に、複数のサブワードライン駆動機(sub word line dri
ver)ＳＷＤ０〜ＳＷＤ３を夫々含む複数のワードライン
行Ｒ１、Ｒ２、Ｒ３を備えて構成されている。
【０００３】そして、前記一番目のワードライン行Ｒ１
においては、一対のメインワードラインＭＷＬ０、ＭＷ
Ｌ０ｂに夫々接続されサブワードライン駆動機イネーブ
ル信号ＳＷＤＥＮ０を受けてサブワードラインＳＷＬ０
を駆動するサブワードライン駆動機ＳＷＤ０と、前記メ
インワードラインＭＷＬ０、ＭＷＬ０ｂに夫々接続され
サブワードライン駆動機イネーブル信号ＳＷＤＥＮ１を
受けてサブワードラインＳＷＬ１を駆動するサブワード
ライン駆動機ＳＷＤ１と、前記メインワードラインＭＷ
Ｌ０、ＭＷＬ０ｂに夫々接続されサブワードライン駆動
機イネーブル信号ＳＷＤＥＮ２を受けてサブワードライ
ンＳＷＬ２を駆動するサブワードライン駆動機ＳＷＤ２
と、メインワードラインＭＷＬ０、ＭＷＬ０ｂに夫々接
続され、サブワードライン駆動機イネーブル信号ＳＷＤ
ＥＮ３を受けてサブワードラインＳＷＬ３を駆動するサ
ブワードライン駆動機ＳＷＤ３と、を備えて構成されて
いる。
においては、一対のメインワードラインＭＷＬ０、ＭＷ
Ｌ０ｂに夫々接続されサブワードライン駆動機イネーブ
ル信号ＳＷＤＥＮ０を受けてサブワードラインＳＷＬ０
を駆動するサブワードライン駆動機ＳＷＤ０と、前記メ
インワードラインＭＷＬ０、ＭＷＬ０ｂに夫々接続され
サブワードライン駆動機イネーブル信号ＳＷＤＥＮ１を
受けてサブワードラインＳＷＬ１を駆動するサブワード
ライン駆動機ＳＷＤ１と、前記メインワードラインＭＷ
Ｌ０、ＭＷＬ０ｂに夫々接続されサブワードライン駆動
機イネーブル信号ＳＷＤＥＮ２を受けてサブワードライ
ンＳＷＬ２を駆動するサブワードライン駆動機ＳＷＤ２
と、メインワードラインＭＷＬ０、ＭＷＬ０ｂに夫々接
続され、サブワードライン駆動機イネーブル信号ＳＷＤ
ＥＮ３を受けてサブワードラインＳＷＬ３を駆動するサ
ブワードライン駆動機ＳＷＤ３と、を備えて構成されて
いる。
【０００４】この場合、一対のメインワードラインＭＷ
Ｌ０、ＭＷＬ０ｂは相補的な関係を有し、サブワードラ
イン駆動機イネーブル信号ＳＷＤＥＮ０，ＳＷＤＥＮ
１，ＳＷＤＥＮ２，ＳＷＤＥＮ３はローアドレスの１ビ
ット信号を用い、その中で一つの信号のみがハイレベル
になる。二番目のワードライン行Ｒ２においては、一対
のメインワードラインＭＷＬ１、ＭＷＬ１ｂに夫々接続
され、サブワードライン駆動機イネーブル信号ＳＷＤＥ
Ｎ０〜ＳＷＤＥＮ３を受けてサブワードラインＳＷＬ４
〜ＳＷＬ７を夫々駆動する各サブワードライン駆動機Ｓ
ＷＤ０〜ＳＷＤ３を備えている。
Ｌ０、ＭＷＬ０ｂは相補的な関係を有し、サブワードラ
イン駆動機イネーブル信号ＳＷＤＥＮ０，ＳＷＤＥＮ
１，ＳＷＤＥＮ２，ＳＷＤＥＮ３はローアドレスの１ビ
ット信号を用い、その中で一つの信号のみがハイレベル
になる。二番目のワードライン行Ｒ２においては、一対
のメインワードラインＭＷＬ１、ＭＷＬ１ｂに夫々接続
され、サブワードライン駆動機イネーブル信号ＳＷＤＥ
Ｎ０〜ＳＷＤＥＮ３を受けてサブワードラインＳＷＬ４
〜ＳＷＬ７を夫々駆動する各サブワードライン駆動機Ｓ
ＷＤ０〜ＳＷＤ３を備えている。
【０００５】三番目のワードライン行Ｒ３においては、
一対のメインワードラインＭＷＬ２、ＭＷＬ２ｂに夫々
接続され、サブワードライン駆動機イネーブル信号ＳＷ
ＥＤＮ０〜ＳＷＤＥＮ３を受ける各サブワードライン駆
動機ＳＷＤ０〜ＳＷＤ３を備えている。前記サブワード
ライン駆動機ＳＷＤ０においては、図７に示すように、
メインワードラインＭＷＬ０ｂに接続されたゲート、サ
ブワードライン駆動機イネーブル信号ＳＷＤＥＮ０を受
けるソース、及びサブワードラインＳＷＬ０に接続され
たドレインを有するＰＭＯＳトランジスタＭＰ１と、メ
インワードラインＭＷＬ０ｂに接続されたゲート、サブ
ワードラインＳＷＬ０に接続されたドレイン、及び接地
されたソースを有するＮＭＯＳトランジスタＭＮ１と、
メインワードラインＭＷＬ０に接続されたゲート、サブ
ワードライン駆動機イネーブル信号ＳＷＤＥＮ０を受け
るドレイン、及びサブワードラインＳＷＬ０に接続され
たソースを有するＮＭＯＳトランジスタＭＮ２と、を備
えている。
一対のメインワードラインＭＷＬ２、ＭＷＬ２ｂに夫々
接続され、サブワードライン駆動機イネーブル信号ＳＷ
ＥＤＮ０〜ＳＷＤＥＮ３を受ける各サブワードライン駆
動機ＳＷＤ０〜ＳＷＤ３を備えている。前記サブワード
ライン駆動機ＳＷＤ０においては、図７に示すように、
メインワードラインＭＷＬ０ｂに接続されたゲート、サ
ブワードライン駆動機イネーブル信号ＳＷＤＥＮ０を受
けるソース、及びサブワードラインＳＷＬ０に接続され
たドレインを有するＰＭＯＳトランジスタＭＰ１と、メ
インワードラインＭＷＬ０ｂに接続されたゲート、サブ
ワードラインＳＷＬ０に接続されたドレイン、及び接地
されたソースを有するＮＭＯＳトランジスタＭＮ１と、
メインワードラインＭＷＬ０に接続されたゲート、サブ
ワードライン駆動機イネーブル信号ＳＷＤＥＮ０を受け
るドレイン、及びサブワードラインＳＷＬ０に接続され
たソースを有するＮＭＯＳトランジスタＭＮ２と、を備
えている。
【０００６】そして、それ以外の各サブワードライン駆
動機ＳＷＤ１〜ＳＷＤ３は、サブワードライン駆動機Ｓ
ＷＤ０と同様に構成されている。次に動作を説明する。
上位ワードラインのメインワードラインＭＷＬ０にハイ
レベルの信号が印加されたとき、一番目のワードライン
行Ｒ１が選択され、サブワードライン駆動機ＳＷＤ０の
ＮＭＯＳトランジスタＭＮ２がターンオンする。このと
き、メインワードラインＭＷＬ０ｂにはローレベルの信
号が印加されてＰＭＯＳトランジスタＭＰ１がターンオ
ンし、ＮＭＯＳトランジスタＭＮ１はターンオフして、
ハイレベルのサブワードライン駆動機イネーブル信号Ｓ
ＷＤＥＮ０がサブワードライン駆動機ＳＷＤ０に印加さ
れる。そのとき、ハイレベルの信号がサブワードライン
ＳＷＬ０に出力されて、実際のワードラインが駆動され
る。
動機ＳＷＤ１〜ＳＷＤ３は、サブワードライン駆動機Ｓ
ＷＤ０と同様に構成されている。次に動作を説明する。
上位ワードラインのメインワードラインＭＷＬ０にハイ
レベルの信号が印加されたとき、一番目のワードライン
行Ｒ１が選択され、サブワードライン駆動機ＳＷＤ０の
ＮＭＯＳトランジスタＭＮ２がターンオンする。このと
き、メインワードラインＭＷＬ０ｂにはローレベルの信
号が印加されてＰＭＯＳトランジスタＭＰ１がターンオ
ンし、ＮＭＯＳトランジスタＭＮ１はターンオフして、
ハイレベルのサブワードライン駆動機イネーブル信号Ｓ
ＷＤＥＮ０がサブワードライン駆動機ＳＷＤ０に印加さ
れる。そのとき、ハイレベルの信号がサブワードライン
ＳＷＬ０に出力されて、実際のワードラインが駆動され
る。
【０００７】ところで、通常のワードラインの駆動にお
いて重要なことはカップリングノイズ(coupling noise)
の問題であって、サブワードラインＳＷＬ０の駆動時に
カップリングノイズの影響を大きく受けるサブワードラ
インは、サブワードラインＳＷＬ０に隣接したサブワー
ドラインＳＷＬ２である。即ち、図８に示すように、サ
ブワードライン駆動機ＳＷＤ０によりサブワードライン
ＳＷＬ０が駆動されたとき、サブワードライン駆動機Ｓ
ＷＤ２により駆動されたサブワードラインＳＷＬ２には
カップリングノイズが印加されることもあるが、この場
合、サブワードライン駆動機ＳＷＤ２のＰＭＯＳトラン
ジスタＭＰ１’及びＮＭＯＳトランジスタＭＮ２’はタ
ーンオンし、ＮＭＯＳトランジスタＭＮ１’はターンオ
フして、ローレベルのサブワードライン駆動機イネーブ
ル信号ＳＷＤＥＮ２がＰＭＯＳトランジスタＭＰ１’の
ソース及びＮＭＯＳトランジスタＭＮ２’のドレインに
夫々印加される。
いて重要なことはカップリングノイズ(coupling noise)
の問題であって、サブワードラインＳＷＬ０の駆動時に
カップリングノイズの影響を大きく受けるサブワードラ
インは、サブワードラインＳＷＬ０に隣接したサブワー
ドラインＳＷＬ２である。即ち、図８に示すように、サ
ブワードライン駆動機ＳＷＤ０によりサブワードライン
ＳＷＬ０が駆動されたとき、サブワードライン駆動機Ｓ
ＷＤ２により駆動されたサブワードラインＳＷＬ２には
カップリングノイズが印加されることもあるが、この場
合、サブワードライン駆動機ＳＷＤ２のＰＭＯＳトラン
ジスタＭＰ１’及びＮＭＯＳトランジスタＭＮ２’はタ
ーンオンし、ＮＭＯＳトランジスタＭＮ１’はターンオ
フして、ローレベルのサブワードライン駆動機イネーブ
ル信号ＳＷＤＥＮ２がＰＭＯＳトランジスタＭＰ１’の
ソース及びＮＭＯＳトランジスタＭＮ２’のドレインに
夫々印加される。
【０００８】従って、ＮＭＯＳトランジスタＭＮ２’を
経てローレベルのサブワードライン駆動機イネーブル信
号ＳＷＤＥＮ２がサブワードラインＳＷＬ２に供給され
て、サーブワードラインＳＷＬ２に印加されたカップリ
ングノイズが減衰するようになる。
経てローレベルのサブワードライン駆動機イネーブル信
号ＳＷＤＥＮ２がサブワードラインＳＷＬ２に供給され
て、サーブワードラインＳＷＬ２に印加されたカップリ
ングノイズが減衰するようになる。
【０００９】
【発明が解決しようとする課題】しかし、このような従
来の半導体メモリ装置においては、ワードライン配線ピ
ッチの狭小さの問題についてはワードラインシャント(s
hunt）方式よりも大いに改善することができるものの、
一対のメインワードラインＭＷＬ０、ＭＷＬ０ｂ及びサ
ブワードライン駆動機イネーブル信号ＳＷＤＥＮ０，Ｓ
ＷＤＥＮ１又はＳＷＤＥＮ２，ＳＷＤＥＮ３を用い、ワ
ードラインシャント方式よりも別途のサブワードライン
駆動機を必要としているため、レイアウトのサイズが増
大するという問題点があった。
来の半導体メモリ装置においては、ワードライン配線ピ
ッチの狭小さの問題についてはワードラインシャント(s
hunt）方式よりも大いに改善することができるものの、
一対のメインワードラインＭＷＬ０、ＭＷＬ０ｂ及びサ
ブワードライン駆動機イネーブル信号ＳＷＤＥＮ０，Ｓ
ＷＤＥＮ１又はＳＷＤＥＮ２，ＳＷＤＥＮ３を用い、ワ
ードラインシャント方式よりも別途のサブワードライン
駆動機を必要としているため、レイアウトのサイズが増
大するという問題点があった。
【００１０】本発明は、このような従来の課題に鑑みて
なされたもので、カップリングノイズを効率的に除去
し、且つ、レイアウトのサイズを減らし得る半導体メモ
リ装置を提供することを目的とする。
なされたもので、カップリングノイズを効率的に除去
し、且つ、レイアウトのサイズを減らし得る半導体メモ
リ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリ装置は、複数のワードライン行
（Ｒ１〜Ｒｎ）に、サブワードライン駆動機イネーブル
信号（ＳＷＤＥＮ）を受けて駆動されるサブワードライ
ン駆動機（ＳＷＤ）が複数配置された半導体メモリ装置
において、各ワードライン行の隣接するサブワードライ
ン駆動機（ＳＷＤ）を相異なるメインワードライン（Ｍ
ＷＬ０ｂ〜ＭＷＬｎｂ）に接続して交互に駆動するよう
に構成されている。
明にかかる半導体メモリ装置は、複数のワードライン行
（Ｒ１〜Ｒｎ）に、サブワードライン駆動機イネーブル
信号（ＳＷＤＥＮ）を受けて駆動されるサブワードライ
ン駆動機（ＳＷＤ）が複数配置された半導体メモリ装置
において、各ワードライン行の隣接するサブワードライ
ン駆動機（ＳＷＤ）を相異なるメインワードライン（Ｍ
ＷＬ０ｂ〜ＭＷＬｎｂ）に接続して交互に駆動するよう
に構成されている。
【００１２】請求項２の発明にかかる半導体メモリ装置
では、前記サブワードライン駆動機は、メインワードラ
インに接続されたゲート、サブワードライン駆動機イネ
ーブル信号を受けるソース、及びサブワードラインに接
続されたドレインを有するＰＭＯＳトランジスタと、前
記メインワードラインに接続されたゲート、前記サブワ
ードラインに接続されたドレイン、及び接地されたソー
スを有するＮＭＯＳトランジスと、を備えて構成されて
いる。
では、前記サブワードライン駆動機は、メインワードラ
インに接続されたゲート、サブワードライン駆動機イネ
ーブル信号を受けるソース、及びサブワードラインに接
続されたドレインを有するＰＭＯＳトランジスタと、前
記メインワードラインに接続されたゲート、前記サブワ
ードラインに接続されたドレイン、及び接地されたソー
スを有するＮＭＯＳトランジスと、を備えて構成されて
いる。
【００１３】請求項３の発明にかかる半導体メモリ装置
では、前記メインワードライン（ＭＷＬ０ｂ〜ＭＷＬｎ
ｂ）中の一番目のメインワードライン（ＭＷＬ０ｂ）
は、一番目のワードライン行（Ｒ１）に含まれた奇数番
目の一対のサブワードライン駆動機（ＳＷＤ０、ＳＷＤ
１）のみに接続され、それ以外のメインワードライン
（ＭＷＬ１ｂ，ＭＷＬ２ｂ．．．ＭＷＬｎｂ）は各該当
のワードライン行の偶数番目の一対のサブワードライン
駆動機（ＳＷＤ０、ＳＷＤ１）とその前のワードライン
行の偶数番目の一対のサブワードライン駆動機（ＳＷＤ
２、ＳＷＤ３）とに夫々接続され、終りのワードライン
行（Ｒｎ）に含まれた偶数番目の一対のサブワードライ
ン駆動機（ＳＷＤ２、ＳＷＤ３）は前記一番目のメイン
ワードライン（ＭＷＬ０ｂ）に接続されている。
では、前記メインワードライン（ＭＷＬ０ｂ〜ＭＷＬｎ
ｂ）中の一番目のメインワードライン（ＭＷＬ０ｂ）
は、一番目のワードライン行（Ｒ１）に含まれた奇数番
目の一対のサブワードライン駆動機（ＳＷＤ０、ＳＷＤ
１）のみに接続され、それ以外のメインワードライン
（ＭＷＬ１ｂ，ＭＷＬ２ｂ．．．ＭＷＬｎｂ）は各該当
のワードライン行の偶数番目の一対のサブワードライン
駆動機（ＳＷＤ０、ＳＷＤ１）とその前のワードライン
行の偶数番目の一対のサブワードライン駆動機（ＳＷＤ
２、ＳＷＤ３）とに夫々接続され、終りのワードライン
行（Ｒｎ）に含まれた偶数番目の一対のサブワードライ
ン駆動機（ＳＷＤ２、ＳＷＤ３）は前記一番目のメイン
ワードライン（ＭＷＬ０ｂ）に接続されている。
【００１４】請求項４の発明にかかる半導体メモリ装置
では、前記複数のワードライン行（Ｒ１〜Ｒｎ）は、相
異なるメインワードライン（ＭＷＬ１ｂ〜ＭＷＬｎｂ）
に接続されたサブワードライン駆動機を一列に配置され
ている。請求項５の発明にかかる半導体メモリ装置で
は、前記複数の各ワードライン行（Ｒ１〜Ｒｎ）は、複
数のサブワードライン駆動機を対として一列に配置して
構成され、該隣接する複数のサブワードライン駆動機を
相異なるメインワードライン（ＭＷＬ１ｂ〜ＭＷＬｎ
ｂ）に接続して交互に駆動するように構成している。
では、前記複数のワードライン行（Ｒ１〜Ｒｎ）は、相
異なるメインワードライン（ＭＷＬ１ｂ〜ＭＷＬｎｂ）
に接続されたサブワードライン駆動機を一列に配置され
ている。請求項５の発明にかかる半導体メモリ装置で
は、前記複数の各ワードライン行（Ｒ１〜Ｒｎ）は、複
数のサブワードライン駆動機を対として一列に配置して
構成され、該隣接する複数のサブワードライン駆動機を
相異なるメインワードライン（ＭＷＬ１ｂ〜ＭＷＬｎ
ｂ）に接続して交互に駆動するように構成している。
【００１５】請求項６の発明にかかる半導体メモリ装置
では、前記メインワードライン（Ｒ１〜Ｒｎ）は、夫々
ローレベルの信号により駆動されるように構成されてい
る。
では、前記メインワードライン（Ｒ１〜Ｒｎ）は、夫々
ローレベルの信号により駆動されるように構成されてい
る。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。本発明の実施の形態に係る半導体
メモリ装置の階層的ワードライン構造を示す図１におい
て、複数のメインワードラインＭＷＬ０ｂ〜ＭＷＬｎｂ
に対応する複数のワードライン行Ｒ１〜Ｒｎを備え、各
ワードライン行Ｒ１〜Ｒｎは、夫々、相補的な一対のサ
ブワードライン駆動機イネーブル信号ＳＷＤＥＮ０，Ｓ
ＷＤＥＮ１又はＳＷＤＥＮ２，ＳＷＤＥＮ３を受ける一
対のサブワードライン駆動機ＳＷＤ０、ＳＷＤ１又はＳ
ＷＤ２、ＳＷＤ３を備えている。
に基づいて説明する。本発明の実施の形態に係る半導体
メモリ装置の階層的ワードライン構造を示す図１におい
て、複数のメインワードラインＭＷＬ０ｂ〜ＭＷＬｎｂ
に対応する複数のワードライン行Ｒ１〜Ｒｎを備え、各
ワードライン行Ｒ１〜Ｒｎは、夫々、相補的な一対のサ
ブワードライン駆動機イネーブル信号ＳＷＤＥＮ０，Ｓ
ＷＤＥＮ１又はＳＷＤＥＮ２，ＳＷＤＥＮ３を受ける一
対のサブワードライン駆動機ＳＷＤ０、ＳＷＤ１又はＳ
ＷＤ２、ＳＷＤ３を備えている。
【００１７】そして、メインワードラインＭＷＬ０ｂ〜
ＭＷＬｎｂ中、一番目のメインワードラインＭＷＬ０ｂ
は一番目のワードライン行Ｒ１に含まれた奇数番目の一
対のサブワードライン駆動機ＳＷＤ０、ＳＷＤ１のみに
接続され、メインワードラインＭＷＬ１ｂは、偶数番目
のサブワードライン駆動機ＳＷＤ２、ＳＷＤ３のみに接
続され、同じようにして順次、ＭＷＬ３ｂ．．．ＭＷＬ
ｎｂが各ワードライン行毎に接続されている。又、終り
のワードライン行Ｒｎに含まれた奇数番目の一対のサブ
ワードライン駆動機ＳＷＤ２，ＳＷＤ３は一番目のメイ
ンワードラインＭＷＬ０ｂに接続されている。
ＭＷＬｎｂ中、一番目のメインワードラインＭＷＬ０ｂ
は一番目のワードライン行Ｒ１に含まれた奇数番目の一
対のサブワードライン駆動機ＳＷＤ０、ＳＷＤ１のみに
接続され、メインワードラインＭＷＬ１ｂは、偶数番目
のサブワードライン駆動機ＳＷＤ２、ＳＷＤ３のみに接
続され、同じようにして順次、ＭＷＬ３ｂ．．．ＭＷＬ
ｎｂが各ワードライン行毎に接続されている。又、終り
のワードライン行Ｒｎに含まれた奇数番目の一対のサブ
ワードライン駆動機ＳＷＤ２，ＳＷＤ３は一番目のメイ
ンワードラインＭＷＬ０ｂに接続されている。
【００１８】一番目のワードライン行Ｒ１に含まれたサ
ブワードライン駆動機ＳＷＤ０、ＳＷＤ１はサブワード
ラインＳＷＬ０、ＳＷＬ１に夫々接続され、サブワード
ライン駆動機ＳＷＤ２、ＳＷＤ３は、夫々、サブワード
ラインＳＷＬ６、ＳＷＬ７に接続されている。また、二
番目のワードライン行Ｒ２に含まれたサブワードライン
駆動機ＳＷＤ０、ＳＷＤ１はサブワードラインＳＷＬ
４、ＳＷＬ５に夫々接続され、終りのワードライン行Ｒ
ｎに含まれたサブワードライン駆動機ＳＷＤ２、ＳＷＤ
３はサブワードラインＳＷＬ２、ＳＷＬ３に夫々接続さ
れている。
ブワードライン駆動機ＳＷＤ０、ＳＷＤ１はサブワード
ラインＳＷＬ０、ＳＷＬ１に夫々接続され、サブワード
ライン駆動機ＳＷＤ２、ＳＷＤ３は、夫々、サブワード
ラインＳＷＬ６、ＳＷＬ７に接続されている。また、二
番目のワードライン行Ｒ２に含まれたサブワードライン
駆動機ＳＷＤ０、ＳＷＤ１はサブワードラインＳＷＬ
４、ＳＷＬ５に夫々接続され、終りのワードライン行Ｒ
ｎに含まれたサブワードライン駆動機ＳＷＤ２、ＳＷＤ
３はサブワードラインＳＷＬ２、ＳＷＬ３に夫々接続さ
れている。
【００１９】サブワードライン駆動機ＳＷＤ０において
は、図２に示すように、メインワードラインＭＷＬ０ｂ
に接続されたゲート、サブワードライン駆動機イネーブ
ル信号ＳＷＤＥＮ０を受けるソース、及びサブワードラ
インＳＷＬ０に接続されたドレインを有するＰＭＯＳト
ランジスタＭＰ１と、メインワードラインＭＷＬ０ｂに
接続されたゲート、サブワードラインＳＷＬ０に接続さ
れたドレイン、及び接地されたソースを有するＮＭＯＳ
トランジスタＮＭ１と、を備えている。他のサブワード
ライン駆動機も同様に構成されている。
は、図２に示すように、メインワードラインＭＷＬ０ｂ
に接続されたゲート、サブワードライン駆動機イネーブ
ル信号ＳＷＤＥＮ０を受けるソース、及びサブワードラ
インＳＷＬ０に接続されたドレインを有するＰＭＯＳト
ランジスタＭＰ１と、メインワードラインＭＷＬ０ｂに
接続されたゲート、サブワードラインＳＷＬ０に接続さ
れたドレイン、及び接地されたソースを有するＮＭＯＳ
トランジスタＮＭ１と、を備えている。他のサブワード
ライン駆動機も同様に構成されている。
【００２０】次に動作を説明する。先ず、図１及び図２
に示すように、メインワードラインＭＷＬ０ｂ〜ＭＷＬ
ｎｂはローレベルの信号により駆動され、サブワードラ
イン駆動機イネーブル信号ＳＷＤＥＮ０，ＳＷＤＥＮ
１，ＳＷＤＥＮ２，ＳＷＤＥＮ３は従来と同様の方式に
より夫々のワードライン行Ｒ１〜Ｒｎのサブワードライ
ン駆動機ＳＷＤ０〜ＳＷＤ３に入力される。
に示すように、メインワードラインＭＷＬ０ｂ〜ＭＷＬ
ｎｂはローレベルの信号により駆動され、サブワードラ
イン駆動機イネーブル信号ＳＷＤＥＮ０，ＳＷＤＥＮ
１，ＳＷＤＥＮ２，ＳＷＤＥＮ３は従来と同様の方式に
より夫々のワードライン行Ｒ１〜Ｒｎのサブワードライ
ン駆動機ＳＷＤ０〜ＳＷＤ３に入力される。
【００２１】即ち、メインワードラインＭＷＬ０ｂにロ
ーレベルの信号が印加されたとき、一番目のワードライ
ン行Ｒ１が選択され、次いで、ＰＭＯＳトランジスタＭ
Ｐ１がターンオンし、ＮＭＯＳトランジスタＭＮ１はタ
ーンオフして、ハイレベルのサブワードライン駆動機イ
ネーブル信号ＳＷＤＥＮ０がサブワードライン駆動機Ｓ
ＷＤ０に印加され、ハイレベルの信号がサブワードライ
ンＳＷＬ０に出力されて実際のワードラインが駆動され
る。この場合、サブワードラインＳＷＬ０が駆動された
ときにカップリングノイズの影響を大いに受けるサブワ
ードラインは、このサブワードラインＳＷＬ０に隣接し
たサブワードラインＳＷＬ６である。
ーレベルの信号が印加されたとき、一番目のワードライ
ン行Ｒ１が選択され、次いで、ＰＭＯＳトランジスタＭ
Ｐ１がターンオンし、ＮＭＯＳトランジスタＭＮ１はタ
ーンオフして、ハイレベルのサブワードライン駆動機イ
ネーブル信号ＳＷＤＥＮ０がサブワードライン駆動機Ｓ
ＷＤ０に印加され、ハイレベルの信号がサブワードライ
ンＳＷＬ０に出力されて実際のワードラインが駆動され
る。この場合、サブワードラインＳＷＬ０が駆動された
ときにカップリングノイズの影響を大いに受けるサブワ
ードラインは、このサブワードラインＳＷＬ０に隣接し
たサブワードラインＳＷＬ６である。
【００２２】即ち、図３に示すように、サブワードライ
ン駆動機ＳＷＤ０によりサブワードラインＳＷＬ０が駆
動されたとき、サブワードライン駆動機ＳＷＤ２により
駆動するサブワードラインＳＷＬ６にカップリングノイ
ズが印加することがある。しかし、このとき、メインワ
ードラインＭＷＬ１ｂにハイレベルの信号が印加されて
サブワードライン駆動機ＳＷＤ２のＰＭＯＳトランジス
タＭＰ１’はターンオフし、ＮＭＯＳトランジスタＭＮ
１’はターンオンする。又、ローレベルのサブワードラ
イン駆動機イネーブル信号ＳＷＤＥＮ２がＰＭＯＳトラ
ンジスタＭＰ１’のソースに印加されるため、サブワー
ドラインＳＷＬ６に印加されたカップリングノイズはＮ
ＭＯＳトランジスタＭＮ１’の接地側に流れて減衰す
る。
ン駆動機ＳＷＤ０によりサブワードラインＳＷＬ０が駆
動されたとき、サブワードライン駆動機ＳＷＤ２により
駆動するサブワードラインＳＷＬ６にカップリングノイ
ズが印加することがある。しかし、このとき、メインワ
ードラインＭＷＬ１ｂにハイレベルの信号が印加されて
サブワードライン駆動機ＳＷＤ２のＰＭＯＳトランジス
タＭＰ１’はターンオフし、ＮＭＯＳトランジスタＭＮ
１’はターンオンする。又、ローレベルのサブワードラ
イン駆動機イネーブル信号ＳＷＤＥＮ２がＰＭＯＳトラ
ンジスタＭＰ１’のソースに印加されるため、サブワー
ドラインＳＷＬ６に印加されたカップリングノイズはＮ
ＭＯＳトランジスタＭＮ１’の接地側に流れて減衰す
る。
【００２３】次に別の実施の形態について説明する。図
４に示すものは、夫々のワードライン行Ｒ１〜Ｒｎは一
個ずつのサブワードライン駆動機ＳＷＤ０又はＳＷＤ１
を有するように構成されている。次に、図５に示すもの
は、４つのサブワードライン駆動機ＳＷＤ０〜ＳＷＤ
３、ＳＷＤ４〜ＳＷＤ７が、夫々、一対となって、夫々
のワードライン行Ｒ０〜Ｒｎの奇数番目の一対のサブワ
ードライン駆動機ＳＷＤ０〜ＳＷＤ３にサブワードライ
ン駆動機イネーブル信号ＳＷＤＥ０〜ＳＷＤＥＮ３が印
加され、偶数番目の一対のサブワードライン駆動機ＳＷ
Ｄ４〜ＳＷＤ７にサブワードライン駆動機イネーブル信
号ＳＷＤＥＮ４〜ＳＷＤＥＮ７が印加されるように構成
されている。
４に示すものは、夫々のワードライン行Ｒ１〜Ｒｎは一
個ずつのサブワードライン駆動機ＳＷＤ０又はＳＷＤ１
を有するように構成されている。次に、図５に示すもの
は、４つのサブワードライン駆動機ＳＷＤ０〜ＳＷＤ
３、ＳＷＤ４〜ＳＷＤ７が、夫々、一対となって、夫々
のワードライン行Ｒ０〜Ｒｎの奇数番目の一対のサブワ
ードライン駆動機ＳＷＤ０〜ＳＷＤ３にサブワードライ
ン駆動機イネーブル信号ＳＷＤＥ０〜ＳＷＤＥＮ３が印
加され、偶数番目の一対のサブワードライン駆動機ＳＷ
Ｄ４〜ＳＷＤ７にサブワードライン駆動機イネーブル信
号ＳＷＤＥＮ４〜ＳＷＤＥＮ７が印加されるように構成
されている。
【００２４】
【発明の効果】以上説明したように本発明に係る半導体
メモリ装置においては、相互に隣接したサブワードライ
ンを相互に異なるメインワードラインにより駆動するよ
うに構成されているため、ワードライン配線ピッチの狭
小さの問題を改善し、サブワードライン駆動機を改善し
てレイアウトのサイズを減らし得るという効果がある。
メモリ装置においては、相互に隣接したサブワードライ
ンを相互に異なるメインワードラインにより駆動するよ
うに構成されているため、ワードライン配線ピッチの狭
小さの問題を改善し、サブワードライン駆動機を改善し
てレイアウトのサイズを減らし得るという効果がある。
【図１】本発明に係る半導体メモリ装置の実施の形態を
示す構造図。
示す構造図。
【図２】図１のサブワードライン駆動機の回路図。
【図３】図１のカップリングノイズを説明するための回
路図。
路図。
【図４】本発明に係る別の実施の形態を示す構造図。
【図５】同上別の実施の形態を示す構造図。
【図６】従来の構造図。
【図７】図６のサブワードライン駆動機の回路図。
【図８】図６のカップリングノイズを説明するための回
路図。
路図。
Ｒ１〜Ｒｎ ワードライン行 ＭＷＬ０ｂ〜ＭＷＬｎｂ メインワードライン ＳＷＬ０〜ＳＷＬ７ サブワードライン ＳＷＤ サブワードライン駆動機 ＳＷＤＥＮ０〜ＳＷＤＥＮ３ サブワードラインイネー
ブル信号
ブル信号
Claims (6)
- 【請求項１】複数のワードライン行（Ｒ１〜Ｒｎ）に、
サブワードライン駆動機イネーブル信号（ＳＷＤＥＮ）
を受けて駆動されるサブワードライン駆動機（ＳＷＤ）
が複数配置された半導体メモリ装置において、 各ワードライン行の隣接するサブワードライン駆動機
（ＳＷＤ）を相異なるメインワードライン（ＭＷＬ０ｂ
〜ＭＷＬｎｂ）に接続して交互に駆動するように構成さ
れたことを特徴とする半導体メモリ装置。 - 【請求項２】前記サブワードライン駆動機は、メインワ
ードラインに接続されたゲート、サブワードライン駆動
機イネーブル信号を受けるソース、及びサブワードライ
ンに接続されたドレインを有するＰＭＯＳトランジスタ
と、 前記メインワードラインに接続されたゲート、前記サブ
ワードラインに接続されたドレイン、及び接地されたソ
ースを有するＮＭＯＳトランジスと、を備えて構成され
たことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】前記メインワードライン（ＭＷＬ０ｂ〜Ｍ
ＷＬｎｂ）中の一番目のメインワードライン（ＭＷＬ０
ｂ）は、一番目のワードライン行（Ｒ１）に含まれた奇
数番目の一対のサブワードライン駆動機（ＳＷＤ０、Ｓ
ＷＤ１）のみに接続され、それ以外のメインワードライ
ン（ＭＷＬ１ｂ，ＭＷＬ２ｂ．．．ＭＷＬｎｂ）は各該
当のワードライン行の偶数番目の一対のサブワードライ
ン駆動機（ＳＷＤ０、ＳＷＤ１）とその前のワードライ
ン行の偶数番目の一対のサブワードライン駆動機（ＳＷ
Ｄ２、ＳＷＤ３）とに夫々接続され、終りのワードライ
ン行（Ｒｎ）に含まれた偶数番目の一対のサブワードラ
イン駆動機（ＳＷＤ２、ＳＷＤ３）は前記一番目のメイ
ンワードライン（ＭＷＬ０ｂ）に接続されたことを特徴
とする請求項１又は請求項２記載の半導体メモリ装置。 - 【請求項４】前記複数のワードライン行（Ｒ１〜Ｒｎ）
は、相異なるメインワードライン（ＭＷＬ１ｂ〜ＭＷＬ
ｎｂ）に接続されたサブワードライン駆動機を一列に配
置されたことを特徴とする請求項１又は請求項２記載の
半導体メモリ装置。 - 【請求項５】前記複数の各ワードライン行（Ｒ１〜Ｒ
ｎ）は、複数のサブワードライン駆動機を対として一列
に配置して構成され、該隣接する複数のサブワードライ
ン駆動機を相異なるメインワードライン（ＭＷＬ１ｂ〜
ＭＷＬｎｂ）に接続して交互に駆動するように構成した
ことを特徴とする請求項１又は請求項２記載の半導体メ
モリ装置。 - 【請求項６】前記メインワードライン（Ｒ１〜Ｒｎ）
は、夫々ローレベルの信号により駆動されるように構成
されたことを特徴とする請求項１〜請求項５のいずれか
１つに記載の半導体メモリ装置。
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| KR4994/1997 | 1997-02-19 | ||
| KR1019970004994A KR100253277B1 (ko) | 1997-02-19 | 1997-02-19 | 계층적워드라인구조 |
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|---|---|
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| JP2939738B2 JP2939738B2 (ja) | 1999-08-25 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7646663B2 (en) * | 2006-01-02 | 2010-01-12 | Samsung Electronics Co., Ltd. | Semiconductor memory device and word line addressing method in which neighboring word lines are discontinuously addressed |
| JP2010027205A (ja) * | 1998-12-09 | 2010-02-04 | Hynix Semiconductor Inc | 半導体メモリ |
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|---|---|---|---|---|
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| KR100303364B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 서브 워드라인 구동 회로 |
| KR100313087B1 (ko) * | 1999-12-21 | 2001-11-07 | 박종섭 | 복합 메모리 소자의 워드라인 구동회로 |
| KR100334573B1 (ko) | 2000-01-05 | 2002-05-03 | 윤종용 | 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치 |
| US6629524B1 (en) | 2000-07-12 | 2003-10-07 | Ponwell Enterprises Limited | Inhaler |
| JP2002133873A (ja) * | 2000-10-23 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR20030012421A (ko) * | 2001-07-31 | 2003-02-12 | 김문근 | 언어학습 기능이 있는 디지털 오디오 녹음/재생기 |
| KR100567023B1 (ko) * | 2001-12-27 | 2006-04-04 | 매그나칩 반도체 유한회사 | 반도체 메모리의 워드라인 구동 회로 |
| US7110319B2 (en) * | 2004-08-27 | 2006-09-19 | Micron Technology, Inc. | Memory devices having reduced coupling noise between wordlines |
| KR100558561B1 (ko) * | 2004-10-28 | 2006-03-10 | 삼성전자주식회사 | 반도체 메모리 장치 |
| JP4993540B2 (ja) * | 2005-02-16 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US8189396B2 (en) | 2006-12-14 | 2012-05-29 | Mosaid Technologies Incorporated | Word line driver in a hierarchical NOR flash memory |
| CN101853700B (zh) * | 2007-03-13 | 2014-11-05 | 考文森智财管理公司 | 或非快闪存储器及其字线驱动器电路 |
| KR100934858B1 (ko) * | 2008-03-19 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR20130068145A (ko) * | 2011-12-15 | 2013-06-25 | 에스케이하이닉스 주식회사 | 서브 워드 라인 드라이버 및 이를 포함하는 반도체 집적 회로 장치 |
| US10332586B1 (en) | 2017-12-19 | 2019-06-25 | Micron Technology, Inc. | Apparatuses and methods for subrow addressing |
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|---|---|---|---|---|
| US5406526A (en) * | 1992-10-01 | 1995-04-11 | Nec Corporation | Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed |
| JP2812099B2 (ja) * | 1992-10-06 | 1998-10-15 | 日本電気株式会社 | 半導体メモリ |
| KR0137320B1 (ko) * | 1994-12-15 | 1998-04-29 | 김광호 | 반도체 메모리장치의 워드라인 디코딩회로 |
| KR0170903B1 (ko) * | 1995-12-08 | 1999-03-30 | 김주용 | 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치 |
| JP3636233B2 (ja) * | 1995-12-27 | 2005-04-06 | 富士通株式会社 | ワードドライバ回路及びそれを利用したメモリ回路 |
| KR100186300B1 (ko) * | 1996-04-04 | 1999-04-15 | 문정환 | 계층적 워드라인 구조를 갖는 반도체 메모리 소자 |
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-
1997
- 1997-02-19 KR KR1019970004994A patent/KR100253277B1/ko not_active IP Right Cessation
- 1997-11-10 DE DE19749659A patent/DE19749659B4/de not_active Expired - Fee Related
-
1998
- 1998-02-17 US US09/025,111 patent/US5943289A/en not_active Expired - Lifetime
- 1998-02-19 JP JP10037196A patent/JP2939738B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| US5943289A (en) | 1999-08-24 |
| JP2939738B2 (ja) | 1999-08-25 |
| DE19749659B4 (de) | 2007-09-13 |
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