KR100277436B1 - 마스크 롬 - Google Patents

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    • G—PHYSICS
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  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

여기에 개시된 마스크 롬은 이웃하는 메모리 블록의 비트 라인 선택 라인 및 그라운드 선택 라인을 공유시키는 블록 디코더를 포함한다. 마스크 롬은 제 1 비트 라인들 사이에 병렬로 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 블록들과, 상기 블록들 중 j번째 블록과 (j-1)번째 블록의 제 1 비트 라인들 중 홀수번째 라인들은 상호 연결되고, 상기 블록들 중 상기 j번째 블록 및 (j+1)번째 블록의 제 1 비트 라인들 중 짝수번째 라인들은 상호 연결되고, 제 2 비트 라인들과, 상기 제 2 비트 라인들 중 홀수 번째 비트 라인들에 연결되고, 상기 제 1 비트 라인들 중 홀수 번째 비트 라인들을 선택하기 위한 제 1 뱅크 선택기들과, 상기 제 2 비트 라인들 중 짝수 번째 비트 라인들에 연결되고, 상기 제 1 비트 라인들 중 짝수 번째 비트 라인들을 선택하기 위한 제 2 뱅크 선택기들과, 상기 제 1 뱅크 선택기들을 제어하기 위한 한쌍의 비트 라인 선택 라인과, 상기 제 2 뱅크 선택기들을 제어하기 위한 한쌍의 그라운드 선택 라인과, 상기 그라운드 선택 라인과 비트 라인 선택 라인을 선택하여 상기 메모리 블록들 중 하나를 선택하기 위한 블록 디코더를 포함한다.

Description

마스크 롬(MASK ROM)
본 발명은 마스크 롬(Mask Rom)에 관한 것으로서, 더 구체적으로는 선택된 메모리 블록에 인접한 블록들과 그라운드 선택 라인 및 비트 라인 선택 라인을 공유시키기 위한 마스크 롬에 관한 것이다.
마스크 롬은 노어형(NOR type)과 낸드형(NAND type)으로 분류될 수 있다. 특히, 노어형 마스크 롬은 복수 개의 메모리 블록들을 구비하며, 각 메모리 블록들은 복수개의 메인 비트 라인과 그라운드 라인들 외에도, 워드 라인에 게이트가 접속되고 워드 라인들과 서브 비트 라인들이 교차하는 영역에 병렬로 소오스-드레인 채널 즉, 전류 통로가 형성되는 NMOS 트랜지스터들(flat cell : 플렛 셀)을 포함하고 있다. 마스크 롬은 비트 라인 선택 라인(bit line select line)과 그라운드 선택 라인(ground select line)이 선택되면 복수개의 메모리 블록들 중 하나가 선택된다.
따라서, 본 발명의 목적은 상호 인접한 메모리 블록들에 그라운드 선택 라인과 비트 라인 선택 라인을 공유시키는 마스크 롬을 제공하기 위함이다.
도 1은 본 발명의 실시예에 따른 마스크 롬의 구성을 개략적으로 보여주는 블록도:
도 2는 본 발명의 실시예에 따른 메모리 셀 블록의 구성을 개략적으로 보여주는 도면:
도 3은 메모리 블록의 구성을 상세하게 보여주는 회로도:
도 4a 및 도 4b는 블록 디코더 내의 블록 선택 신호 발생 회로의 구성을 보여주는 회로도:
도 4c는 행 디코더의 구성을 보여주는 회로도:
도 5a 및 도 5b는 블록 디코더의 구성을 보여주는 회로도:
*도면의 주요부분에 대한 부호 설명
100 : 메모리 블록 110a, 110b : 선택 신호 발생 회로
130 : 로우 디코더 150a, 150b : 선택 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 반도체 메모리 장치는 각각이 복수개의 제 1 비트 라인들과, 상기 제 1 비트 라인들 사이에 병렬로 연결된 복수개의 메모리 셀들과, 상기 메모리 셀들 각각에 연결되는 복수개의 워드 라인들을 구비한 복수개의 메모리 셀 블록들과, 상기 블록들 중 j번째 블록과 (j-1)번째 블록의 제 1 비트 라인들 중 홀수번째 라인들은 상호 연결되고, 상기 블록들 중 상기 j번째 블록 및 (j+1)번째 블록의 제 1 비트 라인들 중 짝수번째 라인들은 상호 연결되고; 상기 블록들 상에 그리고 상기 제 1 비트 라인들과 동일한 방향으로 배열된 제 2 비트 라인들과, 상기 제 2 비트 라인들 중 홀수 번째 비트 라인들에 연결되고, 상기 제 1 비트 라인들 중 홀수 번째 비트 라인들을 선택하기 위한 제 1 뱅크 선택기들과, 상기 제 2 비트 라인들 중 짝수 번째 비트 라인들에 연결되고, 상기 제 1 비트 라인들 중 짝수 번째 비트 라인들을 선택하기 위한 제 2 뱅크 선택기들과, 상기 제 1 뱅크 선택기들을 제어하기 위한 한쌍의 비트 라인 선택 라인과, 상기 제 2 뱅크 선택기들을 제어하기 위한 한쌍의 그라운드 선택 라인과, 상기 그라운드 선택 라인과 비트 라인 선택 라인을 선택하여 상기 메모리 블록들 중 하나를 선택하기 위한 블록 디코더와; 상기 블록 디코더는 비선택된 메모리 블록의 비트 라인 선택 라인쌍과 그라운드 선택 라인쌍을 디스챠지시킨다.
본 발명의 바람직한 실시예에 있어서, 상기 블록 디코더는 상기 그라운드 선택 라인을 선택하기 위한 제 1 블록 디코더와, 상기 비트 라인 선택 라인을 선택하기 위한 제 2 블록 디코더를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 제 1 블록 디코더는 블록 선택 신호들에 응답하여 한쌍의 그라운드 선택 라인을 선택하기 위한 전달 게이트와, 그라운드 선택 라인들 중 비선택되는 한쌍의 그라운드 선택 라인을 디스챠지하기 위한 제 1 디스챠지 회로를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 제 2 블록 디코더는 블록 선택 신호들에 응답하여 한쌍의 비트 라인 선택 라인을 선택하기 위한 전달 게이트와, 상기 비트 라인 선택 라인들 중 비선택되는 상기 비트 라인 선택 라인을 디스챠지 하기 위한 제 2 디스챠지 회로를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 각 블록의 비선택된 그라운드 선택 라인 쌍 및 비트 라인 선택 라인 쌍들은 접지 레벨을 유지한다.
이와 같은 장치에 의해서, 반도체 메모리 장치의 레이 아웃 면적을 줄일 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 1 내지 도 5b에 의거하여 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 마스크 롬의 구성을 개략적으로 보여주는 블록도이다.
마스크 롬은 메모리 셀 어레이, 선택 신호 발생 회로(110a, 110b), 워드 라인을 선택하기 위한 로우 디코더(130), 비트 라인 선택 라인 및 그라운드 선택 라인을 선택하기 위한 선택 회로(150a, 150b)를 포함한다. 상기 선택 회로(150)는 상기 뱅크 선택 트랜지스터를 제어하기 위한 신호들 {BSLi〈0〈, BSLi〈1〈, GSLi-1〈0〈, GSLi〈1〈}을 전달하는 전달 게이트(T1∼T8)들(transmission gate)과 라인들이 모두 비선택될 때, 이를 디스챠지하기 위한 디스챠지 회로(140a, 140b)를 구비한다.
도 2는 마스크 롬의 메모리 셀 어레이의 구성을 개략적으로 보여주는 도면이다.
마스크 롬은 복수개의 유니트들(units)로 이루어지며, 본 발명의 실시예에 있어서 유니트는 한 쌍의 제 1 메모리 블록(BLOCKTi)과 제 2 메모리 블록(BLOCKBi)을 포함한다. 이하 실시예는 한 쌍의 메모리 블록을 갖는 유니트에 한정하여 설명한 것에 불과하며, 이는 복수개의 메모리 블록들에 대해서도 동일하게 적용됨을 유의해야 한다.
도 2를 참조하면, 각 메모리 블록은 상하단에 배열되는 메모리 블록들과 그라운드 선택 라인과 비트 라인 선택 라인 두 쌍{GSLi-1〈0〈, GSLi〈1〈}, {BSLi〈0〈, BSLi〈1〈}을 공유한다. 유니트내에 제 1 메모리 블록 BLOCKTi는 BLOCKBi-1과 그라운드 선택 라인 한쌍 {GSLi-1〈0〈, GSLi〈1〈}을 공유하고, 하단에 인접한 BLOCKBi과는 비트 라인 선택 라인 한쌍 {BSLi〈0〈, BSLi〈1〈}을 공유하게 된다. 계속해서, 유니트 내의 제 2 메모리 블록 BLOCKBi가 선택될 때, 상단에 인접한 제 1 메모리 블록 BLOCKTi과 비트 라인 선택 라인 {BSLi〈0〈, BSLi〈1〈}을 공유하고, 하단에 인접하는 BLOCKTi+1과는 그라운드 선택 라인 {GSLi〈0〈, GSLi+1〈1〈}을 공유한다.
도 3은 본 발명의 실시예에 따른 마스크 롬의 메모리 셀의 구성을 상세하게 보여주는 회로도이다.
메모리 셀 어레이는 워드 라인에 게이트가 접속되고, 서브 비트 라인 사이에병렬로 접속되는 플렛 셀들을 구비하고 있다. 메모리 블록 내에서도 서브 비트 라인 사이에 배열되는 셀들을 포함하는 뱅크를 선택하기 위한 트랜지스터들이 메모리 블록 상하단에 위치해 있다. 그리고 상기 뱅크 선택 트랜지스터들은 그라운드 선택 라인에 게이트가 접속되는 제 1 뱅크 선택 트랜지스터들(SBLE1, SBLE2, SBLE3, SBLE4)과 비트 라인 선택 라인에 게이트가 접속되는 제 2 뱅크 선택 트랜지스터들(SBLO1, SBLO2, SBLO3, SBLO4)로 구분된다.
앞서 기술한 바와 같이, 메모리 블록들이 선택되면 그에 인접한 블록들과 뱅크 선택 트랜지스터들 즉, 그라운드 선택 라인 및 비트 라인 선택 라인을 공유함을 알 수 있다. 이하 유니트 내의 메모리 블록의 선택에 따른 라인들의 상태가 표에 상세하게 나타나 있다.
블록 인접 블록의 선택 유/무 GSLi-1〈0〈GSLi〈1〈 W/LTnW/LT0 BSLi〈0〈BSLi〈1〈 W/LB0W/LBn GSLi〈0〈GSLi+1〈1〈
BLKTi 선택 비선택 Valid Valid Valid GND GND
비선택 BLKBi-1선택 Valid GND GND GND GND
BLKTi-1선택 GND GND GND GND Valid
비선택 GND GND GND GND GND
BLKBi 선택 비선택 GND GND Valid Valid Valid
비선택 BLKBi-1선택 Valid GND GND GND GND
BLKTi+1선택 GND GND GND GND Valid
비선택 GND GND GND GND GND
상기 도 3과 표를 참조하면, BLOCKTi가 선택될 경우는 예로 들면 이에 인접한 메모리 블록은 비선택된다. 그리고 BLOCKTi의 워드 라인들(W/LT0∼W/LTn)은 하이레벨로 인에이블되며, 인접한 타 메모리 블록(BLOCKBi)의 워드 라인들(W/LB0∼W/LBn)은 접지 전압 레벨을 유지한다. BLOCKTi는 GSLi-1〈0〈, GSLi〈1〈, BSLi〈0〈, BSLi〈1〈이 선택되며 GSLi〈0〈, GSLi+1〈1〈은 상기 W/LB0∼W/LBn과 함께 접지 전압을 유지한다.
이와 반대로 BLOCKBi가 선택되면 W/LB0∼W/LBn이 인에이블되고, BSLi〈0〈, BSLi〈1〈, GSLi〈0〈, GSLi+1〈1〈가 선택된다. 이와 동시에 W/LT0∼W/LTn과 GSLi-1〈0〈, GSLi〈1〈는 로우 레벨을 유지한다. 도 3에 도시된 메모리 블록들이 둘다 선택되지 않을 경우에는 워드 라인 및 모든 그라운드 선택 라인, 비트 라인 선택 라인들은 로우 레벨을 유지한다.
도 4a 및 도 4b는 선택 신호 발생 회로의 구성을 보여주는 회로도이다.
제 1 메모리 블록(BLOCKTi)을 위한 제 1 선택 신호 발생 회로(110a)는 고전압(Vpp)이 인가되는 단자와 접지 사이에 채널이 직렬로 접속되는 MOS 트랜지스터들(PM1, NM1, NM2, NM3)과, 게이트가 접지된 PM1과 NM1이 상호 접속되는 노드(N1)에 게이트가 상호 접속되고 전원 단자(1)와 접지 사이에 채널이 직렬로 형성되는 MOS 트랜지스터들(PM2, NM4)을 포함한다. 그리고 이들(PM2, NM4)의 출력단에 게이트가 접속되는 MOS 트랜지스터들(PM3, NM5)도 포함한다. 제 1 선택 신호 발생 회로(110a)의 NM1, NM2, NM3들은 어드레스 정보(PTi, QTi, RTi)를 받아들여 블록을 선택하게 된다.
제 2 메모리 블록(BLOCKBi)을 위한 제 2 선택 신호 발생 회로(110b)는 상기 제 1 선택 신호 발생 회로(110a)와 동일한 구성을 갖지만, 외부로부터 받아들이는 블록 선택 어드레스 정보(PBi, QBi, RBi)가 서로 다르다.
예로 들어, 제 1 선택 신호 발생 회로(110a)에 111의 어드레스 정보가 들어오게 되면 NM1, NM2, NM3들은 모두 턴온되어 제 1 노드(N1)는 로우레벨을 유지하게 된다. 이는 CMOS 인버터(PM2, NM4)에 의해 하이레벨의 선택 신호 BKHTi가 발생하고, 이는 또 CMOS 인버터(PM3, NM5)에 의해 반전되어 로우레벨의 선택 신호 BKLTi가 출력된다.
앞서 상술한 바와 같은 제 1 선택 신호 발생 회로(110a)는 제 2 선택 신호 발생 회로(110b)에서도 동일하므로 보다 상세한 설명은 생략한다. 단, 제 1 메모리 블록(BLOCKTi)이 선택될 때, 그에 인접한 제 2 메모리 블록(BLOCKBi)은 비선택되므로 선택 신호 발생 회로들(110a, 110b)로 동일한 111의 어드레스 정보가 인가되지 않는다. 다시 말해 PTi, QTi, RTi에 111이면 PBi, QBi, RBi에는 적어도 하나 이상의 0이 포함되어 이에 대응되는 메모리 블록이 선택되지 않는다.
도 4c는 워드 라인 인에이블 회로의 구성을 보여주는 회로도이다.
워드 라인 인에이블 회로(130)는 선택 신호들(BKLi, BKHi)에 응답하여 온오프되는 전달 게이트(S1)와 비선택되는 워드 라인을 비활성화시키기 위한 NMOS 트랜지스터(NM11)를 포함한다. 로우 디코더(130)는 블록이 선택될 경우, 어드레스 정보(ST0∼STn)를 전달하여 워드 라인(W/LT0∼W/LTn)을 활성화시킨다. 이와 반대로 블록이 비선택될 경우에는 상기 전달 게이트(S1)를 턴오프시키고 NMOS 트랜지스터(NM11)를 턴온시켜 W/LT0∼W/LTn를 로우레벨로 비활성화 시킨다. 이는 BLOCKTi의 워드 라인들(W/LT0∼W/LTn)을 위한 한 실시예에 지나지 않는다. BLOCKBi의 워드 라인들도 4c와 동일한 구성을 갖는 회로에 의해서 인에이블되므로 이하 생략하기로 한다.
도 5a 및 도 5b는 블록 디코더 회로의 구성을 상세하게 보여주는 회로도이다.
도 5a와 도 5b의 회로 구성은 동일하며 이들은 각 메모리 블록에서 비트 라인 선택 라인과 그라운드 선택 라인을 상호 공유하고 있음을 보여주고 있다.
도 5a를 참조하면, 선택 회로(150a)는 비트 라인 선택 라인들을 위한 정보를 전달하기 위한 전달 게이트들(T1, T2, T3, T4)과 비선택된 비트 라인 선택 라인들을 비활성화시키기 위한 디스챠지 회로(140a)를 구비하고 있다. 상기 디스챠지 회로(140a)는 최종적으로 선택되는 BSLi〈0〈와 접지사이에 채널이 직렬로 접속되는 NMOS 트랜지스터들(NM12, NM13)과 BSLi〈1〈와 접지사이에 채널이 직렬로 접속되는 NMOS 트랜지스터들(NM14, NM15)을 포함한다.
상기 전달 게이트들(T1, T2, T3, T4)은 선택 신호들(BKLTi, BKHTi, BKLBi, BKHBi)에 응답하여 상기 비트 라인 선택을 위한 어드레스 정보를 전달하여 비트 라인 선택 라인들{BSLi〈0〈, BSLi〈1〈}을 활성화시킨다.
도 4a는 BLOCKTi가 선택될 경우에 {BSLi〈0〈, BSLi〈1〈}과 이웃하는 BLOCKBi의 {BSLi〈0〈, BSLi〈1〈}에서 하나씩만 라인들이 선택되어 이를 서로 공유하게 된다. 이는 선택 신호들(BKLTi, BKHTi, BKLBi, BKHBi)에 의해 전달 게이트들(T1∼T4)의 온오프가 제어되므로서 가능하다.
만일, {BSLi〈0〈, BSLi〈1〈} 모두가 비선택되면, 디스챠지 회로(140a)를 통해 상기 라인들 {BSLi〈0〈, BSLi〈1〈}은 로우레벨로 비활성화된다. 상술한 바와 같은 선택 회로(150a)의 전달 게이트들은 T1, T3중 어느 하나가 선택되고 T2, T4중에 하나가 선택되므로서 한 쌍의 {BSLi〈0〈, BSLi〈1〈}가 선택된다.
도 5b를 참조하면, 선택된 BLOCKT과 이에 인접하는 BLOCKBi-1 각각에 포함되는 두 쌍의 {GSLi-1〈0〈, GSLi〈1〈}들은 선택 신호들에 의해 한 쌍의 {GSLi-1〈0〈, GSLi〈1〈}만이 선택된다. 다시 말해 T5와 T7중의 하나와 T6과 T8중의 하나만 턴온되어 두 메모리 블록들(BLOCKTi, BLOCKBi-1)이 {GSLi-1〈0〈, GSLi〈1〈}을 공유하게 된다.
이하 본 발명의 실시예에 따른 비트 라인 선택 라인 및 그라운드 선택 라인 공유를 위한 반도체 메모리 장치의 동작을 참조 도면 도 2 내지 도 5b에 의거하여 설명하면 다음과 같다.
도 4a에 111의 PTi, QTi, RTi로 인해 BLOCKTi가 선택되며, 제 1 노드(N1)는 로우레벨을 유지하고 하이레벨의 BKHTi 및 로우레벨의 BKLTi가 발생된다. 이와 동시에 도 4b에 110, 101…… 같이 PBi, QBi, RBi중 어느 하나라도 0이 인가되면 BLOCKBi는 비선택되어 PM4에 의해 제 2 노드(N2)는 하이레벨을 유지하며, 로우레벨의 BKHBi와, 하이레벨의 BKLBi이 발생된다. 그리고 BLOCKTi의 워드 라인들은 도 4c에서, S1이 턴온되고 N11이 턴온됨에 따라 활성화된다. 이와 반대로 BLOCKTi가 비선택될 경우에는 S1이 턴오프되고 N11이 턴오프되어 로우레벨로 비활성화된다.
상기와 같은 선택 신호들로 인해 선택 회로의 T1, T2, T7, T8들은 턴온되어 4개씩의 비트 라인 선택 라인과 그라운드 선택 라인들 중 두 개씩의 비트 라인 선택 라인과 그라운드 선택 라인들이 선택된다. 만일 선택 신호들이 모두 비활성화되어 T1∼T8이 턴오프되면 디스챠지 회로(140a, 140b)에 의해 {BSLi〈0〈, BSLi〈1〈}, {GSLi-1〈0〈, GSLi-1〈1〈}은 모두 로우레벨로 디스챠지 된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
따라서, 본 발명은 메모리 블록이 선택될 때 이에 인접하는 메모리 블록들과 비트 라인 선택 라인 및 그라운드 선택 라인을 공유하여 칩 면적을 줄일 수 있는 효과가 있다.

Claims (7)

  1. 각각이 복수개의 제 1 비트 라인들과, 상기 제 1 비트 라인들 사이에 병렬로 연결된 복수개의 메모리 셀들과, 상기 메모리 셀들 각각에 연결되는 복수개의 워드 라인들을 구비한 복수개의 메모리 셀 블록들과;
    상기 블록들 중 j번째 블록과 (j-1)번째 블록의 제 1 비트 라인들 중 홀수번째 라인들은 상호 연결되고, 상기 블록들 중 상기 j번째 블록 및 (j+1)번째 블록의 제 1 비트 라인들 중 짝수번째 라인들은 상호 연결되고;
    상기 블록들 상에 그리고 상기 제 1 비트 라인들과 동일한 방향으로 배열된 제 2 비트 라인들과;
    상기 제 2 비트 라인들 중 홀수 번째 비트 라인들에 연결되고, 상기 제 1 비트 라인들 중 홀수 번째 비트 라인들을 선택하기 위한 제 1 뱅크 선택기들과;
    상기 제 2 비트 라인들 중 짝수 번째 비트 라인들에 연결되고, 상기 제 1 비트 라인들 중 짝수 번째 비트 라인들을 선택하기 위한 제 2 뱅크 선택기들과;
    상기 제 1 뱅크 선택기들을 제어하기 위한 한쌍의 비트 라인 선택 라인과;
    상기 제 2 뱅크 선택기들을 제어하기 위한 한쌍의 그라운드 선택 라인과;
    상기 그라운드 선택 라인과 비트 라인 선택 라인을 선택하여 상기 메모리 블록들 중 하나를 선택하기 위한 블록 디코더와;
    상기 블록 디코더는
    비선택된 메모리 블록의 비트 라인 선택 라인쌍과 그라운드 선택 라인쌍을 디스챠지시키는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 블록 디코더는 상기 그라운드 선택 라인을 선택하기 위한 제 1 블록 디코더와;
    상기 비트 라인 선택 라인을 선택하기 위한 제 2 블록 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 블록 디코더는
    블록 선택 신호들에 응답하여 한쌍의 그라운드 선택 라인을 선택하기 위한 패스 게이트와;
    그라운드 선택 라인들 중 비선택되는 한쌍의 그라운드 선택 라인을 디스챠지하기 위한 제 1 디스챠지 회로를 포함하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 블록 디코더는
    블록 선택 신호들에 응답하여 한쌍의 비트 라인 선택 라인을 선택하기 위한 전달 게이트와;
    상기 비트 라인 선택 라인들 중 비선택되는 상기 비트 라인 선택 라인을 디스챠지 하기 위한 제 2 디스챠지 회로를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 각 블록의 비선택된 그라운드 선택 라인 쌍 및 비트 라인 선택 라인 쌍들은 접지 레벨을 유지하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 그라운드 선택 라인쌍을 공유하는 메모리 블록들이 비 선택될 때, 상기 그라운이들 모두는 그라운드 레벨로 디스챠지되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 비트 라인 선택 라인 쌍을 공유하는 상기 메모리 블록들이 비 선택될 때, 이들 모두는 그라운드 레벨로 디스챠지되는 것을 특징으로 하는 반도체 메모리 장치.
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