KR950014249B1 - 전원 전압 라인 상에서의 전압 요동이 없는 고속 데이타 출력 버퍼 회로를 갖는 반도체 기억 장치 - Google Patents

전원 전압 라인 상에서의 전압 요동이 없는 고속 데이타 출력 버퍼 회로를 갖는 반도체 기억 장치 Download PDF

Info

Publication number
KR950014249B1
KR950014249B1 KR1019920007226A KR920007226A KR950014249B1 KR 950014249 B1 KR950014249 B1 KR 950014249B1 KR 1019920007226 A KR1019920007226 A KR 1019920007226A KR 920007226 A KR920007226 A KR 920007226A KR 950014249 B1 KR950014249 B1 KR 950014249B1
Authority
KR
South Korea
Prior art keywords
data
signal
output
memory device
semiconductor memory
Prior art date
Application number
KR1019920007226A
Other languages
English (en)
Other versions
KR920020512A (ko
Inventor
다까기 고노
Original Assignee
닛본덴기 가부시끼가이샤
세끼모또 타다히로
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛본덴기 가부시끼가이샤, 세끼모또 타다히로 filed Critical 닛본덴기 가부시끼가이샤
Publication of KR920020512A publication Critical patent/KR920020512A/ko
Application granted granted Critical
Publication of KR950014249B1 publication Critical patent/KR950014249B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

전원 전압 라인 상에서의 전압 요동이 없는 고속 데이타 출력 버펴 회로를 갖는 반도체 기억 장치
제1도는 종래 기술의 반도체 기억 장치의 회로 때열을 도시하는 블럭도.
제2도는 종래 기술의 반도체 기억 장치에 포함된 출력 데이타 버퍼 회로의 배열을 도시한 회로도.
제3a 및 제3b도는 출력 데이타 버퍼 회로의 스위칭 동작을 도시하는 그래프.
제4도는 본 발명에 따른 반도체 기억 장치의 배열을 도시하는 블럭도.
제 5도는 제 4도에 도시된 반도체 기억 장치에 포함된 출력 데이타 버퍼 회로의 배열을 도시하는 회로도.
제6도는 제5도에 도시된 출력 데이타 버퍼 회로의 스위칭 동작을 도시하는 그래프.
제7도는 본 발명에 따른 다른 반도체 기억 장치의 배열을 도시하는 블럭도.
제8도는 제7도에 도시된 반도체 기억 장치에 포함된 출력 데이타 버퍼 회로의 배열을 도시하는 회로도.
제9도는 제8도에 도시된 출력 데이타 버퍼 회로의 스위칭 동작을 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 단일의 반도체 칩 2,12 : 메모리 셀 어레이
4,14 : 행 어드레스 디코더 회로 5,15 : 열 어드레스 디코더 회로
6,16 : 열 선택기 회로 7,17 : 감지 증폭기 회로
8,18 : 출력 데이타 버퍼 회로 9 : 출력 인에이블 버퍼 회로
13 : 어드레스 버퍼 회로 18a : 구동 장치
19 : 어드레스 감시기 회로 20,33 : 제어 신호발생기
32 : 데이타 출력 버퍼 회로
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 반도체 기억 장치에 결합된 데이타 출력 버퍼에 관한 것이다.
먼저 제1도를 참조하면, 종래 기출의 반도체 기억 장치는 단열의 반도체 칩(1)상에 제조되어 있고, 크게 나누어 메모리 셀 어레이(2)와 주변 장치를 포함한다. 메모리 셀 어레이(2)는 행과 열로 배열된 다수의 메모리 셀로 구성되고, 각 메모리 셀은 데이타 비트를 저장한다. 다수의 비트 라인 쌍(BLP1 내지 BLPn)은 메모리 셀 어레이(2)와 연관되어 메모리 셀 어레이(2)의 행중 소정의 하나와 접속될 수 있다. 다수의 워드라인(W1 내지 Wm)은 메모리 셀 어레이(2)의 행과 결합되고, 워드 라인(W1 내지 Wm)은 선택적인 동작레벨로 구동된다.
다수의 주변 장치가 반도체 기억 장치에 제공되어 있다. 즉, 어드레스 버퍼 회로(3)에는 어드레스 신호가 공급되어, 어드레스 비트가 행 어드레스 디코더 회로(4)와 열 어드레스 디코더 회로(5)에 분배된다. 행 어드레스 디코더 회로(4)는 워드 라인(W1 내지 Wm) 중 하나를 동작 레벨로 구동되게 한다. 워드 라인(W1내지 Wm)중 하나가 동작 레벨로 구동될 때, 관련 메모리 셀 어레이(2)의 행은 비트 라인 쌍(BLP1 내지BLPn)과 결합되고 데이타 비트가 그 사이에서 전송된다. 열 어드레스 디코더 회로(5)는 열 선택기 회로(6)을 제어하고, 열 선택기 회로(6)은 비트 라인 쌍(BLP1 내지 BLPn)을 데이타 라인 쌍(DLP)와 선택적으로 결합시킨다.
데이타 비트가 차동 전압 레벨의 형태로 전파되기 때문에, 감지 증폭기 회로(7)은 데이타 라인 쌍(DLP)와 결합하고, 차동 전압 레벨이 감지 증폭기 회로(7)에 의해 발생된다. 감지 증폭기 회로(7)은 입력 신호라인(SI)를 통해 데이타 비트를 지시하는 고 또는 저 전압 레벨을 출력 데이타 버퍼 회로(8)에 공급하고,출력 데이타 버퍼 회로(8)은 출력 엔에이블 버퍼 회로(9)의 제어하에서 출력 데이타 신호를 발생한다. 출력엔에이블 신호(OE)는 출력 엔에이블 버퍼 회로(9)에 공급되고, 출력 엔에이블 버퍼 회로(9)는 서로 상보적인 제1 및 제 2 엔에이블 신호(OEB 및 OET)를 생성하여 출력 데이타 버퍼 회로(8)로 공급한다.
출력 데이타 버퍼 회로(8)는 제2도에 상세하게 도시되어 있고, 크게 나누어 입력 인버터(IV1), 제1구동기 장치(8a), 제2구동기 장치(8b) 및 출력 인버터(lV2)를 포함한다. 입력 인버터(IV1)은 전원 전압 라인(Vdd)와 접지 전압 라인 사이에 결합된 P채널 증가형 전계효과 트랜지스터(QP1) 및 n채널 증가형 전계효과 트랜지스터(QN2)의 일련의 조합으로 구성되고, 입력 신호 라인 상의 전압 레벨에 응답한다. 입력 인버터(IV1)의 출력 노드(Nl)은 제1및 제2구동기 장치(8a 및 8b) 양쪽과 결합되어, 제1 및 제2엔에이블신호(OEB 및 OET)를 각각 제1 및 제2구동 장치(8a 및 8b)에 공급한다. 제1구동기 장치(8a)는 직렬로 결합된 NOR 게이트(NRl) 및 인버트랜지스터 회로(IV3)을 포함하고, 제2구동기 장치(8b)는 직렬로 결합된 NAND 게이트(NDl) 및 인버터 회로(IV4)를 갖는다. NOR 게이트(NRl)은 출력 노드(N2)와 접지 전압 라인 사이에 결합된 n채널 증가형 전계 효과 트랜지스터(QN5 및 QN6)의 병렬 결합뿐만 아니라 전원전압 라인(Vdd)와 출력 노드(N2) 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP3 및 QP4)의 직렬 결합에 의해 구현된다. 입력 인버터(IV1)의 출력 노드(Nl)의 P채널 증가형 전계 효과 트랜지스터(QP4)의 게이트 전극 및 n채널 증가형 전계 효과 트랜지스터(QN4)의 게이트 전극과 결합되고, 제1엔에이블 신호(OEB)는 P채널 증가형 전계 효과 트랜지스터(QP3)의 게이트 전극 및 n채널 증가형 전계 효과트랜지스터(QN6)의 게이트 전극에 공급된다. 이렇게 배열된 NOR 게이트(NRl)은 논리적 "0"레벨에 대응하는 로우(Low) 레벨인 제1엔에이블 신호(OEB)로서 엔에이블되고, 출력 노드(Nl)에서의 전압 레벨에 따라 인버터의 기능을 한다.
인버터 회로(IV3)은 전원 전압 라인(Vdd)와 접지 전압 라인 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP7)과 n채널 증가형 전계 효과 트랜지스터(QN8)의 직렬 결합에 의해 구현되고, NOR 게이트(NRl)의 출력 노드(N2)는 P채널 증가형 전계 효과 트랜지스터(QP7)의 게이트 전극 및 n채널 증가형 전계 효과 트랜지스터(QN8)의 게이트 전극과 결합된다. 인버더(IV3)은 NOR 게이트(NRl)의 출력 노드(N2)에서의 전압 레벨에 응답하여, 그것의 출력 노드(N3)에서 제1구동 신호(DR1)을 발생시킨다. 제2구동기 장치(8b)의 NAND 게이트(NDl)은 전원 전압 라인(Vdd)와 출력 노드(N4) 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP9 및 QP10)의 병렬 결합, 및 출력 노드(N4)와 접지 전압 라인 사이에 결합된 n채널 증가형 전계 효과 트랜지스터(QNl1 및 QN12)의 직렬 결합을 포함하고, P채널 증가형 전계 효과 트랜지스터(QP10)의 게이트 전극 및 n채널 증가형 전계 효과 트랜지스터(QM12)의 게이트 전극에 공급된 제2엔에이블 신호(OET)로서 엔에이블된다.
제2엔에이블 신호(OET)가 논리적 "1"레벨에 대응하는 고전압 레벨이라면, P채널 증가형 전계 효과 트랜지스터(QP9)와 n채널 증가형 전계 효과 트랜지스터(QN11)은 입력 인버터(IV1)의 출력 노드(Nl)에서의 전압 레벨에 따라 인버터의 기능을 한다. NAND 게이트(NDl)과 관련된 인버터(IV4)는 전원 전압 라인(Vdd)와 접지 전압 라인 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP13)과 n채널 증가형 전계효과 트랜지스터(QN14)의 직렬 결합에 의해 구현되고, 제2구동 신호(DR2)를 발생하기 위한 NAND 게이트(NDl)의 출력 노드(N4)에서의 전압 레벨에 응답한다. 출력 인버터(IV2)는 전원 전압 라인(Vdd)와 접지 전압 라인 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP15)와 n재널 증가형 전계 효과 트랜지스더(QN16)의 직열 결합에 의해 또한 구현된다. P채널 중가형 전계 효꽈 (QP15)와 n채널 증가형 전계 효과 트랜지스터(QN16)은 각각 제1 및 제2구동 신호(DR1 및 DR2)에 응답하고, 출력 데이타 신호를 출력신호 라인(SO)상에 발생시키기 위해 상보적으로 턴온 및 오프된다.
이렇게 메열된 출력 데이타 버퍼 회로(8)은 다음과 같이 동작한다. 메이타 비트를 지시하는 고 또는 저전압 레벨이 출력 데이타 버퍼 회로(8)로 전숭될 때 출력 엔에이블 버퍼 회로(9)는 저 전압 레벨의 제1엔에이블 신호(OEB)와 고 전압 레벨의 제2엔에이블 신호(OET)를 발생시켜, 제1 및 제2엔에이블 신호(OEB 및 OET)는 NOR 게이트(NRl) 및 NAND 게이트(NDl)을 엔에이블시킨다. 그다음에, 임력 신호라인(SI)상의 전압 레벧이 3변 변환되고, 제1 및 제2구동 신호(DR1 및 DR2)는 P채널 증가형 전계 효과트랜지스터(QP15)와 n재널 중가형 전계 효과 트랜지스터(QM16)중 하나를 턴 온 되게하며, 출력신호 라인(SO)가 출력 데이타 신호를 발팽하기 위해 출력 인버터(IV2)를 통하여 전원 또는 접지 전압 라인과 결합된다. 출력 신호 라인(SO)는 출력 데이타 신호를 데이타 단자로 전달하여, 출력 데이타 신호가 다른 반도체 집적 장치로의 결선을 통해 데이타 단자로부터 전달된다.
일반적으로, 대량의 기생 캐패시턴스가 데이타 단자와 결합되며,100pF의 크기이다. 이러한 대량의 기생캐패시턴스를 고속으로 충전 또는 방전하기 위하여 출력 인버터(IV2)는 대전류 구동 능력을 가질 필요가있고, P채널 증가형 전계 효과 트랜지스터(QP15)와 n채널 증가형 전계 효과 트랜지스터(QN16)은 채널 폭이 200 내지 300미크론이다. P채널 증가형 전계 효과 트랜지스터(QP1)과 n채널 증가형 전계 효과 트랜지스터(QN2)는 채널 폭이 10 내지 20미크론이고, 출력 인버터(IV2)는 극히 대규모 트랜지스터로 제조된다.
제3A 및 제3B도는 출력 데이타 버퍼 회로(8)의 스위칭 속도를 도시하고 있다. 타이머가 어드레스 신호의 변화에 따라 기동된다고 가정하면, 억세스될 데이타 비트는 입력 신호 라인(SI)에 도달하고, 따라서 입력 신호 라인(Sl)상에서 약 60나노초(nanosecond)로 전압 레벨이 변한다. 입력 신호 라인(SI)가 상승되면,출력 신호 라인(SO)가 또한 약 90초에서 상승하고, 그 사이의 시간 간격(Tso)는 약 30나노초이다. 그러나, 입력 신호 라인(SI)가 하강하면, 출력 신호 라인(SO)가 약 100나노초에서 하강하고, 시간 간격(Tso')는 약 40나노초이다. 그러므로, 시간 간격(Tso')는 시간 간격(Tso)보다 더 길다. 시간 간격(Tso 및 Tso')는 입력 신호 라인(SI)상의 차동 전압의 중앙점, 즉 Vdd/2=2.5볼토에서 시작하여 출력 신호 라인(SO)상의 식별 레벨까지이고, 식별 레벨은 논리적 "0"에 대해서는 0.8볼트이고, 논리적 "1"에 대하여는 약 2.0볼트이다. 억세스된 데이타 비트가 논리적 "0"에서 논리적 "1"로 변경되면, 출력 인버터(IV2)는 출력 신호라인(DO)를 0볼트로부터 2.0볼트로 끌어올릴 것이고, 출력 신호 라인(SO)는 2.0볼트 이상 편이된다.
그러나, 억세스된 데이타 비트가 논리적 "1"에서 논리적 "0"으로 변경되면, 출력 인버터(IV2)는 출력 신호 라인(SO) 상의 전압 레벨을 5.0볼트에서 0.8볼트로 감소시킬 것이고, 그 차이는 4.2볼트이다. 이것이 시간 간격(Tso')가 시간 간격(Tso)보다 더 긴 이유이다. 출력 데이타 버퍼 회로의 스위칭 속도와 전원 전압 라인(Vdd) 및 접지 전압 라인의 안정성 사이에서 교환을 할때 종래 기술의 반도체 기억 장치에 문제가 발생한다. 출력 인버터(IV2)가 상당히 큰 트랜지스터로 구현되면, 출력 인버터(IV2)는 데이타 단자와 결합된 기생 캐패시턴스를 신속하계 충전 및 방전하여, 스위칭 속도가 개선된다. 그러나, 상당히 큰 트랜지스터는 대전류를 흐르게하고, 전원 전압 레벨 또는 접지 전압 레벨이 요동하는 경향이 있다. 전원 전압 레벨 및 접지 전압 레벨이 반도체 기억 장치의 구성 요소 회로 사이에 분할되므로, 다른 구성 요소 회로는 전압 동요에 의해 영향을 받아, 상당히 많은 기능 장애를 일으키게 된다.
그러므로, 전원 전압 라인 상에서 전압 요동 없이 고속으로 대량의 기생 캐패시턴스를 구동하는 반도체기억 장치를 제공하는 것이 본 발명의 중요한 목적이다.
이 목적을 달성하기 위해, 본 발명은 출력 신호 라인 상의 전압 레벨을 계단식으로 편이시키는 것을 제안하고 있다.
본 발명에 따르면,
a) 행 및 열로 배열되고 각각 데이타 비트를 저장하는 다수의 메모리 셀을 갖는 메모리 셀 어레이,
b) 메모리 셀 어레이의 열과 각각 관련되고 메모리 셀 어레이로부터 데이타 비트를 선택적으로 독출하기위한 어드레스 신호에 응답하는 다수의 워드 라인,
c) 메모리 셀 어레이와 결합되고 메모리 셀 어레이로부터 독출되는 데이타 비트를 선택적으로 전달하기위해 어드레스 신호에 응답하는 데이타 선택 수단,
d) 어드레스 신호의 변화에 응답하고 고 임피던스 상태 제어 신호와 선행 신호를 발생하기 위한 제어 수단,및
e) 데이타 신호를 그 외부로 공급하기 위해 데이타 핀을 구동하도록 동작하는 데이타 버퍼 회로를 포함하고,
c-1) 데이타 핀과 결합된 출력 인버터,
c-2) 출력 인버터를 제어하기 위해 고 임피던스 제어 신호가 없는 경우에 데이타 선택 수단 상의 데이타비트에 응답하고, 또한 고 임피던스 제어 신호가 있는 경우에 출력 인버터를 고 임피던스 상태로 되게 하도록 동작하는 구동 수단, 및
c-3) 데이타 핀과 정 전압원 사이에 결합되고, 데이타 핀을 정 전압원과 결합하기 위해 선행 신호에 응답하는 스위칭 수단을 포함하며,
상기 고 임피던스 제어 신호와 상기 선행 신호는 데이타 핀이 고 및 저 전압 레벨 사이의 선정된 레벨로 편이되도록 데이타 비트가 구동 수단에 도달하기 전에 구동 수단 및 스위칭 수단에 공급되는 것을 특징으로하는 단열의 반도체 칩상에 제조된 반도체 기억 장치가 제안되어 있다.
제4도를 참조하면, 본 발명을 구현하는 반도체 기억 장치가 단열 반도체 칩(11)상에 제조되어 있고, 크게 나누어 메모리 셀 어레이(12)와 주변 회로 그룹을 포함한다. 메모리 셀 어레이(12)는 행 및 열로 배열된 다수의 메모리 셀(M11,M1n,Mml, 및 Mmn)으로 제조되고 각 메모리 셀(Ml1 내지 Mmn)는 데이타 비트를 저장한다. 다수의 비트 라인 쌍(BLP1 내지 BLPn)는 메모리 셀 어레이(12)의 열과 관련되어, 메모리셀 어레이(12)의 행 중 소정의 하나와 접속될 수 있다. 다수의 워드 라인(W1 내지 Wm)은 메모리 셀 어레이(2)의 행과 각각 결합되고, 워드 라인(W1 내지 Wm)은 동작 레벨로 선택적으로 구동된다. 다수의 주변 회로가 반도체 기억 장치에 설치된다. 즉, 어드레스 버퍼 회로(13)에는 어드레스 신호가 공급되어, 어드레스 비트를 행 어드레스 디코더 회로(14)와 열 어드레스 디코더 회로(15)로 분배한다. 행 어드레스 디코더회로(14)는 워드 라인(W1 내지 Wm)중 하나를 동작 레벨로 구동되게 한다. 워드 라인(W1 내지 Wm)중 하나가 동작 레벨로 구동될 때, 메모리 셀 어레이(12)의 관련 행은 비트 라인 쌍(BLP1 내지 BLPn)와 결합되어, 데이타 비트가 그 사이에서 전달된다. 열 어드레스 디코더 회로(15)는 열 선택기 회로(16)을 제어하고, 열 선택기 회로(16)은 비트 라인 쌍(BLP1 내지 BLPn)을 데이타 라인 쌍(DLP)와 선택적으로 결합시킨다. 데이타 비트가 차동 전압 레벨의 형태로 전달되기 때문에, 감지 증폭기 회로(17)은 데이타 라인 쌍(DLP)와 결합되고, 차동 전압 레벨이 감지 증폭기 회로(17)에 의해 발생된다. 감지 증폭기 회로(17)은 데이타 비트를 지시하는 고 또는 저 전압 레벨을 입력 신호 라인(SI)을 통해 출력 데이타 버퍼 회로(18)에 공급하고, 이 출력 데이타 버퍼 회로(18)은 데이타 비트에 따라 입력 신호 라인(SI)상에 출력 데이타 신호를 발생한다. 출력 데이타 신호는 출력 신호 라인(SO)를 통해 데이타 핀(DP)로 전달된다.
이 경우에, 비트 라인 쌍(BLP1 내지 BLPn), 열 어드레스 디코더 회로(15)와 관련된 열 선택기(16), 데이타 라인 쌍(DLP), 감지 증폭기 회로(17), 및 입력 신호 라인(Sl)는 전체로서 선택 수단을 구성한다.
어드레스 비트는 어드레스 비트에 의해 지시되는 어드레스가 변경되었는가를 조사하기 위해 어드레스 버퍼 회로(13)으로부터 어드레스 감시기 회로(19)에 또한 공급된다. 어드레스의 변경에 따라, 어드레스 감시기 회로(19)는 검출 신호(DTN)을 발생하고, 검출 신호(DTN)은 제어 신호 발생기(20)에 공급된다. 이 제어 신호 발생기(20)은 검출 신호(DTN)에 응답하여, 제1, 제2, 및 제3제어 신호(SGlT, SGlB, 및 SG3P)를 발생한다. 제1 및 제2제어 신호(SGlT 및 SGlB)는 고 전압 레벨과 저 전압 레벨 사이에서 상보적으로 편이되고, 고 임피던스 상태 제어 신호의 역할을 한다. 그런, 제3제어 신호(SG3P)는 선행 신호의 역할을 한다.
출력 엔에이블 버퍼(21)은 출력 데이타 버퍼 회로(18)과 관련되어 제공되고, 출력 엔에이블 신호(OE)는출력 엔에이블 버퍼 회로(21)에 공급된다. 출력 엔에이블 버퍼 회로(21)은 서로 상보적인 제1 및 제2엔에이블 신호(OEB 및 OET)를 발생하고, 이 제1 및 제2엔에이블 신호(OEB 및 OET)는 출력 데이타 버퍼회로(18)에 공급된다.
출력 데이타 버퍼 회로(18)의 회로 배열은 제5도에 도시되어 있고, 크게 나누어 입력 인버터(IV11), 제1 및 제2구동 회로(18b 및 18c)로 구성되는 구동 장치(18a), 출력 인버터(lV12), 및 P채널 증가형 스위칭 트랜지스터(QP20)을 포함한다. 제3제어 신호(SG3P)는 P채널 증가형 스위칭 트랜지스터(QP20)의 게이트 전극에 공급되고, 이 P채널 증가형 스위칭 트랜지스터(QP20)은 출력 신호 라인(SO)를 스위칭 트랜지스터(QP2o)의 한계 레벨(Vtp)와 동등한 소정의 전압 레벨까지 하강하게 한다. 한계 레벨(Vtp)가 결정될때, 역 게이트 바이어스 효과를 고려해보면, 한계 레벨(Vtp)는 이 경우에, 약 Vdd/2=2.5볼트이다.
입력 인버터(IV11)은 전원 전압 라인(Vdd)와 접지 전압 라인 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP21) 및 n채널 증가형 전계 효과 트랜지스터(QP22)의 직렬 결합에 의해 구현되고, 입력 신호라인(SI)상의 전압 레벨에 응답한다.
입력 인버터(IV11)의 출력 노드(Nl1)은 제1 및 제2구동기 회로(18b 및 18c) 양쪽과 결합되고, 이 제1및 제2엔에이블 신호(OEB 및 OET)는 각각 제1및 제2구동기 회로(18b 및 18c)에 공급된다. 제1 및 제2제어 신호(SGlT 및 SG1B)는 또한 제1 및 제2제어 회로(18b 및 18c)에 공급된다. 제1구동기 회로(18b)는 직렬로 결합된 3입력 NOR 게이트(NRl1)과 인버터 회로(IV13)을 포함하며, 제2구동기 회로(18c)는 또한 직렬로 결합된 3입력 NAND 게이트(ND11)과 인버터 회로(IV14)를 갖는다.
NOR 게이트(NR11)은 출력 노드(N12)와 접지 전압 라인 사이에 결합된 n채널 증가형 전계 효과 트랜지스터(QN26,QN27, 및 QN28)의 병렬 결합뿐반 아니라 전원 전압 라인(Vdd)와 출력 노드(N12) 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP23,QP24, 및 QP25)의 직렬 결합에 의해 구현된다. 입력 인버터(IV11)의 출력 노드(N11)은 P채널 증가형 전계 효과 트랜지스터(QP25)의 게이트 전극 및 n채널 증가형전계 효과 트랜지스터(QN26)의 게이트 전극과 결합되고, 제1엔에이블 신호(OEB)는 P채널 증가형 전계효과 트랜지스터(QP23)의 게이트 전극 및 n채널 증가형 전계 효과 트랜지스터(QN28)의 게이트 전극에 공급된다. 마지막으로, 제1제어 신호(SGlT)는 P채널 중가형 전계 효과 트랜지스터(QP24)의 게이트 전극과n채널 증가형 전계 효과 트랜지스터(QN27)의 게이트 전극에 공급된다. 이렇게 배열된 NOR 게이트(NRl1)은 논리적 "0"레벨에 대응하는 로우 레벨의 제1엔에이블 신호(OEB)에 의해 엔에이블되고, 제1제어 신호(SGlT) 및 출력 노드(N11) 모두가 저 전압 레벨에 있을 때에만 출력 노드(N12)에서 고 전압 레벨을 발생한다. 그러나, 제1엔에이블 신호(OEB)가 로우 레벨에 있을지라도, 하이 레벨인 제1제어 신호(SGlT)와 출력 노드(N11)중 적어도 하나는 출력 노드(N12)를 로우 레벨로 감소시킨다. 인버터 회로(IV13)은 전원 전압 라인(Vdd)와 접지 전압 라인 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP29)와 n채널 증가형 전계 효과 트랜지스터(QN30)의 직렬 결합에 의해 구현되고, NOR 게이트(NRl1)의 출력 노드(N12)는 P채널 증가형 전계 효과 트랜지스터(QP29)의 게이트 전극 및 n채널 증가형 전계 효과 트랜지스터(QN30)의 게이트 전극과 결합된다. 인버터(IV13)은 NOR 게이트(NR11)의 출력 노드(N12)에서의 전압 레벨에 응답하여, 그것의 출력 노드(N13)에 제1구동 신호(DRl1)을 발생한다.
제2구동기 회로(18c)의 NAND 게이트(ND11)은 전원 전압 라인(Vdd)와 출력 노드(N14) 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP31,QP32, 및 QP33)의 병렬 결합 및 출력 노드(N14)와 접지 전압 라인 사이에 결합된 n채널 증가형 전계 효과 트랜지스터(QN34,QN35 및 QN36)의 직렬 결합을 포함하여, P채널 증가형 전계 효과 트랜지스터(QP33)의 게이트 전극과 n채널 증가형 전계 효과 트랜지스터(QN36)의 게이트 전극에 공급되는 제2엔에이블 신호(OET)에 의해 엔에이블된다.
제2엔에이블 신호(OET)가 논리적 "1"레벨에 대응하여 고전압 레벨에 있을 동안, NAND 게이트(ND11)이 엔이블되어, 제2제어 신호(SG1B)가 하이 레벨이고 출력 노드(N11)이 동시에 하이 레벨일 때 로우 레벨을 발생한다. 그러나, 제2제어 신호(SGlB)와 출력 노드(N11)중 적어도 하나가 로우 레벨이면,n채널 증가형 전계 효과 트랜지스터(QN34 및 QN35)의 둘다 또는 하나가 턴 오프되고, P채덜 증가형 전계 효과 트랜지스터(QP31 및 QP32)중 적어도 하나는 출력 노드(N14)를 하이 레벨로 하기 위해 출력 노드(N14)에 전원 전압 라인(Vdd)를 공급한다. NAND 게이트(ND11)와 연관된 인버터(IV14)는 전원 전압라인(Vdd)와 접지 전압 라인 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP37)과 n채널 증가형 전계 효과 트랜지스터(QN38)의 직렬 결합에 의해 구현되고, 출력 노드(N15)에서 제2구동 신호(DR12)를 발생하도록 NAND 게이트(DN11)의 출력 노드(Nl4)에서 전압 레벨에 응답한다.
출력 인버터(IV2)는 전원 전압 라인(Vdd)와 접지 전압 라인 사이에 결합된 P채널 증가형 전계 효과 트랜지스터(QP39)와 n채널 증가형 전계 효과 트랜지스터(QN40)의 직렬 결합에 의해 또한 구현된다. P채널 증가형 전계 효과 트랜지스터(QP39)와 n채널 증가형 전계 효과 트랜지스터(QN40)은 각각 제1 및 제2구동 신호(DR11 및 DR12)에 응답하고, 출력 신호 라인(SO)상에 출력 데이타 신호를 발생하기 위해 상보적으로 턴 온, 턴 오프된다.
이렇게 배열된 출력 데이타 버퍼 회로(18)은 다음과 같이 동작한다. 어드레스 신호가 변할 때, 어드레스 감시기 회로(19)는 검출 신호(DTN)을 발생하고, 제어 신호 발생기(20)은 제1제어 신호(SGlT)와 제2제어 신호(SGlB)를 하이 레벨 및 로우 레벨로 각각 편이시킨다.
n채널 증가형 전계 효과 트랜지스터(QN28)과 P채널 증가형 전계 효과 트랜지스터(QP32)는 턴온되고,인버터(IV13 및 IV14)는 각각 하이 레벨인 제1구동 신호(DR11)과 로우 레벰인 제2구동 신호(DR12)를 발생한다. 제1및 제2구동 신호(DR11 및 DR12)는 출력 인버터(IV12)를 고 임피던스 상태로 되게 한다.
제어 신호 발생기(20)은 로우 레벨인 제3제어 신호(SG3P)를 또한 발생하여, P채널 증가형 스위칭 트랜지스터(QP20)의 턴 온될 수 있다. 미리 억세스된 데이타 비트를 지시하는 출력 데이타 신호가 저 전압 레벨이라면, 출력 신호 라인(SO)상의 전압 레벨은 변경되지 않는다. 그리나, 출력 신호 라인(SO)가 대략Vdd와 동등한 하이 레벨이라면, P채널 증가형 스위칭 트랜지스터(QP20)은 출력 신호 라인을 2.5볼트로 방전한다. 그 다음, 어드레스 감시기 회로(19)가 검출 신호(DTN)올 소거시키므로, 제어 신호 발생기(20)는 제1, 제2 및 제3제어 신호(SGlT,SG2B, 및 SG3P)를 각각 로우 레벨, 하이 레벨, 및 하이 레벨로 편이시킨다. 다음에, 출력 데이타 버퍼 회로(18)은 입력 신호 라인(SI)상의 데이타 비트에 응답하게 된다.
억세스된 데이타 비트를 지시하는 고 또는 저 전압 레벨의 어느 것이 감지 증폭기 회로(17)로부터 출력데이타 버퍼 회로(18)로 전달될 때, 출력 엔에이블 버퍼 회로(19)는 저 전압 레벨인 제1엔에이블 신호(OEB)와 고 전압 레벨인 제2엔에이블 신호(OET)를 발생하고, 제1및 제2엔에이블 신호(OEB 및 OET)는 NOR 게이트(NR11)과 NAND 게이트(ND11)을 엔에이블한다. 그다음에, 입력 신호 라인(SI)상의 전압 레벨은 3회 변환되어, 제1 및 제2구동 신호(DR11 및 DR12)는 P채널 증가형 전계 효과 트랜지스터(QP39)와 n채널 증가형 전계 효과 트랜지스터(QN40)중 하나를 턴 온되게 하며, 출력 신호 라인(SO)는출력 데이타 신호를 발생하기 위해 출력 인버티(I12)를 통해 전원 전압 라인 또는 접지 전압 라인 중 어느것과 결합된다. 출력 신호 라인(SO)는 출력 데이타 신호를 데이타 단자(DP)에 전달하여, 다른 집적 반도체 장치로의 배선(도시되지 않음)을 통해 출력 데이타 신호가 데이타 단자(DP)로부터 전달된다.
출력 데이타 버퍼 회로(18)의 제어 순차는 출력 데이타 신호가 하이 레벨에서 로우 레벨로 하강하고, 시간 간격(Tso)가 약 15나노초로 감소된다는 가정하에서 제6도에 요약되어 있다. 또한, 출력 인버터(IV12)는 출력 신호 라인(SO)를 2.5볼트에서 0.8볼트로 유도하며, 출력 및 접지 전압 라인에 요동이 적게 일어나고, 다른 구성 부품 회로에 소정의 오동작이 거의 발생하지 않는다.
제7도를 참조하면, 본 발명을 구현하는 다른 반도체 기억 장치가 단일 반도체 칩(31)상에 제조되어 있다. 제2실시예를 구현하는 반도체 기억 장치는 데이타 출력 버퍼 회로(32)와 제어 신호 발생기(33)를 제외하면, 제1실시예와 회로 배열이 유사하며, 이런 이유 때문에, 회로 구성 요소는 어떤 설명 없이 제1실시예의 대응하는 회로 구성 요소를 나타내는 것과 동일한 참조 번호가 인가되어 있다.
출력 데이타 버퍼 회로(18 및 32) 사이의 차이는 제4제어 신호(SG3N)으로 제어되는 n채널 증가형 스위칭 트랜지스터(QN41)이고, 따라서, 제어 신호 발생기(33)은 제1 내지 제3제어 신호(SGlT,SGlB, 및SG3P) 뿐만 아니라 제4제어 신호(SG3N)을 발생한다. 출력 신호 라인(SO)상의 전압 레벨은 제어 신호발생기(33)에 인지되어, 제어 신호 발생기(33)이 다음과 같이 동작한다. 첫째, 제1 내지 제3제어 신호(SGlT,SGlB, 및 SG3P)의 제어 순차는 제1실시예와 유사하고, 제4제어 신호(SG3N)은 미리 억세스된데이타 비트를 지시하는 출력 신호 라인(SO)가 하이 레벨로 유지되면, 로우 레벨로 고정되어, n채널 증가형 스위칭 트랜지스터(QN41)을 오프로 유지한다. 그리나, 미리 억세스된 데이타를 지시하는 출력 신호 라인(SO)가 로우 레벨이라면 제4제어 신호(SG3N)은 하이 레벨로 상승하여, n채널 증가형 스위칭 트랜지스터(QN41)이 턴 온되어 출력 신호 라인(SO)가 n채널 증가형 스위칭 트랜지스터(QN41)의 한계 레벨(Vtn)과 거의 동등한 소정의 전압 레벨로 하강한다. 역 게이트 바이어싱 효과를 고려하면, 이 예에서의 한계 레벨(Vtn)은 약 2·5볼트이다. 이 예에서, P채널 증가형 스위칭 트랜지스터(QP20) 및 n채널 증가형 스위칭 트랜지스터(QN41)은 전체척으로 스위칭 수단을 구성한다. 제3 및 제4제어 신호(SG3P 및 SG3N)은 선행신호의 제1및 제2비트로 역할을 한다.
제9도는 논리적 "0"의 데이타 비트와 논리적 "1"의 데이타 비트가 연속적으로 억세스된다는 가정하에 반도체 기억 장치의 동작을 도시하고 있다. 논리적 "0"레벨의 미리 역세스된 데이타 비트는 출력 신호 라인(SO)를 저 전압 레벨로되게 하고,0에서 어드레스 신호를 변경한다. 어드레스 감시기 회로(19)는 제어 신호 발생기(33)을 동작시키고, 제어 신호 발생기(33)은 제1 및 제2제어 신호(SGLT 및 SGlB)를 하이 레벨 및 로우 레벨로 편이시킨다. 그다음, 제1 및 제2구동 회로(18b 및 18c)는 인버터(IV13 및 IV14)가 하이 레벨인 제1구동 신호(DRl1) 및 로우 레벨인 제2구동 신호(DR12)를 발생하게 하여 출력 인버터 회로(IV12)가 고 임피던스 상태로 되게한다. 선정된 쇠퇴 기간을 경과한 후 어드레스 감시기 회로(19)는 검출신호를 비동작 레벨로 편이시키고, 제어 신호 발생기(33)은 출력 신호 라인(SO)상에 하이 레벨이 나타날때, 제4제어 신호(SG3N)을 하이 레벨로 편이시킨다. 출력 신호 라인(SO)는 한계 레벨(Vtn), 즉 2.5볼트에 해당하는 소정의 전압 레벨까지 상승한다.
논리적 "1"레벨의 데이타 비트가 출력 데이타 버퍼 회로(32)에 도달할 때, 출력 엔에이블 버퍼 회로(19)는 제1및 제2엔에이블 신호(OET 및 OEB)를 출력 데이타 버퍼 회로(32)에 공급하고, 제1 및 제2구동회로(18b 및 18c)는 신호 입력 라인(SI) 상의 전압 레벨에 응답하게 되며, 따라서, 출력 노드(N11) 상의 전압 레벨에 응답하게 된다. 제1 및 제2구동 회로(18b 및 18c)는 인버터 회로(IV13 및 IV14)가 로우 레벨인 제1 및 제2구동 신호(DR11 및 DR12)를 발생하게 하고, 출력 인버터(IV12)는 출력 신호 라인(SO)를 출력 전압 라인(Vdd)와 결합되게 한다. 그다음, 출력 신호 라인(SO)는 5볼트의 전원 전압 레벨로 상승되고, 시간 간격(Tso)는 무시할 수 있거나 0으로 되게 된다. 출력 신호 라인(SO)상의 전압 레벨이 2.5볼트로부터 5볼트 사이에서 요동하기 때문에, 전원 전압 라인(Vdd)와 접지 전압 라인의 요동은 감소하게 되고,다음 구성 요소 회로에서는 오동작이 거의 발생하지 않는다.
본 발명의 특정 실시예가 도시되고 기술되어 있지만, 본 기술 분야에 능숙한 자는 본 발명의 원리 및 영역에서 벗어나지 않고서 다수의 변경 및 수정이 이루어질 수 있다는 것을 명백하게 알 수 있다. 출력 데이타 버퍼 회로는 반도체 집적 회로 장치에 포함된 기억 장치 뿐만 아니라 어떤 형태의 기억 장치에도 적용될수 있다.

Claims (5)

  1. 단일 반도체 칩(11,31) 상에 제도된 반도체 기억 장치에 있어서, a) 행 및 열로 배열되어, 각각 데이타 비트를 저장하는 다수의 메모리 셀(M11 내지 Mmn)을 갖는 메모리 셀 어레이(12), b) 상기 메모리 셀어레이의 행과 각각 연관되어 상기 메모리 셀 어레이로부터 상기 데이타 비트를 선택적으로 독출하기 위해 어드레스 신호에 응답하는 다수의 워드 라인(W1 내지 Wm) c) 상기 메모리 셀 어레이와 결합되어, 이 메모리 셀 어레이로부터 독출된 상기 데이타 비트를 선택적으로 전달하기 위한 상기 어드레스 신호에 응답하는 데이타 선택 수단(BLP1 내지 BLPn/15/16/7/DLP/SI), d) 데이타 신호를 그 외부로 공급하기 위해 데이타 핀을 구동하도록 동작하는 데이타 버퍼 회로(18,32), 및 e) 상기 어드레스 신호의 변화에 응답하여,고 임피던스 상태 제어 신호(SGlT/SGlB) 및 선행 신호(SG3P,SG3P/SG3N)를 발생하는 제어 수단(19/20,19/33)을 포함하고, 상기 데이타 버퍼 회로가 상기 데이타 핀과 결합된 출력 인버터(IV12), 상기 출력인버터를 제어하기 위해 상기 고 임피던스 상태 제어 신호가 없는 경우에 상기 데이타 선택 수단 상의 데이타 비트에 응답하는 구동 수단(18b/18c), 상기 데이타 핀과 정 전압원 사이에 결합되어 상기 정전압원과 상기 데이타 핀을 결합시키기 위해 상기 선행 신호에 응답하는 스위칭 수단(QP20,QP20/QN41)을 포함하며, 상기 구동 수단이 상기 고 임피던스 상태 제어 신호가 있는 경우에 상기 출력 인버터를 고 임피던스 상태로 되게 하도록 또한 동작하고, 상기 고 임피던스 상태 제어 신호 및 상기 선행 신호가 상기 데이타 핀이고 및 저 전압 레벨 사이의 선정된 레벨로 편이되도록 상기 데이타 비트가 상기 구동 수단에 도달하기 전에 상기 구동 수단 및 상기 스위칭 수단에 공급되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 스위칭 수단이 상기 데이타 핀과 상기 정 전압원의 역할을 하는 제1전원 전압라인 사이에 결합되어 턴 온하도록 상기 선형 신호의 제1비트에 을답하는 제1스위칭 트랜지스터(QP20)을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제어 수단이 상기 어드레스 신호의 상기 변화에 따라 상기 고 임피던스 상태 제어 신호를 발생하여, 상기 데이타 비트가 상기 데이타 버퍼 회로에 도달하기 전에 상기 선행 신호를 상기 스위칭 수단에 공급하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 스위칭 수단이 상기 선행 신호의 제2비트(SG3N)에 응답하여 턴온하도록 상기 데이타 핀과 상기 제1전원 전압 라인 및 전압 레벨이 상이한 제2전원 전압 라인 사이에 결합된 제2스위칭 트랜지스터(QN41)을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제어 수단이 상기 어드레스 신호의 상기 변화에 따라 상기 고 임피던스 상태 제어 신호를 발생하여, 상기 데이타 비트가 상기 데이타 버퍼 회로에 도달하기 전에 상기 선행 신호를 상기스위칭 수단에 공급하는 것을 특징으로 하는 반도체 기억 장치.
KR1019920007226A 1991-04-30 1992-04-29 전원 전압 라인 상에서의 전압 요동이 없는 고속 데이타 출력 버퍼 회로를 갖는 반도체 기억 장치 KR950014249B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP03126650A JP3114237B2 (ja) 1991-04-30 1991-04-30 半導体記憶装置
JP91-126650 1991-04-30

Publications (2)

Publication Number Publication Date
KR920020512A KR920020512A (ko) 1992-11-21
KR950014249B1 true KR950014249B1 (ko) 1995-11-23

Family

ID=14940463

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920007226A KR950014249B1 (ko) 1991-04-30 1992-04-29 전원 전압 라인 상에서의 전압 요동이 없는 고속 데이타 출력 버퍼 회로를 갖는 반도체 기억 장치

Country Status (3)

Country Link
US (1) US5295098A (ko)
JP (1) JP3114237B2 (ko)
KR (1) KR950014249B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469385A (en) * 1993-05-11 1995-11-21 Texas Instruments Incorporated Output buffer with boost from voltage supplies
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
JPH087573A (ja) * 1994-06-14 1996-01-12 Mitsubishi Electric Corp 半導体記憶装置と、そのデータの読出および書込方法
FR2735300B1 (fr) * 1995-06-12 1997-08-14 Matra Mhs Dispositif d'interfacage de sortie programmable parmi trois etats pour memoire en technologie cmos
JPH09190692A (ja) * 1996-01-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置
US6347346B1 (en) 1999-06-30 2002-02-12 Chameleon Systems, Inc. Local memory unit system with global access for use on reconfigurable chips
JP2008134346A (ja) * 2006-11-27 2008-06-12 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置
KR20080065100A (ko) * 2007-01-08 2008-07-11 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5942690A (ja) * 1982-09-03 1984-03-09 Toshiba Corp 半導体記憶装置
FR2607955B1 (fr) * 1986-12-05 1989-02-10 Eurotechnique Sa Dispositif d'autosynchronisation des circuits de sortie d'une memoire
US4858197A (en) * 1987-05-26 1989-08-15 Kabushiki Kaisha Toshiba Output buffer control circuit of memory device
US4953130A (en) * 1988-06-27 1990-08-28 Texas Instruments, Incorporated Memory circuit with extended valid data output time
KR920000962B1 (ko) * 1989-05-26 1992-01-31 삼성전자 주식회사 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로

Also Published As

Publication number Publication date
JPH04328391A (ja) 1992-11-17
US5295098A (en) 1994-03-15
KR920020512A (ko) 1992-11-21
JP3114237B2 (ja) 2000-12-04

Similar Documents

Publication Publication Date Title
US6147514A (en) Sense amplifier circuit
US5548560A (en) Synchronous static random access memory having asynchronous test mode
USRE37176E1 (en) Semiconductor memory
US4680735A (en) Semiconductor memory device
US5574687A (en) Semiconductor memory
US4825110A (en) Differential amplifier circuit
KR950014249B1 (ko) 전원 전압 라인 상에서의 전압 요동이 없는 고속 데이타 출력 버퍼 회로를 갖는 반도체 기억 장치
US5272674A (en) High speed memory sense amplifier with noise reduction
KR100426912B1 (ko) 반도체 메모리 장치
US6476664B2 (en) Integrated device with voltage selector
US5715204A (en) Sense amplifier with hysteresis
US5659512A (en) Semiconductor integrated circuit applicable to data read circuit from memory
JP3805802B2 (ja) 半導体メモリ装置のデータ出力回路
KR950005171B1 (ko) 전류 미러 증폭회로 및 그의 구동 방법
JPH0289292A (ja) 半導体メモリ
JP4459527B2 (ja) 半導体記憶装置
EP0158028A2 (en) Random access memory device
KR0136894B1 (ko) 반도체 메모리 장치의 버퍼 회로
KR950008672B1 (ko) 입/출력 라인사이에서 전위차를 억제하기 위한 클램핑 회로를 구비한 반도체 메모리 장치
US5708615A (en) Semiconductor memory device with reduced current consumption during precharge and reading periods
US6542011B2 (en) Driver circuit, receiver circuit, and semiconductor integrated circuit device
JPH06132747A (ja) 半導体装置
KR100528453B1 (ko) 반도체 메모리 장치의 비트 라인 디스챠지 회로
KR970011023B1 (ko) 반도체 기억장치
US5235546A (en) Semiconductor memory device having transfer gate array associated with monitoring circuit for bit line pair

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000927

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee