KR19980068417A - 계층적 워드라인 구조 - Google Patents

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Abstract

본 발명은 계층적 워드라인 구조에 관한 것으로, 서로 인접한 서브 워드라인을 서로 다른 메인 워드라인으로써 구동하도록 워드라인을 구성한다. 즉, 메인 워드라인들 중에서 첫 번째 메인 워드라인은 첫 번째 워드라인 행에 포함된 홀수번째의 서브 워드라인 구동기의 쌍(SWD0),(SWD1)에 연결되고, 그 이외의 메인 워드라인은 해당 워드라인 행의 홀수번째의 서브 워드라인 구동기의 쌍(SWD0),(SWD1) 및 이전 워드라인 행의 짝수번째의 서브 워드라인 구동기의 쌍(SWD2),(SWD3)과 연결되며, 마지작 워드라인 행에 포함된 짝수번째의 서브 워드라인 구동기의 쌍(SWD2),(SWD3)은 상기 첫 번째 메인 워드라인과 연결된다.

Description

계층적 워드라인 구조
본 발명은 DRAM의 워드라인(word line)에 관한 것으로, 특히 서로 인접한 서브 워드라인을 서로 다른 메인 워드라인으로써 구동하도록 한 계층적 워드라인 구조에 관한 것이다.
종래의 계층적 워드라인 구조는 도 1에 도시된 바와 같이, 서브 워드라인 구동기(sbu word line driver)(SWD0-SWD3)를 각각 포함하는 복수개의 워드라인 행(R1), (R2), (R3)으로 나누어져 있다.
즉, 예를 들어 첫 번째 워드라인 행(R1)은 한 쌍의 메인(main) 워드라인(MWL0), (MWL0b)과 연결되고 서브 워드라인 구동기 인에이블(enable) 신호(SWDEN0)를 입력받아 서브 워드라인(SWL0)을 구동하는 서브 워드라인 구동기(SWD0)와, 상기 메인 워드라인(MWL0), (MWL0b)과 연결되고 서브 워드라인 구동기 인에이블 신호(SWDEN1)를 입력받아 서브 워드라인(SWL1)을 구동하는 서브 워드라인 구동기(SWD1)와, 상기 메인 워드라인(MWL0), (MWL0b)과 연결되고 서브 워드라인 구동기 인에이블 신호(SWDEN2)를 입력받아 서브 워드라인(SWL2)을 구동하는 서브 워드라인 구동기(SWD2)와, 상기 메인 워드라인(MWL0), (MWL0b)과 연결되고 서브 워드라인 구동기 인에이블 신호(SWDEN3)를 입력받아 서브 워드라인(SWL3)을 구동하는 서브 워드라인 구동기(SWD3)를 포함한다.
여기서, 상기 한 쌍의 메인 워드라인(MWL0), (MWL0b)은 서로 상보적인 관계이고, 또한 상기 서브 워드라인 구동기 인에이블 신호(SWDEN0, SWDEN1, SWDEN2, SWDEN3)는 로우 어드레스(row address)의 1비트신호를 사용하며, 그 중에서 하나의 신호만 하이레벨이 된다.
두 번째 워드라인 행(R2)은 한 쌍의 메인 워드라인(MWL1), (NWL1b)과 각각 연결되고 서브 워드라인 구동기 인에이블 신호(SWDEN0-SWDEN3)를 입력받아 서브 워드라인(SWL4-SWL7)을 구동하는 서브 워드라인 구동기(SWD0-SWD3)를 포함한다.
또한, 세 번째 워드라인 행(R3)는 한 쌍의 메인 워드라인(MWL2), (MWL2b)과 각각 연결되고 서브 워드라인 구동기 인에이블 신호(SWDEN0-SWDEN3)를 입력받는 서브 워드라인 구동기(SWD0-SWD3)를 포함한다.
상기 서브 워드라인 구동기(SWD0)는 도 2에 도시된 바와 같이, 메인 워드라인(MWL0b)과 연결된 게이트와 서브 워드라인 구동기 인에이블 신호(SWDEN0)를 입력받는 소스와 서브 워드라인(SWL0)과 연결된 드레인을 갖는 PMOS 트랜지스터(MP1)와, 상기 메인 워드라인(MWL0b)과 연결된 게이트와 상기 서보 워드라인(SWL0)과 연결된 드레인과 접지된 소스를 갖는 NMOS 트랜지스터(MN1)와, 메인 워드라인(MWL0)과 연결된 게이트와 서브 워드라인 구동기 인에이블 신호(SWDEN0)를 입력받는 드레인과 서브 워드라인(SWL0)과 연결된 소스를 갖는 NMOS 트랜지스터(MN2)로 구성된다.
그리고, 그 이외의 서브 워드라인 구동기(SWD1-SWD3)는 상기 서브 워드라인 구동기(SWD0)와 동일하게 구성된다.
이와 같이 구성된 종래의 계층적 워드라인 구조의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
상위 워드라인인 메인 워드라인(MWL0)에 하이레벨의 신호가 인가되면 첫 번째 워드라인 행(R1)이 선택되고, 서브 워드라인 구동기(SWD0)의 NMOS 트랜지스터(MN2)가 턴온된다. 이때, 메인 워드라인(MWL0b)에는 로우레벨의 신호가 인가되어 PMOS 트랜지스터(MP1)는 턴온되고 NMOS 트랜지스터(MN1)는 턴오프된다. 이때, 하이레벨의 서브 워드라인 구동기 인에이블 신호(SWDEN0)가 서브 워드라인 구동기(SWD0)에 인가되면, 하이레벨의 신호가 서브 워드라인(SWL0)으로 출력되어 실제의 워드라인이 구동된다.
그런데, 워드라인의 구동에 있어서 중요한 것은 커플링 노이즈(coupling noise)이고, 서브 워드라인(SWL0)이 구동될 때 커플링 노이즈의 영향을 가장 많이 받는 서브 워드라인은 서브 워드라인(SWL0)과 인접한 서브 워드라인(SWL2)이다.
즉, 도 3을 참조하면, 서브 워드라인 구동기(SWD0)에 의해 서브 워드라인(SWL0)이 구동될 때 서브 워드라인 구동기(SWD2)에 의해 구동되는 서브 워드라인(SWL2)에 커플링 노이즈가 인가될 수 있다. 이때, 서브 워드라인 구동기(SWD2)의 PMOS 트랜지스터(MP1') 및 NMOS 트랜지스터(MN2')는 턴온되고 NMOS 트랜지스터(MN1')는 턴오프되고, 로우레벨의 서브 워드라인 구동기 인에이블 신호(SWDEN2)가 PMOS 트랜지스터(MP1')의 소스 및 NMOS 트랜지스터(MN2')의 드레인에 인가된다.
그러므로, NMOS 트랜지스터(MN2')를 거쳐 로우레벨의 서브 워드라인 구동기 인에이블 신호(SWDEN2)가 서브 워드라인(SWL2)에 공급되어 서브 워드라인(SWL2)에 인가된 커플링 노이즈가 감쇠될 수 있다.
그러나, 상기와 같은 종래의 계층적 워드라인 구조는 워드라인 와이어링 피치(wiring pitch)의 협소함을 워드라인 션트(shunt) 방식보다 많이 개선할 수 있지만, 한 쌍의 메인 워드라인(MWL0), (MWL0b) 및 서브 워드라인 구동기 인에이블 신호(SWDEN0), (SWDEN1) 또는 (SWDEN2), (SWDEN3)를 사용하고, 워드라인 션트 방식에 비해 별도의 서브 워드라인 구동기를 필요로 하기 때문에 레이아웃 사이즈(layout size)를 증가시키는 단점을 갖는다.
상기와 같은 종래의 단점을 해결하기 위하여, 본 발명은 서로 인접한 서브 워드라인을 서로 다른 메인 워드라인으로 구동하여 커플링노이즈를 효과적으로 제거하고, 기존의 서브 워드라인 구동기에서 하나의 트랜지스터를 제거함으로써, 레이아웃 사이즈를 줄일 수 있는 계층적 워드라인 구조를 제공한다.
상기 목적을 달성하기 위한 본 발명은 복수개의 워드라인 행으로 나누어져 있고, 각각의 워드라인 행은 서로 상보적인 한 쌍의 서브 워드라인 구동기 인에이블 신호를 입력받는 서브 워드라인 구동기의 쌍을 포함하는 계층적 워드라인 구조에 있어서, 상기 복수개의 워드라인 행은 각각의 메인 워드라인에 대응되고; 서브 워드라인들 중에서 서로 인접한 서브 워드라인을 구동하는 상기 서브 워드라인 구동기의 쌍은 서로 다른 메인 워드라인과 연결되는 것을 특징으로 한다.
도 1은 종래의 계층적 워드라인의 구조도.
도 2는 도 1의 서브 워드라인 구동기의 상세 회로도.
도 3은 도 1의 서브 워드라인 구동에 있어서 커플링 노이즈를 설명하기 위한 회로도.
도 4는 본 발명에 따른 계층적 워드라인의 구조도.
도 5는 도 4의 서브 워드라인 구동기의 상세 회로도.
도 6은 도 4의 서브 워드라인 구동에 있어서 커플링 노이즈를 설명하기 위한 회로도.
도 7 및 도 8은 본 발명의 타실시예에 따른 계층적 워드라인의 구조도.
*도면의 주요 부분에 대한 부호의 설명*
R0-Rn:워드라인 행MWL0b-MWLnb:메인 워드라인
SWL0-SWL7:서브 워드라인SWD:서브 워드라인 구동기
SWDEN0-SWDEN3:서브 워드라인 인에이블 신호
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 계층적 워드라인 구조는 도 4에 도시된 바와 같이, 각각의 메인 워드라인(MWL0b-MWLnb)에 대응되는 복수개의 워드라인 행(R0-Rn)으로 나누어져 있고, 각각의 워드라인 행(R0-Rn)은 서로 상보적인 한 쌍의 서브 워드라인 구동기 인에이블 신호(SWDEN0), (SWDEN1) 또는 (SWDEN2), (SWDEN3)를 입력받는 서브 워드라인 구동기의 쌍(SWD0), (SWD1) 또는 (SWD2), (SWD3)을 포함한다.
메인 워드라인(MWL0b-MWLnb) 중에서 첫 번째 메인 워드라인(MWL0b)은 첫 번째 워드라인 행(R0)에 포함된 홀수번째의 서브 워드라인 구동기의 쌍(SWD0), (SWD1)에만 연결되고, 그 이외의 메인 워드라인(MWL1b, MWL2b ... MWLnb)은 해당 워드라인 행의 홀수번째의 서브 워드라인 구동기의 쌍(SWD0), (SWD1)과 이전 워드라인 행의 짝수번째의 서브 워드라인 구동기의 쌍(SWD2), (SWD3)과 연결된다. 또한, 마지막 워드라인 행(Rn)에 포함된 짝수번째의 서브 워드라인 구동기의 쌍(SWD2), (SWD3)은 상기 첫 번째 메인 워드라인(MNL0b)과 연결된다.
첫 번째 워드라인 행(R0)에 포함된 서브 워드라인 구동기(SWD0), (SWD1)는 서브 워드라인(SWL0), (SWL1)과 연결되고 서브 워드라인 구동기(SWD2), (SWD3)는 서브 워드라인(SWL6), (SWL7)과 연결된다.
두 번째 워드라인 행(R1)에 포함된 서브 워드라인 구동기(SWD0), (SWD1)는 서브 워드라인(SWL4), (SWL5)과 연결된다.
마지막 워드라인 행(Rn)에 포함된 서브 워드라인 구동기(SWD2), (SWD3)는 서브 워드라인(SWL2), (SWL3)과 연결된다.
상기 서브 워드라인 구동기(SWD0)는 도 5에 도시된 바와 같이, 메인 워드라인(MWL0b)과 연결된 게이트와 서브 워드라인 구동기 인에이블 신호(SWDEN0)를 입력받는 소스와 서브 워드라인(SWL0)과 연결된 드레인을 갖는 PMOS 트랜지스터(MP1)와, 상기 메인 워드라인(MWL0b)과 연결된 게이트와 상기 서브 워드라인(SWL0)과 연결된 드레인과 접지된 소스를 갖는 NMOS 트랜지스터(MN1)로 구성된다.
그리고, 그 이외의 서브 워드라인 구동기(SWD1-SWD3)는 상기 서브 워드라인 구동기(SWD0)와 동일하게 구성된다.
이와 같이 구성된 본 발명에 따른 계층적 워드라인 구조의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 메인 워드라인(MWL0b-MWLnb)은 로우레벨의 신호에 의해 구동되고, 서브 워드라인 구동기 인에이블 신호(SWDEN0), (SWDEN1), (SWDEN2), (SWDEN3)는 종래와 동일한 방식으로 각각의 워드라인 행(R0-Rn)의 서브 워드라인 구동기(SWD0-SWD3)에 입력된다.
메인 워드라인(MWL0b)에 로우레벨의 신호가 인가되면 첫 번째 워드라인 행(R0)이 선택되고, 이때 PMOS 트랜지스터(MP)는 턴온되고 NMOS 트랜지스터(MN)는 턴오프된다. 이때, 하이레벨의 서브 워드라인 구동기 인에이블 신호(SWDEN0)가 서브 워드라인 구동기(SWD0)에 인가되면, 하이레벨의 신호가 서브 워드라인(SWL0)으로 출력되어 실제의 워드라인이 구동된다.
서브 워드라인(SWL0)이 구동될 때 커플링 노이즈의 영향을 가장 많이 받는 서보 워드라인은 서브 워드라인(SWL0)과 인접한 서브 워드라인(SWL6)이다.
즉, 도 6을 참조하면, 서브 워드라인 구동기(SWD0)에 의해 서브 워드라인(SWL0)이 구동될 때 서브라인 구동기(SWD2)에 의해 구동되는 서브 워드라인(SWL6)에 커플링 노이즈가 인가될 수 있다.
이때, 메인 워드라인(MWL1b)에는 하이레벨의 신호가 인가되어 서브 워드라인 구동기(SWD2)의 PMOS 트랜지스터(MP1')는 턴오프되고 NMOS 트랜지스터(MN1')는 턴온된다. 그리고, 로우레벨의 서브 워드라인 구동기 인에이블 신호(SWDEN2)가 PMOS 트래지스터(MP1')의 소스에 인가된다.
그러므로, 서브 워드라인(SWL6)에 인가된 커플링 노이즈는 NMOS 트랜지스터(MN1')의 접지측으로 흘러 감쇠된다.
한편, 본 발명에 따른 타실시예는 도 7에 도시된 바와 같이, 각각의 워드라인 행(R0-Rn)은 한 개씩의 서브 워드라인 구동기(SWD0) 또는 (SD1)를 포함할 수 있고, 도 8에 도시된 바와 같이 4개씩의 서브 워드라인 구동기 쌍(SWD0-SWD3) 또는 (SWD4-SWD7)을 포함할 수 있다. 도 8에 있어서, 각각의 워드라인 행(R0-Rn)의 홀수번째의 서브 워드라인 구동기 쌍(SWD0-SWD3)에는 서브 워드라인 구동기 인에이블 신호(SWDEN0-SWDEN3)이 인가되고, 짝수번째의 서브 워드라인 구동기 쌍(SWD4-SWD7)에는 서브 워드라인 구동기 인에이블 신호(SWDEN4-SWDEN7)이 인가된다.
본 발명은 서로 인접한 서브 워드라인을 서로 다른 메인 워드라인으로써 구동하여 워드라인 와이어링 피지의 협소함을 개선할 수 있고, 서브 워드라인 구동기를 개선하므로써 레이아웃 사이즈를 줄일 수 있다.

Claims (6)

  1. 복수개의 워드라인 행으로 나누어져 있고, 각각의 워드라인 행은 그중 하나의 신호만 하이레벨이 되는 서브 워드라인 구동기 인에이블 신호를 입력받는 서브 워드라인 구동기의 쌍을 포함하는 계층적 워드라인 구조에 있어서,
    상기 복수개의 워드라인 행은 각각의 메인 워드라인에 대응되고;
    상기 워드라인들 중에서 서로 인접한 서브 워드라인을 구동하는 상기 서브 워드라인 구동기의 쌍은 서로 다른 하나의 메인 워드라인과 연결되는 것을 특징으로 하는 계층적 워드라인 구조.
  2. 제1항에 있어서, 상기 서브 워드라인 구동기는 메인 워드라인과 연결된 게이트와 서브 워드라인 구동기 인에이블 신호를 입력받는 소스와 서브 워드라인과 연결된 드레인을 갖는 PMOS 트랜지스터와, 상기 메인 워드라인과 연결된 게이트와 상기 서브 워드라인과 연결되는 드레인과 접지된 소스를 갖는 NMOS 트랜지스터로 구성되는 계층적 워드라인 구조.
  3. 제1항에 있어서, 상기 메인 워드라인들 중에서 첫 번째 메인 워드라인은 첫 번째 워드라인 행에 포함된 홀수번째의 서브 워드라인 구동기의 쌍(SWD0), (SWD1)에 연결되고, 그 이외의 메인 워드라인은 해당 워드라인의 행의 홀수번째의 서브 워드라인 구동기의 쌍(SWD0), (SWD1) 및 이전 워드라인 행의 짝수번째의 서브 워드라인 구동기의 쌍(SWD2), (SWD3)과 연결되며, 마지막 워드라인 행에 포함된 짝수번째의 서브 워드라인 구동기의 쌍(SWD2), (SWD3)은 상기 첫 번째 메인 워드라인과 연결되는 것을 특징으로 하는 계층적 워드라인 구조.
  4. 제1항에 있어서, 상기 복수개의 워드라인 행은 하나씩의 서브 워드라인 구동기를 포함하는 것을 특징으로 하는 계층적 워드라인 구조.
  5. 제1항에 있어서, 상기 복수개의 워드라인 행은 4개씩의 서브 워드라인 구동기의 쌍을 포함하는 것을 특징으로 하는 계층적 워드라인 구조.
  6. 제1항에 있어서, 상기 메인 워드라인은 각각 로우레벨의 신호에 의해 구동되는 것을 특징으로 하는 계층적 워드라인 구조.
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