KR100549013B1 - 반도체 메모리 장치 및 이 장치의 신호라인 배치 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 신호라인 배치 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 신호라인 배치 방법을 공개한다. 그 장치는 신호를 전송하기 위한 제 1 신호라인, 상기 제 1 신호라인과 동일한 방향으로 배치되는 제 2 신호라인, 및 상기 제 1 신호라인의 신호를 상기 제 2 신호라인으로 드라이빙하는 적어도 하나 이상의 드라이버들을 구비하고, 상기 제 1 신호라인과 상기 제 2 신호라인을 서로 다른층에 배치하는 것을 특징으로 한다. 따라서 반도체 메모리 장치가 고집적화 되어 칩 사이즈가 증가되더라도, 반도체 메모리 장치가 고속으로 동작될 수 있도록 한다.

Description

반도체 메모리 장치 및 이 장치의 신호라인 배치 방법{Semiconductor memory device and signal line arrangement method thereof}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 구성을 나타내는 도면.
도 2는 도1의 반도체 메모리 장치의 신호라인 배치 방법을 나타내는 도면.
도 3은 도 2의 프리디코딩된 로우 어드레스 신호라인의 지연 성분을 설명하기 위한 도면.
도 4는 본 발명의 기술에 따른 반도체 메모리 장치의 구성을 나타내는 도면.
도 5는 도 4의 반도체 메모리 장치의 신호라인 배치 방법을 나타내는 도면.
도 6은 도 5의 프리디코딩된 로우 어드레스 신호라인의 지연 성분을 설명하기 위한 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속의 동작 스피드를 지원하기 위한 반도체 메모리 장치 및 이 장치의 신호라인 배치 방법에 관한 것이다.
반도체 메모리 장치가 대용량화되면서, 메모리 셀 어레이의 용량 및 크기가 증가되고, 이에 따라 반도체 메모리 장치의 칩 사이즈도 점점 증가하고 있다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 구성을 나타내는 것으로, 도 1의 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 어드레스 프리디코더(20), 로우 어드레스 디코더(30), 컬럼 어드레스 프리디코더(40), 컬럼 어드레스 버퍼(41), 컬럼 어드레스 디코더(50)를 구비한다.
반도체 메모리 장치의 각 블록은 다음과 같이 동작한다.
메모리 셀 어레이(10)는 워드라인 선택 신호와 컬럼선택 신호에 응답하여 선택된 메모리 셀(MC)로/로부터 데이터를 라이트/ 리드한다.
로우 어드레스 버퍼(21)는 로우 어드레스(RA)를 입력받고 반도체 메모리 장치가 인식할 수 있는 형태를 가지는 로우 어드레스(RA/RAB)로 변환하여 출력한다.
로우 어드레스 프리디코더(20)는 로우 어드레스(RA/RAB)를 수신하고 프리 디코딩하여, 프리디코딩된 로우 어드레스(DRA)를 생성한다.
로우 어드레스 디코더(30)는 프리디코딩된 로우 어드레스(DRA)를 디코딩하여 특정 워드라인 인에이블 신호라인(NWE)을 선택하기 위한 워드라인 인에이블 신호를 생성하고, 이를 메모리 셀 어레이(10)로 출력한다.
컬럼용 어드레스 버퍼(41)는 컬럼 어드레스(CA)를 입력받고 반도체 메모리 장치가 인식할 수 있는 형태를 가지는 컬럼 어드레스(CA/CAB)로 변환하여 출력한다.
컬럼 어드레스 프리디코더(40)는 컬럼 어드레스(CA/CAB)를 수신하고 프리 디코딩하여, 프리디코딩된 로우 어드레스(DCA)를 생성한다.
컬럼 어드레스 디코더들(50)은 프리디코딩된 컬럼 어드레스(DCA)를 디코딩하여 특정 컬럼선택 신호라인(CSL)을 선택하기 위한 컬럼선택 신호를 생성하고, 이를 메모리 셀 어레이(10)로 출력한다.
도 2는 도1의 반도체 메모리 장치의 신호라인 배치 방법을 설명하기 위한 것으로, 1층에 배치되는 신호라인은 점선으로, 2층에 배치되는 신호라인은 실선으로 각각 나타낸다.
먼저 도 1 의 신호라인 배치 방법을 설명하기에 앞서, 도 1의 각 블록의 배치를 살펴보면 다음과 같다.
메모리 셀 어레이(10)가 배치되면, 로우 어드레스 디코더(30)는 메모리 셀 어레이(10) 하단의 어레이 영역에 메모리 셀 어레이(10)의 가로 방향과 평행되도록 배치된다.
로우 어드레스 프리디코더(20) 및 로우 어드레스 버퍼(21)는 로우 어드레스 디코더(30) 하단의 주변 영역에 로우 어드레스 디코더(30)의 가로 방향과 평행되도록 일렬 배치된다.
그리고 컬럼 어드레스 디코더들(50)은 메모리 셀 어레이(10) 오른쪽의 어레이 영역에 메모리 셀 어레이(10)의 세로 방향과 평행되도록, 컬럼 어드레스 프리디코더들(40)은 컬럼 어드레스 디코더(50) 오른쪽의 주변 영역에 컬럼 어드레스 디코더(50)의 세로 방향과 평행되도록 각각 배치된다.
컬럼용 어드레스 버퍼(41)는 로우 어드레스 버퍼(21) 하단에 배치한다.
이와 같이 배치된 블록 간을 연결하기 위한 신호라인은 다음과 같이 배치된 다.
워드라인 인에이블 신호라인(NWE) 및 로컬 입출력라인(LIO)은 메모리 셀 어레이(10)의 동일 세로 열의 메모리 셀과 연결되며, 메모리 셀 어레이(10)상에 세로 방향으로 배치된다.
컬럼선택 신호라인(CSL) 및 글로벌 입출력라인(GIO)은 메모리 셀 어레이(10)의 동일 가로 열의 메모리 셀과 연결되며, 메모리 셀 어레이(10)상에 워드라인 인에이블 신호라인(NWE)과 직교되는 방향으로 배치된다.
로우 어드레스 신호라인(RA)은 로우 어드레스 버퍼(21)와 로우 어드레스 프리디코더(20)에 연결되며, 로우 어드레스 프리디코더(20)상에 워드라인 인에이블 신호라인(NWE)과 직교되는 방향으로 배치된다.
프리디코딩된 로우 어드레스 신호라인(DRA)은 로우 어드레스 프리디코더(20)와 로우 어드레스 디코더(30)가 연결되며, 로우 어드레스 디코더(30)상에 워드라인 인에이블 신호라인(NWE)과 직교되는 방향으로 배치된다.
컬럼용 어드레스 신호라인(CA)은 컬럼용 어드레스 버퍼(41)와 컬럼 어드레스 프리디코더(40)를 연결하기 위해, 일부 영역은 컬럼 어드레스 프리디코더(40)상에 워드라인 인에이블 신호라인(NWE)과 동일한 방향으로 배치되고, 나머지 영역은 주변 영역상에 워드라인 인에이블 신호라인(NWE)과 직교되는 방향으로 배치된다.
프리디코딩된 컬럼 어드레스 신호라인(DCA)은 컬럼 어드레스 드라이버(43)와 컬럼 어드레스 디코더(50)가 연결되며, 컬럼 어드레스 디코더(50)상에 워드라인 인에이블 신호라인(NWE)과 동일한 방향을 가지도록 배치된다.
이에 로컬 입출력라인(LIO), 프리디코딩된 컬럼 어드레스 신호라인(DCA), 및 컬럼 어드레스 신호라인(CA)의 일부 영역은 워드라인 인에이블 신호라인(NWE)과 동일한 방향으로 배치되며, 이는 1층에 배치된다.
또 메모리 셀 컬럼선택 신호라인(CSL), 글로벌 입출력라인(LIO), 프리디코딩된 로우 어드레스 신호라인(DRA), 로우 어드레스 신호라인(RA), 및 컬럼 어드레스 신호라인(CA)의 일부 영역은 워드라인 인에이블 신호라인(NWE)과 직교되는 방향으로 배치되며, 이는 2층에 배치된다.
이상과 같은 구성 및 배치를 가지는 반도체 메모리 장치의 용량이 증가하면, 메모리 셀 어레이(10)에 구비되는 메모리 셀(MC)의 수가 증가하고, 이에 따라 메모리 셀 어레이(10)의 가로 또는 세로 길이도 증가된다.
따라서 증가된 메모리 셀 어레이의 가로 또는 세로 길이에 따라 반도체 메모리 장치의 내부의 신호라인들(RA, DRA, CA, DCA 등)의 길이도 길어지게 된다.
또 더 많은 메모리 셀들(MC)로 구성되는 메모리 셀 어레이(10)를 구동시키기 위해서는 로우 어드레스 디코더(20) 및 컬럼 어드레스 디코더(50)와 같은 주변 회로들도 더 많은 개수의 회로 소자를 구비하여야 한다.
이때의 신호라인은 지연 성분을 가지는 전달 매체로, 길이에 비례하는 지연 성분을 가진다. 이에 신호라인의 길이가 증가하면 증가된 길이에 비례하여 지연성분도 증가된다. 또 증가된 지연 성분도 따라 신호라인을 통해 전송되는 신호의 딜레이 시간도 증가된다.
그리고 신호라인들은 로우 어드레스 신호라인(RA), 및 컬럼 어드레스 신호라 인(CA)과 같이 회로의 수가 극히 적은 주변 영역을 지나는 신호라인과, 프리디코딩된 로우 어드레스 신호라인(DRA) 및 프리디코딩된 컬럼 어드레스 신호라인(DCA)과 같이 신호라인에 연결되는 회로의 수가 많은 어레이 영역을 지나는 신호라인으로 나뉘어 진다.
주변 영역을 지나는 신호라인의 경우, 신호라인 자체의 지연 성분만을 가지므로, 신호라인이 길이가 증가하여도 신호라인에 리피터를 삽입하여, 신호의 딜레이 발생을 충분히 방지하여 줄 수 있었다.
그러나 어레이 영역을 지나가는 신호라인의 경우, 신호라인 자체의 지연 성분뿐 만아니라 신호라인에 연결된 회로들에 의한 부가적인 지연 성분도 가지게 된다. 이에 신호라이의 길이가 증가하면 증가된 길이에 따른 지연 성분 뿐 만아니라, 신호라인에 연결된 회로들에 의한 부가적인 지연성분도 함께 증가하여 지연 성분이 급격하게 증가된다.
특히 이러한 현상은 복수개의 컬럼 어드레스 드라이버에 의해 논리적 또는 전기적으로 신호라인의 단락이 가능한 프리디코딩된 컬럼 어드레스 신호라인(DCA)에서 보다 논리적 또는 전기적으로 신호라인의 단락이 불가능한 프리디코딩된 로우 어드레스 신호라인(DRA)에서 더욱 현저하게 발생된다.
이러한 신호라인에는 리피터를 삽입하여도 신호의 딜레이 발생을 충분히 방지하여 줄 수 없는 문제점이 있었다.
도 3은 도 2의 프리디코딩된 로우 어드레스 신호라인의 지연 성분을 설명하기 위한 도면이다.
도 3에서는 로우 어드레스(RA/RAB2~RA/RAB8)를 제공받아 프리디코딩된 로우 어드레스(DRA234_i(i=0~7), DRA56_j(j=0~3), 및 DRA78_k(k=0~3)의 조합을 가지는 신호)를 생성하는 로우 어드레스 프리디코더(20)와, 128개의 메인 디코더(31~3128)를 가지는 로우 어드레스 디코더(30)를 구비하는 반도체 메모리 장치를 예로 들어 설명한다.
로우 어드레스 프리디코더(20)로부터 출력되는 프리디코딩된 로우 어드레스는 2층에 배치된 프리디코딩된 로우 어드레스 신호라인(DRA234_i, DRA56_j, 및 DRA78_k)을 통해 128 메인 디코더들(31~3128)로 전송된다.
즉, 2층에 배치된 프리디코딩된 로우 어드레스 신호라인(DRA234_i, DRA56_j, 및 DRA78_k)에는 128개의 메인 디코더들(31~3128)이 직접 연결된다.
그러나 메인 디코더(31~3128)는 동작 특성상 프리디코딩된 로우 어드레스 신호라인(DRA234_i, DRA56_j, DRA78_k)을 통해 흐르는 전류를 소모하게 된다.
따라서 프리디코딩된 로우 어드레스 신호라인은 신호라인 자체의 지연 성분뿐 만 아니라, 연결된 소정개수의 메인 디코더(31~31(N))의 소모 전류량만큼의 지연 성분을 더 구비하게 된다.
이와 같이 프리디코딩된 로우 어드레스 신호라인과 같이 어레이 영역을 지나는 신호라인의 경우, 길이가 증가되면 신호라인 자체의 지연 성분뿐만 아니라, 신호라인에 연결된 회로에 의한 부가적인 지연 성분들도 함께 증가되어, 신호라인을 통해 전송되는 신호의 딜레이 시간은 급격하게 증가하게 된다.
이러한 경우에는 신호라인에 리피터를 삽입한다하여도, 지연 성분에 의한 딜 레이 발생을 충분히 방지 할 수 없게 되는 문제가 발생하게 된다.
따라서 종래에는 반도체 메모리 장치가 대용량화되어 칩사이즈가 증가하는 경우 고속의 동작을 지원하기가 어려워지는 문제를 가지게 된다.
본 발명의 목적은 반도체 메모리 장치의 칩 사이즈가 증가하더라도 고속의 동작 속도를 지원할 수 있도록 하는 신호라인 배치 구조를 가지는 반도체 메모리 장치 및 이 장치의 신호라인 배치 방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 제 1 형태의 반도체 메모리 장치는 신호를 전송하기 위한 제 1 신호라인, 상기 제 1 신호라인과 동일한 방향으로 배치되는 제 2 신호라인, 및 상기 제 1 신호라인의 신호를 상기 제 2 신호라인으로 드라이빙하는 적어도 하나 이상의 드라이버들을 구비하고, 상기 제 1 신호라인과 상기 제 2 신호라인을 서로 다른층에 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 2 형태의 반도체 메모리 장치는 워드라인 인에이블 신호라인, 상기 워드라인 인에이블 신호라인에 직교되는 방향으로 배치된 컬럼선택 신호라인, 로우 어드레스를 프리 디코딩하여 프리디코딩된 신호를 발생하는 로우 어드레스 프리디코더, 상기 컬럼선택 신호라인과 동일한 방향으로 배치되며 상기 프리디코딩된 신호를 전송하는 제 1 신호라인, 상기 제 1 신호라인의 신호를 드라이빙하는 적어도 하나 이상의 드라이버, 상기 컬럼선택 신호라인과 동일한 방향으로 배치되며 상기 드라이버의 출력 신호를 전송하는 제 2 신호라인, 및 상기 제 2 신호라인의 신호를 디코딩하여 디코딩된 신호를 상기 워드라인 인에이블 신호라인으로 전송하는 로우 어드레스 디코더를 구비하고, 상기 워드라인 인에이블 신호라인과 컬럼선택 신호라인은 서로 다른층에 배치하고, 상기 제 1 및 제 2 신호라인을 상기 워드라인 인에이블 신호라인이 배치된 층과는 다른 두개의 층에 나누어서 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 1 형태의 반도체 메모리 장치의 신호라인 배치 방법은 신호를 전송하기 위한 제 1 신호라인을 배치하고, 상기 제 1 신호라인과 동일한 방향을 가지는 제 2 신호라인을 배치하고, 상기 제 1 신호라인의 신호를 상기 제 2 신호라인으로 드라이빙하는 적어도 하나 이상의 드라이버들을 상기 제 1 신호라인 및 제 2 신호라인과 연결하고, 상기 제 1 신호라인과 상기 제 2 신호라인을 서로 다른층에 나누어서 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 2 형태의 반도체 메모리 장치의 신호라인 배치 방법은 상기 컬럼선택 신호라인과 동일한 방향으로 상기 프리디코딩된 신호를 전송하는 제 1 신호라인과 제 2 신호라인을 배치하고, 상기 제 1 신호라인의 신호를 상기 제 2 신호라인으로 드라이빙하는 적어도 하나 이상의 드라이버들을 상기 제 1 신호라인 및 제 2 신호라인과 연결하고, 상기 워드라인 인에이블 신호라인과 컬럼선택 신호라인은 서로 다른층에 배치하고, 상기 제 1 및 제 2 신호라인은 상기 워드라인 인에이블 신호라인이 배치된 층과는 다른 두개의 층에 나누어서 배치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치 의 신호라인 배치 방법을 설명하면 다음과 같다.
도 4는 본 발명의 기술에 따른 반도체 메모리 장치의 메모리 셀 어레이 구성을 나타내는 것으로, 도 1에 나타낸 블록 및 신호라인과 동일한 블록 및 신호라인은 도 1과 동일 부호로 나타내었다.
도 4를 계속해서 참조하면, 도 4의 반도체 메모리 장치는 도 1에서와 동일하게 메모리 셀 어레이(10), 로우 어드레스 프리디코더(20), 로우 어드레스 버퍼(21), 로우 어드레스 디코더(30), 컬럼 어드레스 프리디코더(40), 컬럼 어드레스 버퍼(41), 및 컬럼 어드레스 디코더(50)를 구비하되, 적어도 하나 이상의 드라이버들(61~64)을 더 구비한다.
드라이버(61~64)는 신호의 논리 레벨을 변화시키지 않으면서 신호의 드라이빙 능력을 키워주는 회로로서, 로우 어드레스 프리디코더(20)의 프리디코딩된 로우 어드레스를 로우 어드레스 디코더(30)로 드라이빙한다.
이때의 드라이버(61~64)로는 직렬 연결된 두개의 인버터가 적용될 수 있다.
또 본 발명의 반도체 메모리 장치는 3층 배선 구조를 채택한다.
이때의 3층에 적용되는 신호라인은 2층에 적용되는 신호라인은 보다 작은 캐패시턴스 값을 가지도록 한다.
이는 반도체 메모리 장치가 다층의 신호라인을 사용하는 경우, 상대적으로 적은 캐패시턴스 값을 가지는 신호라인을 상부층에 배치하고 상대적으로 큰 캐패시턴스 값을 가지는 신호라인을 하부층에 배치하면, 전송 속도 측면에서 유리한 효과가 있기 때문이다.
왜냐하면, 상부층 신호라인의 커패시턴스 값이 하부층 신호라인의 커패시턴스 값이 상대적으로 작기 때문에, RC 딜레이로 보면 저항의 감소에 따른 동작 스피드 향상을 보다 잘 구현할 수 있기 때문이다.
도 5는 도 4의 반도체 메모리 장치의 신호라인 배치 방법을 설명하기 위한 것으로, 1층에 배치되는 신호라인은 점선으로, 2층에 배치되는 신호라인은 가는 실선으로, 3층에 배치되는 신호라인은 굵은 실선으로 각각 나타낸다.
먼저 도 4의 신호라인 배치 방법을 설명하기에 앞서, 도 4의 각 블록의 배치를 살펴보면 다음과 같다.
도 4의 블록은 도 2에서와 동일한 방법으로 배치하되, 적어도 하나 이상의 드라이버들(61~64)은 로우 어드레스 디코더(30)와 로우 어드레스 프리디코더(20)의 로우 어드레스 프리디코더(20) 사이에 일렬 배치된다.
즉, 적어도 하나 이상의 드라이버들(61~64)은 로우 어드레스 디코더(30) 하단에 로우 어드레스 디코더(30)의 가로 방향으로 평행되며, 로우 어드레스 디코더(30)에 대해 등간격을 가지도록 일렬 배치된다.
물론 적어도 하나 이상의 드라이버들(61~64)은 설계자의 디자인 룰에 따라 로우 어드레스 디코더(30)에 대해 랜덤한 간격을 가지며 배치될 수 도 있다.
이와 같이 배치된 블록 간을 연결하기 위한 신호라인은 다음과 같이 배치된다.
워드라인 인에이블 신호라인(NWE), 로컬 입출력라인(LIO), 디코딩된 컬럼 어드레스 신호라인(DCA), 및 컬럼 어드레스 신호라인(CA)의 일부 영역은 도 2와 동일 한 방법으로 1 층에 배치한다.
워드라인 인에이블 신호라인(NWE)과 직교되는 방향을 가지는 컬럼선택 신호라인(CSL), 글로벌 입출력라인(LIO), 로우 어드레스 신호라인(RA), 및 컬럼 어드레스 신호라인(CA1~CA2M)의 일부 영역은 도 2와 동일한 방법으로 2층에 배치한다.
그리고 프리디코딩된 로우 어드레스 신호라인(DRA)은 적어도 하나 이상의 드라이버(61~64)와 로우 어드레스 디코더(20)를 연결하며 로우 어드레스 디코더(30)상에 워드라인 인에이블 신호라인(NWE)과 직교되도록 2층에 배치된다.
그리고 프리디코딩된 로우 어드레스 신호라인(DRA)은 로우 어드레스 프리디코더(20)와 적어도 하나 이상의 드라이버(61~64)를 연결하며 로우 어드레스 디코더(30)상에 워드라인 인에이블 신호라인(NWE)과 직교되도록 3층에 배치된다.
이때 적어도 하나 이상의 드라이버를 2층에 배치되는 프리디코딩된 로우 어드레스 신호라인(DRA)과 3층에 배치되는 프리디코딩된 로우 어드레스 신호라인(DRA)은 겹치도록 배치한다.
이는 3층에 배치된 프리디코딩된 로우 어드레스 신호라인들(DRA)로 인한 칩 사이즈의 증가를 방지하기 위함이다.
도 6은 본 발명에 따른 프리디코딩된 로우 어드레스 신호라인의 지연성분을 설명하기 위한 도면이다.
도 6에서는 로우 어드레스(RA/RAB2~RA/RAB8)를 제공받아 프리디코딩된 로우 어드레스(DRA234_i(i=0~7), DRA56_j(j=0~3), 및 DRA78_k(k=0~3)의 조합을 가지는 신호)를 생성하는 로우 어드레스 프리디코더(20)와, 128개의 메인 디코더(31~3128) 를 가지는 로우 어드레스 디코더(30)를 구비하는 반도체 메모리 장치를 예로 들어 설명한다.
먼저 로우 어드레스 디코더(30)의 메인 디코더(31~3128) 및 2층에 배치된 프리디코딩된 로우 어드레스 신호라인(DRA234_i, DRA56_j, DRA78_k)은 등간격 배치되는 4개의 드라이버(61~64)에 의해 4개의 그룹(G1~G4)으로 분류된다.
이에 프리디코딩된 로우 어드레스 신호라인(DRA234_i, DRA56_j, DRA78_k)은 그룹별(G1~G4)로 논리적 또는 전기적으로 단락된다.
로우 어드레스 프리디코더(20)로부터 출력되는 프리디코딩된 로우 어드레스는 3층에 배치된 프리디코딩된 로우 어드레스 신호라인(DRA234_i(i=0~7), DRA56_j(j=0~3), 및 DRA78_k(k=0~3))을 통해 4개의 드라이버(61~64)로 전송되고, 각 드라이버(61~64)는 수신한 프리디코딩된 로우 어드레스를 해당 그룹의 프리디코딩된 로우 어드레스 신호라인(DRA234_i(i=0~7), DRA56_j(j=0~3), 및 DRA78_k(k=0~3))으로 드라이빙한다.
그리고 각 드라이버(61~64)로부터 드라이빙된 프리디코딩된 로우 어드레스는 2층에 배치된 프리디코딩된 로우 어드레스 신호라인(DRA234_i(i=0~7), DRA56_j(j=0~3), 및 DRA78_k(k=0~3))을 통해 해당 그룹에 속하는 메인 디코더들(31~3128)로 전송된다.
즉, 로우 어드레스 프리디코더(20)로부터 출력되는 프리디코딩된 로우 어드레스는 3층에 배치된 프리디코딩된 로우 어드레스 신호라인(DRA234_i(i=0~7), DRA56_j(j=0~3), 및 DRA78_k(k=0~3))과, 해당 그룹에 속하는 2층에 배치된 프리디 코딩된 로우 어드레스 신호라인(DRA234_i(i=0~7), DRA56_j(j=0~3), 및 DRA78_k(k=0~3))을 거쳐 해당 메인 디코더들로 전송된다.
이때의 2층의 프리디코딩된 로우 어드레스 신호라인은 드라이버들에 의해 논리적 또는 전기적으로 단락되어, 감소된 신호라인 길이를 가지고, 이에 신호라인에 연결되는 회로의 수도 감소되게 된다.
또 3층의 프리디코딩된 로우 어드레스 신호라인에는 적은 개수의 드라이버만이 연결될 뿐 아니라, 신호라인으로 2층 배치된 신호라인보다 적은 커패시턴스 값을 가지는 적용된다.
즉, 2 층 및 3층에 배치된 프리디코딩된 로우 어드레스 신호라인의 자체적인 지연성분과 회로에 의한 부가적인 지연성분은 급격하게 감소되고, 이에 따라 신호의 딜레이 시간도 감소된다.
상기에서는 본 발명의 바람직한 실시예로 반도체 메모리 장치의 프리디코딩된 로우 어드레스 신호라인을 설명하였지만, 반드시 상술한 실시예의 반도체 메모리 장치의 프리디코딩된 로우 어드레스 신호라인에만 적용될 수 있는 것은 아니며, 다양한 반도체 메모리 장치의 내부 신호라인에 모두 적용 될 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서 본 발명의 반도체 메모리 장치 및 이 장치의 신호라인 배치 방법은 동일 신호를 전송하기 위한 신호라인을 두개의 층에 분산 배치하고, 드라이버들로 연결하여, 신호라인의 지연성분을 감소시켜 준다. 이에 반도체 메모리 장치가 고집적화 되어 칩 사이즈가 증가되더라도, 반도체 메모리 장치가 고속으로 동작될 수 있도록 한다.

Claims (18)

  1. 신호를 전송하기 위한 제 1 신호라인;
    상기 제 1 신호라인과 동일한 방향으로 배치되는 제 2 신호라인; 및
    상기 제 1 신호라인의 신호를 상기 제 2 신호라인으로 드라이빙하는 적어도 하나 이상의 드라이버들을 구비하고,
    상기 제 1 신호라인과 상기 제 2 신호라인을 서로 다른층에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 신호라인은
    상기 제 2 신호라인과 겹쳐지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 신호라인은
    상기 서로 다른 층의 상부 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 적어도 하나 이상의 드라이버는
    직렬 연결되는 두개의 인버터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 워드라인 인에이블 신호라인;
    상기 워드라인 인에이블 신호라인에 직교되는 방향으로 배치된 컬럼선택 신호라인;
    로우 어드레스를 프리 디코딩하여 프리디코딩된 신호를 발생하는 로우 어드레스 프리디코더;
    상기 컬럼선택 신호라인과 동일한 방향으로 배치되며 상기 프리디코딩된 신호를 전송하는 제 1 신호라인;
    상기 제 1 신호라인의 신호를 드라이빙하는 적어도 하나 이상의 드라이버;
    상기 컬럼선택 신호라인과 동일한 방향으로 배치되며 상기 드라이버의 출력 신호를 전송하는 제 2 신호라인; 및
    상기 제 2 신호라인의 신호를 디코딩하여 디코딩된 신호를 상기 워드라인 인에이블 신호라인으로 전송하는 로우 어드레스 디코더를 구비하고,
    상기 워드라인 인에이블 신호라인과 컬럼선택 신호라인은 서로 다른층에 배치하고, 상기 제 1 및 제 2 신호라인을 상기 워드라인 인에이블 신호라인이 배치된 층과는 다른 두개의 층에 나누어서 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 1 신호라인은
    상기 제 2 신호라인과 겹쳐지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 제 2 신호라인은
    상기 컬럼선택 신호라인과 동일한 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서, 상기 적어도 하나 이상의 드라이버는
    직렬 연결되는 두개의 인버터인 것을 특징으로 하는 반도체 메모리 장치.
  9. 신호를 전송하기 위한 제 1 신호라인을 배치하고.
    상기 제 1 신호라인과 동일한 방향을 가지는 제 2 신호라인을 배치하고,
    상기 제 1 신호라인의 신호를 상기 제 2 신호라인으로 드라이빙하는 적어도 하나 이상의 드라이버들을 상기 제 1 신호라인 및 제 2 신호라인과 연결하여 배치하고,
    상기 제 1 신호라인과 상기 제 2 신호라인을 서로 다른층에 나누어서 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
  10. 제 9 항에 있어서, 상기 제 1 신호라인은
    상기 제 2 신호라인과 겹쳐지도록 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치 방법.
  11. 제 9 항에 있어서, 상기 제 1 신호라인은
    상기 서로 다른 층의 상부 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치 방법.
  12. 상기 제 9 항에 있어서, 상기 드라이버는
    상기 제 1 및 제 2 신호라인에 대해 등간격으로 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치 방법.
  13. 상기 제 9 항에 있어서, 상기 드라이버는
    상기 제 1 및 제 2 신호라인에 대해 랜덤한 간격으로 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치 방법.
  14. 워드라인 인에이블 신호라인과, 상기 워드라인 인에이블 신호라인에 직교되는 방향으로 배치되는 컬럼선택 신호라인과, 상기 프리디코딩된 신호를 디코딩하여 상기 워드라인 인에이블 신호라인을 구동하는 로우 어드레스 디코더와, 상기 프리디코딩된 신호를 발생하는 로우 어드레스 프리디코더를 구비하는 반도체 메모리 장치의 신호라인 배치 방법에 있어서,
    상기 컬럼선택 신호라인과 동일한 방향으로 상기 프리디코딩된 신호를 전송하는 제 1 신호라인과 제 2 신호라인을 배치하고,
    상기 제 1 신호라인의 신호를 상기 제 2 신호라인으로 드라이빙하는 적어도 하나 이상의 드라이버들을 상기 제 1 신호라인 및 제 2 신호라인과 연결하여 배치하고,
    상기 워드라인 인에이블 신호라인과 컬럼선택 신호라인은 서로 다른층에 배치하고, 상기 제 1 및 제 2 신호라인은 상기 워드라인 인에이블 신호라인이 배치된 층과는 다른 두개의 층에 나누어서 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치 방법.
  15. 제 14 항에 있어서, 상기 제 1 신호라인은
    상기 제 2 신호라인과 겹쳐지도록 배치하는 특징으로 하는 반도체 메모리 장치의 신호라인 배치 방법.
  16. 제 14 항에 있어서, 상기 제 2 신호라인은
    상기 컬럼선택 신호라인과 동일한 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치 방법.
  17. 제 14 항에 있어서, 상기 드라이버는
    상기 제 1 및 제 2 신호라인에 대해 등간격으로 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치 방법.
  18. 제 14 항에 있어서, 상기 드라이버는
    상기 제 1 및 제 2 신호라인에 대해 랜덤한 간격으로 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치 방법.
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