JP2006060182A - メモリ・デバイスのワードラインのための方法及び装置 - Google Patents
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Abstract
【解決手段】 メモリ・デバイスにおけるワードラインの速度を改善する方法及び装置において、ワードライン構造は、主ワードライン信号を選択的に分配する主ワードライン610と、主ワードラインに選択的に結合される複数のワードライン678−684とを備える。各ワードラインは、複数の切り換え素子700−714のうちの選択された1つを介して低抵抗の共有相互接続線690、692に選択的に結合される。各切り換え素子は、共有相互接続線の一端に共通に結合され且つ複数のワードラインの対向端に個別に結合される。各切り換え素子は、主ワードライン信号が複数のワードラインのうちの1つと選択的に結合されるとき複数のワードラインのうちの1つを共有相互接続線に結合するよう選択的に活性化される。
【選択図】 図10
Description
Claims (27)
- ワードライン構造であって、
主ワードライン信号を選択的に分配するための主ワードラインと、
前記主ワードラインに選択的に結合された複数のワードラインと、
共有相互接続線と、
それぞれが前記共有相互接続線の一端に共通に接続され且つ前記複数のワードラインの対向端に個別に結合された複数の切り換え素子であって、それぞれが、前記主ワードライン信号が前記複数のワードラインに選択的に結合されるときに前記複数のワードラインのうちの1つを前記共有相互接続線に結合するよう選択的に活性化される複数の切り換え素子と、
を具備するワードライン構造。 - 選択的に活性化される入力と出力とを備える複数のサブワード・ドライバを更に備え、複数の前記入力のそれぞれが前記主ワードラインに結合される、請求項1に記載のワードライン構造。
- 前記サブワード・ドライバと前記複数の切り換え素子とが位相信号によって選択可能である、請求項2に記載のワードライン構造。
- 前記主ワードラインと前記共有相互接続線とが単一のメタライゼーション層から形成される、請求項1に記載のワードライン構造。
- 前記共有相互接続線が前記複数のワードラインよりも低い抵抗を示す、請求項1に記載のワードライン構造。
- メモリ・デバイスであって、
行及び列に配列された複数のメモリ・セルと、
前記複数のメモリ・セルの少なくとも1つの行を活性化するよう構成されたワードライン構造と、
を具備し、
前記ワードライン構造が、
前記複数のメモリ・セルの少なくとも1つの行を活性化するよう形成された少なくとも1つのワードラインと、
前記少なくとも1つのワードラインよりも低抵抗の材料からなる共有相互接続線と、
前記少なくとも1つのワードラインに対応する少なくとも1つの切り換え素子であって、前記共有相互接続線を前記少なくとも1つのワードラインと選択的に結合するよう構成された切り換え素子と、
を備えるメモリ・デバイス。 - 前記共有相互接続線が前記少なくとも1つのワードラインよりも低い抵抗を有する、請求項6に記載のメモリ・デバイス。
- 前記ワードライン構造が第1の金属層と第2の金属層とを有する、請求項6に記載のメモリ・デバイス。
- 前記複数のメモリ・セルのうちの特定の列を選択するための少なくとも1つの列選択信号を更に含む、請求項6に記載のメモリ・デバイス。
- 前記少なくとも1つの列選択信号が第1の金属層において形成され、前記共有相互接続線が第2の金属層において形成される、請求項9に記載のメモリ・デバイス。
- 前記少なくとも1つの切り換え素子が、選択された位相信号によって活性化される、請求項6に記載のメモリ・デバイス。
- 前記切り換え素子が、選択された位相信号によって制御される半導体ゲートを備える、請求項11に記載のメモリ・デバイス。
- 前記少なくとも1つの切り換え素子が、2層メタライゼーション・プロセスによって、前記少なくとも1つのワードラインを前記共有相互接続線に選択的に電気結合するようになされている、請求項6に記載のメモリ・デバイス。
- 前記主ワードラインと前記共有相互接続線とが単一のメタライゼーション層から形成される、請求項6に記載のメモリ・デバイス。
- 入力装置、出力装置、メモリ・デバイス、並びに、前記の入力装置、出力装置及びメモリ・デバイスに結合されたプロセッサ・デバイスを備え、前記の入力装置、出力装置、メモリ・デバイス及びプロセッサ・デバイスのうちの少なくとも1つが半導体メモリ・デバイスを備える電子システムであって、
行及び列に配列された複数のメモリ・セルと、
ワードラインであって、
主ワードライン信号を選択的に分配するための主ワードラインと、
前記主ワードラインに選択的に結合される複数のワードラインと、
共有相互接続線と、
それぞれが前記共有相互接続線の一端に共通に結合され且つ前記複数のワードライン
の対向端に個別に結合された複数の切り換え素子であって、前記主ワードラインが前記
複数のワードラインの一端に選択的に結合されるとき前記複数のワードラインのうちの
1つを前記共有相互接続線と結合するよう選択に活性化されるようになされた複数の切
り換え素子と、
を備えたワードラインと、
を具備する電子システム。 - 前記共有相互接続線が前記複数のワードラインよりも低い抵抗を有する、請求項15に記載の電子システム。
- 前記ワードライン構造が第1の金属層と第2の金属層とを有する、請求項15に記載の電子システム。
- 前記複数のメモリ・セルの特定の列を選択するための少なくとも1つの列選択信号を更に含む、請求項15に記載の電子システム。
- 前記少なくとも1つの列選択信号が第1の金属層において形成され、前記共有相互接続線が第2の金属層において形成される、請求項18に記載の電子システム。
- 前記複数の切り換え素子が、選択された位相信号によって活性化される、請求項15に記載の電子システム。
- 前記複数の切り換え素子のそれぞれが、選択された位相信号によって制御される半導体ゲートを備える、請求項15に記載の電子システム。
- 前記複数の切り換え素子が、2層メタライゼーション・プロセスによって前記共有相互接続線を前記少なくとも1つのワードラインのうちの1つに選択的に電気結合する、請求項15に記載の電子システム。
- 前記主ワードライン及び前記共有相互接続線が単一のメタライゼーション層から形成される、請求項15に記載の電子システム。
- 半導体メモリ・デバイスが形成されている半導体ウェーハであって、
行及び列に配列された複数のメモリ・セルと、
ワードライン構造であって、
主ワードライン信号を選択的に分配するための主ワードラインと、
前記主ワードラインに選択的に結合された複数のワードラインと、
それぞれが前記共有相互接続線の一端に共通に結合され且つ前記複数のワードライン
の対向端に個別に結合された複数の切り換え素子であって、前記主ワードラインが前記
複数のワードラインの一端に選択的に結合されるとき前記複数のワードラインのうちの
1つを前記共有相互接続線と結合するよう選択に活性化されるようになされた複数の切
り換え素子と、
を備えたワードラインと、
を具備する半導体ウェーハ。 - 複数のメモリ・セルの行を活性化するための方法であって、
前記複数のメモリ・セルの複数の行に対応する複数のワードラインのうちの少なくとも1つを選択するステップと、
前記複数のワードラインのうちの前記少なくとも1つの活性化期間に共有相互接続線を前記複数のワードラインのうちの前記少なくとも1つに選択的に結合するステップと、
を備える方法。 - 複数のワードラインのうちの少なくとも1つを選択する前記ステップが、
主ワードラインを、対応する複数のサブワード・ドライバのそれぞれと結合するステップであって、前記サブワード・ドライバが出力によって前記複数のワードラインに対応的に結合されるステップと、
前記複数のサブワード・ドライバのうちの1つを選択的に活性化して、前記複数のワードラインのうちの選択された1つに対して主ワードライン信号を駆動するステップと、
を備える、請求項25に記載の方法。 - 共有相互接続線を選択的に結合する前記ステップが、前記複数のサブワード・ドライバのうちの1つを選択的に活性化することに対応して且つそれに応じて、共有相互接続線を前記複数のワードラインのうちの1つと選択的に結合するステップを備える、請求項26に記載の方法。
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