JP2775552B2 - 半導体記憶装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Description
【０００１】
【産業上の利用分野】この発明は、複数のメモリセル領
域を含む半導体記憶装置に関し特に半導体記憶装置の読
出／書込ゲートの改良およびアクセス動作の高速化に関
するものである。
域を含む半導体記憶装置に関し特に半導体記憶装置の読
出／書込ゲートの改良およびアクセス動作の高速化に関
するものである。
【０００２】
【従来の技術】最近の半導体記憶装置は、急速に大容量
化されかつ高速化されている。特に、ＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）の分野においては、メ
モリセルが１つのキャパシタと１つのＭＯＳトランジス
タで構成されているので、メモリセルの構成がコンパク
トでありこの傾向が顕著である。
化されかつ高速化されている。特に、ＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）の分野においては、メ
モリセルが１つのキャパシタと１つのＭＯＳトランジス
タで構成されているので、メモリセルの構成がコンパク
トでありこの傾向が顕著である。
【０００３】図８は、このような半導体記憶装置の一例
を示す構成図である。図８に示す半導体記憶装置は、セ
ンスアンプ領域１と、行と列方向に配置される複数のメ
モリセル領域２と、４つの行デコーダ３と、４つの列デ
コーダ４と、列方向のメモリセル領域と平行に設けられ
るワード線くいうち領域５と、空き領域６と、読出／書
込回路７と、制御回路６６とを備える。
を示す構成図である。図８に示す半導体記憶装置は、セ
ンスアンプ領域１と、行と列方向に配置される複数のメ
モリセル領域２と、４つの行デコーダ３と、４つの列デ
コーダ４と、列方向のメモリセル領域と平行に設けられ
るワード線くいうち領域５と、空き領域６と、読出／書
込回路７と、制御回路６６とを備える。
【０００４】複数のメモリセル領域２は、図８中の一点
鎖線を中心に左右対称にされ、さらに一点鎖線の左右両
側のメモリセル領域２は、センスアンプ領域１を中心に
左右対称となっている。
鎖線を中心に左右対称にされ、さらに一点鎖線の左右両
側のメモリセル領域２は、センスアンプ領域１を中心に
左右対称となっている。
【０００５】センスアンプ領域１は、列方向に設けられ
るメモリセル領域２の対の間に配置され、この領域１に
は、後述のようにセンスアンプ、入出力ゲートなどが設
けられる。
るメモリセル領域２の対の間に配置され、この領域１に
は、後述のようにセンスアンプ、入出力ゲートなどが設
けられる。
【０００６】制御回路６６は、行アドレスストローブ信
号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、書込
信号／ＷＥ、およびアドレス信号Ａｄｄに従って半導体
記憶装置を制御するための種々の信号を発生する。この
種々の信号には、図中の白抜きの矢印で示されるブロッ
ク選択信号φ、行デコーダ３、列デコーダ４に与えられ
る内部アドレス信号（以下、単にアドレス信号と称す
る）、および読出／書込回路７を制御するための内部読
出／書込信号が含まれる。
号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、書込
信号／ＷＥ、およびアドレス信号Ａｄｄに従って半導体
記憶装置を制御するための種々の信号を発生する。この
種々の信号には、図中の白抜きの矢印で示されるブロッ
ク選択信号φ、行デコーダ３、列デコーダ４に与えられ
る内部アドレス信号（以下、単にアドレス信号と称す
る）、および読出／書込回路７を制御するための内部読
出／書込信号が含まれる。
【０００７】行デコーダ３は、アドレス信号に従ってワ
ード線ＷＬを選択して、選択したワード線ＷＬを“Ｈ”
レベルにする。センスアンプ領域１に設けられるセンス
アンプは、ワード線ＷＬによって選択されたメモリセル
のデータを増幅する。列デコーダ４は、ワード線ＷＬに
よって選択された１行分のメモリセルから所望のビット
を、アドレス信号に応答して選択する。
ード線ＷＬを選択して、選択したワード線ＷＬを“Ｈ”
レベルにする。センスアンプ領域１に設けられるセンス
アンプは、ワード線ＷＬによって選択されたメモリセル
のデータを増幅する。列デコーダ４は、ワード線ＷＬに
よって選択された１行分のメモリセルから所望のビット
を、アドレス信号に応答して選択する。
【０００８】ワード線くいうち領域５は、ワード線ＷＬ
のインピーダンスを下げる領域である。
のインピーダンスを下げる領域である。
【０００９】図９は図８の破線で示されたワード線ＷＬ
の構成を示す図である。ワード線ＷＬは、一般にポリシ
リコン層で形成されていることから抵抗が高いため、ワ
ード線が立上がるときの時定数が大きくなる。そこで、
図９に示すようにアルミ配線とポリシリコン配線とを列
方向のメモリセル領域２と平行に設けられるワード線く
いうち領域５において短絡することによりワード線の抵
抗を下げている。こうすることにより、ワード線が立上
がるときの時定数を小さくし、半導体記憶装置の動作を
高速化している。
の構成を示す図である。ワード線ＷＬは、一般にポリシ
リコン層で形成されていることから抵抗が高いため、ワ
ード線が立上がるときの時定数が大きくなる。そこで、
図９に示すようにアルミ配線とポリシリコン配線とを列
方向のメモリセル領域２と平行に設けられるワード線く
いうち領域５において短絡することによりワード線の抵
抗を下げている。こうすることにより、ワード線が立上
がるときの時定数を小さくし、半導体記憶装置の動作を
高速化している。
【００１０】また、アルミ配線とポリシリコン配線とを
接続するのに代えて、図１０に示すように、インバータ
２段で構成されるバッファ回路を前述の領域５に設ける
ものもある。これによると、ワード線選択信号の遅延を
防止することができる。ワード線くいうち方法およびバ
ッファ回路を設ける方法のいずれにおいても、実質的に
ワード線のインピーダンスを低減していると言える。
接続するのに代えて、図１０に示すように、インバータ
２段で構成されるバッファ回路を前述の領域５に設ける
ものもある。これによると、ワード線選択信号の遅延を
防止することができる。ワード線くいうち方法およびバ
ッファ回路を設ける方法のいずれにおいても、実質的に
ワード線のインピーダンスを低減していると言える。
【００１１】図１１は図８の破線で囲まれた部分のレイ
アウトの模式図である。図１１を参照して、破線Ｂで囲
まれる部分は、ワード線４０とビット線ＢＬ，／ＢＬお
よびコンタクトホール４１を含む。コンタクトホール４
１は、互いが接触しないように上下２段に配置されてい
る。ポリシリコン層とアルミ配線とは図９で示したよう
に重なっており、ワード線くいうち領域５において、コ
ンタクトホール４１により接続されている。
アウトの模式図である。図１１を参照して、破線Ｂで囲
まれる部分は、ワード線４０とビット線ＢＬ，／ＢＬお
よびコンタクトホール４１を含む。コンタクトホール４
１は、互いが接触しないように上下２段に配置されてい
る。ポリシリコン層とアルミ配線とは図９で示したよう
に重なっており、ワード線くいうち領域５において、コ
ンタクトホール４１により接続されている。
【００１２】空き領域６は、ワード線くいうち領域５と
センスアンプ領域１とで囲まれた領域であり、比較的レ
イアウトに余裕のある場所である。この領域６には、後
述の図１２に示されるように、僅か２つのＭＯＳトラン
ジスタ４２および４３が設けられるが、実質的に空き領
域と言える。
センスアンプ領域１とで囲まれた領域であり、比較的レ
イアウトに余裕のある場所である。この領域６には、後
述の図１２に示されるように、僅か２つのＭＯＳトラン
ジスタ４２および４３が設けられるが、実質的に空き領
域と言える。
【００１３】図１２は、図８の二点鎖線Ａで囲んだ部分
を示す回路図であり、従来の半導体記憶装置の構成例を
示す図である。図１２を参照して、一点鎖線から左側の
センスアンプ領域１は、メモリセル領域選択ゲートとし
てのＮＭＯＳＦＥＴ７、８、１１および１２と、入出力
ゲートとしてのＮＭＯＳＦＥＴ９および１０と、センス
アンプおよびビット線イコライズ回路を含む回路３９
と、副Ｉ／Ｏ線対ＳＩＯ１，／ＳＩＯ１とを含む。一点
鎖線の右側に配置されるセンスアンプ領域１は、一点鎖
線の左側に配置されるセンスアンプ領域と同様にメモリ
セル領域選択ゲートとしてのＮＭＯＳＦＥＴ２５、２
６、２９および３０と、入出力ゲートとしてのＮＭＯＳ
トランジスタ２７および２８と、センスアンプおよびイ
コライズ回路を含む回路３９と、副Ｉ／Ｏ線対ＳＩＯ
３，／ＳＩＯ３とを含む。
を示す回路図であり、従来の半導体記憶装置の構成例を
示す図である。図１２を参照して、一点鎖線から左側の
センスアンプ領域１は、メモリセル領域選択ゲートとし
てのＮＭＯＳＦＥＴ７、８、１１および１２と、入出力
ゲートとしてのＮＭＯＳＦＥＴ９および１０と、センス
アンプおよびビット線イコライズ回路を含む回路３９
と、副Ｉ／Ｏ線対ＳＩＯ１，／ＳＩＯ１とを含む。一点
鎖線の右側に配置されるセンスアンプ領域１は、一点鎖
線の左側に配置されるセンスアンプ領域と同様にメモリ
セル領域選択ゲートとしてのＮＭＯＳＦＥＴ２５、２
６、２９および３０と、入出力ゲートとしてのＮＭＯＳ
トランジスタ２７および２８と、センスアンプおよびイ
コライズ回路を含む回路３９と、副Ｉ／Ｏ線対ＳＩＯ
３，／ＳＩＯ３とを含む。
【００１４】一点鎖線から左側に配置される空き領域６
には、ブロック選択ゲートとしてのＮＭＯＳＦＥＴ４２
および４３を含む。一点鎖線から右側の空き領域６は、
ブロック選択ゲートとしてのＮＭＯＳＦＥＴ４４および
４５を含む。図１０に示されるφ１は、高レベルのとき
一点鎖線より左側のブロックを選択するための信号であ
り、φ２は、高レベルのとき、一点鎖線より右側のブロ
ックを選択するための信号である。φＳ１は、一点鎖線
より左側の領域において、センスアンプ領域１より左側
のメモリセル領域を選択するための信号であり、φＳ２
は、一点鎖線より左側の領域において、センスアンプ領
域１より右側のメモリセル領域を選択するための信号で
ある。φＳ３は、一点鎖線より右側の領域においてセン
スアンプ領域１より左側のメモリセル領域を選択するた
めの信号であり、φＳ４は、一点鎖線より右側の領域に
おいて、センスアンプ領域１より右側のメモリセル領域
を選択するための信号である。
には、ブロック選択ゲートとしてのＮＭＯＳＦＥＴ４２
および４３を含む。一点鎖線から右側の空き領域６は、
ブロック選択ゲートとしてのＮＭＯＳＦＥＴ４４および
４５を含む。図１０に示されるφ１は、高レベルのとき
一点鎖線より左側のブロックを選択するための信号であ
り、φ２は、高レベルのとき、一点鎖線より右側のブロ
ックを選択するための信号である。φＳ１は、一点鎖線
より左側の領域において、センスアンプ領域１より左側
のメモリセル領域を選択するための信号であり、φＳ２
は、一点鎖線より左側の領域において、センスアンプ領
域１より右側のメモリセル領域を選択するための信号で
ある。φＳ３は、一点鎖線より右側の領域においてセン
スアンプ領域１より左側のメモリセル領域を選択するた
めの信号であり、φＳ４は、一点鎖線より右側の領域に
おいて、センスアンプ領域１より右側のメモリセル領域
を選択するための信号である。
【００１５】ＢＬＥＱは、ビット線対の電位をイコライ
ズするための信号である。回路３９は、ビット線ＢＬ，
／ＢＬの電位をイコライズするとともに、ビット線Ｂ
Ｌ，／ＢＬの電位差を検知する。この回路３９の詳細を
図１３に示す。図１３を参照して、回路３９は、センス
アンプ駆動信号φＰ，φＮに応答して、ビット線ＢＬ，
／ＢＬの電位差を検知増幅するセンスアンプ３９Ｓと、
ビット線イコライズ信号ＢＬＥＱに応答してビット線Ｂ
Ｌ，／ＢＬの電位を電源電位の半分の電位１／２Ｖｃｃ
にイコライズするイコライズ回路３９Ｅとを含む。セン
スアンプ駆動信号φＰおよびφＮは、互いに相補の関係
にされている。
ズするための信号である。回路３９は、ビット線ＢＬ，
／ＢＬの電位をイコライズするとともに、ビット線Ｂ
Ｌ，／ＢＬの電位差を検知する。この回路３９の詳細を
図１３に示す。図１３を参照して、回路３９は、センス
アンプ駆動信号φＰ，φＮに応答して、ビット線ＢＬ，
／ＢＬの電位差を検知増幅するセンスアンプ３９Ｓと、
ビット線イコライズ信号ＢＬＥＱに応答してビット線Ｂ
Ｌ，／ＢＬの電位を電源電位の半分の電位１／２Ｖｃｃ
にイコライズするイコライズ回路３９Ｅとを含む。セン
スアンプ駆動信号φＰおよびφＮは、互いに相補の関係
にされている。
【００１６】図１４は、図１２に示した半導体記憶装置
のタイミング図である。次に図１２に示したメモリセル
２１のデータを読出し、書込む動作を、図１４に示した
タイミングチャートを用いて説明する。
のタイミング図である。次に図１２に示したメモリセル
２１のデータを読出し、書込む動作を、図１４に示した
タイミングチャートを用いて説明する。
【００１７】まず、時刻ｔ１において、行アドレススト
ローブ信号／ＲＡＳが“Ｌ”レベルとなると、行アドレ
ス信号がラッチされる。時刻ｔ２において、行アドレス
信号に従って、メモリセル２１のアクセスゲートに接続
されるワード線ＷＬ１が“Ｈ”レベルとなるとともに、
メモリセル領域を選択するための信号φＳ１が“Ｌ”レ
ベルとなる。一方、右側のメモリセル領域を選択するた
めの信号φＳ２は、“Ｈ”レベルのままとなる。信号φ
Ｓ２に応答して、メモリセル領域選択ゲート７および８
はオフし、メモリセル領域選択ゲート１１および１２が
オンする。それによりビット線ＢＬ２にメモリセル２１
のデータが読出されて、ビット線対ＢＬ２，／ＢＬ２に
電位差が生じる。
ローブ信号／ＲＡＳが“Ｌ”レベルとなると、行アドレ
ス信号がラッチされる。時刻ｔ２において、行アドレス
信号に従って、メモリセル２１のアクセスゲートに接続
されるワード線ＷＬ１が“Ｈ”レベルとなるとともに、
メモリセル領域を選択するための信号φＳ１が“Ｌ”レ
ベルとなる。一方、右側のメモリセル領域を選択するた
めの信号φＳ２は、“Ｈ”レベルのままとなる。信号φ
Ｓ２に応答して、メモリセル領域選択ゲート７および８
はオフし、メモリセル領域選択ゲート１１および１２が
オンする。それによりビット線ＢＬ２にメモリセル２１
のデータが読出されて、ビット線対ＢＬ２，／ＢＬ２に
電位差が生じる。
【００１８】時刻ｔ３において、センスアンプ３９Ｓを
活性化すると、ビット線対ＢＬ２，／ＢＬ２の電位差が
増幅される。次に時刻ｔ４において、列アドレス信号に
従って、列デコーダ４が列選択信号Ｙｉを“Ｈ”レベル
にする。
活性化すると、ビット線対ＢＬ２，／ＢＬ２の電位差が
増幅される。次に時刻ｔ４において、列アドレス信号に
従って、列デコーダ４が列選択信号Ｙｉを“Ｈ”レベル
にする。
【００１９】また、ブロック選択信号φ１を“Ｈ”レベ
ルにして、ブロック選択ゲート４２および４３をオン状
態にする。そうすることにより、ビット線対ＢＬ２，／
ＢＬ２、副Ｉ／Ｏ線対ＳＩＯ２，／ＳＩＯ２および主Ｉ
／Ｏ線対ＧＩＯ２，／ＧＩＯ２が接続されるので、ビッ
ト線対ＢＬ２，／ＢＬ２の電位が主Ｉ／Ｏ線対ＧＩＯ
２，／ＧＩＯ２に伝達される。
ルにして、ブロック選択ゲート４２および４３をオン状
態にする。そうすることにより、ビット線対ＢＬ２，／
ＢＬ２、副Ｉ／Ｏ線対ＳＩＯ２，／ＳＩＯ２および主Ｉ
／Ｏ線対ＧＩＯ２，／ＧＩＯ２が接続されるので、ビッ
ト線対ＢＬ２，／ＢＬ２の電位が主Ｉ／Ｏ線対ＧＩＯ
２，／ＧＩＯ２に伝達される。
【００２０】図８に示した読出／書込回路７は、主Ｉ／
Ｏ線対ＧＩＯ２，／ＧＩＯ２の電位差を検知して、メモ
リセル２１の保持していたデータを判定する。主Ｉ／Ｏ
線ＧＩＯ２が／ＧＩＯ２より高電位である場合は、メモ
リセル２１の保持していたデータは“Ｈ”レベルであ
り、低電位の場合には、“Ｌ”レベルである。
Ｏ線対ＧＩＯ２，／ＧＩＯ２の電位差を検知して、メモ
リセル２１の保持していたデータを判定する。主Ｉ／Ｏ
線ＧＩＯ２が／ＧＩＯ２より高電位である場合は、メモ
リセル２１の保持していたデータは“Ｈ”レベルであ
り、低電位の場合には、“Ｌ”レベルである。
【００２１】次に、時刻ｔ５において、書込信号／ＷＥ
が“Ｌ”レベルとなると、主Ｉ／Ｏ線ＧＩＯ２および／
ＧＩＯ２に与えられた書込データが副Ｉ／Ｏ線ＳＩＯ２
および／ＳＩＯ２を通して、ビット線ＢＬ２および／Ｂ
Ｌ２に書込まれるので、メモリセル２１にデータが書込
まれる。
が“Ｌ”レベルとなると、主Ｉ／Ｏ線ＧＩＯ２および／
ＧＩＯ２に与えられた書込データが副Ｉ／Ｏ線ＳＩＯ２
および／ＳＩＯ２を通して、ビット線ＢＬ２および／Ｂ
Ｌ２に書込まれるので、メモリセル２１にデータが書込
まれる。
【００２２】図１２の構成では、列選択信号Ｙｉが
“Ｈ”レベルとなると、副Ｉ／Ｏ線対、主Ｉ／Ｏ線対が
ビット線対に接続されるので、センスアンプ３９Ｓで増
幅してから、列選択信号Ｙｉを“Ｈ”レベルとしなけれ
ばならない。
“Ｈ”レベルとなると、副Ｉ／Ｏ線対、主Ｉ／Ｏ線対が
ビット線対に接続されるので、センスアンプ３９Ｓで増
幅してから、列選択信号Ｙｉを“Ｈ”レベルとしなけれ
ばならない。
【００２３】これは、次の理由からである。もし、セン
ス増幅する前に列選択信号Ｙｉを“Ｈ”レベルにする
と、ビット線に寄生容量の大きい副Ｉ／Ｏ線および主Ｉ
／Ｏ線が接続されるので、ビット線対ＢＬ２，／ＢＬ２
の電位差が小さくなるので、センスアンプが微小な電位
差の増幅に失敗して誤動作する恐れがあるためである。
ス増幅する前に列選択信号Ｙｉを“Ｈ”レベルにする
と、ビット線に寄生容量の大きい副Ｉ／Ｏ線および主Ｉ
／Ｏ線が接続されるので、ビット線対ＢＬ２，／ＢＬ２
の電位差が小さくなるので、センスアンプが微小な電位
差の増幅に失敗して誤動作する恐れがあるためである。
【００２４】このような欠点を解消するために、図１５
のような回路が従来提案されている。図１５は、従来の
半導体記憶装置のもう１つの構成例を示す回路図であ
る。図１５に示す半導体記憶装置と図１２に示す半導体
記憶装置とが異なるところは、一点鎖線の左側に配置さ
れるセンスアンプ領域に読出ゲートとしてのＮＭＯＳＦ
ＥＴ４６〜４９が追加され、上記センスアンプ領域１の
下方に配置された空き領域６に読出ブロックを選択する
ためのＮＭＯＳＦＥＴ５２および５３が追加されている
ことである。同様に、一点鎖線の右側に配置されるセン
スアンプ領域１には、読出ゲートとしてのＮＭＯＳＦＥ
Ｔ５６〜５９が追加され、かつその下方に設けられる空
き領域には、読出ブロック選択のためのＮＭＯＳＦＥＴ
６２および６３が追加されている。なお、図１２に示さ
れる副Ｉ／Ｏ線対に代えて、読出専用の副出力線対ＳＯ
１，／ＳＯ１および書込専用の副入力線対ＳＩ１，／Ｓ
Ｉ１が設けられている。
のような回路が従来提案されている。図１５は、従来の
半導体記憶装置のもう１つの構成例を示す回路図であ
る。図１５に示す半導体記憶装置と図１２に示す半導体
記憶装置とが異なるところは、一点鎖線の左側に配置さ
れるセンスアンプ領域に読出ゲートとしてのＮＭＯＳＦ
ＥＴ４６〜４９が追加され、上記センスアンプ領域１の
下方に配置された空き領域６に読出ブロックを選択する
ためのＮＭＯＳＦＥＴ５２および５３が追加されている
ことである。同様に、一点鎖線の右側に配置されるセン
スアンプ領域１には、読出ゲートとしてのＮＭＯＳＦＥ
Ｔ５６〜５９が追加され、かつその下方に設けられる空
き領域には、読出ブロック選択のためのＮＭＯＳＦＥＴ
６２および６３が追加されている。なお、図１２に示さ
れる副Ｉ／Ｏ線対に代えて、読出専用の副出力線対ＳＯ
１，／ＳＯ１および書込専用の副入力線対ＳＩ１，／Ｓ
Ｉ１が設けられている。
【００２５】図１６は、図１５に示した半導体記憶装置
の動作を示すタイミング図である。次に図１５に示した
メモリセル２１のデータを読出して反転されたデータを
書込む場合の動作について図１６のタイミング図を用い
て説明する。
の動作を示すタイミング図である。次に図１５に示した
メモリセル２１のデータを読出して反転されたデータを
書込む場合の動作について図１６のタイミング図を用い
て説明する。
【００２６】まず、時刻ｔ１において、行アドレススト
ローブ信号／ＲＡＳが“Ｌ”レベルとなると、行アドレ
ス信号がラッチされる。行デコーダ３は行アドレス信号
に従ってワード線ＷＬ１を“Ｈ”レベルにする。応答し
てメモリセル２１のアクセスゲートがオン状態となり、
メモリセル２１のデータがビット線対ＢＬ，／ＢＬに読
出される。時刻ｔ３において、列選択信号ＹＲｉを
“Ｈ”レベルにし、ＮＭＯＳＦＥＴ４８および４９を導
通させ、かつブロック選択信号φ１を“Ｈ”レベルに
し、ＮＭＯＳＦＥＴ５２および５３を導通させる。ビッ
ト線ＢＬ２の電位は、ビット線／ＢＬ２の電位よりも高
いので、ＮＭＯＳＦＥＴ４６は４７よりも強くオンす
る。したがって副出力線ＳＯ１と主Ｉ／Ｏ線ＧＩＯ２の
電位は、それぞれ副出力線／ＳＯ１および主Ｉ／Ｏ線Ｇ
ＩＯ２の電位よりも低下する。読出／書込回路７は、主
Ｉ／Ｏ線ＧＩＯと／ＧＩＯとの電位差を検知して、メモ
リセル２１に保持していたデータを判定する。主Ｉ／Ｏ
線ＧＩＯの電位が／ＧＩＯの電位よりも低いときは、メ
モリセルデータは“Ｈ”レベルとなり、主Ｉ／Ｏ線ＧＩ
Ｏの電位が／ＧＩＯの電位よりも高いときはメモリセル
データは“Ｌ”レベルとなる。
ローブ信号／ＲＡＳが“Ｌ”レベルとなると、行アドレ
ス信号がラッチされる。行デコーダ３は行アドレス信号
に従ってワード線ＷＬ１を“Ｈ”レベルにする。応答し
てメモリセル２１のアクセスゲートがオン状態となり、
メモリセル２１のデータがビット線対ＢＬ，／ＢＬに読
出される。時刻ｔ３において、列選択信号ＹＲｉを
“Ｈ”レベルにし、ＮＭＯＳＦＥＴ４８および４９を導
通させ、かつブロック選択信号φ１を“Ｈ”レベルに
し、ＮＭＯＳＦＥＴ５２および５３を導通させる。ビッ
ト線ＢＬ２の電位は、ビット線／ＢＬ２の電位よりも高
いので、ＮＭＯＳＦＥＴ４６は４７よりも強くオンす
る。したがって副出力線ＳＯ１と主Ｉ／Ｏ線ＧＩＯ２の
電位は、それぞれ副出力線／ＳＯ１および主Ｉ／Ｏ線Ｇ
ＩＯ２の電位よりも低下する。読出／書込回路７は、主
Ｉ／Ｏ線ＧＩＯと／ＧＩＯとの電位差を検知して、メモ
リセル２１に保持していたデータを判定する。主Ｉ／Ｏ
線ＧＩＯの電位が／ＧＩＯの電位よりも低いときは、メ
モリセルデータは“Ｈ”レベルとなり、主Ｉ／Ｏ線ＧＩ
Ｏの電位が／ＧＩＯの電位よりも高いときはメモリセル
データは“Ｌ”レベルとなる。
【００２７】図１５に示した半導体記憶装置は、図１２
に示した半導体記憶装置とは異なり、センス増幅前に列
選択信号ＹＲｉを“Ｈ”レベルにして、メモリセルデー
タを主Ｉ／Ｏ線対ＧＩＯ２，／ＧＩＯ２に読出している
ので、図１２の半導体記憶装置よりも、主Ｉ／Ｏ線対Ｇ
ＩＯ２，／ＧＩＯ２にメモリセルデータが早く読出され
るという利点がある。
に示した半導体記憶装置とは異なり、センス増幅前に列
選択信号ＹＲｉを“Ｈ”レベルにして、メモリセルデー
タを主Ｉ／Ｏ線対ＧＩＯ２，／ＧＩＯ２に読出している
ので、図１２の半導体記憶装置よりも、主Ｉ／Ｏ線対Ｇ
ＩＯ２，／ＧＩＯ２にメモリセルデータが早く読出され
るという利点がある。
【００２８】次に、時刻ｔ４において、書込信号／ＷＥ
を“Ｌ”レベルとすると、列選択信号ＹＷｉが“Ｈ”レ
ベルとなるので、主Ｉ／Ｏ線のデータがビット線に書込
まれる。そして、ビット線ＢＬ２の電位がメモリセル２
１に書込まれる。
を“Ｌ”レベルとすると、列選択信号ＹＷｉが“Ｈ”レ
ベルとなるので、主Ｉ／Ｏ線のデータがビット線に書込
まれる。そして、ビット線ＢＬ２の電位がメモリセル２
１に書込まれる。
【００２９】
【発明が解決しようとする課題】従来の半導体記憶装置
は、以上のように構成されているので、データの読出を
高速化するために、図１２の構成を図１５の構成にした
場合には、図１５のセンスアンプ領域１の列方向の幅Ｗ
２は、図１２のセンスアンプ領域の列方向の幅Ｗ１に比
べて増加する。このため、チップ面積が増加するという
問題がある。
は、以上のように構成されているので、データの読出を
高速化するために、図１２の構成を図１５の構成にした
場合には、図１５のセンスアンプ領域１の列方向の幅Ｗ
２は、図１２のセンスアンプ領域の列方向の幅Ｗ１に比
べて増加する。このため、チップ面積が増加するという
問題がある。
【００３０】この発明は、上記のような問題を解消する
ためになされたもので、高速でかつチップ面積の小さい
半導体記憶装置を得ることを目的とする。
ためになされたもので、高速でかつチップ面積の小さい
半導体記憶装置を得ることを目的とする。
【００３１】
【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、複数のメモリセル領域と、複数のセン
スアンプ形成領域と、複数の空き領域と、主データ入出
力線対と、複数の副データ入出力線対と、複数のセンス
アンプと、複数の入出力ゲートと、複数の読出手段と、
複数の書込手段と、電位制限手段とを含む。
導体記憶装置は、複数のメモリセル領域と、複数のセン
スアンプ形成領域と、複数の空き領域と、主データ入出
力線対と、複数の副データ入出力線対と、複数のセンス
アンプと、複数の入出力ゲートと、複数の読出手段と、
複数の書込手段と、電位制限手段とを含む。
【００３２】複数のメモリセル領域は、行方向および列
方向に配置され、各々が、行方向に設けられる複数のワ
ード線、列方向に設けられる複数のビット線、および各
ワード線と各ビット線との交点に設けられる複数のメモ
リセルを含む。
方向に配置され、各々が、行方向に設けられる複数のワ
ード線、列方向に設けられる複数のビット線、および各
ワード線と各ビット線との交点に設けられる複数のメモ
リセルを含む。
【００３３】複数のセンスアンプ形成領域は、それぞれ
が列方向に隣接した２つのメモリセル領域の間に設けら
れる。
が列方向に隣接した２つのメモリセル領域の間に設けら
れる。
【００３４】複数の空き領域は、それぞれが行方向に隣
接した２つのセンスアンプ形成領域の間に設けられる。
接した２つのセンスアンプ形成領域の間に設けられる。
【００３５】主データ入出力線対は、半導体記憶装置の
外部との間で授受されるデータを伝達する。
外部との間で授受されるデータを伝達する。
【００３６】複数の副データ入出力線対は、列方向のメ
モリセル領域の各対の間に設けられ、各々が隣接のメモ
リセル領域に対してデータの伝達を行なう。
モリセル領域の各対の間に設けられ、各々が隣接のメモ
リセル領域に対してデータの伝達を行なう。
【００３７】複数のセンスアンプは、センスアンプ形成
領域に設けられ、対応するビット線対の電位を検出す
る。
領域に設けられ、対応するビット線対の電位を検出す
る。
【００３８】複数の入出力ゲートは、センスアンプ形成
領域に対応して設けられ、各々が隣接のメモリセル領域
の各ビット線対と副データ入出力線対との間に接続され
る。
領域に対応して設けられ、各々が隣接のメモリセル領域
の各ビット線対と副データ入出力線対との間に接続され
る。
【００３９】複数の読出手段は、空き領域に設けられ、
副データ入出力線対の電位差を検知して主データ入出力
線対に出力する。
副データ入出力線対の電位差を検知して主データ入出力
線対に出力する。
【００４０】複数の書込手段は、空き領域に設けられ、
主データ入出力線対のデータを副データ入出力線対に転
送する。
主データ入出力線対のデータを副データ入出力線対に転
送する。
【００４１】電位制限手段は、読出および書込手段が設
けられる領域に設けられ、副データ入出力線対の電位差
をある一定電位に制御する。
けられる領域に設けられ、副データ入出力線対の電位差
をある一定電位に制御する。
【００４２】請求項２の発明に係る半導体記憶装置は、
請求項１の発明の構成において、電位制限手段は、複数
の副データ入出力線対と副データ入出力線対の伝達する
２値データのうちの一方の電位レベルとの間にそれぞれ
結合される複数の負荷トランジスタ対を含み、各負荷ト
ランジスタ対は、副データ入出力線対がメモリセル領域
からの読出データを伝達する期間において導通状態とさ
れる。
請求項１の発明の構成において、電位制限手段は、複数
の副データ入出力線対と副データ入出力線対の伝達する
２値データのうちの一方の電位レベルとの間にそれぞれ
結合される複数の負荷トランジスタ対を含み、各負荷ト
ランジスタ対は、副データ入出力線対がメモリセル領域
からの読出データを伝達する期間において導通状態とさ
れる。
【００４３】請求項３の発明に係る半導体記憶装置は、
請求項１の発明の構成に加えて、行方向のメモリセル領
域間に設けられ、ワード線のインピーダンスを下げるた
めの複数のインピーダンス低減手段をさらに備え、空き
領域は、センスアンプ形成領域、入出力ゲートが設けら
れる領域およびインピーダンス低減手段が設けられる領
域により囲まれる領域である。
請求項１の発明の構成に加えて、行方向のメモリセル領
域間に設けられ、ワード線のインピーダンスを下げるた
めの複数のインピーダンス低減手段をさらに備え、空き
領域は、センスアンプ形成領域、入出力ゲートが設けら
れる領域およびインピーダンス低減手段が設けられる領
域により囲まれる領域である。
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【作用】請求項１の発明では、読出手段は、副データ入
出力線対の電位差を検知して主データ入出力線対に出力
するので、データの読出速度が向上する。そして、この
読出手段は、空き領域、すなわち、従来有効に活用され
ていなかった領域に配置されている。したがって、請求
項１の発明に係る半導体記憶装置は、チップ面積を増加
させることなく、半導体記憶装置のアクセス時間を高速
化することができる。しかも、副データ入出力線対の電
位差をある一定電位に制御する電位制限手段が設けられ
ているので、ページモード動作時においても、半導体記
憶装置のアクセス動作を高速化することができる。
出力線対の電位差を検知して主データ入出力線対に出力
するので、データの読出速度が向上する。そして、この
読出手段は、空き領域、すなわち、従来有効に活用され
ていなかった領域に配置されている。したがって、請求
項１の発明に係る半導体記憶装置は、チップ面積を増加
させることなく、半導体記憶装置のアクセス時間を高速
化することができる。しかも、副データ入出力線対の電
位差をある一定電位に制御する電位制限手段が設けられ
ているので、ページモード動作時においても、半導体記
憶装置のアクセス動作を高速化することができる。
【００５０】請求項２の発明では、電位制限手段は、副
データ入出力線対がメモリセル領域からの読出データを
伝達する期間において導通状態となる複数の負荷トラン
ジスタ対により構成され、読出動作時において、副デー
タ入出力線対の電位差が一定電位差に制限される。この
ため、ページモード動作時においてもアクセス動作を高
速化できる。
データ入出力線対がメモリセル領域からの読出データを
伝達する期間において導通状態となる複数の負荷トラン
ジスタ対により構成され、読出動作時において、副デー
タ入出力線対の電位差が一定電位差に制限される。この
ため、ページモード動作時においてもアクセス動作を高
速化できる。
【００５１】請求項３の発明では、ワード線のインピー
ダンスを低減するためのインピーダンス低減手段によ
り、アクセス動作が高速化されるとともに、空き領域
が、センスアンプ形成領域、入出力ゲートが設けられる
領域およびインピーダンス低減手段が設けられる領域に
より囲まれる領域であるため、チップ面積を増加させる
ことなく、アクセス動作を高速化することができる。
ダンスを低減するためのインピーダンス低減手段によ
り、アクセス動作が高速化されるとともに、空き領域
が、センスアンプ形成領域、入出力ゲートが設けられる
領域およびインピーダンス低減手段が設けられる領域に
より囲まれる領域であるため、チップ面積を増加させる
ことなく、アクセス動作を高速化することができる。
【００５２】
【００５３】
【実施例】図１は、この発明の一実施例を示す回路図で
ある。図１に示す半導体記憶装置と図１２に示す半導体
記憶装置とが異なるところは、各空き領域６に読出ゲー
ト６Ｒ、書込ゲート６Ｗ、および副Ｉ／Ｏ線対の電位を
イコライズするためのイコライズ回路６Ｅが設けられ、
かつブロック選択信号を書込用のブロック選択信号φＷ
および読出用のブロック選択信号φＲとに分割している
ことである。
ある。図１に示す半導体記憶装置と図１２に示す半導体
記憶装置とが異なるところは、各空き領域６に読出ゲー
ト６Ｒ、書込ゲート６Ｗ、および副Ｉ／Ｏ線対の電位を
イコライズするためのイコライズ回路６Ｅが設けられ、
かつブロック選択信号を書込用のブロック選択信号φＷ
および読出用のブロック選択信号φＲとに分割している
ことである。
【００５４】図１に示す半導体記憶装置は、一点鎖線を
中心に左右対称であるので、以下の説明については、一
点鎖線から左側の部分についてのみ説明する。
中心に左右対称であるので、以下の説明については、一
点鎖線から左側の部分についてのみ説明する。
【００５５】書込ゲート６Ｗは、ＮＭＯＳＦＥＴ１３お
よび１４を含む。各ＮＭＯＳＦＥＴは、一方電極（ドレ
イン電極またはソース電極）、他方電極（ソース電極ま
たはドレイン電極）およびゲート電極を含む。ＮＭＯＳ
ＦＥＴ１３は、その一方電極が副Ｉ／Ｏ線ＳＩＯ１に接
続され、その他方電極が主Ｉ／Ｏ線／ＧＩＯ２に接続さ
れ、そのゲート電極はＮＭＯＳＦＥＴ１４と共にブロッ
ク選択信号φＷ１を受けるように接続される。ＮＭＯＳ
ＦＥＴ１４は、その一方電極が副Ｉ／Ｏ線ＳＩＯ１に接
続され、その他方電極が主Ｉ／Ｏ線ＧＩＯ２に接続され
る。
よび１４を含む。各ＮＭＯＳＦＥＴは、一方電極（ドレ
イン電極またはソース電極）、他方電極（ソース電極ま
たはドレイン電極）およびゲート電極を含む。ＮＭＯＳ
ＦＥＴ１３は、その一方電極が副Ｉ／Ｏ線ＳＩＯ１に接
続され、その他方電極が主Ｉ／Ｏ線／ＧＩＯ２に接続さ
れ、そのゲート電極はＮＭＯＳＦＥＴ１４と共にブロッ
ク選択信号φＷ１を受けるように接続される。ＮＭＯＳ
ＦＥＴ１４は、その一方電極が副Ｉ／Ｏ線ＳＩＯ１に接
続され、その他方電極が主Ｉ／Ｏ線ＧＩＯ２に接続され
る。
【００５６】書込ゲート６Ｒは、ＮＭＯＳＦＥＴ１５〜
２０を含む。ＮＭＯＳＦＥＴ１５は、その一方電極が主
Ｉ／Ｏ線／ＧＩＯ２に接続され、その他方電極がＮＭＯ
ＳＦＥＴ１７の一方電極に接続され、そのゲート電極が
ＮＭＯＳＦＥＴ１６のゲート電極と共にブロック選択信
号φＲ１に接続される。ＮＭＯＳＦＥＴ１６は、その一
方電極が主Ｉ／Ｏ線ＧＩＯ２に接続され、その他方電極
がＮＭＯＳＦＥＴ１８の一方電極に接続される。ＮＭＯ
ＳＦＥＴ１７は、その他方電極が電源電圧Ｖｃｃを受け
るように接続され、そのゲート電極が副Ｉ／Ｏ線／ＳＩ
Ｏ１に接続される。ＮＭＯＳＦＥＴ１８は、その他方電
極が電源電圧Ｖｃｃを受けるように接続され、そのゲー
ト電極が副Ｉ／Ｏ線ＳＩＯ１に接続される。
２０を含む。ＮＭＯＳＦＥＴ１５は、その一方電極が主
Ｉ／Ｏ線／ＧＩＯ２に接続され、その他方電極がＮＭＯ
ＳＦＥＴ１７の一方電極に接続され、そのゲート電極が
ＮＭＯＳＦＥＴ１６のゲート電極と共にブロック選択信
号φＲ１に接続される。ＮＭＯＳＦＥＴ１６は、その一
方電極が主Ｉ／Ｏ線ＧＩＯ２に接続され、その他方電極
がＮＭＯＳＦＥＴ１８の一方電極に接続される。ＮＭＯ
ＳＦＥＴ１７は、その他方電極が電源電圧Ｖｃｃを受け
るように接続され、そのゲート電極が副Ｉ／Ｏ線／ＳＩ
Ｏ１に接続される。ＮＭＯＳＦＥＴ１８は、その他方電
極が電源電圧Ｖｃｃを受けるように接続され、そのゲー
ト電極が副Ｉ／Ｏ線ＳＩＯ１に接続される。
【００５７】イコライズ回路６Ｅは、ＮＭＯＳＦＥＴ１
９および２０を含む。ＮＭＯＳＦＥＴ１９は、その一方
電極が副Ｉ／Ｏ線／ＳＩＯ１に接続され、その他方電極
が電源電圧の半分の電位１／２Ｖｃｃを受けるように接
続され、そのゲート電極がＮＭＯＳＦＥＴ２０のゲート
電極と共にビット線イコライズ信号ＢＬＥＱを受けるよ
うに接続される。ＮＭＯＳＦＥＴ２０は、他方電極が副
Ｉ／Ｏ線ＳＩＯ１に接続される。
９および２０を含む。ＮＭＯＳＦＥＴ１９は、その一方
電極が副Ｉ／Ｏ線／ＳＩＯ１に接続され、その他方電極
が電源電圧の半分の電位１／２Ｖｃｃを受けるように接
続され、そのゲート電極がＮＭＯＳＦＥＴ２０のゲート
電極と共にビット線イコライズ信号ＢＬＥＱを受けるよ
うに接続される。ＮＭＯＳＦＥＴ２０は、他方電極が副
Ｉ／Ｏ線ＳＩＯ１に接続される。
【００５８】図２は、図１に示した半導体記憶装置のタ
イミング図である。次に“Ｈ”レベルが記憶されたメモ
リセル２１を読出して、書換える動作について、図２の
タイミング図を用いて説明する。
イミング図である。次に“Ｈ”レベルが記憶されたメモ
リセル２１を読出して、書換える動作について、図２の
タイミング図を用いて説明する。
【００５９】まず、行アドレスストローブ信号／ＲＡＳ
が“Ｈ”レベルの期間に、ビット線イコライズ信号ＢＬ
ＥＱが“Ｈ”レベルとなる。応答して、ビット線イコラ
イズ回路３９Ｅ（図１３）は、ビット線ＢＬ，／ＢＬを
１／２Ｖｃｃにプリチャージする。また、イコライズ回
路６ＥのＮＭＯＳＦＥＴ１９および２０がオン状態とな
り、副Ｉ／Ｏ線ＳＩＯ，／ＳＩＯを１／２Ｖｃｃにプリ
チャージする。
が“Ｈ”レベルの期間に、ビット線イコライズ信号ＢＬ
ＥＱが“Ｈ”レベルとなる。応答して、ビット線イコラ
イズ回路３９Ｅ（図１３）は、ビット線ＢＬ，／ＢＬを
１／２Ｖｃｃにプリチャージする。また、イコライズ回
路６ＥのＮＭＯＳＦＥＴ１９および２０がオン状態とな
り、副Ｉ／Ｏ線ＳＩＯ，／ＳＩＯを１／２Ｖｃｃにプリ
チャージする。
【００６０】時刻ｔ１において、行アドレスストローブ
信号／ＲＡＳが“Ｌ”レベルになると、行アドレス信号
がラッチされる。時刻ｔ２において、ラッチされた行ア
ドレス信号に対応するワード線ＷＬ１が立上がるととも
に、センスアンプ領域の左側のメモリセル領域を選択す
る信号φＳ１が“Ｌ”レベルとなる。一方、センスアン
プ領域の右側のメモリセル領域を選択する信号φＳ２は
“Ｈ”レベルのままである。このようにしてビット線対
ＢＬ２，／ＢＬ２にメモリセル２１のデータが読出され
る。時刻ｔ３において、行アドレス信号に従って列選択
信号Ｙｉが“Ｈ”レベルになるとともに、ブロック選択
信号φＲ１が“Ｈ”レベルとなる。応答して、入出力ゲ
ート９および１０がＮＭＯＳＦＥＴ１５および１６がオ
ンする。それによりビット線対ＢＬ２，／ＢＬ２は、副
Ｉ／Ｏ線対ＳＩＯ１，／ＳＩＯ１に接続される。しか
し、ＮＭＯＳＦＥＴ１３および１４は非導通なので副ビ
ット線対ＢＬ２，／ＢＬ２と主Ｉ／Ｏ線対ＧＩＯ２，／
ＧＩＯ２とは接続されていない。
信号／ＲＡＳが“Ｌ”レベルになると、行アドレス信号
がラッチされる。時刻ｔ２において、ラッチされた行ア
ドレス信号に対応するワード線ＷＬ１が立上がるととも
に、センスアンプ領域の左側のメモリセル領域を選択す
る信号φＳ１が“Ｌ”レベルとなる。一方、センスアン
プ領域の右側のメモリセル領域を選択する信号φＳ２は
“Ｈ”レベルのままである。このようにしてビット線対
ＢＬ２，／ＢＬ２にメモリセル２１のデータが読出され
る。時刻ｔ３において、行アドレス信号に従って列選択
信号Ｙｉが“Ｈ”レベルになるとともに、ブロック選択
信号φＲ１が“Ｈ”レベルとなる。応答して、入出力ゲ
ート９および１０がＮＭＯＳＦＥＴ１５および１６がオ
ンする。それによりビット線対ＢＬ２，／ＢＬ２は、副
Ｉ／Ｏ線対ＳＩＯ１，／ＳＩＯ１に接続される。しか
し、ＮＭＯＳＦＥＴ１３および１４は非導通なので副ビ
ット線対ＢＬ２，／ＢＬ２と主Ｉ／Ｏ線対ＧＩＯ２，／
ＧＩＯ２とは接続されていない。
【００６１】ビット線対ＢＬ２，／ＢＬ２と主Ｉ／Ｏ線
対ＧＩＯ２，／ＧＩＯ２とが接続されていないことによ
る利点は、ビット線対ＢＬ２，／ＢＬ２に現われる電位
差の減少が、図１２の場合と比べて格段に小さいことで
ある。これは、次のように説明される。すなわち、図８
に示されるように、副Ｉ／Ｏ線ＳＩＯ，／ＳＩＯの長さ
Ｌ１は、主Ｉ／Ｏ線対ＧＩＯ，／ＧＩＯの長さＬ２に比
べて大変短い。したがって列選択信号Ｙｉが“Ｈ”レベ
ルとなって、ビット線対ＢＬ２，／ＢＬ２と副Ｉ／Ｏ線
ＳＩＯ１，／ＳＩＯ１とが接続されることによるビット
線対の電位差の減少が、図１２の構成において、列選択
信号をセンス増幅以前に立上げることによってビット線
対に副Ｉ／Ｏ線および主Ｉ／Ｏ線の両方が接続された場
合に比べて格段に小さくなる。
対ＧＩＯ２，／ＧＩＯ２とが接続されていないことによ
る利点は、ビット線対ＢＬ２，／ＢＬ２に現われる電位
差の減少が、図１２の場合と比べて格段に小さいことで
ある。これは、次のように説明される。すなわち、図８
に示されるように、副Ｉ／Ｏ線ＳＩＯ，／ＳＩＯの長さ
Ｌ１は、主Ｉ／Ｏ線対ＧＩＯ，／ＧＩＯの長さＬ２に比
べて大変短い。したがって列選択信号Ｙｉが“Ｈ”レベ
ルとなって、ビット線対ＢＬ２，／ＢＬ２と副Ｉ／Ｏ線
ＳＩＯ１，／ＳＩＯ１とが接続されることによるビット
線対の電位差の減少が、図１２の構成において、列選択
信号をセンス増幅以前に立上げることによってビット線
対に副Ｉ／Ｏ線および主Ｉ／Ｏ線の両方が接続された場
合に比べて格段に小さくなる。
【００６２】したがって、図１の構成ではセンス増幅以
前に列選択信号Ｙｉを“Ｈ”レベルにしても、センスア
ンプがビット線の電位差の増幅に失敗することはない。
前に列選択信号Ｙｉを“Ｈ”レベルにしても、センスア
ンプがビット線の電位差の増幅に失敗することはない。
【００６３】時刻ｔ３において、副Ｉ／Ｏ線ＳＩＯ１，
／ＳＩＯ１、ビット線対ＢＬ２，／ＢＬ２の電位が加わ
ることによって、副Ｉ／Ｏ線ＳＩＯ１の電位は、／ＳＩ
Ｏ１の電位よりも上昇するので、ＮＭＯＳＦＥＴ１８
は、ＮＭＯＳＦＥＴ１７よりも導電度が大きくなる。時
刻ｔ４において、この導電度の差により副Ｉ／Ｏ線対の
電位差を大きくすることができる。このときのブロック
選択信号φＲ１が“Ｈ”レベルなので、ＮＭＯＳＦＥＴ
１５５および１６が導通している。このため、主Ｉ／Ｏ
線ＧＩＯ２の電位は、／ＧＩＯ２の電位よりも低くな
る。読出／書込回路７は、主Ｉ／Ｏ線ＧＩＯ２と／ＧＩ
Ｏ２との電位差を検知することによって、メモリセル２
１の保持していたデータを判定する。主Ｉ／Ｏ線ＧＩＯ
２の電位が／ＧＩＯ２の電位よりも低い場合には、メモ
リセル２１のデータは“Ｈ”レベルと判定され、主Ｉ／
Ｏ線ＧＩＯ２の電位が／ＧＩＯ２の電位よりも高い場合
には、メモリセル２１のデータは“Ｌ”と判定される。
／ＳＩＯ１、ビット線対ＢＬ２，／ＢＬ２の電位が加わ
ることによって、副Ｉ／Ｏ線ＳＩＯ１の電位は、／ＳＩ
Ｏ１の電位よりも上昇するので、ＮＭＯＳＦＥＴ１８
は、ＮＭＯＳＦＥＴ１７よりも導電度が大きくなる。時
刻ｔ４において、この導電度の差により副Ｉ／Ｏ線対の
電位差を大きくすることができる。このときのブロック
選択信号φＲ１が“Ｈ”レベルなので、ＮＭＯＳＦＥＴ
１５５および１６が導通している。このため、主Ｉ／Ｏ
線ＧＩＯ２の電位は、／ＧＩＯ２の電位よりも低くな
る。読出／書込回路７は、主Ｉ／Ｏ線ＧＩＯ２と／ＧＩ
Ｏ２との電位差を検知することによって、メモリセル２
１の保持していたデータを判定する。主Ｉ／Ｏ線ＧＩＯ
２の電位が／ＧＩＯ２の電位よりも低い場合には、メモ
リセル２１のデータは“Ｈ”レベルと判定され、主Ｉ／
Ｏ線ＧＩＯ２の電位が／ＧＩＯ２の電位よりも高い場合
には、メモリセル２１のデータは“Ｌ”と判定される。
【００６４】時刻ｔ５において、書込信号／ＷＥが
“Ｌ”レベルになると、列選択信号Ｙｉとブロック選択
信号φＷ１とが“Ｈ”レベルとなるので、主Ｉ／Ｏ線対
ＧＩＯ２，／ＧＩＯ２のデータが、副Ｉ／Ｏ線対ＳＩＯ
２，／ＳＩＯ２を通してビット線ＢＬ２，／ＢＬ２に伝
達される。このようにして、ビット線ＢＬ２の電位がメ
モリセル２１に書込まれる。
“Ｌ”レベルになると、列選択信号Ｙｉとブロック選択
信号φＷ１とが“Ｈ”レベルとなるので、主Ｉ／Ｏ線対
ＧＩＯ２，／ＧＩＯ２のデータが、副Ｉ／Ｏ線対ＳＩＯ
２，／ＳＩＯ２を通してビット線ＢＬ２，／ＢＬ２に伝
達される。このようにして、ビット線ＢＬ２の電位がメ
モリセル２１に書込まれる。
【００６５】図１の半導体記憶装置の構成は、図１２の
半導体記憶装置の構成と比べて、センスアンプ領域の幅
Ｗ１は同じである。ところが、図１の半導体記憶装置の
構成は、図１５の半導体記憶装置と同様にビット線対の
電位差をセンスアンプで増幅する以前に、列選択信号を
活性化して、データを主Ｉ／Ｏ線上に読出すことができ
るので、図１５の構成と同様に高速にメモリセルのデー
タを読出すことができる。
半導体記憶装置の構成と比べて、センスアンプ領域の幅
Ｗ１は同じである。ところが、図１の半導体記憶装置の
構成は、図１５の半導体記憶装置と同様にビット線対の
電位差をセンスアンプで増幅する以前に、列選択信号を
活性化して、データを主Ｉ／Ｏ線上に読出すことができ
るので、図１５の構成と同様に高速にメモリセルのデー
タを読出すことができる。
【００６６】なお、図１の構成では、副Ｉ／Ｏ線の電位
を１／２ＶｃｃにプリチャージするためのＮＭＯＳＦＥ
Ｔをセンスアンプ領域１とワード線くいうち領域５で囲
まれた領域６との両方に配置しているが、図３に示すよ
うに領域６のイコライズ回路６Ｅを省略し、読出ゲート
６８と書込ゲート６７のみを配置してもよい。
を１／２ＶｃｃにプリチャージするためのＮＭＯＳＦＥ
Ｔをセンスアンプ領域１とワード線くいうち領域５で囲
まれた領域６との両方に配置しているが、図３に示すよ
うに領域６のイコライズ回路６Ｅを省略し、読出ゲート
６８と書込ゲート６７のみを配置してもよい。
【００６７】図３は、この発明の第２の実施例を示す回
路図である。図３に示す回路において、副Ｉ／Ｏ線ＳＩ
Ｏ１と／ＳＩＯ１を１／２Ｖｃｃにプリチャージする方
法について図４のタイミング図を用いて説明する。
路図である。図３に示す回路において、副Ｉ／Ｏ線ＳＩ
Ｏ１と／ＳＩＯ１を１／２Ｖｃｃにプリチャージする方
法について図４のタイミング図を用いて説明する。
【００６８】図４のタイミング図と図２のタイミング図
とが異なるところは、行アドレスストローブ信号／ＲＡ
Ｓが“Ｈ”レベルの期間に列選択信号Ｙｉのうちの少な
くとも１つが“Ｈ”レベルとなっていることである。そ
の他波形については図２と同様である。
とが異なるところは、行アドレスストローブ信号／ＲＡ
Ｓが“Ｈ”レベルの期間に列選択信号Ｙｉのうちの少な
くとも１つが“Ｈ”レベルとなっていることである。そ
の他波形については図２と同様である。
【００６９】まず、行アドレスストローブ信号／ＲＡＳ
が“Ｈ”の期間に列選択信号Ｙｉの少なくとも１つが
“Ｈ”レベルとされる。この列選択信号に応答して対応
の入出力ゲートがオンする。それにより、ビット線Ｂ
Ｌ，／ＢＬと対応の副Ｉ／Ｏ線対ＳＩＯ，／ＳＩＯとが
接続されるので、副Ｉ／Ｏ線対も１／２Ｖｃｃにプリチ
ャージされる。時刻ｔ１からの動作は、図１の場合と同
様である。
が“Ｈ”の期間に列選択信号Ｙｉの少なくとも１つが
“Ｈ”レベルとされる。この列選択信号に応答して対応
の入出力ゲートがオンする。それにより、ビット線Ｂ
Ｌ，／ＢＬと対応の副Ｉ／Ｏ線対ＳＩＯ，／ＳＩＯとが
接続されるので、副Ｉ／Ｏ線対も１／２Ｖｃｃにプリチ
ャージされる。時刻ｔ１からの動作は、図１の場合と同
様である。
【００７０】図１の半導体記憶装置の動作は、図２のタ
イミング図を用いて説明したが、図５のタイミング図の
ように動作させてもよい。図５は、この発明の第３の実
施例を示すタイミング図である。図５のタイミング図と
図２のタイミング図とが異なるところは、時刻ｔ３の直
後の時刻ｔ４において、読出ゲート６Ｒを活性化してい
ることである。次に、図１の半導体記憶装置を図５のタ
イミング図に従って動作させる方法を説明する。
イミング図を用いて説明したが、図５のタイミング図の
ように動作させてもよい。図５は、この発明の第３の実
施例を示すタイミング図である。図５のタイミング図と
図２のタイミング図とが異なるところは、時刻ｔ３の直
後の時刻ｔ４において、読出ゲート６Ｒを活性化してい
ることである。次に、図１の半導体記憶装置を図５のタ
イミング図に従って動作させる方法を説明する。
【００７１】時刻ｔ１および時刻ｔ２における動作は図
２の場合と同様である。時刻ｔ３において、センスアン
プを活性化させず、ビット線対ＢＬ２，／ＢＬ２の電位
差を増幅する。センスアンプ活性化と同時または直後
（時刻ｔ４）において、列選択信号Ｙｉを“Ｈ”レベル
とする。
２の場合と同様である。時刻ｔ３において、センスアン
プを活性化させず、ビット線対ＢＬ２，／ＢＬ２の電位
差を増幅する。センスアンプ活性化と同時または直後
（時刻ｔ４）において、列選択信号Ｙｉを“Ｈ”レベル
とする。
【００７２】図５のタイミング図においては、図２のタ
イミング図の場合と異なって、センス増幅と同時ないし
直後に列選択信号Ｙｉを立上げているので、センスアン
プが増幅するべきビット線対（ＢＬ２，／ＢＬ２）の電
位差が大きいため、センスアンプの動作がより確実とな
る。また、図１４のタイミング図の場合のように、ビッ
ト線対に十分な電位差がつくまで、列選択信号Ｙｉを
“Ｈ”レベルとするのを待つ必要がないため、データの
読出速度が高速化される。時刻ｔ４以降の動作は図２の
場合と同様である。
イミング図の場合と異なって、センス増幅と同時ないし
直後に列選択信号Ｙｉを立上げているので、センスアン
プが増幅するべきビット線対（ＢＬ２，／ＢＬ２）の電
位差が大きいため、センスアンプの動作がより確実とな
る。また、図１４のタイミング図の場合のように、ビッ
ト線対に十分な電位差がつくまで、列選択信号Ｙｉを
“Ｈ”レベルとするのを待つ必要がないため、データの
読出速度が高速化される。時刻ｔ４以降の動作は図２の
場合と同様である。
【００７３】図１および図３の半導体記憶装置では、副
Ｉ／Ｏ線対の電位差を大きくするため、ページモード動
作の高速化の妨げになる可能性がある。そこで、ページ
モードでも高速に動作するように、副Ｉ／Ｏ線対の電位
差があまり大きくならないように制限することが考えら
れる。
Ｉ／Ｏ線対の電位差を大きくするため、ページモード動
作の高速化の妨げになる可能性がある。そこで、ページ
モードでも高速に動作するように、副Ｉ／Ｏ線対の電位
差があまり大きくならないように制限することが考えら
れる。
【００７４】図６は、この発明の第４の実施例を示す回
路図である。図６に示す半導体記憶装置が図１に示す半
導体記憶装置と異なるところは、副Ｉ／Ｏ線ＳＩＯ，／
ＳＩＯの振幅を制限するための負荷トランジスタ６９〜
７２と、イコライズ用トランジスタ８９および９０と、
制御信号φＺＲｉ，ＳＩＯＥＱｉが追加されていること
である。なお、ページモードの動作を説明するために、
１列分のビット線ＢＬ５〜ＢＬ８，／ＢＬ５〜／ＢＬ８
と、それに対応するＮＭＯＳＦＥＴ７３〜８４と、メモ
リセル８５〜８８が追加され、かつ列選択信号Ｙ２が追
加されている。
路図である。図６に示す半導体記憶装置が図１に示す半
導体記憶装置と異なるところは、副Ｉ／Ｏ線ＳＩＯ，／
ＳＩＯの振幅を制限するための負荷トランジスタ６９〜
７２と、イコライズ用トランジスタ８９および９０と、
制御信号φＺＲｉ，ＳＩＯＥＱｉが追加されていること
である。なお、ページモードの動作を説明するために、
１列分のビット線ＢＬ５〜ＢＬ８，／ＢＬ５〜／ＢＬ８
と、それに対応するＮＭＯＳＦＥＴ７３〜８４と、メモ
リセル８５〜８８が追加され、かつ列選択信号Ｙ２が追
加されている。
【００７５】図７は、図６に示した半導体記憶装置の動
作を示すタイミング図である。次にメモリセル２１が
“Ｈ”レベルを記憶し、かつメモリセル８５が“Ｌ”レ
ベルを記憶している場合において、メモリセル２１およ
び８５を順に読出し、次にメモリセル８５に“Ｈ”レベ
ルを書込む場合の動作を、図７のタイミング図を用いて
説明する。
作を示すタイミング図である。次にメモリセル２１が
“Ｈ”レベルを記憶し、かつメモリセル８５が“Ｌ”レ
ベルを記憶している場合において、メモリセル２１およ
び８５を順に読出し、次にメモリセル８５に“Ｈ”レベ
ルを書込む場合の動作を、図７のタイミング図を用いて
説明する。
【００７６】時刻ｔ１以前には、行アドレスストローブ
信号／ＲＡＳが“Ｈ”レベルであり、半導体記憶装置
は、スタンバイ状態である。しかし、イコライズ信号Ｂ
ＬＥＱｉ，ＳＩＯＥＱｉが“Ｈ”レベルであるため、ビ
ット線対ＢＬｉ，／ＢＬｉと副Ｉ／Ｏ線対ＳＩＯｉ，／
ＳＩＯｉを１／２Ｖｃｃにプリチャージしている。
信号／ＲＡＳが“Ｈ”レベルであり、半導体記憶装置
は、スタンバイ状態である。しかし、イコライズ信号Ｂ
ＬＥＱｉ，ＳＩＯＥＱｉが“Ｈ”レベルであるため、ビ
ット線対ＢＬｉ，／ＢＬｉと副Ｉ／Ｏ線対ＳＩＯｉ，／
ＳＩＯｉを１／２Ｖｃｃにプリチャージしている。
【００７７】時刻ｔ２において、行アドレス信号に従っ
てワード線ＷＬ１が立上がり、メモリセル２１および８
５がそれぞれビット線ＢＬ２およびＢＬ６に読出され
る。時刻ｔ３においてセンスアンプが活性化され、ほぼ
同時刻ｔ４において列アドレス信号１（図７のＡｄｄ参
照）に従ってイコライズ信号ＳＩＯＥＱ１が“Ｈ”レベ
ルとなる。応答して、ＮＭＯＳＦＥＴ８９がオンし、副
Ｉ／Ｏ線対ＳＩＯ１，／ＳＩＯ１がイコライズされる。
時刻ｔ４の直後の時刻ｔ５において、列選択信号Ｙ１が
“Ｈ”レベルとなるとともに、メモリセル領域を選択す
るための信号φＲ１が“Ｈ”レベルとなり、信号φＺＲ
１が“Ｌ”レベルとなる。“Ｈ”レベルの列選択信号Ｙ
１に応答して、入出力ゲート９および１０がオンし、ビ
ット線対ＢＬ２，／ＢＬ２の電位が副Ｉ／Ｏ線対ＳＩＯ
１，／ＳＩＯ１に伝達される。このとき、ＰＭＯＳＦＥ
Ｔ６９および７０もオンし、副Ｉ／Ｏ線対ＳＩＯ１，／
ＳＩＯ１を電源電圧Ｖｃｃにプルアップする。したがっ
て、副Ｉ／Ｏ線対ＳＩＯ１，／ＳＩＯ１の振幅は、図７
に示されるように制限される。このようにして、副Ｉ／
Ｏ線対の振幅は制限されるが、読出ゲート６Ｒが動作す
るのには十分な電位差であるので、主Ｉ／Ｏ線対ＧＩＯ
１，／ＧＩＯ１に読出信号が伝達される。
てワード線ＷＬ１が立上がり、メモリセル２１および８
５がそれぞれビット線ＢＬ２およびＢＬ６に読出され
る。時刻ｔ３においてセンスアンプが活性化され、ほぼ
同時刻ｔ４において列アドレス信号１（図７のＡｄｄ参
照）に従ってイコライズ信号ＳＩＯＥＱ１が“Ｈ”レベ
ルとなる。応答して、ＮＭＯＳＦＥＴ８９がオンし、副
Ｉ／Ｏ線対ＳＩＯ１，／ＳＩＯ１がイコライズされる。
時刻ｔ４の直後の時刻ｔ５において、列選択信号Ｙ１が
“Ｈ”レベルとなるとともに、メモリセル領域を選択す
るための信号φＲ１が“Ｈ”レベルとなり、信号φＺＲ
１が“Ｌ”レベルとなる。“Ｈ”レベルの列選択信号Ｙ
１に応答して、入出力ゲート９および１０がオンし、ビ
ット線対ＢＬ２，／ＢＬ２の電位が副Ｉ／Ｏ線対ＳＩＯ
１，／ＳＩＯ１に伝達される。このとき、ＰＭＯＳＦＥ
Ｔ６９および７０もオンし、副Ｉ／Ｏ線対ＳＩＯ１，／
ＳＩＯ１を電源電圧Ｖｃｃにプルアップする。したがっ
て、副Ｉ／Ｏ線対ＳＩＯ１，／ＳＩＯ１の振幅は、図７
に示されるように制限される。このようにして、副Ｉ／
Ｏ線対の振幅は制限されるが、読出ゲート６Ｒが動作す
るのには十分な電位差であるので、主Ｉ／Ｏ線対ＧＩＯ
１，／ＧＩＯ１に読出信号が伝達される。
【００７８】次にアドレスが列アドレス信号１から列ア
ドレス信号２へ変化し、イコライズ信号ＳＩＯＥＱ１が
“Ｈ”レベルとなる。その直後に列選択信号Ｙ２が
“Ｈ”レベルとなる。この列選択信号Ｙ２に応答して副
Ｉ／Ｏ線対ＳＩＯ２，／ＳＩＯ２とビット線ＢＬ６，／
ＢＬ６が接続される。
ドレス信号２へ変化し、イコライズ信号ＳＩＯＥＱ１が
“Ｈ”レベルとなる。その直後に列選択信号Ｙ２が
“Ｈ”レベルとなる。この列選択信号Ｙ２に応答して副
Ｉ／Ｏ線対ＳＩＯ２，／ＳＩＯ２とビット線ＢＬ６，／
ＢＬ６が接続される。
【００７９】この場合において、副Ｉ／Ｏ線の電位は反
転する必要があるが、プルアップトランジスタ６９およ
び７０の働きにより、副Ｉ／Ｏ線の振幅が制限されると
ともに、イコライズ信号ＳＩＯＥＱ１によってイコライ
ズされているので、副Ｉ／Ｏ線の電位を高速に反転する
ことができる。反転した副Ｉ／Ｏ線の電位を、読出ゲー
ト６Ｒが検知して、主Ｉ／Ｏ線の電位を反転する。
転する必要があるが、プルアップトランジスタ６９およ
び７０の働きにより、副Ｉ／Ｏ線の振幅が制限されると
ともに、イコライズ信号ＳＩＯＥＱ１によってイコライ
ズされているので、副Ｉ／Ｏ線の電位を高速に反転する
ことができる。反転した副Ｉ／Ｏ線の電位を、読出ゲー
ト６Ｒが検知して、主Ｉ／Ｏ線の電位を反転する。
【００８０】次に、時刻ｔ７において、書込信号／ＷＥ
が“Ｌ”レベルとなると、信号φＲ１が“Ｌ”レベル、
信号φＺＲ１が“Ｈ”レベル、信号φＷ１が“Ｈ”レベ
ルとなる。応答して、ＮＭＯＳＦＥＴ１３および１４
（書込ゲート６Ｗ）がオン状態となり、主Ｉ／Ｏ線ＧＩ
Ｏ２，／ＧＩＯ２に伝達されたデータは、副Ｉ／Ｏ線Ｓ
ＩＯ２，／ＳＩＯ２に伝達される。しかし、プルアップ
トランジスタ６９および７０は、信号φＺＲ１によっ
て、オフ状態となっているので、副Ｉ／Ｏ線に伝達され
た信号がフルスィングされる。フルスィングされた信号
は、入出力ゲート７５および７６を通してビット線対Ｂ
Ｌ６，／ＢＬ６に伝達される。ビット線対ＢＬ６，／Ｂ
Ｌ６に伝達された信号はメモリセル８５に書込まれる。
このようにして、メモリセル８５に記憶されていた
“Ｌ”レベルのデータを“Ｈ”レベルのデータに書直す
ことができる。
が“Ｌ”レベルとなると、信号φＲ１が“Ｌ”レベル、
信号φＺＲ１が“Ｈ”レベル、信号φＷ１が“Ｈ”レベ
ルとなる。応答して、ＮＭＯＳＦＥＴ１３および１４
（書込ゲート６Ｗ）がオン状態となり、主Ｉ／Ｏ線ＧＩ
Ｏ２，／ＧＩＯ２に伝達されたデータは、副Ｉ／Ｏ線Ｓ
ＩＯ２，／ＳＩＯ２に伝達される。しかし、プルアップ
トランジスタ６９および７０は、信号φＺＲ１によっ
て、オフ状態となっているので、副Ｉ／Ｏ線に伝達され
た信号がフルスィングされる。フルスィングされた信号
は、入出力ゲート７５および７６を通してビット線対Ｂ
Ｌ６，／ＢＬ６に伝達される。ビット線対ＢＬ６，／Ｂ
Ｌ６に伝達された信号はメモリセル８５に書込まれる。
このようにして、メモリセル８５に記憶されていた
“Ｌ”レベルのデータを“Ｈ”レベルのデータに書直す
ことができる。
【００８１】図６の半導体記憶装置では、列選択信号を
“Ｈ”レベルにする前に、センスアンプを活性化した
が、図１の半導体記憶装置の場合と同様にセンスアンプ
を活性化する前に、列選択信号を立上げてもよい。
“Ｈ”レベルにする前に、センスアンプを活性化した
が、図１の半導体記憶装置の場合と同様にセンスアンプ
を活性化する前に、列選択信号を立上げてもよい。
【００８２】なお、図１の半導体記憶装置には、図６の
ＮＭＯＳＦＥＴ８９および９０が付加されていないが、
図１に示す半導体記憶装置にもＮＭＯＳＦＥＴ８９およ
び９０を付加し、イコライズ信号ＢＬＥＱで制御するよ
うにしてもよい。
ＮＭＯＳＦＥＴ８９および９０が付加されていないが、
図１に示す半導体記憶装置にもＮＭＯＳＦＥＴ８９およ
び９０を付加し、イコライズ信号ＢＬＥＱで制御するよ
うにしてもよい。
【００８３】なお、図６に示す半導体記憶装置は、ペー
ジモード動作の高速化のために、プルアップトランジス
タ６９、７０、７１および７２とイコライズ用のトラン
ジスタ８９および９０を設けているが、プルアップ用ト
ランジスタとイコライズ用トランジスタのいずれか一方
のみを設けても、ページモード動作を十分に高速化する
ことができる。
ジモード動作の高速化のために、プルアップトランジス
タ６９、７０、７１および７２とイコライズ用のトラン
ジスタ８９および９０を設けているが、プルアップ用ト
ランジスタとイコライズ用トランジスタのいずれか一方
のみを設けても、ページモード動作を十分に高速化する
ことができる。
【００８４】
【発明の効果】以上説明したように、請求項１ないし請
求項３の発明によれば、読出手段および電位制限手段
は、従来有効に活用されていなかった領域に配置される
ので、チップ面積を増加させることなく半導体記憶装置
の動作を高速化することができる。しかも、副データ入
出力線対の電位差を一定電位に制限することができるの
で、ページ動作モードにおいても半導体記憶装置のアク
セス動作を高速化することができる。
求項３の発明によれば、読出手段および電位制限手段
は、従来有効に活用されていなかった領域に配置される
ので、チップ面積を増加させることなく半導体記憶装置
の動作を高速化することができる。しかも、副データ入
出力線対の電位差を一定電位に制限することができるの
で、ページ動作モードにおいても半導体記憶装置のアク
セス動作を高速化することができる。
【００８５】
【図１】この発明の一実施例による半導体記憶装置を示
す構成図である。
す構成図である。
【図２】図１に示した半導体記憶装置の動作を示すタイ
ミング図である。
ミング図である。
【図３】この発明の第２の実施例による半導体記憶装置
を示す構成図である。
を示す構成図である。
【図４】図３に示した半導体記憶装置の動作を示すタイ
ミング図である。
ミング図である。
【図５】この発明の第３の実施例であり、図１に示した
半導体記憶装置のもう１つの動作方法を示すタイミング
図である。
半導体記憶装置のもう１つの動作方法を示すタイミング
図である。
【図６】この発明の第４の実施例による半導体記憶装置
を示す構成図である。
を示す構成図である。
【図７】図６に示した半導体記憶装置の動作を示すタイ
ミング図である。
ミング図である。
【図８】半導体記憶装置の全体構成図である。
【図９】図８に示したワード線の構成を説明する模式図
である。
である。
【図１０】図８に示したワード線のもう１つの構成例を
示す模式図である。
示す模式図である。
【図１１】図８の破線Ｂで囲まれた部分の詳細を示す模
式図である。
式図である。
【図１２】従来の半導体記憶装置の構成図である。
【図１３】図１２に示した回路３９の詳細を示す回路図
である。
である。
【図１４】図１２に示した半導体記憶装置の動作を示す
タイミング図である。
タイミング図である。
【図１５】従来の半導体記憶装置のもう１つの例を示す
構成図である。
構成図である。
【図１６】図１５に示した半導体記憶装置の動作を示す
タイミング図である。
タイミング図である。
１ センスアンプ領域 ２ メモリセル領域 ５ ワード線くいうち領域 ６ 空き領域 ６Ｒ 読出ゲート ６Ｗ 書込ゲート ７，８，１１，１２，２５，２６，２９，３０ メモリ
セル領域選択ゲート ９，１０，２７，２８ 入出力ゲート ３９ センスアンプおよびビット線イコライズ回路
セル領域選択ゲート ９，１０，２７，２８ 入出力ゲート ３９ センスアンプおよびビット線イコライズ回路
Claims (3)
- 【請求項１】 半導体記憶装置であって、 行方向および列方向に配置され、各々が、行方向に設け
られる複数のワード線、列方向に設けられる複数のビッ
ト線、および各ワード線と各ビット線との交点に設けら
れる複数のメモリセルを含む複数のメモリセル領域と、 それぞれが列方向に隣接した２つの前記メモリセル領域
の間に設けられる複数のセンスアンプ形成領域と、 それぞれが行方向に隣接した２つの前記センスアンプ形
成領域の間に設けられる複数の空き領域と、 前記半導体記憶装置の外部との間で授受されるデータを
伝達するための主データ入出力線対と、 前記列方向のメモリセル領域の各対の間に設けられ、各
々が隣接のメモリセル領域に対してデータの伝達を行な
うための複数の副データ入出力線対と、 前記センスアンプ形成領域に設けられ、対応するビット
線対の電位を検出するための複数のセンスアンプと、 前記センスアンプ形成領域に対応して設けられ、各々が
隣接のメモリセル領域の各ビット線対と前記副データ入
出力線対との間に接続される複数の入出力ゲートと、 前記空き領域に設けられ、前記副データ入出力線対の電
位差を検知して前記主データ入出力線対に出力する複数
の読出手段と、 前記空き領域に設けられ、前記主データ入出力線対のデ
ータを前記副データ入出力線対に転送する複数の書込手
段と、 前記読出および書込手段が設けられる領域に設けられ、
前記副データ入出力線対の電位差をある一定電位に制御
する電位制限手段とを含むことを特徴とする、半導体記
憶装置。 - 【請求項２】 前記電位制限手段は、 前記複数の副データ入出力線対と前記副データ入出力線
対の伝達する２値データのうちの一方の電位レベルとの
間にそれぞれ結合される複数の負荷トランジスタ対を含
み、 前記各負荷トランジスタ対は、前記副データ入出力線対
が前記メモリセル領域からの読出データを伝達する期間
において導通状態とされる、請求項１記載の半導体記憶
装置。 - 【請求項３】 前記行方向のメモリセル領域間に設けら
れ、前記ワード線のインピーダンスを下げるための複数
のインピーダンス低減手段をさらに備え、 前記空き領域は、前記センスアンプ形成領域、前記入出
力ゲートが設けられる領域および前記インピーダンス低
減手段が設けられる領域により囲まれる領域である、請
求項１記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203717A JP2775552B2 (ja) | 1991-12-26 | 1992-07-30 | 半導体記憶装置 |
| US07/984,635 US5291432A (en) | 1991-12-26 | 1992-12-02 | Semiconductor memory device |
| KR1019920024926A KR960002817B1 (ko) | 1991-12-26 | 1992-12-21 | 반도체기억장치 |
| DE4244085A DE4244085C2 (de) | 1991-12-26 | 1992-12-24 | Halbleiterspeichervorrichtung |
| US08/609,097 USRE36169E (en) | 1991-12-26 | 1996-02-29 | Semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34468391 | 1991-12-26 | ||
| JP3-344683 | 1991-12-26 | ||
| JP4203717A JP2775552B2 (ja) | 1991-12-26 | 1992-07-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05234362A JPH05234362A (ja) | 1993-09-10 |
| JP2775552B2 true JP2775552B2 (ja) | 1998-07-16 |
Family
ID=26514078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4203717A Expired - Fee Related JP2775552B2 (ja) | 1991-12-26 | 1992-07-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5291432A (ja) |
| JP (1) | JP2775552B2 (ja) |
| KR (1) | KR960002817B1 (ja) |
| DE (1) | DE4244085C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369622A (en) * | 1993-04-20 | 1994-11-29 | Micron Semiconductor, Inc. | Memory with isolated digit lines |
| US5537346A (en) * | 1994-05-20 | 1996-07-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device obtaining high bandwidth and signal line layout method thereof |
| JPH08167290A (ja) * | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3666671B2 (ja) | 1994-12-20 | 2005-06-29 | 株式会社日立製作所 | 半導体装置 |
| JPH09161476A (ja) | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| JP3884299B2 (ja) * | 1996-03-11 | 2007-02-21 | 株式会社東芝 | 半導体記憶装置 |
| JPH11265995A (ja) * | 1998-03-17 | 1999-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5909388A (en) * | 1998-03-31 | 1999-06-01 | Siemens Aktiengesellschaft | Dynamic random access memory circuit and methods therefor |
| JP4891472B2 (ja) * | 2000-07-10 | 2012-03-07 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| SI1687609T1 (sl) | 2003-10-28 | 2015-03-31 | Epoch Biosciences, Inc. | Fluorescenäśne sonde za detekcijo dna s hibridizacijo z izboljĺ ano obäśutljivostjo in nizkim ozadjem |
| US7218564B2 (en) * | 2004-07-16 | 2007-05-15 | Promos Technologies Inc. | Dual equalization devices for long data line pairs |
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