JPH0845270A - Ｄｒａｍページ複写方法 - Google Patents
Ｄｒａｍページ複写方法Info
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- JPH0845270A JPH0845270A JP7083775A JP8377595A JPH0845270A JP H0845270 A JPH0845270 A JP H0845270A JP 7083775 A JP7083775 A JP 7083775A JP 8377595 A JP8377595 A JP 8377595A JP H0845270 A JPH0845270 A JP H0845270A
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- JP
- Japan
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- memory cells
- bit line
- bit
- addressed
- group
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭにおけるデータ転送の高速化、特に
ページ−ページ間のデータ複写を高速化すること。 【構成】 所定の期間内にＤＲＡＭのビットラインをプ
リチャージし、所定の期間内の第１の期間にワードライ
ンの第１群を指定するとともに、第１の期間に続く第２
の期間にワードラインの第２群を指定する一方、上記第
１の期間内のある期間にワードラインの第１群からメモ
リセルの第１群を指定するとともにセンシングし、上記
第２期間内のある期間にワードラインの第２群かメモリ
セルの第２群を指定し、メモリセルの第２群をアドレス
指定しながら上記メモリセルの第１群からメモリセルの
第２群にセンシングされたビット信号を転送する。
ページ−ページ間のデータ複写を高速化すること。 【構成】 所定の期間内にＤＲＡＭのビットラインをプ
リチャージし、所定の期間内の第１の期間にワードライ
ンの第１群を指定するとともに、第１の期間に続く第２
の期間にワードラインの第２群を指定する一方、上記第
１の期間内のある期間にワードラインの第１群からメモ
リセルの第１群を指定するとともにセンシングし、上記
第２期間内のある期間にワードラインの第２群かメモリ
セルの第２群を指定し、メモリセルの第２群をアドレス
指定しながら上記メモリセルの第１群からメモリセルの
第２群にセンシングされたビット信号を転送する。
Description
【０００１】
【産業上の利用分野】この発明は半導体ダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）に関し、より
詳しくはメモリセルの１群から他の群へデータを高速に
複写する方法（ページからページへの複写）に関するも
のである。
ランダム・アクセス・メモリ（ＤＲＡＭ）に関し、より
詳しくはメモリセルの１群から他の群へデータを高速に
複写する方法（ページからページへの複写）に関するも
のである。
【０００２】
【従来の技術】ＤＲＡＭは典型的には直行するように配
置されたワードラインとビットラインとワードラインに
よってアドレス指定された各交点の近傍に配置され、ビ
ットラインに接続された電荷貯蔵セルとによって形成さ
れる。各電荷貯蔵セルはそれがアドレス指定された時
に、ビットラインから各ビットの値０か１を特定するあ
る電荷を受け取って貯蔵する。ビットラインはよく知ら
れた二重構造をしており、センスアンプリファイヤとカ
ラムデコーダによってアドレス指定される電界効果スイ
ッチ等のカラムアクセス素子を介してデータバスと接続
する２つの導体からなる。
置されたワードラインとビットラインとワードラインに
よってアドレス指定された各交点の近傍に配置され、ビ
ットラインに接続された電荷貯蔵セルとによって形成さ
れる。各電荷貯蔵セルはそれがアドレス指定された時
に、ビットラインから各ビットの値０か１を特定するあ
る電荷を受け取って貯蔵する。ビットラインはよく知ら
れた二重構造をしており、センスアンプリファイヤとカ
ラムデコーダによってアドレス指定される電界効果スイ
ッチ等のカラムアクセス素子を介してデータバスと接続
する２つの導体からなる。
【０００３】典型的な従来のＤＲＡＭの関連する回路が
図１に図示されている。電荷貯蔵セル１は電圧供給源Ｖ
CCと二重化されたビットライン３の導体との間に電界効
果トランジスタ２Ｂ（ＦＥＴ）によって直列に接続され
たコンデンサ２Ａからなる。ＦＥＴのゲートはワードラ
イン４に接続される。ビットラインはセンスアンプリフ
ァイヤ５に接続される。上記センスアンプリファイヤ５
の各出力はＦＥＴ６を介してデータバス８の対応する導
体に接続される。各ＦＥＴ６のゲートはカラムデコーダ
の出力にそれぞれ接続されており、カラムデコーダはデ
コードされたカラムアドレス信号である制御信号Ｙｊ、
Ｙ（ｊ＋１）を各ゲートに送る。
図１に図示されている。電荷貯蔵セル１は電圧供給源Ｖ
CCと二重化されたビットライン３の導体との間に電界効
果トランジスタ２Ｂ（ＦＥＴ）によって直列に接続され
たコンデンサ２Ａからなる。ＦＥＴのゲートはワードラ
イン４に接続される。ビットラインはセンスアンプリフ
ァイヤ５に接続される。上記センスアンプリファイヤ５
の各出力はＦＥＴ６を介してデータバス８の対応する導
体に接続される。各ＦＥＴ６のゲートはカラムデコーダ
の出力にそれぞれ接続されており、カラムデコーダはデ
コードされたカラムアドレス信号である制御信号Ｙｊ、
Ｙ（ｊ＋１）を各ゲートに送る。
【０００４】データバス８の導体はリードアンプリファ
イヤ９の入力とライトアンプリファイヤ１０の出力に差
動的に接続されている。プリチャージ電圧ＶCC／２の電
源はプリチャージ制御用ＦＥＴ１２Ａ，１２Ｂおよび１
３Ａ，１３Ｂを介してリードＶｂｌｐからデータバス８
の対応する導体と二重のビットラインとに印加される。
データバス８の導体とビットライン３の導体の対はＦＥ
Ｔ１４と１５を介して等化（ｅｑｕａｌｉｚａｔｉｏ
ｎ）のため共通に接続することもできる。ＦＥＴ１２
Ａ，１２Ｂおよび１４のゲートはゲートプリチャージエ
ネーブル制御信号ＰＲＥのソースに接続される。ＦＥＴ
１３Ａ，１３Ｂおよび１５のゲートはビットラインプリ
チャージエネーブル制御信号のソースに共通に接続され
る。ライトエネーブル信号ＷＭＡはライトアンプリファ
イヤの制御入力に供給され、リードエネーブル信号ＲＭ
Ａはリードアンプリファイヤの制御入力に供給される。
イヤ９の入力とライトアンプリファイヤ１０の出力に差
動的に接続されている。プリチャージ電圧ＶCC／２の電
源はプリチャージ制御用ＦＥＴ１２Ａ，１２Ｂおよび１
３Ａ，１３Ｂを介してリードＶｂｌｐからデータバス８
の対応する導体と二重のビットラインとに印加される。
データバス８の導体とビットライン３の導体の対はＦＥ
Ｔ１４と１５を介して等化（ｅｑｕａｌｉｚａｔｉｏ
ｎ）のため共通に接続することもできる。ＦＥＴ１２
Ａ，１２Ｂおよび１４のゲートはゲートプリチャージエ
ネーブル制御信号ＰＲＥのソースに接続される。ＦＥＴ
１３Ａ，１３Ｂおよび１５のゲートはビットラインプリ
チャージエネーブル制御信号のソースに共通に接続され
る。ライトエネーブル信号ＷＭＡはライトアンプリファ
イヤの制御入力に供給され、リードエネーブル信号ＲＭ
Ａはリードアンプリファイヤの制御入力に供給される。
【０００５】ＤＲＡＭのページの定義は特定の行アドレ
スによってアクセスされるメモリ１として定義される。
センシングの後、ページデータはビットラインセンスア
ンプリファイヤ内に保持され、Ｙ−デコーダによってア
ドレス指定される少ない増分においてアクセスされる。
ＤＲＡＭにおいてデータをあるページから他のページに
複写する必要がしばしば存在する。その場合、従来にお
いてはそのページの各列アドレス位置からデータをシー
ケンシャルに読出し、各読出毎の他のページのアドレス
サイクルおよび各行と列の書込みステップについての行
アドレスおよび列アドレスサイクルでの位置を用いて、
読出したデータを列アドレスに書込む必要があった。
スによってアクセスされるメモリ１として定義される。
センシングの後、ページデータはビットラインセンスア
ンプリファイヤ内に保持され、Ｙ−デコーダによってア
ドレス指定される少ない増分においてアクセスされる。
ＤＲＡＭにおいてデータをあるページから他のページに
複写する必要がしばしば存在する。その場合、従来にお
いてはそのページの各列アドレス位置からデータをシー
ケンシャルに読出し、各読出毎の他のページのアドレス
サイクルおよび各行と列の書込みステップについての行
アドレスおよび列アドレスサイクルでの位置を用いて、
読出したデータを列アドレスに書込む必要があった。
【０００６】図２は上記動作における単一列アドレスに
ついての書込みライトシーケンスを図示する。ビットラ
インプリチャージ電圧が期間２０の間にビットライン３
に印加され、その後ビットラインをフローティングの状
態にしたまま不能化される。ワードライン４は期間２２
の間にアドレス指定される。ワードラインのアドレス指
定に際して、メモリセル２Ａのコンデンサに格納された
データは、２４Ａ，２４Ｂ，２４Ｃおよび２４Ｄで示さ
れるように、各組合わされたビットラインへ通過させら
れる。そのレベルは、電荷がセルの静電容量とビットラ
インの静電容量とに振り分けられるため減衰される。そ
の後、時間期間３２の間でセンスアンプリファイヤは能
動化され、ビットラインとメモリセル上のデータを、２
６Ａ，２６Ｂ，２６Ｃおよび２６Ｄで示すように、ワー
ドライン上において、通常の高い論理レベルにまで増幅
する。メモリセル１（ｗ個の列）の列アドレスは期間２
７の間で能動化され、ビットライン２６Ａと２６Ｂはこ
のアドレス指定期間の間にライトデータの反対の極性に
基づいて論理レベルを反転し、一方、残りのビットライ
ト３０は対応するアクセス素子が能動化されていないの
で反転を行わない。アドレス指定期間が終了するとセン
シング（再格納）期間３２が続き、更にプリチャージ期
間が続く。
ついての書込みライトシーケンスを図示する。ビットラ
インプリチャージ電圧が期間２０の間にビットライン３
に印加され、その後ビットラインをフローティングの状
態にしたまま不能化される。ワードライン４は期間２２
の間にアドレス指定される。ワードラインのアドレス指
定に際して、メモリセル２Ａのコンデンサに格納された
データは、２４Ａ，２４Ｂ，２４Ｃおよび２４Ｄで示さ
れるように、各組合わされたビットラインへ通過させら
れる。そのレベルは、電荷がセルの静電容量とビットラ
インの静電容量とに振り分けられるため減衰される。そ
の後、時間期間３２の間でセンスアンプリファイヤは能
動化され、ビットラインとメモリセル上のデータを、２
６Ａ，２６Ｂ，２６Ｃおよび２６Ｄで示すように、ワー
ドライン上において、通常の高い論理レベルにまで増幅
する。メモリセル１（ｗ個の列）の列アドレスは期間２
７の間で能動化され、ビットライン２６Ａと２６Ｂはこ
のアドレス指定期間の間にライトデータの反対の極性に
基づいて論理レベルを反転し、一方、残りのビットライ
ト３０は対応するアクセス素子が能動化されていないの
で反転を行わない。アドレス指定期間が終了するとセン
シング（再格納）期間３２が続き、更にプリチャージ期
間が続く。
【０００７】リードシーケンスはビットラインセンスア
ンプリファイヤが能動化されるまではライトシーケンス
と同じである。その後、カラムデコーダはデータバスア
クセス素子６に対して読み取ったデータをデータバスに
転送するよう指令し、読み取ったデータはその後リード
ＲＭＡセンスアンプリファイヤによってセンシングされ
る。
ンプリファイヤが能動化されるまではライトシーケンス
と同じである。その後、カラムデコーダはデータバスア
クセス素子６に対して読み取ったデータをデータバスに
転送するよう指令し、読み取ったデータはその後リード
ＲＭＡセンスアンプリファイヤによってセンシングされ
る。
【０００８】
【発明が解決しようとする課題】上記のシーケンスはシ
ーケンシャルはアドレス指定を実行する必要のために多
くの時間を要する。
ーケンシャルはアドレス指定を実行する必要のために多
くの時間を要する。
【０００９】
【課題を解決するための手段】本発明は、ＤＲＡＭ内の
複数のメモリセルへあるいはそれからデータを同一サイ
クル内で転送する方法であって、ビットデータはデータ
バスを介して一つのセルから他のセルに上記従来技術の
方法に比べてはるかに早く転送することができる。本発
明の一つの実施例によれば、第１のワードラインによっ
てアドレス指定される複数のメモリセルと第２のワード
ラインによってアドレス指定される対応するメモリセル
群との間のＤＲＡＭ内のデータ転送方法は、第１のワー
ドラインによってアドレス指定されるメモリセルから第
１および第２の両方のワードラインによってアドレス指
定されるメモリセルに共通のビットラインにビットデー
タを転送するステップとそのビットデータをビットライ
ンから第２ビットラインによってアドレス指定されるメ
モリセルへ転送するステップからなる。この転送方法
は、好ましくは第１のステップにおいて、第１のワード
ラインによってアドレス指定されるメモリセルからビッ
トラインにビットデータを一緒に転送し、第２のステッ
プにおいて、ビットラインから第２のワードラインによ
ってアドレス指定されるメモリセルへビットデータを一
緒に転送するステップを含む。
複数のメモリセルへあるいはそれからデータを同一サイ
クル内で転送する方法であって、ビットデータはデータ
バスを介して一つのセルから他のセルに上記従来技術の
方法に比べてはるかに早く転送することができる。本発
明の一つの実施例によれば、第１のワードラインによっ
てアドレス指定される複数のメモリセルと第２のワード
ラインによってアドレス指定される対応するメモリセル
群との間のＤＲＡＭ内のデータ転送方法は、第１のワー
ドラインによってアドレス指定されるメモリセルから第
１および第２の両方のワードラインによってアドレス指
定されるメモリセルに共通のビットラインにビットデー
タを転送するステップとそのビットデータをビットライ
ンから第２ビットラインによってアドレス指定されるメ
モリセルへ転送するステップからなる。この転送方法
は、好ましくは第１のステップにおいて、第１のワード
ラインによってアドレス指定されるメモリセルからビッ
トラインにビットデータを一緒に転送し、第２のステッ
プにおいて、ビットラインから第２のワードラインによ
ってアドレス指定されるメモリセルへビットデータを一
緒に転送するステップを含む。
【００１０】他の本発明の態様においては、ＤＲＡＭの
複数のメモリセルへあるいはそれからデータを転送する
ための転送方法が提案されて、該方法は以下のステップ
からなる： （ａ）ある所定の期間にＤＲＡＭのビットラインをプリ
チャージする； （ｂ）第１の時間周期の間にワードラインの第１群をア
ドレス指定する； （ｃ）上記第１の時間周期の後第２の時間周期の間にワ
ードラインの第２群をアドレス指定する；上記第１と第
２の時間周期は上記所定の期間内に含まれる、 （ｄ）上記第１の時間周期内のある期間の間に上記ワー
ドラインの第１群からメモリセルの第１群をアドレス指
定するとともにセンシングする； （ｅ）上記第２時間周期の間にワードラインの第２群か
らメモリセルの第２群をアドレス指定する；および （ｆ）上記メモリセルの第２群をアドレス指定しながら
上記メモリセルの第１群から上記メモリセルの第２群へ
センシングされたビット信号を転送する。
複数のメモリセルへあるいはそれからデータを転送する
ための転送方法が提案されて、該方法は以下のステップ
からなる： （ａ）ある所定の期間にＤＲＡＭのビットラインをプリ
チャージする； （ｂ）第１の時間周期の間にワードラインの第１群をア
ドレス指定する； （ｃ）上記第１の時間周期の後第２の時間周期の間にワ
ードラインの第２群をアドレス指定する；上記第１と第
２の時間周期は上記所定の期間内に含まれる、 （ｄ）上記第１の時間周期内のある期間の間に上記ワー
ドラインの第１群からメモリセルの第１群をアドレス指
定するとともにセンシングする； （ｅ）上記第２時間周期の間にワードラインの第２群か
らメモリセルの第２群をアドレス指定する；および （ｆ）上記メモリセルの第２群をアドレス指定しながら
上記メモリセルの第１群から上記メモリセルの第２群へ
センシングされたビット信号を転送する。
【００１１】
【実施例】添付の図面を参照した本発明の実施例の説明
により、本発明はより明確に理解されるであろう。図３
を参照して、ビットラインは、所定の期間３０の間に２
つの供給電圧ＶCCとＶSSの間の所定の電圧にプリチャー
ジされる。第１のワードライン（ｉ）は、プリチャージ
期間３０の終了後に始まる第１の期間３２の間にアドレ
ス指定される。ワードライン（ｉ）がアドレス指定され
ると直ちに、ワードライン４（ｉ）に接続された全ての
メモリセル内のデータは、ビットラインに転送され、期
間３４の間、ビットラインの静電容量とセルの静電容量
との間での電荷分割の結果として減衰される。ビットラ
インのリード上の電圧は、タイミングライン３６に示さ
れている。
により、本発明はより明確に理解されるであろう。図３
を参照して、ビットラインは、所定の期間３０の間に２
つの供給電圧ＶCCとＶSSの間の所定の電圧にプリチャー
ジされる。第１のワードライン（ｉ）は、プリチャージ
期間３０の終了後に始まる第１の期間３２の間にアドレ
ス指定される。ワードライン（ｉ）がアドレス指定され
ると直ちに、ワードライン４（ｉ）に接続された全ての
メモリセル内のデータは、ビットラインに転送され、期
間３４の間、ビットラインの静電容量とセルの静電容量
との間での電荷分割の結果として減衰される。ビットラ
インのリード上の電圧は、タイミングライン３６に示さ
れている。
【００１２】その後、センスアンプリファイヤが能動化
され、タイミングライン３８で示すように、ビットライ
ンのリード上に表れるメモリセルのコンデンサのビット
論理レベルをセンシングし、増幅する。センシングの完
了の際、（タイミングライン３８の高論理レベル）、プ
リチャージ期間が始まり、ビットラインは次のサイクル
に備えて、所定のプリチャージ電圧レベルに再び等化さ
れ、そのレベルに保持される。センシング期間の間にペ
ージｉに対応するワードラインは選択解除され、同様に
センシング期間３０内のある期間４４の間に、いま一つ
のワードラインｊと（ｊ＋１）がアドレス指定される。
しかしながら、この段階では、関連するビットライン
は、ワードラインｉによってアドレス指定されたセルか
らセンシングされた完全な論理レベルにまでチャージさ
れたままに維持される。この論理レベルは、ワードライ
ンｊ，（ｊ＋１）をアドレス指定することによって関連
する電界効果トランジスタ２Ｂが能動化されているた
め、ワードラインｊ，（ｊ＋１）に関連するセルのコン
デンサに転送される。センシングとデータ修復の期間３
８が終了すると、ビットラインプリチャージ期間が続
く。ビットラインプリチャージ期間の終了に際して、ビ
ットラインの電圧は、中間の休息電圧に復帰する。
され、タイミングライン３８で示すように、ビットライ
ンのリード上に表れるメモリセルのコンデンサのビット
論理レベルをセンシングし、増幅する。センシングの完
了の際、（タイミングライン３８の高論理レベル）、プ
リチャージ期間が始まり、ビットラインは次のサイクル
に備えて、所定のプリチャージ電圧レベルに再び等化さ
れ、そのレベルに保持される。センシング期間の間にペ
ージｉに対応するワードラインは選択解除され、同様に
センシング期間３０内のある期間４４の間に、いま一つ
のワードラインｊと（ｊ＋１）がアドレス指定される。
しかしながら、この段階では、関連するビットライン
は、ワードラインｉによってアドレス指定されたセルか
らセンシングされた完全な論理レベルにまでチャージさ
れたままに維持される。この論理レベルは、ワードライ
ンｊ，（ｊ＋１）をアドレス指定することによって関連
する電界効果トランジスタ２Ｂが能動化されているた
め、ワードラインｊ，（ｊ＋１）に関連するセルのコン
デンサに転送される。センシングとデータ修復の期間３
８が終了すると、ビットラインプリチャージ期間が続
く。ビットラインプリチャージ期間の終了に際して、ビ
ットラインの電圧は、中間の休息電圧に復帰する。
【００１３】あるワードラインに関連するメモリセルに
格納されたビットデータは、いま一つのワードラインに
関連する対応したメモリセルに平行に転送され、データ
のデータバスへの転送の要求なしにきわめて高速のペー
ジ−ページ複写シーケンスを達成することができ、それ
故、ＤＲＡＭの作動を相当にスピードアップできる。い
ま一つの動作モードでは、ｎ本のワードラインを励起す
ることによって、１枚のページからｎ枚のページに複写
することができる。図３を参照すると、単一のワードラ
インｊ（即ち、ｊ，ｊ＋１）のみを立ち上がらせるので
はなく、多数のワードラインｊ，ｋ，ｌ等を立ち上がら
せている。この動作モードは、ビットラインに接続され
るｎ個のメモリセルの静電容量がビットラインの静電容
量よりも小さい場合にのみ実行される。この発明を理解
した者は、他の構造や実施例、および、上記実施例の変
形例を着想しうるであろう。特許請求の範囲の技術的範
囲内に属する全てのものは、本発明の一部と考えること
ができる。
格納されたビットデータは、いま一つのワードラインに
関連する対応したメモリセルに平行に転送され、データ
のデータバスへの転送の要求なしにきわめて高速のペー
ジ−ページ複写シーケンスを達成することができ、それ
故、ＤＲＡＭの作動を相当にスピードアップできる。い
ま一つの動作モードでは、ｎ本のワードラインを励起す
ることによって、１枚のページからｎ枚のページに複写
することができる。図３を参照すると、単一のワードラ
インｊ（即ち、ｊ，ｊ＋１）のみを立ち上がらせるので
はなく、多数のワードラインｊ，ｋ，ｌ等を立ち上がら
せている。この動作モードは、ビットラインに接続され
るｎ個のメモリセルの静電容量がビットラインの静電容
量よりも小さい場合にのみ実行される。この発明を理解
した者は、他の構造や実施例、および、上記実施例の変
形例を着想しうるであろう。特許請求の範囲の技術的範
囲内に属する全てのものは、本発明の一部と考えること
ができる。
【図１】 図１は、ＤＲＡＭの一部分の図式図である。
【図２】 図２は、従来技術におけるＤＲＡＭの一部分
の動作を示すタイミング・ダイヤグラムである。
の動作を示すタイミング・ダイヤグラムである。
【図３】 図３は、本発明におけるＤＲＡＭの一部分の
動作を示すタイミング・ダイヤグラムである。
動作を示すタイミング・ダイヤグラムである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ランディー・トーレンス カナダ、ケイ１ワイ・４ティ４、オンタリ オ、オタワ、ヒルダ・ストリート41番 ア パートメント204
Claims (7)
- 【請求項１】 ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の複数のメモリセルにあるいは複数の
メモリセルからデータを転送する方法であって、該方法
は以下のステップからなる： （ａ）ある所定の期間にＤＲＡＭのビットラインをプリ
チャージする； （ｂ）第１の期間にワードラインの第１群をアドレス指
定する； （ｃ）上記第１の期間の後第２の期間にワードラインの
第２群をアドレス指定する；上記第１と第２の期間は上
記所定の期間内に含まれる、 （ｄ）上記第１の期間内のある期間の間に上記ワードラ
インの第１群からメモリセルの第１群をアドレス指定す
るとともにセンシングする； （ｅ）上記第２期間の間にワードラインの第２群からメ
モリセルの第２群をアドレス指定する；および （ｆ）上記メモリセルの第２群をアドレス指定しながら
上記メモリセルの第１群から上記メモリセルの第２群へ
センシングされたビット信号を転送する。 - 【請求項２】 ＤＲＡＭ内において、第１のワードライ
ンによってアドレス指定された複数のメモリセルと第２
のワードラインでアドレス指定された対応するメモリセ
ル群へデータを転送する方法であって、該方法は以下の
ステップからなる：第１のワードラインによってアドレ
ス指定された上記メモリセルから上記第１および第２の
両方のワードラインによってアドレス指定されるメモリ
セルに共通なビットラインにデータビットを転送する；
および上記第２ビットラインによってアドレス指定され
るメモリセルに上記ビットラインからデータビットを転
送する。 - 【請求項３】 第１のステップにおいて、第１のワード
ラインによってアドレス指定されるメモリセルから上記
共通のビットラインにデータビットを一緒に転送するこ
と、および、第２のステップにおいて、上記共通のビッ
トラインから第２のワードラインによってアドレス指定
されるメモリセルへビットデータを転送することを含む
請求項２記載の方法。 - 【請求項４】 ＤＲＡＭ内において、第１のワードライ
ンによってアドレス指定される複数のメモリセルと複数
の第２ワードラインによってアドレス指定されるメモリ
セルの対応する群にデータを転送する方法であって、該
方法は以下のステップからなる：第１のワードラインに
よってアドレス指定されるメモリセルから上記第１ワー
ドラインと上記複数の第２ワードラインの両方に対して
アドレス指定されるメモリセルに共通なビットラインに
ビットデータを転送する；および上記第１のワードライ
ンから上記複数の第２ワードラインによってアドレス指
定されるメモリセル群に上記ビットデータを転送する。 - 【請求項５】 第１のステップにおいて、第１のワード
ラインによってアドレス指定されるメモリセルから上記
共通のビットラインにビットデータを一緒に送り、第２
のステップにおいて、上記共通のビットラインから上記
複数の第２ワードラインによってアドレス指定されるメ
モリセル群にビットデータを一緒に転送する請求項４記
載の方法。 - 【請求項６】 上記共通のビットラインに接続されるメ
モリセルの静電容量がビットラインの静電容量より小さ
い請求項５記載の方法。 - 【請求項７】 上記複数の第２ワードラインによってア
ドレス指定されるメモリセル群の数は１から９である請
求項５記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US226033 | 1994-04-11 | ||
| US08/226,033 US5625601A (en) | 1994-04-11 | 1994-04-11 | DRAM page copy method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845270A true JPH0845270A (ja) | 1996-02-16 |
Family
ID=22847288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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