JP2579974B2

JP2579974B2 - 半導体記憶装置

Info

Publication number: JP2579974B2
Application number: JP62296815A
Authority: JP
Inventors: 康司作井; 富士雄舛岡
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1987-11-25
Filing date: 1987-11-25
Publication date: 1997-02-12
Anticipated expiration: 2012-02-12
Also published as: JPH01138686A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体記憶装置に係り、例えば破壊読出し
を行うダイナミック型メモリセルを集積したダイナミッ
ク型RAM（dRAM）に関する。

（従来の技術）近年、半導体記憶装置の高速化のために数多くの新機
能の発明，開発がなされてきた。特に、dRAMにおいて
は、ページ・モード、ニブル・モード・スタティック・
カラム・モードなど、アクセス時間を短縮するための各
種動作モードが開発されている。

しかしながら従来のdRAMのシステムでは、ノーマル・
アクセス・モードの場合アクセス時間が短縮されても、
サイクル時間はさほど短縮されない、という問題があっ
た。例えば、ノーマル・アクセス・モードでアクセス時
間100n secの1MビットdRAMの場合、サイクル時間はアク
ティブ時間とプリチャージ時間の和であるため、使用で
は190n secとなっている。仮にアクセス時間が半減して
も、プリチャージ時間が半減しなければ、サイクル時間
は半減しない。プリチャージ時間の短縮が困難であるの
は、dRAMの大容量化のために充電すべきビット線の容量
負荷が増大したことだけでなく、従来のシステムではビ
ット線プリチャージおよびイコライズが、読出し，書込
みが行われるアクティブ時間中には行われず、▲
▼（ロウ・アドレス・ストローブ）が論理“0"から“1"
になるプリチャージ期間になって初めて行なわれるため
である。

半導体記憶装置を使用する立場から見ると、これをコ
ンピュータに搭載する場合、マシン・サイクルがどの程
度になるかが特性上重要な問題である。スタティックRA
Mの場合はアクセス時間とサイクル時間が一致するため
に、アクセスは時間を短縮することが即ちマシン・サイ
クルの短縮につながるが、dRAMの場合にはアクセス時間
のみ短縮してもマシン・サイクルを短縮したことになら
ない。

今後更にdRAMの大容量化，高速化を図る場合には、以
上のような意味でサイクル時間を如何に短縮するかが重
要な問題となる。

（発明が解決しようとする問題点）以上のように従来の半導体記憶装置では、アクセス時
間の短縮がそのままサイクル時間の短縮につながらず、
従ってこれを使用したコンピュータのマシン・サイクル
を短縮することができない、という問題があった。

本発明はこの様な問題を解決して、サイクル・タイム
の短縮を可能としたシステムの半導体記憶装置を提供す
ることを目的とする。

［発明の構成］（問題点を解決するための手段）本発明にかかる半導体記憶装置は、それぞれに複数の
メモリセルが接続された複数対の分割ビット線対を選択
ゲートを介して主ビット線対に接続した構成とし、主ビ
ット線と入出力線との間でデータのやりとりを行なうラ
ッチ型メモリセルが設けられ、主ビット線は第１のトラ
ンスファゲートおよび書込み用トランスファゲートを介
してラッチ型メモリセルのノードに接続され、データ入
出力線は第２のトランスファゲートおよび前記書込み用
トランスファゲートを介してラッチ型メモリセルのノー
ドに接続されていることを特徴とする。

（作用）本発明によれば、▲▼が論理“1"から“0"にな
り、アクティブ期間が始まると、選択ワード線に接続さ
れたメモリセルのデータが分割ビット線から主ビット線
を介してラッチ型メモリセルに転送される。その後は主
ビット線からラッチ型メモリセルおよび分割ビット線が
切離され、分割ビット線のプリチャージが▲▼ア
クティブ期間中にも行なえる。即ちプリチャージを行い
ながら、ラッチ型メモリセルと入出力線の間でデータの
やりとりを行なうことができる。この結果、従来▲
▼プリチャージ期間に行なっていたビット線プリチャ
ージを▲▼アクティブ期間に行なえるため、サイ
クル時間が従来に比べて大きく短縮される。また書込み
サイクルでは、書込み用トランスファゲートをオフと
し、第１および第２のトランスファゲートをオンとして
入出力線の書込みデータはラッチ型メモリセルを介さず
に主ビット線に転送され、次いで選択ゲートにより選ば
れた分割ビット線に転送され、ワード線により選ばれな
メモリセルに書込まれる。従ってこの書込みサイクルで
は、▲▼が▲▼に先行して論理“1"から
“0"になるようにし、カラム・アドレスがロウ・アドレ
スより先にメモリ・チップに取込まれるようにすること
により、高速の書込みが行われる。

また本発明では、静電容量の大きい主ビット線には直
接メモリセルは接続されない。従って分割ビット線によ
るメモリセルへのデータ再書込み時や、ラッチ型メモリ
セルによるデータのラッチ時間に、主ビット線を切離す
ことにより、読出し動作や再書込み動作が高速になり、
消費電力も低減できる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図は、一実施例のdRAMの要部構成を示す。半導体
基板に、複数対の主ビット線BLi,▲▼と複数本の
ワード線MWijが互いに交差して配設され、各主ビット線
対BLi,▲▼にはそれぞれ選択ゲートTGijを介して
複数対の分割ビット線対DBij,▲▼が接続され
ている。各分割ビット線対DBij,▲▼にはそれ
ぞれ複数個ずつのdRAMセルMij1,Mij2,…と２個のダミー
セルDij1,Dij2が設けられ、また各分割ビット線対DBij,
▲▼に分割ビット線センスアンプSAijが設けら
れている。各主ビット線対BLi,▲▼にはそれぞれ
主ビット線プリチャージ回路PCiが設けられ、またラッ
チ型メモリセルLCiが設けられている。ラッチ型メモリ
セルLCiのノードAi,▲▼は、書込み用トランスファ
ゲートWGiを介してノードCi,▲▼に接続され、ノー
ドCi,▲▼は第１のトランスファゲートTGiを介して
主ビット線BLi,▲▼に、また第２のトランスファ
ゲートTCiを介して入出力線I/O,▲▼にそれぞれ
接続されている。

第２図は、第１図のdRAMの具体的な構成例で、ｉ番目
の主ビット線対BLi,▲▼に接続されている部分の
み示している。dRAMセルMij1,Mij2,…およびダミーセル
Dij1,Dij2は、一個のMOSトランジスタと一個のキャパシ
タからなる周知のものである。キャパシタの基準電位端
子はプレート電源V_PLに接続されている。ダミーセルDij
1,Dij2には、プリチャージ電源V_DCに接続された書込み
用のｎチャネルMOSトランジスタQ₇,Q₈が設けられてい
る。分割ビット線センスアンプSAijは、ｎチャネルMOS
トランジスタ対Q₁₄,Q₁₅からなるフリップフロップとｐ
チャネルMOSトランジスタ対Q₁₆,Q₁₇からなるフリップフ
ロップとから構成され、それぞれの対のソースに活性化
信号▲▼，φ_SEjが入るようになっている。ま
た分割ビット線センスアップSAijには、プリチャージ信
号EQLjが入る３個のｎチャネルMOSトランジスタQ₁₈〜Q
₂₀により構成された分割ビット線プリチャージ回路およ
びイコライズ回路が付加されている。

主ビット線プリチャージ回路PCiは、ｎチャネルMOSト
ランジスタQ₁〜Q₃から構成されてる。MOSトランジスタQ
₁,Q₂のソースはそれぞれ主ビット線BLi,▲▼に、
ドレインはプリチャージ電源V_BLに接続され、Q₁〜Q₃の
ゲートには主ビット線プリチャージ信号EQLが入る。選
択ゲートTGijはｎチャネルMOSトランジスタQ₄,Q₅により
構成され、これらのゲートには分割ビット線選択信号DS
iが入る。

ラッチ型メモリセルLCiは、ｎチャネルMOSトランジス
タQ₂₃,Q₂₄からなるフリップフロップと、ｐチャネルMOS
トランジスタQ₂₅,Q₂₆からなるフリップフロップ、およ
びリセット用ｎチャネルMOSトランジスタQ₂₇により構成
されている。二つのフリップフロップのソースにはそれ
ぞれ、ラッチ型メモリセル活性化信号▲▼，φ_CE
が入る。リセット用MOSトランジスタQ₂₇のドレイン，ソ
ースはそれぞれノードAi,▲▼に接続され、ゲート
にリセット信号φ_Ｒが入る。ラッチ型メモリセルLCiの
ノードAi,▲▼とノードCi,▲▼との間の書込み
用トランスファゲートWGiは、ｎチャネルMOSトンラジス
タQ₃₀,Q₃₁から構成されている。そしてノードCi,▲
▼と主ビット線BLi,▲▼間の第１のトランスファ
ゲートTGiは、ｎチャネルMOSトランジスタQ₂₁,Q₂₂によ
り構成され、ノードCi,▲▼と入出力線I/O,▲
▼の間の第２のトランスファゲートTCiはｎチャネルM
OSトランジスタQ₂₈,Q₂₉により構成されている。第２の
トランスファゲートTCiを構成するMOSトランジスタのゲ
ートには、カラム選択線CSLiが接続されている。

このように構成されたdRAMの動作を次に第３図を参照
して説明する。第３図は、主ビット線および分割ビット
線を（1/2）V_DDにプリチャージする方式で、ラッチ型メ
モリセルのデータを、主ビット線および分割ビット線の
プリチャージを行いながら入出力線に転送し読出し動作
を行う場合の信号波形を示している。最初、主ビット線
プリチャージ信号EQL₁のレベルはV_DDであり、またビッ
ト線プリチャージ電源V_BLは（1/2）V_DDであるため、主
ビット線BLi,▲▼は全て（1/2）V_DDにプリチャー
ジされている。同様に分割ビット線DBij,▲▼
も、分割ビット線プリチャージ信号EQLjがV_DDであるた
め、全て（1/2）V_DDにプリチャージされている。いま、
ｉ番目の主ビット線対BLi,▲▼対のｊ番目の分割
ビット線対DBij,▲▼に着目し、dRAMセルMij1
のキャパシタのノードN₁にはV_DD（論理“1"）が書き込
まれているとする。またダミーセルDij2のキャパシタの
ノードN₃には、（1/2）V_DDのレベルが書込み電源V_DCに
より初期設定されているとする。

▲▼が▲▼に先行して論理“1"（V_IH）
から論理“0"（V_IL）になり、アクティブ期間に入る
と、イコライズ信号EQL,EQLjおよびφ_ＤがV_DDからV_SSに
下がって、ロウ・アドレスにより選ばれたワード線MWj1
とダミーワード線DWj2のレベルがV_SSから（3/2）V_DDま
で上がると、dRAMセルMij1とダミーセルDij2の内容がそ
れぞれ分割ビット線DBij,▲▼に伝わる。この
とき、ラッチ型メモリセルのリセット信号φ_ＲはV_DDか
らV_SSに下がる。次いで、分割ビット線センスアンプSAi
jのｎチャネル側活性化信号▲▼が（1/2）V_DDか
らV_SSに下がり、引続きｐチャネル側活性化信号φ_SEが
（1/2）V_DDからV_DDに上がる。これにより、論理“1"の
データが読み出された側の分割ビット線DBijはV_DDまで
上がり、ダミーセルDij2のデータが読み出された分割ビ
ット線▲▼がV_SSまで下がる。

分割ビット線DBij,▲▼がそれぞV_DD,V_SSに向
かって遷移している間に、分割ビット線選択信号DSjお
よび第１のトランスファゲートTGiの制御信号がV_SSから
V_DDに上がり、分割ビット線DBij,▲▼のデータ
は主ビット線BLi,▲▼を介してラッチ型メモリセ
ルLCiの書込みノードCi,▲▼に伝わる。読出しサイ
クルでは書込み用トランスファゲートWGiの制御信号▲
▼はV_DDまたは（3/2）V_DDであり、ノードCi,▲
▼のデータは、オンしている書込み用トランスファゲー
トWGiを介してそのままノードAi,▲▼に転送され
る。その後ラッチ型メモリセルの活性化信号▲▼
が（1/2）V_DDからV_SSに、活性化信号φ_CEが（1/2）V_DD
からV_DDになる。このデータ転送動作において、主ビッ
ト線BLi,▲▼はそれぞれV_DD,V_SSに向かって遷移
するが、完全に遷移する前に、選択ゲートTGijの制御信
号DSjおよび第１のトランスファゲートTGiの制御信号φ
_ＴをV_DDからV_SSに下げ、主ビット線BLi,▲▼から
分割ビット線DBij,▲▼およびラッチ型メモリ
セルLCiを切離す。これは、ラッチ動作を高速化するた
めと、消費電力を削減するため、およびdRAMセルの再書
込み（リストア）を高速化するためである。

他から切離された主ビット線BLi,▲▼は、主ビ
ット線プリチャージ信号EQLがV_SSからV_DDに上がること
で（1/2）V_SSにプリチャージされる。主ビット線の容量
は、アレイ配置やメモリ容量に依存するが、例えば16M
ビットdRAMでは2pF以上になる。この容量が接続された
状態で分割ビット線によりdRAMセルのリストアやラッチ
型メモリセルによるデータ・ラッチを行なうと時間がか
かるだけでなく、主ビット線をV_DD,V_SSに充放電するた
めに大きい消費電力を必要とする。この点この実施例で
は、主ビット線BLi,▲▼をV_DD,V_SSまで遷移させ
る前にプリチャージを行なうので、消費電力は小さい。
主ビット線BLi,▲▼の最終到達レベルは（1/2）V
_DD＋α，（1/2）V_DD−αであるが、αは（1/10）V_DD程
度で十分である。その後、分割ビット数DBij,▲
▼はそれぞれV_DD,V_SSになり、dRAMセルのリストアが
十分に行われた後、選択マード線MWjiとダミーワード線
DWj1が（3/2）V_DDからV_SSに下がり、非選択状態にな
る。次に分割ビット線プリチャージ信号EQLi,ダミーセ
ルプリチャージ信号φ_ＤがV_SSからV_DDに上がり、分割ビ
ット線のプリチャージが始まる。

以上のワード線選択から分割ビット線センスアンプの
動作、ラッチ型メモリセルへのデータ転送、主ビット線
のプリチャージ、ワード線のリセット、分割ビット線の
プリチャージまでの一連の動作は、▲▼が“1"か
ら“0"になることにより自動的に行われる。これらの動
作とは独立に、▲▼が“1"から“0"になることに
より、例えばｉ番目のカラムが選択されると、カラム選
択線CSLiがV_SSからV_DDまたは（3/2）V_DDに上がり、ノー
ドAi,▲▼が書込み用トランスファゲートWGiを介し
て入出力線I/O,▲▼に接続される。いまの場合、
I/OはV_DDを保ち、▲▼はV_DDからV_SSに下がって、
出力DoutはHizから論理“1"を出力する。

その後、▲▼が“0"から“1"になり、この状態
で▲▼が“0"から“1"になると、ラッチ型メモリ
セルの活性化信号φ_CE,▲▼が元の（1/2）V_DDに
戻り、全てのラッチ型メモリセルがリセットされる。

第４図は、この実施例のdRAMの書込みサイクルの動作
を説明するための信号波形である。書込みサイクルにお
いては逗子のように、▲▼が▲▼に先行し
て論理“1"から“0"になり、主ビット線プリチャージ信
号EQLがV_DDからV_SSに下がって、主ビット線BLi,▲
▼がフローティングになる。またカラム・アドレス・
バッファが動作してカラム・アドレスが取込まれる。い
まｉ番目のカラムが選択されたとすると、カラム選択線
CSLiがV_SSからV_DDまたは（3/2）V_DDになる。同時に制御
信号φ_ＴもV_SSからV_DDまたは（3/2）V_DDになる。これに
より、第１のトランスファゲートTGiおよび第２のトラ
ンスファゲートTCiがオンとなる。一方書込みトリガ信
号▲▼が▲▼と同時に"0"となり、これに伴
って制御信号▲▼がV_SSになって書込み用トランス
ファゲートWGiがオフになる。これによりラッチ型メモ
リセルは主ビット線BLi,▲▼から切離され、書込
み回路が作動してデータイン・バッファが動作し、入出
力線I/O,▲▼のセンスアンプが活性化されてい
る。いま入力データが“0"であれば、I/OがV_DDからV_SS
に下がり、▲▼は主ビット線▲▼に電荷が
抜けるためV_DDが一時下がるが直ぐにV_DDになる。こうし
て書込みデータは入出力線I/O,▲▼から主ビット
線BLi,▲▼に転送され、BLiは（1/2）V_DDからV_SS
に下がり、▲▼は（1/2）V_DDからV_DD（またはV_DD
−Vth）に上がる。

その後、▲▼か“1"から“0"になるとロウ・ア
ドレス・バッファが作動してロウ・アドレスがチップ内
に取込まれる。ロウ・アドレスによりｊ番目の分割ビッ
ト線対が選択されたとすると、分割ビット線プリチャー
ジ信号EQLjおよびダミーセルプリチャージ信号φ_DCjがV
_DDからV_SSに下がり、分割ビット線対がフローティング
になり、その後ワード線MWjlとダミーワード線DWi2がV
_SSから（3/2）V_DDまで上がる。次に分割ビット線センス
アンプのｎチャネル側の活性化信号▲▼が（1/
2）V_DDからV_SSに下がり、ｐチャネル側活性化信号φ_SEj
が（1/2）V_DDがV_DDに上がる。そして予め“1"が書かれ
たメモリセルMij1を読み出した分割ビット線▲
▼のレベルはV_DDまで上がり、ダミーセルDij2を読み出
した分割ビット線DBijのレベルは分割ビット線DBij,▲
▼がそれぞれV_DD,V_SSに遷移している間に分割
ビット線選択信号DSiがV_SSからV_DDに上がり、選択ゲー
トTGijを介して主ビット線BLi,▲▼の書込みデー
タが分割ビット線DBij,▲▼に伝わる。いまの
場合、書込むデータは予め記憶されていた“1"とは逆の
“0"であるから、分割ビット線対DBij,▲▼の
電位関係は反転し、DBijはV_DDからV_SSに、▲▼
はV_SSからV_DDになる。非選択のカラムの主ビット線BLh,
▲▼がそれぞれV_DD,V_SSに完全に遷移する前に、
分割ビット線選択信号DSiおよび第１のトランスファゲ
ート制御信号φ_ＴをV_DDからV_SSに下げる。これにより主
ビット線BLh,▲▼から分割ビット線DBih,▲
▼は切離される。これは読出しサイクルにおけると
同様、メモリセルの再書込みを高速化するためと消費電
力削減のためである。

その後、選択されたｊ番目の全分割ビット線DBj,▲
▼はそれぞれV_DD,V_SSになり、選択ワード線に接続
されたメモリセルの再書込みが十分に行われた後、選択
ワード線MWj1およびダミーワード線DWj2が（3/2）V_DDか
らV_SSに下がってリセットされる。

次に分割ビット線プリチャージ信号EQLjとダミーセル
プリチャージ信号φ_DCjがV_SSからV_DDに上がり、分割ビ
ット線のプリチャージが始まる。その後、▲▼，▲
▼，▲▼が論理“0"から“1"に上がり、書
込み用トランスファゲートの制御信号▲▼がV_SSか
らV_DDまたは（3/2）V_DDに上がり、カラム選択線がV_SSに
下がって、入出力線I/O,▲▼および書込みノード
Ci,▲▼がリセットされる。

なお以上の動作において、読み出し時は、▲▼
が▲▼に先行するがその遅延時間が短い時、ロウ
・アドレスを取込んだことを知らせるRAS系クロックが
立上がる迄、カラム・アドレス・バッファの制御信号は
立上がらず、ゲーティングされる。逆に書込み時▲
▼が▲▼に先行するが、その遅延時間が短い
時、カラム・アドレスを取込んだことを知らせるCAS系
のクロックが立上がる迄、ロウ・アドレス・バッファの
制御信号は立上がらずゲーティングされる。

以上のようにこの実施例では、主ビット線に複数の分
割ビット線を設け、各分割ビット線にdRAMセルを接続す
る分割ビット線方式として、主ビット線にラッチ型メモ
リセルを設けて、プリチャージ期間に外部とのデータの
やりとりを行うことができる。従って、▲▼プリ
チャージ期間を必要としないため、サイクル時間の短縮
が可能である。また、ラッチ型メモリセルのラッチ動
作、分割ビット線によるdRAMセルの再書込み動作等が高
速化し、主ビット線を完全に充放電する必要もないた
め、消費電力も低減される。更にラッチ型メモリセルは
書込み用トランスファゲートを介して書込みノードに接
続され、この書込みノードが第１および第２のトランス
ファゲートを介して主ビット線および入出力線に接続さ
れる。従って書込みサイクルでは、書込み用トランスフ
ァゲートをオフ、第1,第２のトランスファゲートをオン
として入出力線を主ビット線に接続するようにし、更に
この場合▲▼を▲▼に先行させてカラム・
アドレスをロウ・アドレスより先に取込むことによっ
て、高速書込みが可能なる。

本発明は上記実施例に限られない。例えば、ラッチ型
メモリセルは、第５図〜第８図に示すように種々変形し
て構成することができる。第５図は、ノードAi,▲
▼に初期設定レベルとしてV_LCを書き込んでおくため
に、ｎチャネルMOSトランジスタQ₃₃,Q₃₄を付加したもの
である。書込み電源V_LCは例えば（1/2）V_DDであり、こ
れはメモリセルの書込み電源V_BLと共通にしてもよい。
第６図は、ｐチャネルMOSトランジスタに代わって負荷
抵抗R₁,R₂を設けたものである。この負荷抵抗R₁,R₂は例
えば多結晶シリコン膜を用いる。この場合ノードAi,▲
▼の初期設定レベルはV_DDになる。制御信号φ_CEの
初期レベルもV_DDとする。第７図は第６図の負荷抵抗の
部分に、ゲート・ドレインを共通接続したＥタイプｎチ
ャネルMOSトランジスタQ₃₅,Q₃₆を接続したものである。
この場合ノードAi,▲▼の初期設定レベルはV_DD−Vt
hになる。第８図は更に負荷抵抗にゲート・ソースを共
通接続したＤタイプｎチャネルMOSトランジスタQ₃₇,Q₃₈
を設けたものである。この場合、ノードAi,▲▼の
初期設定レベルはV_DDになる。

上記実施例ではビット線を（1/2）V_DDにプリチャージ
する場合を説明したが、V_DDにプリチャージする方式のd
RAMにも、本発明を同様に適用することができる。ま
た、センスアンプや周辺回路にBICMOS回路（トランジス
タとCMOSの組合わせを利用した構造）を用いたdRAMにも
本発明の適用が可能である。

その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。

［発明の効果］以上述べたように本発明によれば、主ビット線に対し
て複数の分割ビット線を接続し、各分割ビット線にメモ
リセルを接続する方式を用い、かつ主ビット線と入出力
線との間にラッチ型メモリセルを設けることにより、▲
▼プリチャージ期間を短縮することが可能であ
る。またメモリセルのデータがラッチ型メモリセルに転
送されると直ぐに、容量の大きい主ビット線が分割ビッ
ト線やラッチ型メモリセルと切離されるようにして、ラ
ッチ動作や再書込み動作の高速化、および主ビット線充
放電による消費電力低減を図ることができる。更にラッ
チ型メモリセルとの書込みノードの間には書込みようト
ランスファゲートを設け、この書込みノードが第1,第２
のトランスファゲートを介してそれぞれ主ビット線およ
び入出力線に接続されるように構成することにより、書
込みサイクルでのデータ書込み動作の高速化が図られ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のdRAMの要部構成を示すブロ
ック図、第２図はその具体的回路構成を示す図、第３図
は読出しサイクルでの動作を説明するための信号波形
図、第４図は書込みサイクルでの動作を説明するための
信号波形図、第５図〜第８図は本発明の他の実施例に用
いるラッチ型メモリセルの構成を示す図である。 Miij……dRAMセル、DCiij……ダミーセル、BLi,▲
▼……主ビット線、DBij,▲▼……分割ビッ
ト線、MWij……ワード線、DWij……ダミーワード線、SA
ij……センスアンプ、LCi……ラッチ型メモリセル、PCi
……プリチャージ回路、TGij……選択ゲート、TGi……
第１のトランスファゲート、LCi……ラッチ型メモリセ
ル、TCi……第２のトランスファゲート、WGi……書込み
用トランスファゲート、I/O,▲▼……入出力線。

フロントページの続き (56)参考文献特開昭61−142592（ＪＰ，Ａ) 特開昭61−165886（ＪＰ，Ａ) 特開昭62−42392（ＪＰ，Ａ) 特開昭62−214586（ＪＰ，Ａ) 特開昭62−245593（ＪＰ，Ａ) 特開平１−138682（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板に書換え可能なメモリセルが集
積形成され、それぞれ複数のメモリセルが接続された複
数対の分割ビット線がそれぞれ選択ゲートを介して一対
の主ビット線に接続され、各分割ビット線対毎に分割ビ
ット線センスアンプが設けられた半導体記憶装置におい
て、前記主ビット線およびデータ入出力線との間でデー
タのやりとりを行なうラッチ型メモリセルが設けられ、
前記主ビット線は第１のトランスファゲートおよび書込
み用トランスファゲートを介して前記ラッチ型メモリセ
ルのノードに接続され、前記データ入出力線は第２のト
ランスファゲートおよび前記書込み用トランスファゲー
トを介して前記ラッチ型メモリセルのノードに接続され
ていることを特徴とする半導体記憶装置。
【請求項２】読出しサイクルではロウ・アドレス・スト
ローブ（▲▼）がカラム・アドレス・ストローブ
（▲▼）に先行して論理“1"から“0"になってロ
ウ・アドレスがカラム・アドレスより先にメモリ・チッ
プ内部に取込まれ、書込みサイクルでは▲▼が▲
▼に先行してカラム・アドレスがロウ・アドレス
より先にメモリ・チップに取込まれる特許請求の範囲第
１項記載の半導体記憶装置。
【請求項３】読出しサイクルが始まって▲▼が論
理“1"から“0"になると、ロウ・アドレスによるワード
線の選択、分割ビット線センスアンプの活性化、読出し
データの分割ビット線から主ビット線を介してラッチ型
メモリセルへの転送、選択メモリセルの再書込み、選択
ワード線のリセット、分割ビット線のプリチャージ、の
一連の動作が自動的に行われ、▲▼が論理“1"か
ら“0"になるとカラム・アドレスにより選ばれた第２の
トランスファゲートがオンし、主ビット線がプリチャー
ジ期間にあるか否かにかかわりなくラッチ型メモリセル
のデータが入出力線に読み出される特許請求の範囲第１
項記載の半導体記憶装置。
【請求項４】書込みサイクルが始まって▲▼およ
び書込み取りが信号（▲▼）が論理“１“から“0"
になると、書込み用トランスファゲートがオフ、第１お
よび第２のトランスファゲートがオンとなって書込みデ
ータの入出力線から主ビット線への転送、▲▼が
論理“1"から“0"になってロウ・アドレスによるワード
線の選択、分割ビット線センスアンプの活性化、主ビッ
ト線から分割ビット線への書込みデータ転送、主ビット
線のプリチャージ後選択ワード線に接続されるメモリセ
ルの再書込み、選択ワード線のリセット、分割ビット線
のプリチャージ、の一連の動作が自動的に行われる特許
請求の範囲第１項記載の半導体記憶装置。
【請求項５】メモリセルのデータが分割ビット線から主
ビット線を介してラッチ型メモリセルに転送される再
に、主ビット線はV_DDレベルおよびV_SSレベルにまで遷移
しないようにした特許請求の範囲第１項記載の半導体記
憶装置。
【請求項６】読出し時はカラム・アドレス・バッファの
駆動信号をRAS系のクロックでゲーティングし、書込み
時はロウ・アドレス・バッファの駆動信号をCAS系のク
ロックでゲーティングする特許請求の範囲第１項記載の
半導体記憶装置。