JPH11317501A - リ―ドオンリメモリ及びその製造方法及びリ―ドオンリメモリ読み出し方法 - Google Patents

リ―ドオンリメモリ及びその製造方法及びリ―ドオンリメモリ読み出し方法

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JPH11317501A
JPH11317501A JP4704599A JP4704599A JPH11317501A JP H11317501 A JPH11317501 A JP H11317501A JP 4704599 A JP4704599 A JP 4704599A JP 4704599 A JP4704599 A JP 4704599A JP H11317501 A JPH11317501 A JP H11317501A
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memory
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memory cells
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JP4704599A
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Jay Henry O'neill
ヘンリー オニール ジェイ
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 高密度リードオンリメモリを実現する。 【解決手段】 メモリアレイをアクセスするために用い
られるデコーダ及びセレクタを、メモリアレイレイヤー
の上部あるいは下部に位置する別のレイヤーに配置させ
ることによって高密度リードオンリメモリが実現され
る。本発明の一側面に従って、デコーダから行配線への
接続は行配線の端部のみに限定されず、その代わりに行
配線に沿った任意のところでなされ得る。同様に、セレ
クタから列配線への接続も列配線の端部のみに限定され
ず、その代わりに列配線に沿った任意のところでなされ
得る。付加回路はメモリアレイの周囲には必要とされ
ず、より小さいメモリデバイスが実現される。加えて、
メモリアレイを読み出す際のクロストークを低減するた
めに、本発明に係るメモリデバイスは単一の活性行配線
を用いて番地を設定され、一度に一列配線のみ読み出さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はリードオンリメモリ
構造に関し、特に、高密度リードオンリメモリをアクセ
スするために必要とされる領域を提言する回路配置に関
する。
【０００２】
【従来の技術】従来技術に係るリードオンリメモリに関
する一つの公知の問題は、アクセス、すなわちメモリの
番地を指定して読み出すこと、に必要とされる回路が、
メモリチップ上の面積を必要とするということである。
なぜなら、メモリセルは、メモリアレイの周辺に配置さ
れたデコーダ及びセレクタを用いて読み出されるからで
ある。その結果、たとえば、米国特許出願第０８／７４
８，０３５号（１９９６年１１月１２日出願）（特願平
９−３０３１９０に対応する）に記載されているような
非常に高密度のメモリアレイに関しては、従来技術に係
るアクセス技法を用いることは非現実的である。なぜな
ら、デコーダ及びセレクタに関して必要とされる面積の
オーバーヘッドがメモリ密度の上昇に伴う利点を減殺し
てしまうからである。ここで、前記米国特許出願は、本
発明と同一の出願人に係るものである。
【０００３】
【発明が解決しようとする課題】本発明は、このように
高密度リードオンリメモリをアクセスするために必要と
される領域を提言する回路配置を提供することを目的と
する。
【０００４】
【課題を解決するための手段】本発明の発明者は、高密
度リードオンリメモリアレイのアクセスに係る問題が本
発明の原理に従って、リードオンリメモリアレイをアク
セスするために用いられるデコーダ及びセレクタを、リ
ードオンリメモリアレイレイヤの上部あるいは下部に位
置する別のレイヤに配置させることによって回避可能で
あることを見いだした。ここで、レイヤとは、ある厚み
を有し、特定の機能を構成する回路が存在する、実質的
に平面な構造を意味していることに留意されたい。よっ
て、従来技術に係る非効率的な二次元構造が折り返さ
れ、三次元構造を有するコンパクトなリードオンリメモ
リデバイスが実現される。本発明の一側面に従って、デ
コーダからロウ(row)配線（行配線）への接続は行配線
の端部のみに限定されず、その代わりに行配線に沿った
任意のところでなされ得る。同様に、セレクタからカラ
ム(column)配線（列配線）への接続も列配線の端部のみ
に限定されず、その代わりに列配線に沿った任意のとこ
ろでなされ得る。有利なことには、付加回路はメモリア
レイの周囲には必要とされず、全体としてより小さいメ
モリデバイスが実現される。加えて、低インピーダンス
増幅器でメモリアレイを読み出す際のクロストークを低
減するために、本発明に係るメモリデバイスは単一の活
性行配線を用いて番地を設定され、本発明の一側面に従
って一度に一列配線のみ読み出される。
【０００５】
【発明の実施の形態】図１は、従来技術に係るリードオ
ンリメモリ（ＲＯＭ）１０１のレイヤ例を示している。
ＲＯＭ１０１は、ロウ配線（行配線）１０３，カラム配
線（列配線）１０５、そして相互接続１０７を有してい
る。ロウ配線及びカラム配線は愛顧となった平面内に存
在し、互いに横切らない。ロウ配線１０３及びカラム配
線１０５は、互いに直交する必要はないが、互いに交差
するように配置されている。ロウ配線とかラム配線との
交点に相互接続１０７が存在することにより、そこに永
久にストアされる情報が実現される。相互接続１０７
は、ロウ配線１０３及びカラム配線１０５を構成してい
る材料よりも高い抵抗を有する抵抗、ダイオードあるい
はトランジスタのような非線型素子等である。ここで、
用いられる相互接続のタイプに依存して、単一のロウ配
線と単一のカラム配線の交点に１ビットより多い情報が
表現され得ることに留意されたい。たとえば、１６の相
異なった抵抗値を有するレジスタが用いられる場合に
は、各交点は４ビットを表現することが可能になる。
【０００６】図２は、本発明の一側面に従った、各々個
別のレイヤに配置されているリードオンリメモリアレイ
２０１−１から２０１−Ｎを含む、リードオンリメモリ
２０１の複数個のアレイの配置を示す断面図である。メ
モリアレイ２０１の各々は、ＲＯＭ１０１と同様の構造
を有している。本発明の原理に従って、メモリアレイ２
０１の下部には、デコード／セレクト回路２０３が配置
されている。デコード／セレクト回路２０３は、メモリ
アレイ２０１にストアされた情報をアクセスするために
用いられるアドレスデコーダ及び出力セレクタを有して
いる。ここで、本発明の原理に従って、導体よりなるブ
リッジ配線２０５が、メモリアレイ２０１のうちの中断
されたロウ配線及び／あるいはカラム配線を電気的に接
続していることに留意されたい。このことに関しては、
以下により詳細に記述される。
【０００７】本明細書においては、アドレスデコーダセ
ルとは、少なくともロウ配線のドライバ及びそのドライ
バを選択するために必要とされるあらゆる部分的な回路
である。よって、アドレスデコーダセルは、個別に包含
されるか、あるいはそれらの間で回路を共有する。アド
レスデコーダから得られるのは出力信号であり、それら
は、各々、メモリアレイ２０１のうちの単一のロウ配線
を駆動する。本明細書においては、出力セレクタセルと
は、少なくとも選択されたカラム配線上のデータが、他
のカラム配線を除外して、それを介して増幅器など通過
することを可能にするカラムセレクタである。これは、
たとえば単一のトランジスタなどで実現されるゲート機
能と、そのゲート機能を選択するために必要とされるあ
らゆる部分的な回路から構成される。よって、出力セレ
クタセルは、個別に包含されるか、あるいはそれらの間
で回路を共有する。出力セレクタから得られるのは、デ
ータが読み出されるメモリアレイ２０１の各々のうちの
単一のカラム配線の選択である。
【０００８】本発明の一実施例においては、各メモリレ
イヤのロウ配線を構成している配線間の通常の間隔及び
各メモリレイヤのカラム配線を構成している配線間の間
隔は、メモリセル密度を最大にするために、エッチング
可能な最小間隔である。このような通常の間隔が全ての
配線に用いられた場合には、これらの配線を相異なった
レイヤに存在する、メモリを有用にするために必須であ
るところのロウデコーダあるいは出力セレクタに接続す
る余地がなくなってしまう。よって、本発明の一側面に
従って、メモリレイヤのロウ配線あるいはカラム配線の
間にギャップが設けられており、ａ）ロウ配線及び／あ
るいはカラム配線とｂ）対応するロウデコーダ及び／あ
るいは出力セレクタとの間の接続がなされる。ロウ配線
に関しては、ロウ配線の下部に位置する各ロウデコーダ
に関して、一つのギャップが残されていることが必要で
ある。例えば、Ｎをロウの数、Ｍをカラムの数とすると
き、Ｎ×Ｍメモリに関しては、Ｎ個のロウデコーダセル
とＭ個の出力セレクタセルが必要とされる。よって、同
一のロウデコーダセルが用いられてそれらがＪ個のロウ
及びＫ個のカラムに配置されている場合には、カラム配
線よりなるＭカラムのうちにＫ個のギャップが存在する
ことになる。同様に、同一のカラムセレクタセルが用い
られてそれらがＲ個のロウ及びＳ個のカラムに配置され
ている場合には、ロウ配線よりなるＮロウのうちにＲ個
のギャップが存在することになる。
【０００９】上述のことを例示する目的で、８×３２メ
モリに係るロウデコーダ構造例が図６に示されている。
ロウデコーダセル６０３は、１ロウ×８カラムに配置さ
れており、Ｊ＝１かつＫ＝８である。よって、３２個の
カラム配線６０５には、それぞれ８個のギャップ６０７
が存在する。同様に、図７は、８×３２メモリに係るカ
ラムセレクタ構造例が示されている。カラムセレクタセ
ル７０３は、４ロウ×８カラムに配置されており、Ｒ＝
４かつＳ＝８である。よって、８個のロウ配線７０５に
は４つのギャップ７０７が存在する。
【００１０】図３は、単一のメモリアレイプレーンとそ
の下層のデコード／セレクト回路とを含むリードオンリ
メモリ構造３０１を詳細に示した図である。図には、
ａ）ロウ配線３０３−１から３０３−Ｎを含むロウ配線
３０３，ｂ）カラム配線３０５−１から３０５−Ｍを含
むカラム配線３０５、ｃ）種々の相互接続３０７，ｄ）
ロウドライバ３０９，ｅ）カラムセレクタ３１１、ｆ）
ロウギャップ３１３、ｇ）ロウドライバ接続３１５、
ｈ）カラムドライバ接続３１７、及びカラムギャップ３
２３が示されている。エレメント３０３、３０５、及び
３０７はメモリアレイプレーンを構成しており、エレメ
ント３０９、３１１、３１５、及び３１７、それに基板
３１９に埋め込まれたロジック回路（図示せず）は、メ
モリアレイプレーンに関するデコード／セレクト回路を
構成している。
【００１１】あるロウ配線３０３がある相互接続３０７
によってあるカラム配線３０５に接続されている各々の
点では、ビット情報がストアされている。ロウドライバ
３０９は、ロウデコーダの出力である信号を伝達する。
これらの信号は、ロウドライバ接続３１５を介してロウ
配線３０３のいずれかに対して接続される。カラムセレ
クタ３１１は、駆動されつつあるロウ配線の関数として
ビット情報の存在を示す信号を伝達する。より詳細に述
べれば、このような信号は、１）駆動されつつあるロウ
配線３０３に関する一つのロウドライバ３０９から発せ
られてロウドライバ接続３１５の一つを介してそのロウ
配線に接続され、２）一つの相互接続３０７が存在する
場合にはそれを介して読み出されつつあるカラム配線に
伝達され、そして３）一つのカラムセレクタ３１１を介
して読み出されつつあるカラム配線から対応するカラム
セレクタへと伝達される。しかしながら、デコード／セ
レクトセルによって読み出されるべき特定のカラム配線
が選択された場合にのみ、そのカラム配線からの信号が
伝達される。
【００１２】基板３１９内部には、ロウドライバ３０９
を介して特定のロウ配線を駆動するロウデコーダの少な
くとも一部が、ロウデコーダ３０９の近傍、例えば隣接
ずる二つのロウドライバ３０９の間に位置する領域内
に、配置されている。同様に、基板３１９内部には、カ
ラムセレクタ３１１を介して特定のカラム配線を選択す
るカラムセレクタの少なくとも一部が、カラムセレクタ
３１１の近傍、例えば隣接する二つのカラムセレクタ３
１１の間に位置する領域内に、配置されている。ここ
で、ロウ駆動回路あるいはカラム選択回路の全てが前述
されたような近接領域内に存在する必要はないことに留
意されたい。なぜなら、ロウ及びカラムアドレスの一部
を予めデコードすることが望ましい場合があるからであ
る。さらに、従来技術に係るあらゆるデコード技法、例
えばシリアルデコード、ランダムアクセス、あるいはそ
れらの任意の組み合わせ、が用いられ得る。
【００１３】図３に示されているリードオンリメモリ構
造３０１のうちの、相互接続３０７を除いた全てのコン
ポーネントは低インピーダンスである。相互接続３０７
は、レジスタ等の高インピーダンス型デバイス、あるい
はダイオードのように実質的に方向性を有するデバイス
である。従来技術に係る方法においては、相互接続３０
７が抵抗等の高インピーダンス型デバイスの場合には、
メモリアレイの大きさは、相互接続のインピーダンスと
それが接続されている他の導体の合成インピーダンスと
の日によって制限される。よく知られているように、メ
モリアレイの大きさの制限は、実質的に方向性を有する
デバイスを用いる場合には緩和される。
【００１４】ロウギャップ３１３は、戦略的にロウ配線
３０３の間に配置させられており、カラム配線３０５か
ら相異なったレベルに配置されているデコード／セレク
ト回路への接続がなされる。図３に示された実施例にお
いては、ロウ配線３０３は、Ｚ方向にはカラム配線３０
５とカラムセレクタ３１１との間に位置している。カラ
ムセレクタ接続３１７に収まるために、少なくとも一つ
のカラムセレクタ３１７の大きさのギャップが必要とさ
れており、ロウ配線の間には、カラムセレクタ接続がメ
モリ構造３０１のうちの他のあらゆる構造物と接続する
ことなく下方に延在するための空間が存在する。
【００１５】カラムギャップ３２３はロウギャップ３１
３と同様の機能を有するが、メモリ構造３０１に組み込
まれるべき付加的なメモリアレイプレーンが図３に示さ
れたメモリアレイプレーンの上部に存在する場合にのみ
必要となる。そのようなメモリプレーンが少なくとも一
つ存在する場合には、カラム配線３０５は、Ｚ方向に関
しては、その付加メモリプレーンのロウ配線とそのメモ
リプレーンに関するロウドライバとの間に位置すること
になる。
【００１６】しかしながら、カラムギャップだけでは、
最小間隔で配置された配線を用いる場合、すなわち配線
間に何ら構造物が収まり得ない場合には不充分である。
これは、前述されたような付加メモリのロウ配線が、図
３に示されたメモリプレーンのロウ配線の直上にくるた
めである。従って、ロウ接続が付加メモリプレーンに対
して実現されるような明らかな空間が存在しない。それ
ゆえ、本発明の原理に従って、図２に関連して記述され
たように、ロウ配線３０３に切れ目が導入されている。
このような２つのメモリプレーンを有する構造は、図３
に示されたあるロウ配線とカラム配線、及び付加メモリ
プレーンのロウ配線とカラム配線の双方に関連して図４
に示されている。
【００１７】詳細に述べれば、付加メモリプレーン用の
単一のロウ配線４０３、単一のカラム配線４０５、単一
のロウドライバ接続４１５、及び単一のカラムセレクタ
接続４１７が図４には示されている。ここで、図３に示
されたメモリアレイプレーンにおいては単一の分割され
ていないロウ配線３０３であったロウ配線３０３が、２
つの部分ロウ配線３０３、具体的には部分ロウ配線３０
３−ａ及び３０３−ｂによって置換されていることに留
意されたい。同様に、単一のロウ配線３０３に対して機
能していたロウドライバ接続３１５が、二つのロウドラ
イバ接続３１５、具体的にはロウドライバ接続３１５−
ａ及び３１５−ｂによって置換されている。図４に示さ
れているように、ロウドライバ接続３１５−ａは部分ロ
ウ配線３０３−ａに対して機能し、ロウドライバ接続３
１５−ｂは部分ロウ配線３０３−ｂに対して機能するこ
とに留意されたい。二つの部分ロウ配線３０３−ａ及び
３０３−ｂは、それらが共に駆動されるデコード／セレ
クト回路に接続されている。
【００１８】同様に、図３に示されたメモリアレイプレ
ーンにおいては単一の分割されていないカラム配線であ
ったカラム配線３０５が、二つの部分カラム配線３０
５、すなわち部分カラム配線３０５−ａ及び３０５−ｂ
によって置換されている。また、単一のカラム配線３０
５に対して機能していたカラムセレクタ接続３１７が、
二つのカラムセレクタ接続３１７，すなわちカラムセレ
クタ接続３１７−ａ及び３１７−ｂによって置換されて
いる。図４に示されているように、カラムセレクタ接続
３１７−ａは部分カラム配線３０５−ａに対して機能
し、カラムセレクタ接続３１７−ｂは部分カラム配線３
０５−ｂに対して機能する。二つの部分カラム配線３０
５−ａ及び３０５−ｂはデコード／セレクト回路に接続
されており、それぞれの部分カラム配線からの信号が同
一のセレクタ入力２０５に供給される。
【００１９】さらに多くのメモリアレイプレーンが用い
られる場合には、最上部のプレーンを除いた各々のプレ
ーンのロウ配線及びカラム配線が、前述されているよう
に分割される。より下層のロウ配線及びカラム配線間の
ギャップは、追加される各プレーンに関して増大させら
れる。
【００２０】図３に示されている既存のメモリアレイプ
レーンの上部に付加メモリアレイプレーンを追加する代
わりに、付加メモリアレイプレーンが基板３１９内のデ
コード／セレクト回路の下層に追加される場合には、ギ
ャップは必要とされない。しかしながら、さらに別のメ
モリアレイプレーンを付加する場合には、それが図３に
示されたように上部に付加されるか基板３１９の下層に
付加されるかに関わらず、基板３１９により近いメモリ
プレーンにギャップを導入することが必要となる。
【００２１】本発明の一側面に従って、読み出しのため
に任意の時点で全てではないカラム配線、望ましくは一
本のカラム配線、が選択される。その時点において読み
出されていない他の全てのカラム配線は、低インピーダ
ンスで終端される。このことは、図５に示されているよ
うな読み出し回路を用いることによって実現される。制
御信号５０１の状態は、読み出し回路に接続されている
カラム配線３０５のうちのいずれが読み出されつつある
か、あるいは低インピーダンスで終端されているかを決
定する。制御信号５０１が論理“１”の場合には、トラ
ンジスタ５０７がオンであり、出力５０９はそのカラム
配線３０５の値を引き継ぐ。インバータ５０３はトラン
ジスタ５０５に論理“０”を供給し、その結果トランジ
スタ５０５がオフになる。逆に、制御信号５０１が論理
“０”の場合には、トランジスタ５０７はオフであり、
そのカラム配線３０５が出力５０９から切り離される。
しかしながら、インバータ５０３が論理“１”をトラン
ジスタ５０５へ供給するため、それがオンになる。この
ため、そのカラム配線３０５は、低インピーダンスであ
る接地線に接続される。このことによってクロストーク
が軽減され、より大きなメモリアレイの実現が可能にな
る。
【００２２】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００２３】
【発明の効果】以上述べたごとく、本発明によれば、高
密度リードオンリメモリデバイスが提供される。
【図面の簡単な説明】
【図１】 従来技術に係るリードオンリメモリ（ＲＯ
Ｍ）のレイヤ例を示す模式図。
【図２】 本発明の原理に従った、リードオンリメモリ
の多重アレイの配置を示す断面図。
【図３】 単一のメモリアレイプレーンとその下層のデ
コーダ／セレクタ回路を有するリードオンリメモリ構造
を示す模式図。
【図４】 本発明の一側面に従ったメモリ構造の断面を
示す図。
【図５】 本発明の原理に従った読み出し回路を示す
図。
【図６】 ８×３２メモリアレイに対するロウデコーダ
構造例を示す模式図。
【図７】 ８×３２メモリアレイに対するカラムセレク
タ構造例を示す模式図。
【符号の説明】
１０３ ロウ配線 １０５ カラム配線 １０７ 相互接続 ２０１ メモリアレイ ２０３ デコード／セレクト回路 ２０５ ブリッジ配線 ３０１ メモリアレイプレーン ３０３ ロウ配線 ３０５ カラム配線 ３０７ 相互接続 ３０９ ロウドライバ ３１１ カラムセレクタ ３１３ ロウギャップ ３１５ ロウドライバ接続 ３１７ カラムセレクタ接続 ３１９ 基板 ３２３ カラムギャップ ４０３ ロウ配線 ４０５ カラム配線 ４１５ ロウドライバ接続 ４１７ カラムセレクタ接続 ５０１ 制御信号線 ５０３ インバータ ５０５，５０７ トランジスタ ５０９ 出力線 ６０３ ロウデコーダセル ６０５ カラム配線 ６０７ ギャップ ７０３ カラムセレクタセル ７０５ ロウ配線 ７０７ ギャップ
フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 あるレイヤに配置されたリードオンリメ
    モリセルよりなる二次元アレイ；及び、メモリセルの前
    記二次元アレイの少なくとも一部を選択するロウデコー
    ダ；を有するリードオンリメモリにおいて、 前記ロウデコーダがリードオンリメモリセルよりなる前
    記二次元アレイの前記レイヤとは相異なったレイヤに配
    置されていることを特徴とするリードオンリメモリ。
  2. 【請求項２】 前記ロウデコーダがロウデコーダよりな
    る二次元アレイであることを特徴とする請求項第１項に
    記載のリードオンリメモリ。
  3. 【請求項３】 前記ロウデコーダの前記二次元アレイよ
    りなる前記レイヤがリードオンリメモリセルの前記二次
    元アレイよりなる前記レイヤの上部に存在することを特
    徴とする請求項第１項に記載のリードオンリメモリ。
  4. 【請求項４】 前記ロウデコーダの前記二次元アレイよ
    りなる前記レイヤがリードオンリメモリセルの前記二次
    元アレイよりなる前記レイヤの下部に存在することを特
    徴とする請求項第１項に記載のリードオンリメモリ。
  5. 【請求項５】 リードオンリメモリセルの前記二次元ア
    レイが前記レイヤ及び別のレイヤに配置されており、前
    記ロウデコーダよりなる前記レイヤがリードオンリメモ
    リセルよりなる前記レイヤと前記別のレイヤとの間に存
    在することを特徴とする請求項第１項に記載のリードオ
    ンリメモリ。
  6. 【請求項６】 前記ロウデコーダが、リードオンリメモ
    リセルよりなる前記二次元アレイのロウ配線に沿った任
    意の点において接続されていることを特徴とする請求項
    第１項に記載のリードオンリメモリ。
  7. 【請求項７】 前記ロウデコーダのうちの少なくとも一
    つのアドレスデコーダが、リードオンリメモリセルより
    なる前記二次元アレイのロウ配線の端点ではない点にお
    いて接続されていることを特徴とする請求項第１項に記
    載のリードオンリメモリ。
  8. 【請求項８】 リードオンリメモリセルよりなる前記二
    次元アレイの少なくとも一レイヤに関して、前記レイヤ
    内の前記ロウ配線の連続性に、ロウデコーダよりなる前
    記二次元アレイに対してある接続主体を介して接続され
    た中断が存在することを特徴とする請求項第１項に記載
    のリードオンリメモリ。
  9. 【請求項９】 リードオンリメモリセルよりなる前記二
    次元アレイの少なくとも一レイヤに関して、前記レイヤ
    内の前記ロウ配線の連続性に、出力セレクタよりなる二
    次元アレイに対してある接続主体を介して接続された中
    断が存在することを特徴とする請求項第１項に記載のリ
    ードオンリメモリ。
  10. 【請求項１０】 前記リードオンリメモリが、さらに、
    リードオンリメモリセルよりなる前記二次元アレイのう
    ちの前記少なくとも一つのレイヤの単一あるいは複数個
    のカラム配線を、当該単一あるいは複数個のカラム配線
    が読み出しのために選択されていない場合に、接地線に
    対して接続する手段を有することを特徴とする請求項第
    １項に記載のリードオンリメモリ。
  11. 【請求項１１】 あるレイヤに配置されたリードオンリ
    メモリセルの二次元アレイ；及び、 メモリセルよりなる前記二次元アレイの一部から情報を
    読み出す出力セレクタ；を有するリードオンリメモリに
    おいて、 前記出力セレクタがリードオンリメモリセルよりなる前
    記二次元アレイの前記レイヤとは相異なったレイヤに配
    置されていることを特徴とするリードオンリメモリ。
  12. 【請求項１２】 前記出力セレクタが出力セレクタより
    なる二次元アレイであることを特徴とする請求項第１１
    項に記載のリードオンリメモリ。
  13. 【請求項１３】 前記出力セレクタが増幅器を含むこと
    を特徴とする請求項第１１項に記載のリードオンリメモ
    リ。
  14. 【請求項１４】 前記メモリアレイの各読み出しの際に
    前記出力セレクタによって単一のカラム配線のみが選択
    されることを特徴とする請求項第１１項に記載のリード
    オンリメモリ。
  15. 【請求項１５】 前記出力セレクタが、リードオンリメ
    モリセルよりなる前記二次元アレイのカラム配線に沿っ
    た任意の点で接続されていることを特徴とする請求項第
    １１項に記載のリードオンリメモリ。
  16. 【請求項１６】 前記出力セレクタのうちの少なくとも
    一つのロウデコーダが、リードオンリメモリセルよりな
    る前記二次元アレイのカラム配線の端点以外の点で接続
    されていることを特徴とする請求項第１１項に記載のリ
    ードオンリメモリ。
  17. 【請求項１７】 リードオンリメモリセルよりなる前記
    二次元アレイの少なくとも一レイヤに関して、前記レイ
    ヤ内の前記カラム配線の連続性に、前記出力セレクタよ
    りなるプレーンに対してある接続主体を介して接続され
    た中断が存在することを特徴とする請求項第１１項に記
    載のリードオンリメモリ。
  18. 【請求項１８】 前記リードオンリメモリが、さらに、
    リードオンリメモリセルよりなる前記二次元アレイのう
    ちの前記少なくとも一つのレイヤの単一あるいは複数個
    のカラム配線を、当該単一あるいは複数個のカラム配線
    が読み出しのために選択されていない場合に、接地線に
    対して接続する手段を有することを特徴とする請求項第
    １１項に記載のリードオンリメモリ。
  19. 【請求項１９】 あるレイヤに配置されたリードオンリ
    メモリセルよりなる二次元アレイ；及び、メモリセルの
    前記二次元アレイの少なくとも一部をアクセスする手
    段；を有するリードオンリメモリにおいて、 前記アクセス手段がリードオンリメモリセルよりなる前
    記二次元アレイの前記レイヤとは相異なったレイヤに配
    置されていることを特徴とするリードオンリメモリ。
  20. 【請求項２０】 あるレイヤに配置されたリードオンリ
    メモリセルよりなる二次元アレイ；及び、 リードオンリメモリセルの前記二次元アレイの前記レイ
    ヤとは相異なったレイヤに配置された読み出し回路；を
    有するリードオンリメモリにおいて、 前記読み出し回路がメモリセルの前記二次元アレイにス
    トアされた少なくとも１ビットの値を読み出す際に用い
    られることを特徴とするリードオンリメモリ。
  21. 【請求項２１】 情報をリードオンリフォーマットでス
    トアするために半導体を処理する段階；ここで、前記情
    報は前記半導体よりなる単一のレイヤにストアされてい
    る；及び、 前記ストアされた情報を読み出す際に用いられる情報ア
    クセス回路を前記半導体の別のレイヤに形成する段階；
    を有することを特徴とするリードオンリメモリ製造方
    法。
  22. 【請求項２２】 あるレイヤに配置されたリードオンリ
    メモリセルよりなる二次元アレイ；及び、メモリセルよ
    りなる前記二次元アレイの一部を選択する、アドレスデ
    コーダの二次元アレイ；を有するリードオンリメモリ。
  23. 【請求項２３】 半導体のあるレイヤにストアされたリ
    ードオンリ情報を前記半導体の別のレイヤに配置された
    回路を用いて読み出す段階を有することを特徴とするリ
    ードオンリメモリ読み出し方法。
  24. 【請求項２４】 半導体の第一レイヤにストアされた情
    報及び前記情報を読み出す回路を有するリードオンリメ
    モリにおいて、 当該リードオンリメモリが、前記情報を読み出す前記回
    路が前記第一レイヤとは相異なった第二のレイヤに少な
    くともその一部が配置されていることを特徴とするリー
    ドオンリメモリ。
  25. 【請求項２５】 半導体の第一レイヤにストアされた情
    報及び前記第一レイヤとは相異なった第二レイヤに少な
    くともその一部が配置された前記情報の読み出し回路を
    有するリードオンリメモリにおいて、 当該リードオンリメモリが、前記第一レイヤにストアさ
    れた前記情報から前記第二レイヤ内の前記読み出し回路
    へ接続する導体を有することを特徴とするリードオンリ
    メモリ。
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