KR101018598B1 - 큐빅 메모리 어레이 및 이의 제조 방법 - Google Patents

큐빅 메모리 어레이 및 이의 제조 방법 Download PDF

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브룩클린 앤드류 엘 반
대릴 이 앤더슨
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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Abstract

본 발명은 평면(12)을 갖는 기판(10) 상에 제조된 큐빅 메모리 어레이(cubic memory array)를 제공한다. 이 메모리 어레이는 상기 평면(12)에 평행한 하나 이상의 면(14,16)에 구성된 다수의 제 1 선택 라인(20)을 포함한다. 상기 기판(10)의 상기 평면(12)에 대해 수직으로 배치된 다수의 필러(pillar)에 다수의 제 2 선택 라인(18)이 형성된다. 다수의 메모리 셀(22)이 상기 다수의 제 1 선택 라인(20)과 상기 다수의 제 2 선택 라인(18)에 각기 접속된다.

Description

큐빅 메모리 어레이 및 이의 제조 방법{CUBIC MEMORY ARRAY}
본 발명은 평면을 갖는 기판 상에 제공된 큐빅 메모리 어레이(cubic memory array)에 관한 것이다.
개인용 컴퓨터, 워크스테이션, 디스플레이의 그래픽 서브시스템, 전자 게임 및 다른 전기적 디바이스들은 데이터를 저장하는 메모리 시스템을 포함한다. 보다 대형이면서 보다 고속의 메모리 시스템에 대한 요구가 증가하고 있다. 메모리 기술의 속성은 데이터 액세스 시간(즉, 속도), 비용, 신뢰성, 크기(즉, 밀도) 및 전력 소비량을 포함한다. 플로피 디스크, 하드 드라이브, CD/DVD 드라이브 및 반도체 메모리와 같은 몇 개의 메모리 기술이 존재한다. 반도체 메모리는 몇 개의 예를 들자면 DRAM, SRAM, ROM, PROM, OTP, EEPROM, FLASH 및 VRAM 메모리를 포함한다. 마이크로-프로세싱 능력(즉, 속도)은 무어의 법칙을 따르면서 크게 증가하고 있으며 마이크로프로세서와 통신하는 메모리 디바이스는 오직 증가하는 밀도는 따라 잡아 왔지만 속도에 대해서는 그러하지 못하였다. 메모리 디바이스의 속도를 증가시키는데 있어서 문제점의 일부는 메모리 셀의 밀도가 소정의 메모리 기술에서 증가하면, 용 량성 지연, 감지 회로 및 통상적인 메모리 레이아웃 구성이 액세스 시간 개선 정도를 최소로 유지한다는 것이다. 만일 액세스 시간이 메모리에 행해진 밀도 증가와 함께 개선되지 않는다면, 컴퓨터 시스템의 개발은 진척되지 않을 것이다. 그러므로, 밀도 뿐만 아니라 데이터 액세스 시간도 증가시키는 새로운 메모리 아키텍처가 필요하다.
큐빅(3D) 메모리 어레이는 평면을 갖는 기판 상에 제조된다. 큐빅 메모리 어레이는 이 평면에 평행한 둘 이상의 면에 구성된 다수의 제 1 선택 라인을 포함한다. 다수의 제 2 선택 라인은 기판의 평면에 수직으로 배치된 필러(pillar)에 형성된다. 다수의 메모리 셀이 각기 다수의 제 1 선택 라인 및 다수의 제 2 선택 라인에 접속된다.
본 발명은 이제 첨부 도면을 참조하면 보다 잘 이해될 것이다. 도면의 요소들은 서로에 대해서 실제 축적대로 도시될 필요가 없다. 이보다는, 본 발명을 분명하게 설명하는데 그 중점을 두었다. 또한, 유사한 참조 부호는 몇 개의 도면에서 대응하는 유사한 부분을 표시한다.
도 1은 본 발명의 적어도 일 실시예에 대한 메모리 어레이의 개략도,
도 2는 본 발명의 일 실시예에서 메모리 어레이의 물리적 레이아웃의 개략 도,
도 3은 도 2의 메모리 어레이에서 사용된 예시적인 메모리 셀을 도시하는 도면,
도 4는 도 3에 도시된 메모리 셀의 예시적인 실시예의 도면,
도 5는 도 3에 도시된 메모리 셀의 다른 예시적인 실시예의 도면,
도 6은 도 3에 도시된 메모리 셀의 다른 예시적인 실시예의 도면,
도 7은 한 수직 필러 열 및 다수의 행 라인에 대한 본 발명의 실시예의 부분적으로 확대된 도면,
도 8은 본 발명의 예시적인 실시예의 부분적으로 확대된 도면,
도 9는 도 8에 도시된 예시적인 실시예의 평면도,
도 10은 사형 레이아웃(serpentine layout)을 이용하는 본 발명의 다른 실시예의 예시적인 평면도,
도 11은 본 발명의 다른 실시예의 부분적으로 확대된 도면,
도 12는 본 발명의 다른 실시예의 사시도,
도 13은 다수의 메모리 셀 층을 갖는 도 12에 도시된 실시예의 사시도,
도 14는 이중 메모리 셀 세트의 예시적인 실시예의 도면,
도 15는 이중 메모리 셀 세트의 다른 예시적인 실시예의 도면,
도 16은 이중 메모리 셀 세트의 다른 예시적인 실시예의 도면,
도 17은 도 12에 도시된 기본 구조를 포함하는 예시적인 메모리 레이아웃의 부분적으로 확대된 도면,
도 18은 도 17에 도시된 실시예의 평면도,
도 19는 도 18에 도시된 기본 구조에 대해 사형 레이아웃을 사용하는 본 발명의 다른 실시예의 평면도,
도 20은 본 발명의 다른 실시예의 사시도,
도 21은 본 발명의 다른 실시예의 부분적으로 확대된 도면,
도 22는 이중 메모리 셀을 사용하는 다른 실시예의 부분적인 개략도,
도 23은 본 발명의 예시적인 실시예의 측면도,
도 24는 본 발명의 적어도 한 실시예를 포함하는 메모리 캐리어의 예시적인 레이아웃의 도면,
도 25는 본 발명의 적어도 일 실시예를 포함하는 전자 디바이스, 즉 컴퓨터 시스템의 블록도,
도 26은 내장형 큐빅 메모리 어레이의 실시예의 예시적인 부분적 사시도,
도 27은 본 발명의 실시예를 구현하는데 사용되는 기본적 단계들의 예시적인 흐름도,
도 28은 본 발명을 포함하는 메모리 셀을 생성하는 기본적 단계들의 예시적인 흐름도.
3차원 메모리 아키텍처의 본 명세서에 기술된 실시예들은 메모리 셀의 어레이 내부의 특정 메모리 셀을 선택하는데 사용되는 행 라인 또는 열 라인을 형성하 기 위해서 수직 필러를 사용한다. 이러한 아키텍처는 통상적인 교차점 메모리(cross-point memory) 어레이들을 적층함으로써 이들을 단순히 확장하는 이전의 3 차원 아키텍처보다 제조하기 쉽고 보다 빠르며 보다 공간 체적 상에서 효율적인 큐빅형 어레이 구조를 다수의 메모리 셀으로부터 생성한다. 본 명세서에 개시된 일 실시예는 OTP(one-time programmable) 메모리 또는 WORM(write-once-read-many) 메모리로서 알려진 일회 기록 어레이(write-once array)와 관련된다. 큐빅형 (즉, 각각이 동일한 길이를 가지질 필요는 없지만 3 차원을 갖는) 메모리 어레이에서 비트 라인(또는 이와 달리 워드 라인)으로서 수직 필러를 사용하여 일회 기록 어레이를 구현할 때에, 터널 접합은 수평 워드 라인 및 수직 비트 라인의 교차점에서 수직 필러 상에 형성된다. 바람직하게는, 저장 소자와 물리적으로 인접하며 수평 워드 라인과 수직 비트 라인 간에서 이 소자와 직렬로 접속된 각 저장 소자용 제어 소자가 큐빅 메모리 어레이의 형성에 있어서 포함된다. 본 기술 분야의 당업자는 본 발명의 범위 및 사상 내에서 워드 라인은 수직으로 형성되고 비트 라인은 수평으로 형성됨을 이해할 것이다. 본 출원서에서는 본 발명을 기술하는 것을 명료하게 하기 위해서, 수직 선택 라인은 열 라인 또는 비트 라인으로 지칭되고 수평 선택 라인은 워드 라인 또는 행 라인으로 지칭될 것이다. 이와 달리, 수평 선택 라인은 통상적으로 구동 라인으로 지칭되고 수직 선택 라인은 감지 라인으로서 지칭된다. 구동 라인과 감지 라인의 배향이 상호교환가능하기 때문에, 실제로 큐빅 메모리 어레이를 형성하기 위해서 서로 직교가 되는 개별 면 내에 배치된 제 1 선택 라인 세트 및 제 2 선택 라인 세트가 존재한다. 제 1 선택 라인과 제 2 선택 라인 중 하나는 메모리 어레이가 그 상에 형성된 기판의 면에 대해 수직 필러를 형성한다.
메모리 어레이가 면을 규정하는 기판 상에 제조된다. 메모리 어레이는 수직으로 적층된 다수의 메모리 어레이를 포함한다. 메모리 셀은 절연 표면을 형성하는 유전체 층 및 이 유전체 층 상의 기판의 면에 평행하게 배치된 워드 라인을 포함한다. 메모리 셀은 바람직하게는 워드 라인을 둘러싸는 제어 소자 및 제어 소자의 적어도 일부를 둘러싸는 메모리 저장 소자를 갖는다. 제어 소자는 제 1 단면적을 갖는다. 저장 소자는 제 2 단면적을 갖는다. 바람직하게는, 저장 소자의 단면적은 제어 소자의 단면적보다 실질적으로 작으며 이로써 저장 소자는 제어 소자가 영향을 받지 않으면서 그의 상태를 변경시킬 수 있다. 바람직하게는, 제어 소자 및 저장 소자는 가령 터널 접합 디바이스와 같은 동일한 타입의 디바이스로서 제조된다. 이와 달리, 상변화 물질이 저장 소자로서 사용될 때에, 저장 소자의 단면적은 제어 소자의 단면적보다 작거나, 동일하거나, 커질 수 있다. 바람직하게는, 저장 소자 단면적은 제어 소자의 단면적보다 작아야 하는데, 그 이유는 메모리 상태 변경 속도를 증가시키고 전력을 감소시키기 위한 것이다. 메모리 셀은 기판의 면에 실질적으로 직각이면서 메모리 저장 소자에 접촉하는 수직 필러를 포함한다.
수직 필러 구조형 큐빅 메모리 어레이의 경우에, 메모리 저장 소자의 개수는 각 필러에 대해서 열, 제어 소자 및 상태 변경 메모리 소자를 수직으로 적층하는 반도체 프로세스의 종횡비(aspect ratio)로만 한정된다. 이러한 아키텍처의 특징은 다수의 입방체 어레이를 적층함으로써 통상적인 반도체 프로세스에서 가능한 어레이보다 큰 어레이가 가능하다는 것이다. 3 차원 수직 필러의 경우에, 20 개 이상에 달하는 워드 라인이 수직 비트 라인 마다 액세스될 수 있다.
또한, 큐빅 메모리 어레이는 몇 개를 들자면 마이크로프로세서, 그래픽 프로세서 및 저장 프로세서와 같은 통상적인 집적 회로에 내장될 수 있다. 가령, 통상적인 CPU는 내부 레벨 1 및 내부 레벨 2 캐시 메모리를 위해서 큰 메모리 어레이를 사용한다. 이 캐시 메모리는 통상적으로 통상적인 프로세스 레이아웃에서 큰 면적을 차지한다. 프로세서 코어 컴퓨터 회로의 상부에 배치된 큐빅 메모리 어레이를 사용함으로써, 면적 상 보다 작은 다이 크기가 성취된다.
통상적인 메모리 저장 소자는 통상적으로 트랜지스터 기반 제어 FET에 대한 필요 및 최소 반도체 포토리소그래피 프로세스 기하 구조에 의해서 통상적으로 제한되는 최소 면적을 갖는 병렬판 구조(또는 수직 용량성 웰)로서 구현된다. 본 명세서에서 개시된 3 차원 아키텍처는 수직 선택 라인과 수평 선택 라인의 교차점에서 수직 필러와 접촉하는 메모리 저장 소자를 형성하는 것을 가능하게 한다. 이러한 형성으로 인해서 메모리 저장 소자는 수평 선택 라인의 에지의 높이 및 수직 선택 필러의 폭에 의해 결정되는 면적을 갖는다. 그러므로, 메모리 저장 소자의 면적은 이러한 아키텍처에서는 크게 감소되며 이로써 터널 접합 디바이스 또는 유전체 파열 디바이스에 대해서 퓨징 동작(fusing operation)을 수행할 때에 필요한 에너지는 작아지고 액세스 속도는 커진다. 또한, 메모리 저장 소자가 수평 선택 라인과 수직 선택 라인의 수직 에지 상에 터널 접합을 사용하여 형성되는 경우에, 통상적인 면형 터널 접합부에서 발생하는 결함의 효과가 크게 감소된다. 수평면 및 수직면에서 각기 구성된 메모리 구동 선택 라인 및 메모리 감지 선택 라인을 가짐으로 써, 이 구동 선택 라인과 감지 선택 라인 간의 캐패시턴스는 감소된다. 이 감소된 캐패시턴스는 메모리 어레이의 액세스 속도를 크게 한다.
메모리 셀의 큐빅 메모리 어레이는 메모리 선택 회로의 일부로서 사용되는 수직 필러로 인터페이싱하는 저장 소자 및 제어 소자를 위해 임의의 다양한 반도체 디바이스 중 하나를 사용하여 생성된다. 3차원 아키텍처의 대부분의 구현은 개시 물질을 실리콘 기판으로 하여서 통상적인 반도체 장비를 사용하여 수행될 것이다. 그러나, 본 발명의 반도체 디바이스는 광범위한 반도체 디바이스 기술에 적용될 수 있으며 다양한 반도체 물질로부터 제조될 수 있다. 다음의 설명 부분은 실리콘 기판으로 구현되는 본 발명의 반도체 디바이스의 몇 개의 현재 바람직한 실시예들을 토의하는데, 그 이유는 다수의 현재 입수가능한 반도체 디바이스들은 실리콘 기판으로 제조되며 본 발명은 대부분의 통상적인 관련 애플리케이션은 실리콘 기판과 관련될 것이기 때문이다. 그러나, 본 발명은 유리하게는 갈륨, 아세나이드, 게르마늄 및 다른 반도체 물질에서도 사용될 수 있다. 따라서, 본 발명은 실리콘 반도체 물질로 제조되는 디바이스들로만 한정되는 것이 아니라, 유리 기판 상의 폴리실리콘을 사용하는 TFT 기술과 같은 본 기술 분야의 당업자에게 가용한 하나 이상의 반도체 물질 및 기술로 제조되는 디바이스를 포함할 것이다. 본 발명의 메모리 어레이를 생성하는데 사용되는 다른 기판은 플라스틱 물질 및 셀룰로스 물질을 포함한다.
도면을 실제 축척대로 표시되지 않았다. 또한, 능동 소자의 다양한 부분도 실제 축척대로 표시되지 않았다. 소정의 수치는 다른 수치의 비해서 확대되는데 그 이유는 본 발명의 설명과 이해를 보다 명료하게 하기 위한 것이다.
또한, 본 명세서에서 기술된 실시예들이 때때로 폭 및 깊이를 갖는 다양한 영역을 갖는 2 차원 도면으로 도시되지만, 이 영역들은 실제로 3 차원 구조물인 디바이스의 일부를 표현한 것임을 이해할 필요가 있다. 따라서, 이 영역들은 실제 디바이스 상에 제조될 때에는 폭, 길이 및 깊이를 갖는 3 차원을 갖는다. 또한, 본 발명은 능동 디바이스와 연관된 바람직한 실시예에 의해 설명되지만, 이러한 설명은 본 발명의 범위 및 이용가능성을 한정하기 위한 것이 아니다. 본 발명의 능동 디바이스는 도시된 물리적 구조로만 한정되는 것이 아니다. 이러한 구조물은 본 발명을 현재 바람직한 실시예들로 적용 및 응용하기 위한 것을 설명하도록 포함된다.
도 1은 다수의 메모리 셀(22)이 예시적인 2 차원 4*4 레이아웃으로 도시된 어레이로 형성된 메모리 회로(30)의 개략도이다. 각 메모리 셀(22)은 열로서 도시된 비트 라인(18)의 세트(18a-18d) 중 하나 및 행으로 도시된 워드 라인(20)의 세트(20a-20d) 중 하나에 접속된다. 메모리 회로(30)는 외부 어드레스 라인(32) 및 데이터 라인(34)의 세트에 접속된다. 어드레스 라인(32)은 어드레스하기 위해서 메모리 셀의 어레이 내에서 특정 메모리 셀(22)을 선택하기 위해 인코딩된 형식(바람직하게는 이진 형식)으로 로케이션을 포함한다. 워드 라인 디코더(38)는 어느 행 또는 워드 라인에 특정하게 선택된 메모리 셀(22)이 위치하는지을 결정하기 위해서 어드레스 라인 중 몇몇을 해석한다. 통상적으로, 오직 하나의 워드 라인이 선택되어 사전결정된 전압 레벨로 구동되고 다른 워드 라인들은 통상적으로 접지 레벨로 구동된다. 어드레스 라인(32)은 열 디코더(36)에 의해서 비트 라인(18)으로부터 인 터페이스할 특정 비트-라인을 선택하고 선택된 메모리 셀의 상태를 감지함으로써 데이터 라인(34) 중 적어도 하나로 상기 선택된 특정 메모리 셀을 디코딩한다. 또한, 메모리 회로(30)는 각 동작 동안 선택된 메모리 셀 및 선택되지 않은 메모리 셀(22)에 대해 적합한 전압 및 타미밍을 제공하도록 워드 라인 디코더(38) 및 열 디코더(36)에 접속된 판독/기록/소거 회로(28)를 포함한다. 소거 동작은 모든 타입의 메모리 회로(30) 상에 존재하는 것은 아니다.
도 1은 큐빅 메모리 어레이의 실시예를 형성하도록 메모리 셀(22)의 어레이의 예시적인 구성을 도시하고 있다. 이 실례에서, 메모리 셀(22)의 2 레벨(또는 이와 달리 2 면)이 하나가 다른 것의 위에 형성된다. 각 레벨의 메모리 셀은 바람직하게는 인접하는 레벨 내의 메모리 셀과 실질적으로 정렬되어 있다. 레벨 0(52)은 워드 라인(20a,20c)를 포함한다. 레벨 1(54)은 워드 라인(20b,20d)을 포함한다. 레벨 0(52) 및 레벨 1(54)은 기판 표면에 대해 실질적으로 평행한 각각의 면 내에 형성되어 있다. 비트 라인(18)(18a-18d)은 워드 라인과 기판의 면에 직각인 다른 면으로 형성된다. 비트 라인(18) 각각은 수평 기판에 대해서 수직 필러를 형성한다. 선태된 배향은 편이상 본 발명을 설명하기 위한 것이며 실시예의 실제 배향은 임의적이다. 워드 라인 및 열 비트 라인의 큐빅 어레이로의 구성을 선택하는 다른 배열이 존재할 수 있으며 본 발명의 사상 및 범위를 만족한다.
가령, 도 2는 본 발명을 포함하는 도 1의 큐빅 메모리 어레이의 예시적인 물리적 레이아웃이다. 여기서, 실리콘 기판과 같은 기판(10)이 평면(12)을 형성하고 이 평면에는 도 1의 열 디코더(36), 워드 라인 디코더(38) 및 판독/기록/소거 회로 (28)와 같은 제어 회로가 내장될 수 있다. 기판(10)의 평면(12) 상에는 메모리 셀(22)의 어레이로 형성된 (레벨 0(52)과 같은) 제 1 메모리 면(14)이 위치한다. 제 1 메모리 면(14)은 도시된 바와 같이 워드 라인(20)에 의해 접속된 메모리 셀(22)의 행을 갖는다. 제 1 메모리 면(14)의 메모리 셀(22)과 바람직하게는 실질적으로 정렬되어 있는 메모리 셀(22)의 (레벨 1(54)과 같은) 제 2 메모리 면(16)이 상기 제 1 메모리 면(14) 상에 배치된다. 이 두 메모리 면(14,16)은 도시된 바와 같이 수직 비트 라인(18)에 의해서 상호접속되며 이로써 큐빅 메모리 어레이를 형성한다. 설명을 위해서 큐빅 어레이는 3 차원을 갖는 것으로 규정된다. 어레이의 각 실제 차원의 길이는 상이한 양일 수 있으며 3 개의 동일한 길이의 실제 큐브는 형성될 수 없다. 그러나, 본 명세서에서 큐빅은 다른 의미의 3차원 갖는 것으로 사용되어 메모리 어레이의 기본 박스형 구조를 지칭한다. 실제 차원의 길이는 면 당 메모리 셀의 개수 및 적층될 면의 개수를 설계자가 어떻게 선택하는냐에 따라서 변할 수 있다.
메모리 셀(22)을 어드레싱하기 위해서 사용되는 선택 라인 중 적어도 하나에 대해 수직 필러를 사용함으로써, 메모리 셀(22)은 함께 밀접하게 적층되어서 체적 효율을 증가시킬 수 있다. 또한, 큐빅 메모리 어레이를 생성하는데 사용된 단계들을 이용함으로써, 간단한 메모리 셀(22)이 형성될 수 있다. 메모리 셀(22)은 통상적으로 온 또는 오프 상태로 구성가능하거나 온 또는 오프 상태를 나타내는 전하를 포함하는 적어도 하나의 저장 소자를 포함한다. 이와 달리, 메모리 셀(22)은 1 비트 이상의 정보가 메모리 셀(22) 마다 저장되도록 다수의 상태를 나태는 다중 상태 또는 전하를 저장할 수도 있다.
도 3은 대표적인 메모리 셀(22)의 블록도이다. 메모리 셀(22)은 워드 라인(20)과 비트 라인(18) 간에 직렬로 저장 소자(24) 및 제어 소자(26)를 포함한다. 이 실시예에서, 바람직하게는 저장 소자(24)는 프로그램가능한 터널 접합 디바이스와 같은 안티퓨즈 디바이스이다. 이 안티퓨즈 디바이스는 바람직하게는 유전체 파열 타입 디바이스 또는 터널 접합 디바이스이다. 그러나, 저장 소자(24)는 변하는 저항 값으로서 판독될 수 있는 메모리 상태를 저장하는 임의의 디바이스일 수 있는데, 바람직하게는 터널 접합 디바이스이다. 터널 접합은 산화된 금속, 열적으로 성장한 산화물 또는 증착된 산화물 또는 질화물로부터 형성될 수 있다. 저장 소자는 또한 폴리실리콘, 다결정, 비정질, 미세결정, 금속 필라멘트 전기 이동, 트랩 유도 이력, 강유전체 캐패시터, 홀 효과 및 폴리실리콘 저항과 같은 반도체 물질로 선택사양적으로 구현될 수 있다. 저장 소자의 다른 실시예는 플로팅 게이트와 같은 용량성 소자 또는 상변화 물질 또는 터널링 자기저항 물질을 포함한다.
바람직하게는 제어 소자(26)는 그 양단에 인가된 전압과 그를 통해 흐르는 전류 간의 비선형 특성을 보이는 전류 조정 디바이스이다. 이와 달리, 제어 소자(26)는 저항을 사용하여 구현될 때에 같이 선형 특성을 가질 수 있다. 바람직하게는, 제어 소자(26)는 터널 접합 디바이스 또는 pn, 핀 또는 쇼트키 다이오드로 형성된다. 사용될 수 있는 다른 다이오드는 제너 다이오드, 어밸런치 다이오드, 터널 다이오드, 실리콘 제어형 트랜지스터와 같은 4 층 다이오드를 포함한다. 이와 달리, 제어 소자는 접합 전계 효과 또는 바이폴라 트랜지스터일 수 있다. 제어 소자 (26)의 크기는 저장 소자(24)의 상태가 변경될 수 있도록 적합한 전류를 운반하도록 충분하게 조절된다. 바람직하게는, 이러한 크기 조절은 제어 소자(26)의 단면적이 저장 소자(24)의 단면적보다 크게 함으로써 성취될 수 있다. 제어 소자(26) 및 저장 소자(24)는 바람직하게는 동일한 타입의 디바이스, 가령 터널 접합 디바이스일 수 있지만, 선택사양적으로는 상이한 타입의 디바이스들이 사용되는데 가령 제어 소자 및 저장 소자가 각기 다이오드 및 터널 접합 디바이스가 사용되는 것이다. 제어 소자(26)가 다이오드이면, 이 소자는 바람직하게는 도핑된 폴리실리콘, 비정질 실리콘 또는 미세결정 실리콘을 사용하여 형성된다. 그러므로, 이와 달리 제어 소자는 재결정화된 반도체, 비정질 반도체, 다결정 반도체, 접합 전계 효과 트랜지스터, 그의 게이트가 그의 소스 또는 드레인에 접속된 접합 전계 효과 트랜지스터, 그의 게이트가 소스 또는 드레인에 접속된 절연 게이트 전계 효과 트랜지스터, 4 층 다이오드, NPN 트랜지스터 및 PNP 트랜지스터를 포함하는 그룹으로부터 선택될 수 있다.
가령, 도 4 내지 도 6은 큐빅 메모리 어레이에서 사용되는 메모리 셀(22)의 제조를 가능하게 하는 몇 개의 가능한 실시예를 도시하고 있다.
가령, 도 4는 제어 소자(26) 및 저장 소자(24)가 형성된 후에 바람직하게는 증착되는 바람직하게는 텅스텐으로 구성된 물질의 열로서 비트 라인(18)을 도시하는 메모리 셀(22)의 제 1 실시예를 도시한다. 이 비트 라인(18)은 절연 유전체 물질 층(ILD)(40)에 인접하여 증착된다.
실리콘 이산화물, 실리콘 질화물, 옥시질화물 및 TEOS 등과 같은 다양한 물 질이 ILD(40)을 위해서 사용될 수 있다. ILD는 CVD, 대기압 CVD, 저압 CVD, 플라즈마 여기 CVD, PVD 및 스퍼터링과 같은 몇 개의 상이한 통상적인 증착 기술을 사용하여 증착될 수 있다. ILD는 CMP와 같은 통상적인 프로세스를 사용하여 평탄화될 수 있다. ILD(40)는 이 명세서 전체에서 하나 이상 층 상에서 유전체 충진 물질를 표시하는데 있어서 사용된다. 실제 유전체 물질은 전술한 물질 중 하나 이상으로 구성될 수 있다.
가령 알루미늄과 같은 금속(1)으로 도시된 도전성 박막으로 구성된 워드 라인(20)이 ILD(40) 상에 배치된다. 워드 라인(20)은 자체 산화되거나, 열적으로 성장하거나 또는 증착된 산화물을 갖는다. 산화물은 바람직하게는 그 전체 길이를 걸쳐서 워드 라인(20)의 전체 노출된 부분 상에 형성된다. 바람직하게는, 이 산화물의 두께는 100 옹스트롬이하이며 보다 바람직하게는 50 옹스트롬이하이다. 산화물의 일부 상에는, 바람직하게는 알루미늄과 같은 금속(2)으로 도시된 다른 도전성 박막이 증착되고 패터닝되어 제어 소자(26)를 형성하며 이 제어 소자는 금속(1) 및 금속(2)이 그의 전극으로서 기능하는 터널 접합 디바이스이다. 금속(2)은 또한 워드 라인(20)과 비트 라인(18) 간에 전기적으로 형성되기 때문에 중간 전극(42)으로서 지칭된다. 중간 전극(42)이 존재하지 않는 산화물의 영역 및 금속(2) 상에는 다른 층의 ILD(40)가 배치된다. 비아가 ILD(40)에서 에칭되어 수직 필러의 위치를 정한다. 중간 전극(42)의 일부는 바람직하게는 산화되거나 산화물이 그 상에 증착되어 저장 소자(24)를 형성한다. 마지막으로, 텅스텐이 증착되어 비트 라인(18)을 형성하고 산화물과 접촉하여 중간 전극(42)과 비트 라인(18)이 전극으로 기능하는 저장 소자(24)를 형성한다.
바람직하게는, 금속 1(20)은 전체 금속 1의 상부 노출된 표면 상에 직접 제조된 산화물 층(알루미늄 도전체의 경우에는 알루미나임)을 갖는다. 선택사양적으로, 금속 1(20) 및 금속 2(42)은 알루미늄, 구리 또는 실리사이드 및 이들의 합금으로 형성되지만, 다른 도전성 금속 또는 반도체가 사용될 수 있다. 금속 1과 금속 2와 인터페이싱하는 산화물 층은 제어 소자(26)를 형성한다. 바람직하게는, 산화물 층의 제조는 측벽 상에 피복을 허용하기 위해서 금속 1이 에칭된 후에 수행된다. 터널 접합 제어 소자는 통상적으로 금속/산화물/금속 인터페이스에 의해서 형성되고 몇몇 실시예에서는 바람직한 제어 소자일 수 있다.
산화물 층을 사용하여 저장 소자(24)가 형성될 때에, 이 저장 소자(24)는 바람직하게는 전자 터널링을 사용하거나 이와 달리 유전체 파열 역학을 사용한다. 보다 바람직하게는, 전자 터널링은 직접 터널링이며 이로써 약 5 내지 약 50 옹스트롬과 같이 산화물 두께가 최소가 될 필요가 있다. 이러한 저장 소자(24)는 바람직한 전류/전압 특성을 갖는 안티퓨즈 구조물을 생성한다. 메모리 셀을 판독하는 동안과 같이 산화물 층 양단의 낮은 전위에서는, 전류는 낮은 마이크로암페어 또는 나노암페어로 존재하며 이로써 전력 효율적이다. 안티퓨즈가 산화물을 통해서 필라멘트를 생성함으로써 프로그램되면, 전류는 마이크로암페어 또는 낮은 밀리암페어 수준에 있다. 이러한 전류 레벨의 변경으로 인해서 산화물이 로직 0 또는 1 상태로서 프로그램되는지의 여부를 감지하기 위한 양호한 신호 대 잡음비가 성취된다. 이러한 전류 범위가 현재 성취될 수 있는 0.18 마이크론 기하구조에 대한 실례이며, 실제 전류 레벨은 사용된 실제 프로세스 기하구조에 따라서 변한다. 프로그래밍 동안과 같이 보다 높은 전위에서는, 산화물 층은 터널링 전류로 인해서 보다 높은 전류 흐름을 생성한다. 이러한 터널링 전류는 저장 소자(24) 및 산화물을 국부적으로 가열하여 이 산화물을 통한 도전성 필라멘트를 형성하는 전자의 흐름을 생성한다. 충분한 에너지가 퓨징 자리를 충분하게 가열하도록 산화물 장벽 양단에 인가되면, 도전성 필라멘트가 산화물을 통해서 형성되고 산화물의 상태가 1 회 프로그램가능한 구조에 대해서는 영구적으로 변경된다. 선택사양적으로, 산화물 층은 터널 접합 디바이스보다는 유전체 항복 디바이스가 되도록 처리된다.
다른 상태 변경 기술이 저장 소자(24)에 대해서 사용될 수 있다. 가령, 저장 소자(24)는 판독 전용 LeComber 또는 실리사이드 스위치 또는 판독/기록가능한 상변화 물질일 수 있다. LeComber 스위치를 형성하는 한 방법은 금속 1 상에 비정질 진성 실리콘 박층을 증착하는 것이다(본 실례에서는 금속 1은 바람직하게는 Cr 층이다). 이어서, 금과 같은 별도의 금속이 상기 비정질 진성 실리콘 상에 증착된다. 프로그래밍 이전에, 이 LeComber 스위치는 역 바이어싱된 터널 다이오드로서 기능한다. 본 발명에 따라서 비정질 실리콘을 통한 증가된 집중 전기장을 생성함으로써 홉핑 도전성(hopping conduction)을 형성 또는 형성을 가능하게 하는 도전성 경로가 생성되어 안티퓨즈를 생성한다.
판독/기록가능한(또는 기록/소거/기록가능한) 상변 소자에 대해 하나의 바람직한 상변화 물질은 GeTe(게르마늄 텔류라이드)이며 이 물질은 이 물질을 적합한 레이트로 가열 및 냉각함으로써 반도전성 상태(비정질)에서 금속성 상태(결정질)로 가역적으로 변경될 수 있다. 가령, GeTe가 그의 반도전성 상태에서는 P 타입이 되도록 도핑되고 N 타입 반도체 층의 상부 상에 증착되면, GeTe가 금속성 상태로 변화될 때에는 그 접합부 양단에서 이동되는 다수의 캐리어에서 큰 콘트라스트가 관측된다. GeTe 또는 등가의 상변화 물질을 사용함으로써, 메모리 셀은 가령 수 차례 기록, 소거, 기록을 할 수 있는 것과 같이 기록 및 판독가능할 수 있다. 이러한 기능은 몇몇 애플리케이션의 경우에 메모리 셀 구조의 활용성을 높인다. 본 발명의 사상 및 범위 내의 다른 상변화 물질이 GeTe를 대신할 수 있다. 다른 바람직한 상변화 물질의 몇몇 실례는 GaSb, InSb, InSe, Sb2Te3, Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te4, InSbGe, AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2, GeSbTe와 같은 샬코제니드 합금(chalcogenide alloy)이다.
실리사이드 스위치와 같은 다른 안티퓨즈 구조도 가능하다. 실리사이드 스위치는 프로그램될 때에 저항을 변경시키는 달리 적층된 실리콘 및 전이 금속 박막으로 형성된다. 일반적으로, 실리사이드 안티퓨즈의 경우에 대한 프로그래밍 프로세스는 비가역적이다. 기록 이전에, 전이 금속 및 실리콘 층의 스택이 제 1 저항을 갖는다. 적합한 열 라인 및 행 라인이 선택된 메모리 셀을 통해 전류를 흐르게 하도록 선택된다. 선택된 메모리 셀을 통해서 흐르는 전류는 실리사이드화 반응을 개시 및 완료하는 줄 열(Joule heat)을 생성한다. 본 발명에 따라 생성된 집중된 전기장을 사용함으로써, 전류가 집중되고 줄 열은 보다 작은 구역에서 집중되어 프로그래밍이 본 발명이 없는 경우보다 보다 작은 시간에 완료될 수 있다. 이러한 실리사이드화 반응은 선택된 메모리 셀의 저항이 보다 낮은 값으로 변경되게 한다. 프로그램된 메모리 셀을 판독하기 위해서, 보다 작은 감지 전류가 선택된 메모리 셀에 인가되고 선택된 메모리 셀 양단의 전압 강하가 감지된다. 몇몇 바람직한 실리사이드 합성물은 Ni2Si, NiSi, NiSi2, Pd2Si, PdSi, Pt2Si 및 PtSi이다. 실리콘과 함께 이러한 다양한 합성물을 가능하게 하는 다른 전이 금속은 Ti, V, Cr, Mn, Fe, Co, Zr, Nb, Mo, Rh, Hf, Ta, W 및 Ir이다.
도 5는 중간 전극(42)의 적어도 2 에지를 둘러싸는 경사형 저장 소자(25)를 포함한다는 면에서 도 4에서 도시된 실시예와 다르다. 이 중간 전극(42)의 적어도 2 에지를 둘러쌈으로써, 증가된 전기장이 이 두 에지의 교차부에서 형성된다. 경사형 저장 소자(25)에 대해 사용된 터널 접합 디바이스 또는 유전체 항복 디바이스로서 안티퓨즈를 쇼트할(shorting) 때에, 이 증가된 전기장으로 인해서 프로그래밍 전류 또는 전압이 낮아져서 전력이 감소되고 프로그래밍 시간이 보다 신속해진다. 이 실시예에서, ILD(40)은 바람직하게는 텅스텐으로 구성된 비트 라인(18)을 인접하는 표면 상에 배치된다. 비트 라인(18)이 증착될 때에, 이는 이 경사형 저장 소자(25) 상의 접촉 표면을 형성한다. 이 경사형 저장 소자를 사용함으로써, 전압이 중간 전극(42)과 비트 라인(18) 간에 인가될 때에 생성되는 전기장이 증가되고 이로써 보다 낮은 프로그래밍 전압, 보다 낮은 프로그래밍 전류 또는 이들의 조합의 형태로 보다 낮은 전력 요구 수준이 성취된다. 또한, 이러한 증가된 전기장은 보다 신속한 프로그래밍 속도를 제공한다. 이러한 경우를 제외하면, 도 5의 메모리 셀의 구성은 도 4의 메모리 셀의 구성과 유사하다.
도 6은 제어 소자(26)가 pn 접합 다이오드로 형성된 메모리 셀(22)의 다른 실시예이다. 이 실시예에서, ILD(40)는 표면 상에 증착되고 알루미늄과 같은 제 1 금속이 증착 및 패터닝되어 워드 라인(20)을 생성한다. n 실리콘 층(44)이 이어서 워드 라인(20) 상에 증착된다. 이어서, 결합된 실리콘이 패터닝 및 에칭되어 제어 소자(26)를 생성한다. ILD(40)가 p 실리콘 층(46) 상에 이어서 증착되거나 이와 달리 도포된다. 비아가 ILD(40)에 애칭되어 수직 비트 라인(18)의 위치를 정한다. 이 수직 비트 라인과 인터페이싱하는 p 실리콘 층(46)의 에지가 산화되어 바람직하게는 100 옹스트롬 이하이며 보다 바람직하게는 50 옹스트롬 이상인 두께를 갖는, 저장 소자(24)를 위한 실리콘 이산화물 층이 생성된다. 이어서, 수직 비트 라인(18)이 증착된다. 저장 소자(24)는 그의 전극으로서 p 실리콘 층(46) 및 비트 라인(18)을 가지며 안티퓨즈 물질로서는 산화물 층을 갖는다.
도 7은 수직 비트 라인이 통상적인 평면 선택 라인에 대해서 인터페이싱하는 방식을 설명하는 본 발명의 일 실시예에 대한 한 수직 비트 라인 및 3 수평 워드 라인의 확대도이다. 이 실시예에서, 통상적인 수평 열 선택 라인(19)은 통상적인 처리된 반도체 웨이퍼와 같은 물질의 기판 상의 표면에 평행하게 배치된다. ILD(40)의 인터페이스 층은 수평 열 선택 라인(19) 상에 배치된다. 수직 비트 라인(18)은 ILD(40)에 인접하여 배치되며 수평 열 선택 라인(19)에 접촉된다. 이어서, 도 4 내지 도 6에 도시된 바와 같은 메모리 셀(22) 또는 다른 가능한 구현을 갖는 메모리 셀(22)이 ILD(40) 상에 배치된다. 이어서, 비트 라인(18)이 이전의 수직 비 트 라인(18) 상에 형성되어 수직 필러를 생성한다. 제 2 메모리 셀 및 제 3 메모리 셀(22)도 이전의 메모리 셀(22) 상에 증착되고 수직 비트 라인(18)이 이전의 수직 비트 라인(18) 상에 증착되어 수직 필러를 연장시킨다.
도 8 및 도 9는 큐빅 메모리 어레이가 메모리 저장 소자의 개수를 증가시키기 위해서 확장되는 방식을 설명한다. 도 8은 큐빅 메모리 어레이의 구성 요소 및 층들의 부분적으로 확대된 도면이다. 도 9는 도 8에 도시된 어레이의 평면도이다. 도 8에서, 기판 표면은 본 명세서에서는 메모리 어레이의 열 0 및 열 2를 나타내는 하나 이상의 수평 비트 라인(19a,19b)을 포함한다. 이 수평 비트 라인(19a,19b) 상에는 하나 이상의 메모리 셀 세트(50a,50b)가 존재한다. 다양한 수평 행 라인들이 다양한 층 ILD(40)에 의해서 인접하는 수평 행 라인들과의 접촉으로부터 절연된다. 수직 비트 라인(18a,18b)은 각각의 수평 비트 라인(19a,19b) 상에 배치, 증착 및 접촉된다. 또한, ILD(40) 유전체 층은 인접하는 수직 비트 라인(18a,18b)을 분리시킨다. 이 수직 비트 라인(18a-18d)은 중간 전극(42a-42d) 상에 형성된 산화물 층과의 접촉된다(도 9 참조). 이 중간 전극은 메모리 셀(22) 내의 바람직하게는 터널 접합 디바이스 또는 다이오드인 제어 소자에 의해서 수평 행 라인(20a,20b)으로부터 분리된다(도 9 참조).
도 9는 추가적인 수직 필러 선택 라인 세트가 어레이를 연장시키기 위해서 제 2 메모리 셀 세트(50b)에 인접하는 배치되는 방식을 도시한다. 다른 ILD(40)가 추가적인 수직 필러 세트에 인접하여서 다른 메모리 셀 세트에 대한 분리 기능을 제공한다.
도 10은 수평 워드 라인(20a,20b)이 사형으로 형성되어 경사형 저장 소자(25a-25d)를 생성하는 큐빅 메모리 어레이의 다른 실시예를 도시한다. 이 사형 행 라인에서 경사는 증가된 전기장을 생성하여 프로그래밍 전력, 전압, 전류 및 프로그램 수행 요구 시간을 감소시킨다.
도 11은 본 발명의 다른 실시예의 부분적으로 확대된 도면이다. 이 실시예에서, 제 1 메모리 셀 세트(50a)는 수직 필러 비트 라인(18a,18b)과 교차 지점을 형성한다. 제 1 메모리 셀 세트(50b)는 선택사양적인 층간 유전체(ILD)에 의해서 제 1 메모리 셀 세트(50a)와 수직 필러 비트 라인(18a,18b)과 분리된다. 제 2 메모리 셀 세트(50b)는 수직 필러 비트 라인(18a,18b)과 교차 지점을 형성한다. 수직 필러 비트 라인(18a,18c)은 수평 비트 라인(19a)과 전기적으로 접촉된다. 수직 필러 비트 라인(18b,18d)은 수평 비트 라인(19b)과 전기적으로 접촉된다. 도면에서 도시된 바와 같이, 하나가 위에 서로 수직으로 적층된 3 레벨의 메모리 셀(22)이 존재한다. 사용된 특정 제조 공정에 따라서, 이전에 제조된 표면의 비평면성으로 인해서 메모리 셀(22)의 수직으로 적층된 층들을 계속 연장시키는 것이 어려울 수 있다. 따라서, 추가적인 높이를 가능하게 하는 한가지 방식은 메모리 셀의 형성된 층의 상부 상에 ILD(미도시) 층을 생성하는 것이다. 이 ILD 층은 CMP 또는 다른 알려진 평탄화 기술에 의해서 평탄화되어 새로운 평탄한 기판을 형성하여 그 상에 수평 비트 라인(19c,19d)이 배치될 수 있다. 수평 비트 라인(19c,19d) 상에 추가적인 메모리 셀 세트를 추가함으로써, 큐빅 메모리 어레이의 수직 크기가 연장될 수 있다.
도 12는 현재의 수직 필러 비트 라인 세트로부터 다음의 인접하는 수평 워드 라인을 분리시키는데 사용된 스페이서 ILD(40)를 제거함으로써 안티퓨즈 저장 소자를 사용할 때에 체적 효율을 증가시키는 본 발명의 다른 실시예의 사시도이다. 이 실시예에서, 이중 메모리 셀(23)이 2 수직 필러 비트 라인(18,18b) 간에 바로 배치되어 각기 저장 소자(24a,24b)를 형성하게 된다. 2 저장 소자가 형성되었지만, 오직 한 개의 저장 소자만이 메모리 어레이에서 실제로 사용된다. 다른 저장 소자는 프로그램되지 않는 채로 남게되며(안티퓨즈를 위해 개방 회로 상태임), 오직 추가적인 용량성 부하로서 제공된다. 따라서, 둘 이상의 저장 소자가 특정 레벨 상에서 수직 필러와 접촉하지만 실제로는 하나의 저장 소자만 사용된다.
도 13은 도 12에 도시된 다른 실시예의 적층된 구현의 사시도이다. 이 실시예에서, 제 1 레벨(52)은 수평 비트 라인(19a,19b) 상에 배치된다. 선택사양적으로, 사용된 공정에 따라서, 제 1 레벨(52)은 기판의 표면 상에 배치되고 점선으로 도시된 수평 비트 라인(19a,19b)은 각기 수직 필러(18a,18b)의 상부 상에 부착될 수 있다. 수직 필러 비트 라인(18a,18b)은 각기 수평 비트 라인(19a,19b)과 전기적으로 접속된다. 제 2 메모리 셀 레벨(54)은 제 1 메모리 셀 레벨(52) 상에 배치된다. 제 3 메모리 셀 레벨(56)은 제 2 메모리 셀 레벨(54) 상에 배치된다. 수직 필러(18a,18b)는 바람직하게는 텅스텐을 사용하여 형성되지만, 다른 금속 도전체도 사용될 수 있다. 단일 수직 필러와 접촉하는 것으로 저장 소자(24a,24b)가 도시되었으며 이로써 열 선택 라인을 공유하게 된다.
도 14 내지 도 16은 수직 필러가 층 마다 둘 이상의 셀과 접촉할 때에 이중 메모리 셀(23)의 예시적인 실시예를 도시한다.
가령, 도 14는 저장 소자(24) 및 제어 소자(26)가 형성된 후에 바람직하게는 증착된 바람직하게는 텅스텐으로 구성된 물질의 열로서 비트 라인(18)을 도시하는 이중 메모리 셀(23)의 제 1 실시예를 도시한다. 이 비트 라인(18)은 유전체 물질 ILD(40)의 절연층에 인접하여 배치된다.
실리콘 이산화물, 실리콘 질화물, 옥시질화물, TEOS 등을 포함하는 다양한 물질들이 ILD(40)을 위해서 사용될 수 있다. ILD는 CVD, 대기압 CVD, 저압 CVD, 플라즈마 여기 CVD, PVD 및 스퍼터링과 같은 몇 개의 상이한 통상적인 증착 기술을 사용하여 증착될 수 있다. ILD는 CMP와 같은 통상적인 프로세스를 사용하여 평탄화될 수 있다. ILD(40)는 이 명세서 전체에서 하나 이상 층 상에서 유전체 충진 물질를 표시하는데 있어서 사용된다. 실제 유전체 물질은 전술한 물질 중 하나 이상으로 구성될 수 있다.
가령 알루미늄과 같은 금속(1)으로 도시된 도전성 박막으로 구성된 워드 라인(20)이 ILD(40) 상에 배치된다. 워드 라인(20)은 자체 산화되거나, 열적으로 성장하거나 또는 증착된 산화물을 갖는다. 산화물은 바람직하게는 그 전체 길이를 걸쳐서 워드 라인(20)의 전체 노출된 부분 상에 형성된다. 바람직하게는, 이 산화물의 두께는 100 옹스트롬이하이며 보다 바람직하게는 50 옹스트롬이하이다. 산화물의 일부 상에는, 바람직하게는 알루미늄과 같은 금속(2)으로 도시된 다른 도전성 박막이 증착되고 패터닝되어 제어 소자(26)를 형성하며 이 제어 소자는 금속(1) 및 금속(2)이 그의 전극으로서 기능하는 터널 접합 디바이스이다. 금속(2)은 또한 워드 라인(20)과 비트 라인(18) 간에 전기적으로 형성되기 때문에 중간 전극(42)으로서 지칭된다. 중간 전극(42)이 존재하지 않는 산화물의 영역 및 금속(2) 상에는 다른 층의 ILD(40)가 배치된다. 비아가 ILD(40)에서 에칭되어 수직 필러의 위치를 정한다. 중간 전극(42)의 일부는 바람직하게는 산화되거나 산화물이 그 상에 증착되어 저장 소자(24)를 형성한다. 마지막으로, 텅스텐이 증착되어 비트 라인(18)을 형성하고 산화물과 접촉하여 중간 전극(42)과 비트 라인(18)이 전극으로 기능하는 저장 소자(24)를 형성한다.
도 15는 중간 전극(42)의 적어도 2 에지를 둘러싸는 경사형 저장 소자(25)를 포함한다는 면에서 도 14에서 도시된 실시예와 다른 이중 메모리 셀(23)의 다른 실시예이다. 이 중간 전극(42)의 적어도 2 에지를 둘러쌈으로써, 증가된 전기장이 이 두 에지의 교차부에서 형성된다. 경사형 저장 소자(25)에 대해 사용된 터널 접합 디바이스 또는 유전체 항복 디바이스로서 안티퓨즈를 쇼트할(shorting) 때에, 이 증가된 전기장으로 인해서 프로그래밍 전류 또는 전압이 낮아져서 전력이 감소되고 프로그래밍 시간이 보다 신속해진다. 이 실시예에서, ILD(40)은 바람직하게는 텅스텐으로 구성된 비트 라인(18)을 인접하는 표면 상에 배치된다. 비트 라인(18)이 증착될 때에, 이는 이 경사형 저장 소자(25) 상의 접촉 표면을 형성한다. 이 경사형 저장 소자를 사용함으로써, 전압이 중간 전극(42)과 비트 라인(18) 간에 인가될 때에 생성되는 전기장이 증가되고 이로써 보다 낮은 프로그래밍 전압이 성취된다. 이러한 경우를 제외하면, 도 15의 메모리 셀의 구성은 도 14의 메모리 셀의 구성과 유사하다.
도 16은 제어 소자(26)가 pn 접합 다이오드로 형성된 이중 메모리 셀(23)의 다른 실시예이다. 이 실시예에서, ILD(40)는 표면 상에 증착되고 알루미늄과 같은 제 1 금속이 증착 및 패터닝되어 워드 라인(20)을 생성한다. n 실리콘 층(44)이 이어서 워드 라인(20) 상에 증착된다. 이어서, 결합된 실리콘이 패터닝 및 에칭되어 제어 소자(26)를 생성한다. ILD(40)가 p 실리콘 층(46) 상에 이어서 증착되거나 이와 달리 도포된다. 비아가 ILD(40)에 애칭되어 수직 비트 라인(18)의 위치를 정한다. 이 수직 비트 라인과 인터페이싱하는 p 실리콘 층(46)의 에지가 산화되어 바람직하게는 100 옹스트롬 이하이며 보다 바람직하게는 50 옹스트롬 이상인 두께를 갖는, 저장 소자(24)를 위한 실리콘 이산화물 층이 생성된다. 이어서, 수직 비트 라인(18)이 증착된다. 저장 소자(24)는 그의 전극으로서 p 실리콘 층(46) 및 비트 라인(18)을 가지며 안티퓨즈 물질로서는 산화물 층을 갖는다.
도 17은 도 12 및 도 13에서 도시된 기본적인 이중 메모리 셀(23)을 포함하는 3 차원 메모리 어레이의 실시예의 부분적으로 확대된 도면이다. 이 실시예에서, 수평 비트 라인(19a,19b)이 면을 규정하는 기판 표면 내부에 형성된다. 이 기판의 면에 평행한 면들에 형성된 메모리 셀 세트(50c,50d)는 기판 상에 배치된다. 수직 비트 라인(18a-18d)은 기판의 면에 수직인 면에 형성된다. 수직 비트 라인(18a-18d)은 각각의 인접하는 메모리 셀 세트(50c,50d) 내의 저장 소자와 인접하여 접촉된다. 선택사양적으로, 큐빅 메모리 어레이는 메모리 셀 세트 상에 미도시된 ILD 층을 부가하고 이를 평탄화하여 새로운 기판 표면을 형성함으로써 확장될 수 있다. 이 평면 상에, 다른 수평 비트 라인 세트(19c,19d)가 배치되고 상부 ILD 층 내부의 비아들에 의해서 각각의 수직 필러(18c,18d)에 접속된다. 이어서, 다른 메모리 셀 세트 및 수직 비트 라인 세트가 선택사양적으로 추가적인 기판 표면 상에 세워진다. 수직 비트 라인을 인접하는 메모리 셀 세트로부터 분리시키는 ILD 층이 존재하지 않기 때문에, 각각의 수직 비트 라인은 수평 층 마다 2 개의 저장 소자와 접촉된다.
도 18은 도 17에 도시된 실시예의 평면도이다. 이 실시예에서, 중간 전극(42c,42d)이 각기 수직 필러 비트 라인(18c,18d)과 접속되어 메모리 저장 소자(24b,24c)를 형성한다. 또한, 다음의 중간 전극 세트(42a,42b)를 수직 필러 비트 라인(18c,18d)과 각기 분리시키는 ILD(40)가 존재하지 않기 때문에, 제 2 메모리 저장 소자 세트(24a,24d)가 형성된다.
도 19는 사형 수평 워드 라인이 전기장을 증가시키고 실제로 프로그래밍되는 메모리 셀의 프로그래밍 전압, 전류 및 시간을 감소시키는 도 18에 도시된 것과 다른 실시예의 평면도이다. 2 개의 에지가 점 또는 모서리를 형성함으로써, 전기장은 중간 전극(42)(42a-42d)과 수직 필러 비트 라인(18)(18a-18d) 간의 소정의 전위에 대해서 증가된다.
도 20 및 도 21은 본 발명의 다른 실시예의 사시도이다. 도 22는 도 20 및 도 21에 도시된 다른 실시예의 부분적인 개략도이다. 도 20의 실시예에서, 수평 비트 라인을 사용하여 비트 라인 선택 신호를 수직 필러 비트 라인(18a,18b)으로 라우팅하기 보다는, 수직 필러 비트 라인(18a,18b)은 각기 제어 트랜지스터(60a,60b)에 직접 접속된다(도 22 참조). 제어 트랜지스터들은 통상적인 반도체 프로세싱에 의해서 기판 상에 제공되며 가령 FET와 같은 다양한 기술로 구현될 수 있다. 이와 달리, 제어 트랜지스터는 다이오드(61a,61b)와 같은 다른 제어 소자로 대체될 수 있다. 바람직하게는, 제어 트랜지스터 또는 다이오드는 수직 필러 비트 라인(18a,18b)에 실질적으로 아래에 또는 인접하여 배치된다. 감지 트랜지스터(60a,60b)(도 22 참조) 또는 다이오드(61a,61b)는 수직 필러 비트 라인(18a,18b) 아래에 각기 분포됨으로써, 증가된 감지 속도가 감지 라인에 대한 용량성 부하를 감소시킴으로써 성취된다. 메모리 셀(23a,23b,23c)은 각기 제 1 레벨(52), 제 2 레벨(54) 및 제 3 레벨(56)에서 하나가 다른 것에 위에 적층된다. ILD(40)는 본 실례에서는 최종 레벨인 제 3 레벨(56) 상에 배치되어 그 상에서 추가적인 층들이 형성되는 패시베이션 층 또는 평면 층 역할을 한다.
도 21은 반드시 반도체 기판일 필요가 없는 기판 상에 큐빅 어레이가 형성된 다른 실시예의 부분적으로 확대된 도면이다. 이 실시예에서, 다이오드(61a,61b)는 바람직하게는 램핑된(ramped) 도핑된 실리콘 층착 프로세스를 사용하여 형성된다. 다이오드(61a,61b)가 형성된 후에, 미도시된 ILD 층이 수평 비트 라인(19a,19b)을 증착하기 이전에 다이오드(61a,61b) 간에 증착된다. 다이오드(61a,61b)는 하나 이상의 수직 필러에 전기적으로 접속되어 공유된 다이오드를 가능하게 한다. 바람직하게는, 다이오드(61a,61b)의 크기는 고장을 발생하지 않으면서 프로그래밍 동안 적합한 전류를 제공하도록 적절하게 조절된다.
도 22는 워드 라인 디코더 (38) 및 열 디코더(36)(도 1 참조)의 워드 라인 및 비트 라인으로의 안티퓨즈 접속의 개략적 도면이다. 행(a0-2, b0-2, c0-2)는 워드 라인 디코더(38)(미도시, 도 1 참조)로부터의 출력이며 이중 메모리 셀(23a- 23i)로 접속된다. 수직 필러 비트 라인(18a,18b)은 열 디코더(36)로 입력되며 제어되는 감지 트랜지스터(60a,60b)(또는 이와 달리 다이오드(61a,61b))와 같은 스위치 소자들에 각기 접속된다. 열 디코더(36)로 접속된 어드레스 라인(32)의 입력의 내용에 따라서, 감지된 데이터가 데이터 버스(34) 상으로 출력된다.
도 23은 수직 필러 선택 라인(18a,18b)이 둘 이상의 필러에 형성되어 상부 서브열 접속부(88) 및 기저부 서브열 접속부(89)에 의해서 상호접속되는 본 발명의 다른 실시예의 단면도이다. 이 상부 서브열 접속부(88) 및 기저부 서브열 접속부(89)는 비아(48)를 통해서 수직 필러(18a,18b)에 접속된다. 수직 필러(18a,18b)는 필러의 각각의 측 상의 메모리 저장 소자(24)를 쇼트하기 때문에, 오직 하나의 저장 소자만이 필러 당 한번에 액세스될 수 있다. 그러므로, 매 2 번째 필러가 서브열 접속 라인과 접속된다. 각 메모리 셀은 중간 전극(42)을 통해서 직렬로 접속된 제어 소자(26)과 직렬로 접속된 저장 소자(24)를 갖는다. 수직 필러(18a 또는 18b)는 도 1의 열 디코더(36) 내의 감지 증폭 회로에 접속된 수평 단일 비트 라인(19)에 상호접속된다. 이러한 상호접속은 트랜지스터(60a,60b) 중 하나의 트랜지스터가 원하는 수직 필러(18a,18b)를 선택하게 함으로써 성취된다.
도 24는 본 발명의 적어도 하나의 실시예를 포함하는 메모리 캐리어(70)의 예시적인 레이아웃을 도시한다. 메모리 캐리어는 PCMCIA, PC 카드, 스마트 메모리, 메모리 스틱, 디지털 필름, ATA, 컴팩트 플래시 등과 같은 몇 개의 통상적인 표준 또는 전용 메모리 카드 포맷 중 임의의 것을 나타낸다. 메모리 캐리어는 구현된 타입의 메모리 캐리어 표준에 대한 특정 커넥터와 기계 및 전기적 접촉을 제공하는 기계적 인터페이스(72)를 포함한다. 선택사양적인 전기적 인터페이스(74)는 기계적 커넥터(72) 상의 전기적 컨택트와 전기적으로 접촉하여 본 발명의 적어도 하나의 메모리 어레이를 포함하는 메모리 IC(80) 세트에게 적합한 안전성, 어드레스 디코딩, 전압 변환, 기록 보호 또는 다른 통상적인 인터페이스 기능을 제공한다. 가령, 인쇄 회로 기판 도는 세라믹 기판과 같은 캐리어(76)는 통상적으로 메모리 IC(80), 전기적 인터페이스(74) 및 기계적 인터페이스(72)를 물리적으로 지탱하기 위해서 사용된다. 몇몇 전기 디바이스는 전기 인터페이스(74)의 기능을 포함하며 이로써 메모리 캐리어(70) 내에서 이 인터페이스가 필요없다는 것을 본 기술 분야의 당업자는 이해할 것이다. 메모리 IC 세트(80)는 하나 이상의 디바이스를 포함할 수 있다. 또한, 메모리 IC(80)에 대해서는 OTP 메모리 IC 및 판독 기록 가능한 메모리 IC와 같은 여러 타입의 메모리 어레이가 존재할 수 있다.
도 25는 본 발명의 적어도 하나의 실시예를 포함하는 본 실례에서는 컴퓨터 시스템(90)인 전자 장치의 블록도이다. 특히, 컴퓨터 시스템의 경우에, 도시된 바와 같은 몇 개의 상이한 전자 디바이스들이 패키지 내에 내장되어 있다. 여기서는, 마이크로프로세서(92)가 컴퓨터 실행가능한 인스트럭션 및/또는 사용자 데이터를 저장하는데 사용되는 메모리 회로(94)에 접속된다. 예시적인 메모리 회로(94)는 BIOS 메모리, DRAM 메모리, ROM 및 다양한 레벨의 내부 또는 외부 캐시 메모리 등을 포함한다. 마이크로프로세서(92)는 또한 본 발명을 사용하는 반도체 메모리 IC를 내장하는 하드 디스크 드라이브, 플로피 드라이브, CD/DVD 드라이브, 테이프 드라이브 또는 다른 대량 저장 매체와 같은 저장 디바이스(96)에 접속된다. 마이크로 프로세서(92)는 가령 내부 캐시 메모리 내의 3 차원 메모리 아키텍처를 포함한다. 메모리(94)는 또한 BIOS 또는 DRAM 회로 또는 ROM 회로와 같은 다른 시스템 메모리 구역에서와 같은 그의 메모리 IC 내에서 3 차원 메모리 아키텍처를 포함한다. 또한, 마이크로프로세서(92)는 본 발명을 사용하는 메모리 IC를 내장하는 디스플레이 디바이스(98)에도 접속된다. 그러므로, 전자 장치에서, 본 발명의 수많은 구현이 존재하며, 이로써 본 발명은 광범위하게 적용될 수 있으며 기존의 전기적 디바이스의 성능을 증가시킨다.
가령, 도 26은 마이크로프로세서(92) 및 레벨 1 및/또는 레벨 2 캐시와 같은 메모리(94)를 포함하는 내장된 큐빅 메모리 어레이(100)의 예시적인 실시예이다. 내장된 큐빅 메모리 어레이(100)는 마이크로프로세서(92)의 다이 상부에 제조되어 보다 작은 다이 면적을 가능하게 한다. 마이크로프로세서(92)는 수평 기판 표면을 갖는다. 바람직하게는, 메모리(94)는 미도시된 메모리 셀(22,23)의 하나 이상의 수직 층으로 구성되어 내장된 큐빅 메모리 어레이(100)를 형성한다. 메모리 셀(22 또는 23)은 제 1 선택 라인 세트 및 제 2 선택 라인 세트에 의해서 상호접속된다. 선택 라인 중 적어도 하나는 수직 필러로서 내장형 큐빅 메모리 어레이(100) 내부에서 형성된다. 선택 라인 세트들은 마이크로프로세서(92)의 다이 상에 형성된 선택 회로에 전기적으로 접속된다. 마이크로프로세서(92)는 본딩 와이어(97) 기술 또는 TAB 회로 기술로 패키지(95)로 전기적으로 부착된다. 마이크로프로세서가 패키지(95)에 전기적으로 부착된 후에, 이는 캡슐화되어(미도시) 오염 및 오조작으로부터 보호된다. 내장형 큐빅 메모리 어레이(100)가 마이크로프로세서 집적 회로 상에 배 치된 것으로 도시되었지만, 메모리 회로를 사용하는 임의의 집적 회로가 마이크로프로세서(92) 대신에 사용될 수 있다는 것은 본 기술 분야의 당업자에게 자명하다. 한 실례는 그래픽 디스플레이 제어기일 수 있다.
도 27은 본 발명의 다양한 실시예를 구현하는데 사용된 기본 단계들의 예시적인 흐름도이다. 단계(62)에서, 워드 라인 세트의 어레이가 기판에 실질적으로 평행한 면 또는 다른 평면에 형성된다. 단계(64)에서, 비트 라인 세트의 어레이가 워드 라인의 면 또는 기판 표면에 실질적으로 수직으로 형성된다. 이렇게 기판 표면 또는 워드 라인에 대해서 수직으로 비트 라인을 형성함으로써 수직 필러 비트 라인 세트가 생성된다. 단계(66)에서, 메모리 셀의 어레이가 바람직하게는 각각의 워드 라인과 각각의 비트 라인 간에 형성되지만, 그 어드레스 위치가 프로그램되기를 원치 않는다면, 워드 라인과 비트 라인의 몇몇 교차지점은 메모리 셀을 포함하지 않을 수 있다.
도 28은 본 발명을 포함하는 메모리 셀을 생성하는 기본 단계들의 예시적인 흐름도이다. 단계(82)에서, ILD(40)와 같은 절연체가 바람직하게는 실질적으로 평탄한 기판 표면 상에 도포된다. 단계(83)에서, 제 1 도전체가 기판에 평행한 면에 도포되어 워드 라인을 형성한다. 단계(84)에서, 제어 소자가 제 1 도전체 상에 생성되는데, 그 실례는 터널 접합 디바이스 또는 다이오드이다. 단계(85)에서, 제 1 도전체의 면에 수직인 제 2 도전체가 처리된 기판 표면에 도포된다. 단계(86)에서, 메모리 저장 소자가 제 2 도전체와 제어 소자 간에 생성된다. 메모리 저장 소자는 바람직하게는 터널 접합 안티퓨즈 디바이스이지만 다른 메모리 저장 소자가 본 발 명의 범위 및 사상 내에서 사용될 수 있다.
본 발명은 전술한 바람직한 실시예 및 대안적인 실시예들을 참조하여 특정하게 설명 및 도시되었지만, 수많은 수정 및 변경이 다음의 청구 범위에서 의도된 본 발명의 사상 및 범위 내에서 수행될 수 있음을 본 기술 분야의 당업자는 이해할 것이다. 본 발명의 이러한 설명은 본 명세서에서 기술된 요소들의 모든 신규한 조합 및 비자명한 조합을 포함하며, 청구 범위는 이들 요소들의 임의의 신규한 조합 또는 비자명한 조합으로 본 출원에서 또는 후속 출원에서 제공될 수 있다. 전술한 실시예들은 예시적이며 어떠한 단일 특징부 또는 소자도 본 출원 또는 이후의 출원에서 청구될 수 있는 모든 가능한 조합들에 대해서 본질적인 것은 아니다. 청구 범위에서 단수형 또는 "제 1" 구성요소는 하나 이상의 그러한 요소를 포함하는 것으로 해석되어야 하며 2 개 이상의 그러한 요소들의 존재를 배제하지 않는다.

Claims (20)

  1. 큐빅 메모리 어레이(cubic memory array)에 있어서,
    편평한 표면(12)을 갖는 기판(10)과,
    상기 편평한 표면(12)에 평행한 하나 이상의 면(14,16)에 구성된 다수의 제 1 선택 라인(20)과,
    상기 기판(10)의 상기 편평한 표면(12)에 대해 수직으로 배치된 다수의 필러(pillar) 내에 형성된 다수의 제 2 선택 라인(18)과,
    상기 다수의 제 1 선택 라인(20)과 상기 다수의 제 2 선택 라인(18)에 각각 접속된 다수의 메모리 셀(22)을 포함하되,
    상기 다수의 메모리 셀(22) 중 적어도 하나는 서로 직렬 접속된 제어 소자(26) 및 메모리 저장 소자(24,25)를 포함하고,
    각각의 메모리 셀은 단 하나의 제어 소자 및 단 하나의 메모리 저장 소자를 포함하며,
    상기 제어 소자(26)는 상기 다수의 제 1 선택 라인(20) 중 하나의 제 1 선택 라인의 교차하는 적어도 두 표면을 둘러싸지만 반드시 완전히 밀봉하는 것은 아닌 방식으로 형성되고, 상기 메모리 저장 소자에 의해 상기 다수의 필러로부터 분리되는
    큐빅 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 메모리 저장 소자(24,25)는 상기 다수의 필러(18) 중 하나의 에지를 따라서 형성되는
    큐빅 메모리 어레이.
  3. 제 1 항에 있어서,
    상기 메모리 저장 소자(24)는 안티퓨즈 디바이스(an antifuse device)인
    큐빅 메모리 어레이.
  4. 제 1 항에 있어서,
    상기 메모리 저장 소자(24,25)는 기록/소거/기록가능한 또는 재기록가능한 상변화 물질을 포함하는
    큐빅 메모리 어레이.
  5. 제 1 항에 있어서,
    상기 제어 소자(26)는 하나의 점을 형성하는 상기 하나의 제 1 선택 라인(20)의 적어도 두 개의 에지를 따라서 형성되고, 그에 따라 프로그래밍 동안 전기장을 증가시키는
    큐빅 메모리 어레이.
  6. 제 1 항에 있어서,
    상기 하나의 제 1 선택 라인(20)은 사형(serpentine shape)인
    큐빅 메모리 어레이.
  7. 제 1 항에 있어서,
    상기 제어 소자(26)는 터널 접합 디바이스인
    큐빅 메모리 어레이.
  8. 제 1 항에 있어서,
    상기 기판 내에서 적어도 하나의 필러(18)에 전기적으로 접속되고, 실질적으로 상기 각각의 필러 아래에 배치되는 스위칭 소자(60,61)를 더 포함하는
    큐빅 메모리 어레이.
  9. 메모리 회로 제조 방법에 있어서,
    기판(10)에 실질적으로 평행한 면(14,16)에 제 1 선택 라인(20)의 어레이를 형성하는 단계(62)와,
    상기 제 1 선택 라인의 면에 수직으로 제 2 선택 라인(18)의 어레이를 형성하는 단계(64)와,
    각각이 상기 제 1 선택 라인과 상기 제 2 선택 라인에 각각 접속되는 메모리 셀(22)의 어레이를 형성하는 단계(66)를 포함하되,
    상기 메모리 셀의 어레이를 형성하는 단계는 도핑된 반도체 물질의 제어 소자(26)를 생성하는 단계를 더 포함하고,
    각각의 메모리 셀은 단 하나의 제어 소자 및 단 하나의 메모리 저장 소자를 포함하며,
    상기 제어 소자(26)는 상기 제 1 선택 라인(20)의 어레이 중 하나의 제 1 선택 라인의 교차하는 적어도 두 표면을 둘러싸지만 반드시 완전히 밀봉하는 것은 아닌 방식으로 형성되고, 상기 제 2 선택 라인들로부터 분리되는
    메모리 회로 제조 방법.
  10. 제 9 항에 있어서,
    상기 메모리 셀의 어레이를 형성하는 단계는, 메모리 저장 소자(24)를 상기 제 2 선택 라인(18) 중 하나로 접속시키는 단계를 더 포함하는
    메모리 회로 제조 방법.
  11. 제 9 항에 있어서,
    상기 메모리 셀의 어레이를 형성하는 단계는, 터널 접합 디바이스를 형성하는 단계를 더 포함하는
    메모리 회로 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 1 선택 라인(20)의 면에 수직으로 제 2 선택 라인(18)의 어레이를 형성하는 단계는, 교차하는 적어도 두 개의 에지에서 상기 메모리 셀(22)을 접촉시키는 단계를 더 포함하는
    메모리 회로 제조 방법.
  13. 제 9 항에 있어서,
    상기 기판 내에서 상기 제 2 선택 라인(18)의 어레이 중 적어도 하나의 제 2 선택 라인에 실질적으로 인접하게 배치되고 접속되는 트랜지스터(60)를 생성하는 단계를 더 포함하는
    메모리 회로 제조 방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    절연체(40)를 상기 기판(10) 상에 도포하는 단계(82)를 더 포함하는
    메모리 회로 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 1 선택 라인(20)의 어레이를 형성하는 단계는 상기 기판(10)에 평행한 상기 면(14,16)에 제 1 도전체(20)의 세트를 도포하는 단계(83)를 포함하되,
    상기 제어 소자(26)는 상기 제 1 도전체(20) 각각의 교차하는 적어도 두 표면을 둘러싸지만 반드시 완전히 밀봉하는 것은 아닌 방식으로 형성되고,
    제 2 선택 라인(18)의 어레이를 형성하는 단계(64)는 상기 제 1 도전체들(20)의 면에 수직인 제 2 도전체(18)의 세트를 도포하는 단계(85)를 포함하되,
    메모리 저장 소자(24,25)가 각각의 상기 제 2 도전체(18)와 상기 제어 소자(26) 사이에 형성되는
    메모리 회로 제조 방법.
  16. 제 15 항에 있어서,
    상기 제어 소자(26)를 생성하는 단계는,
    상기 각각의 제 1 도전체(20)를 산화시키는 단계와,
    상기 산화된 제 1 도전체(20) 상에 패터닝된 제 3 도전체(42)를 도포하는 단계를 더 포함하는
    메모리 회로 제조 방법.
  17. 제 16 항에 있어서,
    상기 메모리 저장 소자(24)를 생성하는 단계는 상기 패터닝된 제 3 도전체(42)를 산화시키는 단계를 더 포함하는
    메모리 회로 제조 방법.
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