KR101501740B1 - 적층 구조를 가지는 반도체 메모리 장치 - Google Patents

적층 구조를 가지는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 적층 구조의 트랜지스터들을 가지는 반도체 메모리 장치를 공개한다. 이 장치는 복수개의 워드 라인들, 복수개의 워드 라인들 각각에 연결된 적어도 하나의 제1트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블럭, 및 복수개의 워드 라인들 각각을 구동하는 복수개의 드라이버들을 구비하는 워드 라인 디코더로 구성되고, 복수개의 워드 라인들이 제1층에 배치되고, 복수개의 드라이버들이 적어도 2개 이상의 제2층들에 분산되어 배치되는 것을 특징으로 한다.

Description

적층 구조를 가지는 반도체 메모리 장치{Semiconductor memory device having transistors of stacked structure}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 적층 구조의 트랜지스터들을 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치를 수평 구조의 트랜지스터들로 제조하는 경우에 레이아웃 면적을 줄이는데는 한계가 있다. 이에 따라, 수평 구조의 트랜지스터들을 적층하여 레이아웃 면적을 줄이는 기술이 나오게 되었다.
또한, 이와같은 노력으로 인하여, 정적 메모리 셀을 적층하는 기술, 주변 회로를 적층하는 기술, 및 플래쉬 메모리 셀을 적층하는 기술이 소개되어 있다.
SRAM셀을 적층하는 기술 및 주변 회로를 적층하는 기술은 국내 특허 출원 번호 제2004-61527호 및 제2005-38512호에 공개되어 있고, 플래쉬 메모리 셀을 적층하는 기술은 국내 특허 출원 번호 제2005-121779호에 공개되어 있다.
그러나, 상술한 문헌들에 워드 라인을 선택하고 구동하는 디코더사이의 연결 구조에 대해서는 공개되어 있지 않다.
본 발명의 목적은 적층 구조에서 메모리 셀이 연결되는 워드 라인과 디코더사이의 연결 구조를 공개하는 적층 구조의 트랜지스터들을 가지는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 적층 구조의 트랜지스터들을 가지는 반도체 메모리 장치의 제1형태는 복수개의 워드 라인들, 상기 복수개의 워드 라인들 각각에 연결되는 적어도 하나의 제1트랜지스터를 각각 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블럭, 및 상기 복수개의 워드 라인들 각각을 구동하는 복수개의 드라이버들을 구비하는 워드 라인 디코더를 구비하고, 상기 복수개의 워드 라인들이 제1층에 배치되고, 상기 복수개의 드라이버들이 상기 제1층과는 다른 적어도 하나의 제2층에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 적층 구조의 트랜지스터들을 가지는 반도체 메모리 장치의 제2형태는 복수개의 워드 라인들, 상기 복수개의 워드 라인들 각각에 연결된 적어도 하나의 제1트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블럭, 및 상기 복수개의 워드 라인들 각각을 구동하는 복수개의 드라이버들을 구비하는 워드 라인 디코더를 구비하고, 상기 복수개의 워드 라인들이 제1층에 배치되고, 상기 복수개의 드라이버들이 적어도 2개 이상의 제2층들에 분산되어 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 적층 구조의 트랜지스터들을 가지는 반도체 메모리 장치의 제3형태는 복수개의 워드 라인들, 상기 복수개의 워드 라인들 각각에 연결된 적어도 하나의 제1트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블럭, 및 상기 복수개의 워드 라인들 각각을 구동하는 복수개의 드라이버들을 구비하는 워드 라인 디코더를 구비하고, 상기 복수개의 드라이버들이 제1층에 배치되고, 상기 복수개의 워드 라인들이 상기 제1층과는 다른 적어도 하나의 제2층에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 적층 구조의 트랜지스터들을 가지는 반도체 메모리 장치의 제4형태는 복수개의 워드 라인들, 상기 복수개의 워드 라인들 각각에 연결된 적어도 하나의 제1트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블럭, 및 상기 복수개의 워드 라인들 각각을 구동하는 복수개의 드라이버들을 구비하는 워드 라인 디코더를 구비하고, 상기 복수개의 드라이버들이 제1층에 배치되고, 상기 복수개의 워드 라인들이 적어도 2개 이상의 제2층들에 분산되어 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 적층 구조의 트랜지스터들을 가지는 반도체 메모리 장치의 제5형태는 복수개의 워드 라인들, 상기 복수개의 워드 라인들 각각에 연결된 적어도 하나의 제1트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블럭, 및상기 복수개의 워드 라인들 각각을 구동하는 복수개의 드라이버들을 구비하는 워드 라인 디코더를 구비하고, 상기 복수개의 워드 라인들이 적어도 2개이상의 층에 분산되어 적층되고, 상기 복수개의 워드 라 인들에 연결되는 상기 복수개의 드라이버들이 상기 적어도 2개이상의 층의 대응되는 층에 배치되는 것을 특징으로 한다.
상기 복수개의 드라이버들 각각이 적어도 2개의 제2트랜지스터들을 구비하는 것을 특징으로 한다.
상기 복수개의 메모리 셀들은 정적 메모리 셀이고, 상기 제1트랜지스터가 상기 제1층에 배치되는 것을 특징으로 하거나, 상기 복수개의 메모리 셀들이 불휘발성 메모리 셀이고, 상기 제1트랜지스터가 상기 제1층에 배치되는 것을 특징으로 한다.
따라서, 본 발명의 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치는 서브 워드 라인(워드 라인) 또는 드라이버들의 적합한 적층 구조와 서브 워드 라인과 드라이버사이의 다양한 연결 구조를 제시함으로써 추가적인 레이아웃 면적의 감소가 가능하게 된다.
이하, 첨부된 도면을 참고로 하여 본 발명의 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치의 일실시예의 구성을 나타내는 것으로, 메모리 셀 어레이 블럭(10) 및 서브 워드 라인 디코더(20)로 구성되어 있다. 메모리 셀 어레이 블럭(10)은 메모리 셀(MC)들을 구비하는 서브 메모리 셀 어레이 블럭들(SMCA1 ~ SMCAi)를 구비하고, 메모리 셀 어레이 블럭(10)은 복수개의 메모리 셀 어레이 블럭들(미도시)중 하나의 블럭일 수 있다. 서브 워드 라인 디코더(20)는 드라이버(D)들을 구비하는 서브 디코더들(SD1 ~ SDi)을 구비하고, 서브 워드 라인 디코더(20)는 복수개의 서브 워드 라인 디코더(미도시)중의 하나의 서브 워드 라인 디코더일 수 있으며, 서브 워드 라인 디코더(20)는 복수개의 메모리 셀 어레이 블럭들사이 각각에 배치될 수 있다. 도 1에서, MC는 정적 메모리 셀일 수 있고, D는 디코더 및/또는 드라이버일 수 있다. 또한, (BL1, BL1B) ~ (BLm, BLmB)는 비트 라인쌍들을, NWL1 ~ NWLi는 메인 워드 라인들을, (SWL11 ~ SWL1n) ~ (SWLi1 ~ SWLin)은 서브 워드 라인들, PXL1 ~ PXLn은 선택신호 라인들을 각각 나타낸다. 도 1에서, 워드 라인 디코더(20)는 주변 회로가 아닌 메모리 셀 어레이내에 배치될 수 있다.
도 1에서, 서브 메모리 셀 어레이 블럭들(SMCA1 ~ SMCAi) 각각은 메모리 셀들(MC)을 구비하고, 서브 디코더들(SD1 ~ SDi) 각각은 드라이버(D)들을 구비한다. 서브 디코더들(SD1 ~ SDi) 각각은 대응하는 메인 워드 라인(NWL1 ~ NWLi)과 선택신호 라인들(PXL1 ~ PXLn)로 인가되는 선택신호들 각각에 응답하여 대응하는 서브 워드 라인들((SWL11 ~ SWL1n) ~ (SWLi1 ~ SWLin)) 각각을 구동한다. 예를 들면, 서브 메모리 셀 어레이 블럭(SMCA1)은 대응하는 메인 워드 라인(NWL1)과 선택신호 라인들(PXL1 ~ PXLn)로 인가되는 선택신호들 각각에 응답하여 대응하는 서브 워드 라인들(SWL11 ~ SWL1n) 각각을 구동한다.
도 1에서, 본 발명의 반도체 메모리 장치의 메모리 셀 어레이(10) 및/또는 워드 라인 디코더(20)를 구성하는 트랜지스터들이 적어도 2개층 이상에 배치될 수 있다.
도 2a, b는 본 발명의 반도체 메모리 장치의 정적 메모리 셀 및 드라이버 각각의 실시예의 구성을 나타내는 것으로, 도 2a의 정적 메모리 셀(MC)은 풀업 트랜지스터들(PU1, PU2), 풀다운 트랜지스터들(PD1, PD2), 및 전송 트랜지스터들(T1, T2)로 구성되고, 도 2b의 드라이버(D)는 PMOS트랜지스터(P) 및 NMOS트랜지스터(N)로 구성되어 있다. 도 2b에서, PX는 선택신호 라인으로 전송되는 선택신호를 나타내고, a는 메인 워드 라인(NWL)에 연결되고, b는 서브 워드 라인(SWL)에 연결된다.
도 2a의 정적 메모리 셀(MC)은 트랜지스터들(PU1, PD1)로 구성된 인버터와 트랜지스터들(PU2, PD2)로 구성된 인버터로 구성된 래치를 구비하여 전송 트랜지스터들(T1, T2)을 통하여 전송되는 데이터를 래치한다. 전송 트랜지스터들(T1, T2)은 서브 워드 라인(SWL)으로 인가되는 신호에 응답하여 온되어 노드(x)와 비트 라인(BL)사이 및 노드(y)와 반전 비트 라인(BLB)사이에 데이터를 전송한다.
도 2b의 드라이버(D)는 "하이"레벨의 선택신호(PX)에 응답하여 NMOS트랜지스터(N)가 온되어 서브 워드 라인으로 "로우"레벨의 신호를 출력하고, "로우"레벨의 선택신호(PX)에 응답하여 PMOS트랜지스터(P)가 온되어 메인 워드 라인으로 전송되는 신호를 서브 워드 라인으로 출력한다. 메인 워드 라인으로 전송되는 "하이"레벨의 신호 및 PMOS트랜지스터(P)의 기판으로 인가되는 전압(Vpx)의 레벨은 전원전압보다 높은 고전압 레벨일 수 있다. 즉, 드라이버(D)는 선택신호(PX)와 메인 워드 라인으로 전송되는 신호를 조합하여 서브 워드 라인을 구동한다.
도 3a 내지 도 3c는 본 발명의 반도체 메모리 장치의 정적 메모리 셀들 및 드라이버들의 일실시예의 배치를 나타내는 것으로, 메모리 셀 어레이 블럭(10)의 서브 워드 라인들(SWL11 ~ SWLin)이 적어도 2개의 층중 1개의 층에 배치될 수 있고, 서브 워드 라인 디코더(20)의 드라이버(D)들이 적어도 2개의 층중 1개이상의 층에 배치되는 경우의 배치를 나타내는 것이다. 도 3a, b에서, A는 2개층에 적층된 트랜지스터들을 구비하는 반도체 메모리 장치를, B는 3개층에 적층된 트랜지스터들을 구비하는 반도체 메모리 장치를 나타내는 것이다.
도 3a에서, A의 장치의 경우에, 메모리 셀 어레이 블럭(10)의 서브 워드 라인들(SWL11 ~ SWLin)이 1층(1F)에 배치되고, 서브 워드 라인 드라이버(20)의 드라이버(D)들이 2층(2F)에 배치되어 있다. 도시하지는 않았지만, 메모리 셀(MC)들의 서브 워드 라인들(SWL11 ~ SWLin)이 2층(2F)에 배치되고, 서브 워드 라인 드라이버(20)의 드라이버(D)들이 1층(1F)에 배치될 수도 있다.
B의 장치의 경우에, 메모리 셀 어레이 블럭(10)의 서브 워드 라인들(SWL11 ~ SWLin)이 1층(1F)에 배치되고, 서브 워드 라인 드라이버(20)의 드라이버(D)들이 2층(2F) 또는 2층(3F)에 배치되어 있다. 도시하지는 않았지만, 메모리 셀(MC)들의 서브 워드 라인들(SWL11 ~ SWLin)이 2층(2F) 또는 3층(3F)의 하나의 층에 배치되고, 드라이버(D)들이 서브 워드 라인들(SWL11 ~ SWLin)이 배치된 층과 다른 하나의 층에 배치될 수도 있다.
도 3b에서, A의 장치의 경우에, 메모리 셀 어레이 블럭(10)의 서브 워드 라인들(SWL11 ~ SWLin)이 1층(1F)에 배치되고, 서브 워드 라인 드라이버(20)의 드라이버(D)들이 1층(1F)과 2층(2F)에 분산되어 배치되고, 1층(1F)과 2층(2F)에 배치된 드라이버(D)들 각각이 대응하는 서브 워드 라인들(SWL11 ~ SWLin)에 연결되어 있다. 도시하지는 않았지만, 서브 워드 라인들(SWL11 ~ SWLin)이 2층(2F)에 배치될 수도 있다.
B의 장치의 경우에, 메모리 셀 어레이 블럭(10)의 서브 워드 라인들(SWL11 ~ SWLin)이 1층(1F)에 배치되고, 서브 워드 라인 드라이버(20)의 드라이버(D)들이 1층(1F)과 2층(2F)(또는 1층(1F)과 3층(3F))에 분산되어 배치되고, 1층(1F)과 2F(2F)(또는 1층(1F)과 3층(3F))에 배치된 드라이버(D)들 각각이 대응하는 서브 워드 라인들(SWL11 ~ SWLin)에 연결되어 있다. 도시하지는 않았지만, 서브 워드 라인들(SWL11 ~ SWLin)이 2층(2F)(또는 3층(3F))에 배치될 수도 있다.
도 3a, b에서, 예를 들면, 홀수번째 서브 워드 라인들에 연결되는 드라이버(D)들과 짝수번째 서브 워드 라인들에 연결되는 드라이버(D)들이 서로 다른 층에 분산되어 배치될 수 있다.
도 3c는 메모리 셀 어레이 블럭(10)의 서브 워드 라인들(SWL11 ~ SWLin)이 1층(1F)에 배치되고, 서브 워드 라인 드라이버(20)의 드라이버(20)들이 1층(1F), 2층(2F) 및 3층(3F)에 분산되어 배치되고, 1층(1F), 2층(2F), 및 3층(3F)에 배치된 드라이버(D)들 각각이 대응하는 서브 워드 라인(SWL11 ~ SWLin)에 연결되어 있다. 예를 들면, 2n-1(n은 자연수)번째 서브 워드 라인들에 연결되는 드라이버(D)들이 1층(1F)에 배치되고, 2n번째 서브 워드 라인들에 연결되는 드라이버(D)들은 2층(2F)에 배치되고, 2n+1번째 서브 워드 라인들에 연결되는 드라이버(D)들은 3층(3F)에 배치될 수 있다. 도시하지는 않았지만, 서브 워드 라인들(SWL11 ~ SWLin)이 2 층(2F)(또는 3층(3F))에 배치될 수도 있다.
도 4a 내지 도 4b는 본 발명의 반도체 메모리 장치의 정적 메모리 셀들 및 드라이버들의 다른 실시예의 배치를 나타내는 것으로, 메모리 셀 어레이 블럭(10)의 서브 워드 라인들(SWL11 ~ SWLin)이 적어도 2개의 층에 배치되고, 서브 워드 라인 디코더(20)의 드라이버(D)들이 적어도 2개의 층중 1개층에 배치되는 경우의 배치를 나타내는 것이다. 도 4a에서, A는 2개층에 적층된 트랜지스터들을 구비하는 반도체 메모리 장치를, B는 3개층에 적층된 트랜지스터들을 구비하는 반도체 메모리 장치를 나타내는 것이다.
도 4a에서, A의 장치의 경우에, 서브 워드 라인들(SWL11, SWL12, ..., SWLin)이 1층(1F) 및 2층(2F)에 분산되어 배치되고, 드라이버(D)들이 1층(1F)에 배치되어 있다. 그리고, 1층(1F)에 배치된 서브 워드 라인들 각각이 1층(1F)에 배치된 대응하는 드라이버(D)들에 연결되고, 2층(2F)에 배치된 서브 워드 라인들 각각이 1층(1F)에 배치되는 대응하는 드라이버(D)에 연결되어 있다. 도시하지는 않았지만, 서브 워드 라인 드라이버(20)의 드라이버(D)들이 1층(1F)이 아닌 2층(2F)에 배치될 수도 있다.
B의 장치의 경우에, 서브 워드 라인들(SWL11, SWL12, ..., SWLin)이 1층(1F) 및 3층(3F)에 분산되어 배치되고, 드라이버(D)들이 1층(1F)에 배치되어 있다. 그리고, 1층(1F)에 배치된 서브 워드 라인들 각각이 1층(1F)에 배치된 대응하는 드라이버(D)들에 연결되고, 3층(3F)에 배치된 서브 워드 라인들 각각이 1층(1F)에 배치되는 대응하는 드라이버(D)에 연결되어 있다. 도시하지는 않았지만, 서브 워드 라인 드라이버(20)의 드라이버(D)들이 1층(1F)이 아닌 2층(2F)에 배치될 수도 있고, 3층(3F)에 배치될 수도 있으며, 서브 워드 라인들(SWL11, SWL12, ..., SWLin)이 2층(2F) 및 3층(3F)에 분산되어 배치되거나, 1층(1F) 및 2층(2F)에 분산되어 배치될 수도 있다.
도 4a에서, 예를 들면, 홀수번째 서브 워드 라인들과 짝수번째 서브 워드 라인들이 서로 다른 층에 분산되어 배치될 수 있다.
도 4b에서, 서브 워드 라인들(SWL11, SWL12, ..., SWLin)이 1층(1F), 2층(2F), 및 3층(3F)에 분산되어 배치되고, 드라이버(D)들이 1층(1F)에 배치되어 있다. 1층(1F)에 배치된 서브 워드 라인들 각각이 1층(1F)에 배치된 대응하는 드라이버(D)들에 연결되고, 2층에 배치된 서브 워드 라인들 각각이 1층(1F)에 배치된 대응하는 드라이버(D)들에 연결되고, 3층(3F)에 배치된 서브 워드 라인들 각각이 1층(1F)에 배치된 대응하는 드라이버(D)들에 연결되어 있다. 예를 들면, 2n-1(n은 자연수)번째 서브 워드 라인들이 1층(1F)에 배치되고, 2n번째 서브 워드 라인들은 2층(2F)에 배치되고, 2n+1번째 서브 워드 라인들들은 3층(3F)에 배치될 수 있다. 도시하지는 않았지만, 드라이버(D)들은 1층(1F)이 아니라 2층(2F)에 배치될 수 있고, 또는 3층(3F)에 배치될 수도 있다.
도 5는 본 발명의 반도체 메모리 장치의 정적 메모리 셀들 및 드라이버들의 또 다른 실시예의 배치를 나타내는 것으로, 메모리 셀 어레이 블럭(10)의 메모리 셀(MC)들과 서브 워드 라인 디코더(20)의 드라이버(D)들이 2개 층이상의 층에 배치되는 경우의 배치를 나타내는 것이다. 도 5에서, A는 2개층에 적층된 트랜지스터들 을 구비하는 반도체 메모리 장치를, B는 3개층에 적층된 트랜지스터들을 구비하는 반도체 메모리 장치를 나타내는 것이다.
A의 장치의 경우에, 서브 워드 라인들(SWL11 ~ SWLin)중 1/2개 정도의 서브 워드 라인들이 1층(1F)에 배치되고, 나머지 서브 워드 라인들이 2층(2F)에 배치되고, 1층(1F)에 배치되는 서브 워드 라인들에 연결되는 드라이버(D)들이 1층(1F)에 배치되고, 2층(2F)에 배치되는 서브 워드 라인들에 연결되는 드라이버(D)들이 2층(2F)에 배치되어 있다. 예를 들면, 홀수번째 서브 워드 라인들 및 이에 연결되는 드라이버(D)들은 1층(1F)에 배치되고, 짝수번째 서브 워드 라인들 및 이에 연결되는 드라이버(D)들은 2층(2F)에 배치될 수 있다.
B의 장치의 경우에, 서브 워드 라인들(SWL11 ~ SWLin) 및 서브 워드 라인 디코더(20)의 드라이버(D)들이 3개 층(1F, 2F, 3F)에 나뉘어서 배치되는 것을 도시한 것이다. 예를 들면, 2n-1(n은 자연수)번째 서브 워드 라인들 및 이에 연결되는 드라이버(D)들이 1층(1F)에 배치되고, 2n번째 서브 워드 라인들 및 이에 연결되는 드라이버(D)들이 2층(2F)에 배치되고, 2n+1번째 서브 워드 라인들 및 이에 연결되는 드라이버(D)들이 3층(3F)에 배치될 수 있다.
상술한 실시예들에서, 메모리 셀 어레이 블럭(10)의 서브 워드 라인들은 정적 메모리 셀들의 전송 트랜지스터들의 게이트 전극을 서로 연결함에 의해서 형성된다. 그리고, 메모리 셀 어레이 블럭(10)의 하나의 메모리 셀들이 2개 이상의 층에 형성되는 경우에 전송 트랜지스터들(T1, T2)이 배치되는 층에 서브 워드 라인이 형성되는 것이 바람직하며, 풀업 트랜지스터들(PU1, PU2) 및 풀다운 트랜지스터 들(PD1, PD2)은 전송 트랜지스터들(T1, T2)과 동일 층 및/또는 다른 층에 형성되어도 상관없다.
또한, 상술한 실시예들의 반도체 메모리 장치의 서브 워드 라인 디코더(20)가 도시된 드라이버(D)들이외의 추가적인 구성을 가지는 경우에, 드라이버(D)들을 구성하는 트랜지스터들(P, N)이외의 추가적인 구성을 위한 트랜지스터들(미도시)은 드라이버(D)들이 배치되는 층과 동일 층 및/또는 다른 층에 형성되어도 상관없다.
도 6은 본 발명의 적층 구조의 트랜지스터들을 가지는 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것으로, 도 1의 메모리 셀 어레이 블럭(10)이 정적 메모리 셀(MC)로 이루어진 정적 메모리 셀 어레이 블럭인 것과 달리, 불휘발성 메모리 셀(FMC)로 이루어진 불휘발성 메모리 셀 어레이 블럭인 것이 상이하다. 도 1과 마찬가지로, 메모리 셀 어레이 블럭(10)은 서브 메모리 셀 어레이 블럭들(SMCA1 ~ SMCAi)를 구비하고, 메모리 셀 어레이 블럭(10)은 복수개의 메모리 셀 어레이 블럭들(미도시)중 하나의 블럭일 수 있다. 서브 워드 라인 디코더(20)는 서브 디코더들(SD1 ~ SDi)을 구비하고, 복수개의 서브 워드 라인 디코더(미도시)중의 하나의 서브 워드 라인 디코더일 수 있으며, 서브 워드 라인 디코더(20)는 복수개의 메모리 셀 어레이 블럭들사이 각각에 배치될 수 있다. 도 1에서, MC는 정적 메모리 셀일 수 있고, D는 디코더 및/또는 드라이버일 수 있다. 또한, BL1 ~ BLm은 비트 라인들을, MWL1 ~ MWLi는 메인 워드 라인들을, PXL1 ~ PXLn은 선택신호 라인들을, SSL1~ SSLi는 소스 선택 라인들을, GSL1 ~ GSLi는 드레인 선택 라인들을, CSL1 ~ CSLi는 공통 소스 라인들을 나타낸다. 도 1에서, 워드 라인 디코더(20)는 주변 회 로가 아닌 메모리 셀 어레이내에 배치될 수 있다.
도 7은 도 6에 나타낸 드라이버의 실시예의 구성을 나타내는 것으로, PMOS트랜지스터(P)와 NMOS트랜지스터(N)로 구성되어 있다. 도 7에서, MWE는 메인 워드 라인(MWL)으로 전송되는 메인 워드 라인 신호를 나타내고, A는 선택신호 라인에 연결되고, B는 서브 워드 라인에 연결되고, C는 전압 라인에 연결되어 있다.
도 7에서, "하이"레벨의 메인 워드 라인 신호(MWE)에 응답하여 NMOS트랜지스터(N)가 온되어 서브 워드 라인으로 노드(C)를 통하여 전송되는 전압을 출력하고, "로우"레벨의 메인 워드 신호(MWE)에 응답하여 PMOS트랜지스터(P)가 온되어 메인 워드 라인으로 전송되는 레벨의 신호를 서브 워드 라인으로 출력한다. PMOS트랜지스터(P)의 기판으로 인가되는 전압(Vpx)의 레벨은 전원전압보다 훨씬 높은 고전압 레벨일 수 있다. 즉, 드라이버(D)는 선택신호(PX)와 메인 워드 라인으로 전송되는 신호를 조합하여 서브 워드 라인을 구동한다.
도 6에 나타낸 불휘발성 메모리 셀의 프로그램 동작, 소거 동작, 및 리드 동작은 일반적으로 알려진 동작 방법에 의해서 수행되므로, 여기에서는 그 설명을 생략하기로 한다.
도 6의 반도체 메모리 장치 또한 도 1의 반도체 메모리 장치와 마찬가지로 메모리 셀들과 드라이버들사이의 배치가 도 3a 내지 도 5의 실시예들의 배치를 가질 수 있다.
그리고, 상술한 실시예들의 반도체 메모리 장치의 1층에 형성되는 트랜지스터들은 벌크 트랜지스터들이고, 2층 및 3층에 형성되는 트랜지스터들은 박막 트랜 지스터들일 수 있다.
또한, 상술한 실시예들의 적층 구조의 반도체 메모리 장치는 2층 및 3층에 배치되는 트랜지스터들을 에피택시얼 성장 기술을 사용하여 에피택시얼 층을 형성하여 구현할 수도 있고, 웨이퍼 본딩 기술을 사용하여 층을 형성하여 구현할 수도 있다.
추가적으로, 상술한 실시예들은 서브 워드 라인 디코더(20)가 2개 층이상에 배치되는 경우에, 하나의 드라이버(D)를 구성하는 트랜지스터들은 동일 층에 배치하는 것을 예로 들어 설명하였으나, 서로 다른 층에 배치하여도 상관없다.
상술한 실시예들은 적층된 2개 또는 3개의 트랜지스터들을 구비하는 반도체 메모리 장치를 도시하였으나, 적층된 4개이상의 트랜지스터들을 구비하는 반도체 메모리 장치의 경우에도 적용이 가능하다.
도 1은 본 발명의 반도체 메모리 장치의 일실시예의 블럭도이다.
도 2a, b는 본 발명의 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치의 정적 메모리 셀 및 드라이버 각각의 실시예의 구성을 나타내는 것이다.
도 3a 내지 도 3c는 본 발명의 반도체 메모리 장치의 정적 메모리 셀들 및 드라이버들의 일실시예의 배치를 나타내는 것이다.
도 4a 내지 도 4b는 본 발명의 반도체 메모리 장치의 정적 메모리 셀들 및 드라이버들의 다른 실시예의 배치를 나타내는 것이다.
도 5는 본 발명의 반도체 메모리 장치의 정적 메모리 셀들 및 드라이버들의 또 다른 실시예의 배치를 나타내는 것이다.
도 6은 본 발명의 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것이다.
도 7은 도 6에 나타낸 드라이버의 실시예의 구성을 나타내는 것이다.

Claims (20)

  1. 복수개의 워드 라인들, 상기 복수개의 워드 라인들 각각에 연결되는 적어도 하나의 제1트랜지스터를 각각 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블럭; 및
    상기 복수개의 워드 라인들 각각을 구동하는 복수개의 드라이버들을 구비하는 워드 라인 디코더를 구비하고,
    상기 복수개의 워드 라인들이 제1층에 배치되고, 상기 제1층에 배치된 상기 복수개의 워드 라인들에 각각 대응하는 상기 복수개의 드라이버들이 상기 제1층과는 다른 적어도 2개 이상의 층들에 분산되어 배치되는 것을 특징으로 하는 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수개의 드라이버들 각각이 적어도 2개의 제2트랜지스터들을 구비하는 것을 특징으로 하는 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수개의 메모리 셀들이
    정적 메모리 셀이고, 상기 정적 메모리 셀이 적어도 2개의 제2트랜지스터들을 추가적으로 구비하고,
    상기 제1트랜지스터가 상기 제1층에 배치되고, 상기 제2트랜지스터들이 상기 제1층 및 상기 적어도 2개 이상의 층들 중 적어도 하나의 층에 배치되는 것을 특징으로 하는 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수개의 메모리 셀들이
    불휘발성 메모리 셀이고,
    상기 제1트랜지스터가 상기 제1층에 배치되는 것을 특징으로 하는 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치.
  5. 복수개의 워드 라인들, 상기 복수개의 워드 라인들 각각에 연결된 적어도 하나의 제1트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블럭; 및
    상기 복수개의 워드 라인들 각각을 구동하는 복수개의 드라이버들을 구비하는 워드 라인 디코더를 구비하고,
    상기 복수개의 워드 라인들이 제1층에 배치되고, 상기 제1층에 배치된 상기 복수개의 워드 라인들에 각각 대응하는 상기 복수개의 드라이버들이 적어도 2개 이상의 층들에 분산되어 배치되는 것을 특징으로 하는 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 복수개의 드라이버들 각각이 적어도 2개의 제2트랜지스터들을 구비하고, 상기 복수개의 드라이버들 각각의 상기 적어도 2개의 제2트랜지스터들은 상기 적어도 2개 이상의 층들 중 동일 층에 배치되는 것을 특징으로 하는 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 복수개의 메모리 셀들이
    정적 메모리 셀이고, 상기 정적 메모리 셀이 적어도 2개의 제2트랜지스터들을 추가적으로 구비하고,
    상기 제1트랜지스터가 상기 제1층에 배치되고, 상기 제2트랜지스터들이 상기제1층 및 상기 적어도 2개 이상의 층들 중 적어도 하나의 층에 배치되는 것을 특징으로 하는 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 복수개의 메모리 셀들이
    불휘발성 메모리 셀이고,
    상기 제1트랜지스터가 상기 제1층에 배치되는 것을 특징으로 하는 적층 구조의 트랜지스터들을 구비하는 반도체 메모리 장치.
  9. 제1항 또는 제5항에 있어서,
    상기 제1층에 배치된 상기 복수개의 워드 라인들에 각각 대응하는 상기 복수개의 드라이버들은, 상기 제1층에 배치된 상기 복수개의 워드 라인들의 배치 순서에 따라 고르게 상기 적어도 2개 이상의 층들에 분산되어 배치되는 반도체 메모리 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제9항에 있어서,
    상기 적어도 2개 이상의 층들이 a개의 층일 경우에는, 상기 제1층에 배치된 상기 복수개의 워드 라인을 배치 순서에 따라 a개씩 연이어 묶음을 형성하고, 각 묶음에 속한 a개의 워드 라인에 대응하는 각각의 드라이버는 각 묶음에 속한 a개의 워드 라인의 배치 순서에 따라 상기 a개의 층에 순서대로 배치되는 반도체 메모리 장치.
    여기서, a는 2 이상의 자연수이다.
  14. 삭제
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