KR100540403B1 - 자기 터널 접합을 갖는 메모리 셀을 구비한 박막 자성체기억 장치 - Google Patents

자기 터널 접합을 갖는 메모리 셀을 구비한 박막 자성체기억 장치 Download PDF

Info

Publication number
KR100540403B1
KR100540403B1 KR1020020052872A KR20020052872A KR100540403B1 KR 100540403 B1 KR100540403 B1 KR 100540403B1 KR 1020020052872 A KR1020020052872 A KR 1020020052872A KR 20020052872 A KR20020052872 A KR 20020052872A KR 100540403 B1 KR100540403 B1 KR 100540403B1
Authority
KR
South Korea
Prior art keywords
write
memory cell
data
selection
write bit
Prior art date
Application number
KR1020020052872A
Other languages
English (en)
Other versions
KR20030021133A (ko
Inventor
오오이시쯔까사
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030021133A publication Critical patent/KR20030021133A/ko
Application granted granted Critical
Publication of KR100540403B1 publication Critical patent/KR100540403B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

본 발명에 따르면, 메모리 어레이(10)는 m행×n열의 복수개의 메모리 셀 블록(50)으로 분할된다. 라이트 디지트선(WDL)은 각 메모리 셀 블록마다 독립적으로, 각 메모리 셀 행마다 분할된다. 각 라이트 디지트선(WDL)은 라이트 디지트선(WDL)과 계층적으로, 행방향으로 인접하는 복수개의 서브 블록에 대하여 공통적으로 배치되는 메인 워드선(MWL) 및 세그먼트 디코드선(SGDL)에 의해 전달되는 정보에 따라 선택적으로 활성화된다. 행방향의 데이터 기입 전류는 선택 메모리 셀 블록에 대응하는 라이트 디지트선(WDL)에서만 흘려지므로, 비선택 메모리 셀에 대한 데이터 오기입의 발생을 억제할 수 있다.
MRAM 디바이스, 자기 터널 접합, 메모리 셀, 박막 자성체, 비선택 메모리 셀, 선택 메모리 블록

Description

자기 터널 접합을 갖는 메모리 셀을 구비한 박막 자성체 기억 장치{THIN-FILM MAGNETIC MEMORY DEVICE WITH MEMORY CELLS HAVING MAGNETIC TUNNEL JUNCTION}
도 1은 본 발명의 제1 실시예에 따른 MRAM 디바이스의 전체 구성을 개략적으로 나타낸 개략 블록도.
도 2는 도 1에 나타낸 메모리 어레이의 구성을 설명하기 위한 도면.
도 3은 서브 워드 드라이버 밴드 및 서브 블록의 상세한 구성을 나타내기 위한 회로도.
도 4는 도 3에 나타낸 서브 행 디코더의 구성을 상세히 나타낸 회로도.
도 5는 본 발명의 제2 실시예에 따른 계층적인 메인 라이트 비트선 및 서브 라이트 비트선의 배치를 나타낸 블록도.
도 6은 라이트 비트선이 계층적으로 배치된 MTJ 메모리 셀의 구조도.
도 7은 제2 실시예에 따른 선택 스위치의 배치를 상세히 설명하는 회로도.
도 8은 제2 실시예에 따른 선택 메모리 셀 블록에 있어서의 열방향의 데이터 기입 전류의 경로를 설명하는 제1 회로도.
도 9는 제2 실시예에 따른 선택 메모리 셀 블록에 있어서의 열방향의 데이터 기입 전류의 경로를 설명하는 제2 회로도.
도 10은 제2 실시예의 변형예에 따른 계층적인 메인 라이트 비트선 및 서브 라이트 비트선의 배치를 나타낸 블록도.
도 11은 제2 실시예의 변형예에 따른 선택 스위치의 배치를 상세히 설명하는 회로도.
도 12는 제2 실시예의 변형예에 따른 선택 메모리 셀 블록에 있어서의 열방향의 데이터 기입 전류의 경로를 설명하는 제1 회로도.
도 13은 제2 실시예의 변형예에 따른 선택 메모리 셀 블록에 있어서의 열방향의 데이터 기입 전류의 경로를 설명하는 제2 회로도.
도 14는 본 발명의 제3 실시예에 따른 디스터브 시험시에 있어서의 행 선택과 관련되는 회로의 배치를 나타낸 회로도.
도 15는 도 14에 나타낸 다중 선택 제어 회로의 구성을 나타낸 회로도.
도 16은 제3 실시예에 따른 서브 디코더 밴드의 구성을 나타낸 회로도.
도 17은 제3 실시예에 따른 서브 라이트 비트선(SWBL)의 다중 선택과 관련된 부분의 구성을 나타낸 회로도.
도 18은 제3 실시예에 따른 열 다중 선택의 제1 예를 나타낸 개념도.
도 19는 제3 실시예에 따른 열 다중 선택의 제2 예를 나타낸 개념도.
도 20은 제3 실시예에 따른 디스터브 시험의 순서도.
도 21은 MTJ 메모리 셀의 구성을 나타낸 개략도.
도 22는 반도체 기판상에 제작된 MTJ 메모리 셀의 구조도.
도 23은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 24는 데이터 기입 전류의 방향 및 자유 자화층의 자화 방향간의 관계를 나타낸 개념도.
도 25는 MTJ 메모리 셀에 대한 데이터 판독 동작을 설명하는 개념도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 메모리 어레이
20 : 행 디코더
25 : 열 디코더
30, 35 : 판독/기입 제어 회로
50 : 메모리 셀 블록
52 : 서브 워드 드라이버 밴드
55 : 서브 컬럼 드라이버 밴드
60 : 메인 워드 드라이버
본 발명은 박막 자성체 기억 장치에 관한 것으로, 더욱 구체적으로는, 자기 터널 접합(MTJ:Magnetic Tunnel Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 메모리에 관한 것이다.
저소비전력으로 비휘발적인 데이터의 기억이 가능한 기억 장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스 는 반도체 집적 회로에 형성된 복수개의 박막 자성체를 이용하여 비휘발적인 데이터 기억을 실행하여, 박막 자성체 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.
특히, 근래에는 자기 터널 접합(MTJ:Magnetic Tunnel Junction)을 이용한 박막 자성체를 메모리 셀로서 사용함으로써, MRAM 디바이스의 성능이 비약적으로 발전하고 있다는 것이 발표되고 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 관해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 등의 기술 문헌에 개시되어 있다.
도 21은 자기 터널 접합부를 갖는 메모리 셀(이하, 간단히 MTJ 메모리 셀이라고도 함)의 구성을 나타낸 개략도이다.
도 21을 참조하면, MTJ 메모리 셀(MC)은 자기적으로 기입된 기억 데이터의 데이터 레벨에 따라 전기 저항이 변화하는 자기 터널 접합부(MTJ)와, 액세스 트랜지스터(ATR)를 포함한다. 액세스 트랜지스터(ATR)는 리드 비트선(RBL) 및 라이트 비트선(WBL) 사이에, 자기 터널 접합부(MTJ)와 직렬로 접속된다. 대표적으로는 액세스 트랜지스터(ATR)로서, 전계 효과 트랜지스터가 적용된다.
MTJ 메모리 셀에 대해서는, 데이터 기입시에 데이터 기입 전류를 흘리기 위한 라이트 비트선(WBL) 및 라이트 디지트선(WDL)과, 데이터 판독을 지시하기 위한 워드선(WL)과, 데이터 판독시에, 기억 데이터를 판독하기 위한 리드 비트선(RBL)이 배치된다.
도 22는 반도체 기판상에 제작된 MTJ 메모리 셀의 구조도이다.
도 22를 참조하면, 반도체 주 기판(SUB) 상에 액세스 트랜지스터(ATR)가 형성된다. 액세스 트랜지스터(ATR)는 n형 영역인 소스/드레인 영역(110, 120)과, 게이트(130)를 갖는다. 소스/드레인 영역(110)은 콘택트 홀에 형성된 금속막(140)을 통하여, 리드 비트선(RBL)과 전기적으로 접합된다.
라이트 디지트선(WDL)은 리드 비트선(RBL) 상층의 금속 배선층에 형성된다. 자기 터널 접합부(MTJ)는 라이트 디지트선(WDL) 상층에 배치된다. 자기 터널 접합부(MTJ)는 콘택트 홀에 형성된 금속막(140), 금속 배선층 및 배리어 메탈(150)을 통하여, 액세스 트랜지스터(ATR)의 소스/드레인 영역(120)과 전기적으로 접합된다. 배리어 메탈(150)은 자기 터널 접합부(MTJ)와 금속 배선 사이를 전기적으로 결합하기 위하여 형성되는 완충재이다.
자기 터널 접합부(MTJ)는 고정된 자화 방향을 갖는 자성체층(이하, 간단히 고정 자화층이라고도 함)(FL)과, 데이터 기입 전류에 의해 생기는 데이터 기입 자계를 따른 방향으로 자화되는 자성체층(이하, 간단히 자유 자화층이라고도 함)(VL)을 갖는다. 고정 자화층(FL)과 자유 자화층(VL) 사이에는 절연체막으로 형성되는 터널 배리어(TB)가 배치된다. 자유 자화층(VL)은 기입되는 기억 데이터의 레벨에 따라, 고정 자화층(FL)과 동일 방향 또는 반대 방향으로 자화된다.
자기 터널 접합부(MTJ)의 전기 저항은 고정 자화층(FL)과 자유 자화층(VL) 사이의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로는, 고정 자화층(FL)과 자유 자화층(VL) 사이에서 자화 방향이 동일하게 되어 있는 경우에는 양자의 자화 방향이 반대인 경우에 비하여 전기 저항은 작아진다.
라이트 비트선(WBL)은 자기 터널 접합부(MTJ)와 전기적으로 접합되어, 자기 터널 접합부(MTJ)의 상층에 형성된다. 나중에 상세히 설명하는 바와 같이, 데이터 기입시에는, 라이트 비트선(WBL) 및 라이트 디지트선(WDL) 양쪽에 데이터 기입 전류를 흘릴 필요가 있다. 한편, 데이터 판독시에는, 워드선(WL)을 고전압 상태로 활성화함으로써, 액세스 트랜지스터(ATR)를 턴 온시켜서, 리드 비트선(RBL)과 라이트 비트선(WBL) 사이에 자기 터널 접합부(MTJ)가 전기적으로 결합된다.
데이터 기입 전류를 흘리기 위한 라이트 비트선(WBL) 및 라이트 디지트선(WDL)과, 감지 전류(데이터 판독 전류)를 흘리기 위한 리드 비트선(RBL)은 금속 배선층에 형성된다. 한편, 워드선(WL)은 액세스 트랜지스터(ATR)의 게이트 전압을 제어하기 위하여 형성되는 것으로, 전류를 적극적으로 흘릴 필요는 없다. 따라서, 집적도를 높이기 위하여, 워드선(WL)은 독립된 금속 배선층을 새롭게 형성하지 않고, 게이트(130)와 동일한 배선층에, 폴리실리콘층 또는 폴리사이드층 등을 이용하여 형성된다.
도 23은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 23을 참조하면, 데이터 기입시에는, 워드선(WL)이 비활성화되어, 액세스 트랜지스터(ATR)는 턴 오프된다. 이 상태에서, 기입 데이터의 레벨에 따른 방향으로 자유 자화층(VL)을 자화하기 위한 데이터 기입 전류가, 라이트 비트선(WBL) 및 라이트 디지트선(WDL)에 각각 흘려진다. 자유 자화층(VL)의 자화 방향은 라이트 비트선(WBL) 및 라이트 디지트선(WDL)을 각각 흘리는 데이터 기입 전류의 방향에 의해 결정된다.
도 24는 데이터 기입 전류의 방향과 자유 자화층의 자화 방향의 관계를 나타낸 개념도이다.
도 24를 참조하면, 가로축에 나타낸 자계 Hx는 라이트 디지트선(WDL)을 흐르는 데이터 기입 전류에 의해 생기는 자계 H(WDL)의 방향을 나타낸다. 한편, 세로축에 나타낸 자계 Hy는 라이트 비트선(WBL)을 흐르는 데이터 기입 전류에 의해 생기는 자계 H(WBL)의 방향을 나타낸다. 자유 자화층(VL)의 자화 방향은 자계 Hx(WDL)와 H(WBL)의 합이 도면에 나타낸 아스테로이드 특성선의 외측 영역에 도달하는 경우에만 갱신된다. 즉 데이터 기입을 실행하기 위해서는, 라이트 디지트선(WDL) 및 라이트 비트선(WBL) 양쪽에, 소정 강도를 넘는 자계를 발생시키기에 충분한 데이터 기입 전류를 흘릴 필요가 있다.
한편, 아스테로이드 특성선의 내측 영역에 상응하는 자계가 인가된 경우에는, 자유 자화층(VL)의 자화 방향은 변하지 않는다. 즉 라이트 디지트선(WDL) 및 라이트 비트선(WBL)의 한쪽에만 소정의 데이터 기입 전류를 흘리는 경우에는, 데이터 기입은 실행되지 않는다. MTJ 메모리 셀에 일단 기입된 자화 방향, 즉 기억 데이터 레벨은 새로운 데이터 기입이 실행되기까지의 동안에 비휘발적으로 보유된다.
도 25는 MTJ 메모리 셀에 대한 데이터 판독 동작을 설명하는 개념도이다.
도 25를 참조하면, 데이터 판독시에는, 액세스 트랜지스터(ATR)가 워드선(WL)의 활성화에 응답하여 턴 온된다. 이에 따라서, 자기 터널 접합부(MTJ)는 라이트 비트선(WBL)과 리드 비트선(RBL) 사이에 전기적으로 결합된다. 또한, 자기 터널 접합부(MTJ) 및 리드 비트선(RBL)을 포함하는 전류 경로에 감지 전류(Is)를 흘림으로써, 자기 터널 접합부(MTJ)의 전기 저항에 따른, 즉 MTJ 메모리 셀의 기억 데이터 레벨에 따른 전압 변화를 리드 비트선(RBL)에 발생시킬 수 있다.
따라서, 예를 들면 리드 비트선(RBL)을 소정 전압으로 프리차지한 후에 감지 전류(Is)의 공급을 개시하면, 리드 비트선(RBL)의 전압을 검지함으로써, MTJ 메모리 셀의 기억 데이터를 판독할 수 있다.
또, 데이터 판독 동작시에도, 자기 터널 접합부(MTJ)에 감지 전류(Is)가 흐르는데, 일반적으로 감지 전류(Is)는 상술한 데이터 기입 전류보다는 1∼2자리수 정도 작아지도록 설정된다. 따라서, 데이터 판독시에 있어서의 감지 전류(Is)의 영향에 의해 MTJ 메모리 셀의 기억 데이터가 잘못 재기록될 가능성은 적다.
일반적으로, 복수 개의 MTJ 메모리 셀이 행렬상으로 배치된 MRAM 디바이스에서는, 메모리 셀 행에 대응하여, 라이트 디지트선(WDL) 및 워드선(WL)이 배치되고, 메모리 셀 열에 대응하여, 라이트 비트선(WBL) 및 리드 비트선(RBL)이 배치된다. 따라서, 각 메모리 셀 행에 대응하여, 데이터 기입시에 사용하는 라이트 디지트선(WDL)과, 데이터 판독시에 사용하는 워드선(WL)의 2종류의 배선이 필요하게 된다. 이에 따라, 행 선택 동작과 관련된 회로의 면적이 증대하게 된다.
또한, 이미 설명한 바와 같이, 데이터 기입의 대상이 되는 선택 메모리 셀에 대해서는, 라이트 비트선(WBL) 및 라이트 디지트선(WDL) 양쪽에 데이터 기입 전류를 흘릴 필요가 있다. 따라서, 선택 메모리 셀과 동일한 메모리 셀 행 또는 메모리 셀 열에 속하는 비선택 메모리 셀에 대해서도, 라이트 비트선(WBL) 및 라이트 디지트선(WDL)의 어느 한쪽에는 데이터 기입 전류가 흘려진다.
이들 비선택 메모리 셀에 대하여, 이론적으로는 데이터 기입은 실행되지 않지만, 노이즈 등의 영향에 의해 미소한 기입 동작이 실행되어, 자유 자화층의 자화 방향에 변화가 생길 가능성도 존재한다. 이와 같은 현상이 축적되면, 데이터의 오기입에 이르고, 기억 데이터가 소실될 가능성이 있다. 따라서, 데이터 기입시에, 이와 같은 데이터 오기입의 위험성을 억제하는 구성이 요구된다.
또한, 동작 테스트에 의해, 각 MTJ 메모리 셀의 데이터 오기입에 대한 내성을 충분히 평가할 필요가 있다. 따라서, 메모리 어레이 전체에 대하여, 이와 같은 동작 테스트를 효율적으로 실행하는 구성도 요구된다.
본 발명의 목적은 행 선택 동작과 관련된 부분의 회로 면적을 삭감한 박막 자성체 기억 장치를 제공하는데 있다.
본 발명의 다른 목적은 데이터 기입에 있어서, 비선택 메모리 셀에 대한 데이터 오기입의 발생을 억제하는 박막 자성체 기억 장치의 구성을 제공하는데 있다.
본 발명의 또 다른 목적은 각 MTJ 메모리 셀에 있어서의 데이터 오기입 내성을 효율적으로 평가하는 박막 자성체 기억 장치의 구성을 제공하는데 있다.
본 발명에 따른 박막 자성체 기억 장치는 행렬상으로 배치되는 복수개의 메모리 셀을 포함하는 메모리 어레이를 구비한다. 각 메모리 셀은 제1 및 제2 데이터 기입 전류에 의해 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 갖는다. 또한 박막 자성체 기억 장치는 메모리 셀 행에 각각 대응하여 형성되며, 각각이 활성화시에, 행방향으로 제1 데이터 기입 전류를 흘리기 위한 복수개의 라이트 디지트선과, 메모리 셀 열에 각각 대응하여 형성되며, 활성화시에 열방향으로 제2 데이터 기입 전류를 흘리기 위한 복수개의 라이트 비트선과, 메모리 셀 행에 각각 대응하여 형성되며, 데이터 판독 대상으로 선택된 선택 메모리 셀을 포함하는 선택 행을 활성화시키기 위한 복수개의 워드선과, 메모리 어레이에 있어서의 행 선택을 실행하기 위한 행 선택부를 구비한다. 행 선택부는 행 어드레스를 디코드하기 위한 행 디코드 회로와, 각 워드선에 대응하여 형성되며, 데이터 판독시에, 대응하는 메모리 셀 행의 디코드 결과에 의거하여, 대응하는 워드선을 활성화하기 위한 워드선 선택 회로와, 각 라이트 디지트선에 대응하여 형성되며, 데이터 기입시에, 대응하는 메모리 셀 행의 디코드 결과에 의거하여, 대응하는 라이트 디지트선을 활성화하기 위한 라이트 디지트선 선택 회로를 포함한다.
따라서, 본 발명에 따른 박막 자성체 기억 장치는 행 선택 결과를 디코드하기 위한 행 디코드 회로를, 데이터 기입용의 라이트 디지트선 및 데이터 판독용의 워드선에 의해 공유할 수 있다. 이 결과, 행 선택 동작과 관련된 회로 면적을 삭감하여, MRAM 디바이스의 면적을 작게 할 수 있다.
본 발명의 다른 구성에 따른 박막 자성체 기억 장치는 행렬상으로 배치되는 복수개의 메모리 셀을 포함하며, 또한 행방향을 따라서 복수개의 블록으로 분할되는 메모리 어레이를 구비한다. 각 메모리 셀은 제1 및 제2 데이터 기입 전류에 의해 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 갖는다. 또한, 박막 자성체 기억 장치는 메모리 셀 행에 각각 대응하여 형성되며, 각각이 활성화시에, 데이터 기입 대상으로 선택된 선택 메모리 셀을 포함하는 선택 행에 대하여, 제1 데이터 기입 전류를 흘리기 위한 복수개의 라이트 디지트선과, L개(L은 2이상의 자연수)의 메모리 셀 행마다 배치되며, 활성화시에, 제2 데이터 기입 전류를 흘리기 위한 메인 라이트 비트선과, 각 블록에 있어서 메모리 셀 열에 각각 대응하여 형성되는 복수개의 서브 라이트 비트선을 구비한다. 각 서브 라이트 비트선은 대응하는 메모리 셀에 대하여, 대응하는 메모리 라이트 비트선보다도 가깝게 배치된다. 또한, 박막 자성체 기억 장치는 각 블록에 있어서, 메인 라이트 비트선에 각각 대응하여 형성되며, 대응하는 메인 라이트 비트선과 L개의 서브 라이트 비트선 사이의 접속을 제어하기 위한 접속 제어부를 구비한다. 접속 제어부는 선택 메모리 셀이 포함되는 블록에 있어서, 선택 메모리 셀에 대응하는 선택 서브 라이트 비트선을, 대응하는 메인 라이트 비트선과 접속함과 아울러, 그 이외의 서브 라이트 비트선 각각을, 대응하는 메인 라이트 비트선으로부터 전기적으로 분리한다.
이와 같은 박막 자성체 기억 장치는 서브 라이트 비트선을 분할 배치하여, 각각의 활성화를 서로 독립적으로 제어할 수 있으므로, 열방향을 따른 데이터 기입 전류를 데이터 기입 대상이 된 선택 메모리 셀을 포함하는 필요한 영역에만 흘릴 수 있다. 따라서, 비선택 메모리 셀에 대한 데이터 오기입의 위험성을 억제할 수 있다.
본 발명의 또 다른 구성에 따른 박막 자성체 기억 장치는 행렬상으로 배치되는 복수개의 메모리 셀을 포함하는 메모리 어레이를 구비한다. 각 메모리 셀은 제1 및 제2 데이터 기입 전류에 의해 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 갖는다. 또한, 박막 자성체 기억 장치는 메모리 셀 행에 각각 대응하여 형성되며, 각각이 활성화시에, 행방향을 따라 제1 데이터 기입 전류를 흘리기 위한 복수개의 라이트 디지트선과, 메모리 셀 열에 각각 대응하여 형성되며, 각각이 활성화시에, 열방향을 따라서 제2 데이터 기입 전류를 흘리기 위한 복수개의 라이트 비트선과, 메모리 셀 행에 각각 대응하여 형성되며, 각각이 대응하는 메모리 셀에 데이터 판독 전류를 흘리기 위하여 활성화되는 복수개의 워드선과, 동작 테스트시에, 복수개의 라이트 디지트선, 복수개의 라이트 비트선 및 복수개의 워드선 중에서 적어도 하나에 대하여, 적어도 2개를 활성화하기 위한 다중 선택 제어부를 구비한다.
따라서, 동작 테스트시에, 복수개의 라이트 디지트선, 복수개의 라이트 비트선, 및/또는 복수개의 워드선을 병렬로 활성화할 수 있으므로, 동작 테스트를 효율적으로 단시간에 실행할 수 있다.
이하에서는, 본 발명의 실시예에 관하여 도면을 참조하며 상세히 설명하겠다. 도면에서 동일 부호는 동일 또는 대응 부분을 나타낸다.
(제1 실시예)
도 1을 참조하면, 본 발명의 제1 실시예에 따른 MRAM 디바이스(1)는 외부로 부터의 제어 신호(CMD) 및 어드레스 신호(ADD)에 응답하여 랜덤 액세스를 실행하고, 기입 데이터(DIN)의 입력 및 판독 데이터(DOUT)의 출력을 실행한다.
MRAM 디바이스(1)는 제어 신호(CMD)에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 제어 회로(5)와, 행렬상으로 배치된 복수개의 MTJ 메모리 셀을 갖는 메모리 어레이(10)를 구비한다.
메모리 어레이(10)는 행렬상으로 배치된 복수개의 MTJ 메모리 셀(MC)을 포함한다. MTJ 메모리 셀의 구성은 도 21에 나타낸 바와 동일하다. 도 1에는, 대표적으로 나타낸 1개의 MTJ 메모리 셀과, 이것에 대응하는 워드선(WL), 라이트 디지트선(WDL), 라이트 비트선(WBL) 및 리드 비트선(RBL)의 배치가 나타나 있다. 워드선(WL) 및 라이트 디지트선(WDL)은 메모리 셀 행에 대응하여 배치된다. 제1 실시예에 따른 구성에서는, 워드선(WL)은 복수개의 메모리 셀 행마다 배치되는 메인 워드선(MWL) 및 각 메모리 셀 행마다 배치되는 서브 워드선(SWL)에 계층적으로 형성된다. 리드 비트선(RBL) 및 라이트 비트선(WBL)은 메모리 셀 열에 대응하여 배치된다.
데이터 기입시에는, 선택 메모리 셀에 대응하는 메모리 셀 행(이하, 선택 행이라고도 함)의 라이트 디지트선(WDL)과, 선택 메모리 셀에 대응하는 메모리 셀 열(이하, 선택 열이라고도 함)의 라이트 비트선(WBL)이 활성화되어, 각각에 데이터 기입 전류가 흘려진다. 또한, 데이터 판독시에는, 선택 메모리 셀에 대응하는 워드선(WL)(서브 워드선(SWL))이 고전압 상태로 활성화되고, 감지 전류(데이터 판독 전류)(Is)가 선택 메모리 셀 및 리드 비트선(RBL)을 통과한다.
메모리 어레이(10)에 있어서의 MTJ 메모리 셀 및 상기의 신호선 그룹의 배치에 관한 상세한 설명은 후술하겠다. 이하에서는, 신호, 신호선 및 데이터 등의 2가적인 고전압 상태(전원 전압 Vcc) 및 저전압 상태(접지 전압 Vss)를, 각각 "H레벨" 및 "L레벨"이라고도 부른다.
또한, MRAM 디바이스(1)는 어드레스 신호(ADD)에 의해 표시되는 행 어드레스(RA)를 디코드하여, 메모리 어레이(10)에 있어서의 행 선택을 실행하기 위한 디코드 결과를 출력하는 행 디코더(20)와, 어드레스 신호(ADD)에 의해 표시되는 열 어드레스(CA)를 디코드하여, 메모리 어레이(1)에 있어서의 열 선택을 실행하기 위한 디코드 결과를 출력하는 열 디코더(25)와, 판독/기입 제어 회로(30, 35)를 구비한다.
판독/기입 제어 회로(30, 35)는 데이터 기입시에 라이트 비트선(WBL)에 데이터 기입 전류를 흘리기 위한 회로, 데이터 판독시에 리드 비트선(RBL)에 감지 전류를 흘리기 위한 회로, 데이터 판독시에 리드 비트선(RBL)의 전압을 검지하여 판독 데이터를 생성하기 위한 회로 등을 총칭한 것이다.
도 2를 참조하면, 메모리 어레이(10)는 서브 워드 드라이버 밴드(52) 및 서브 열 드라이버 밴드(55)에 둘러싸인 메모리 셀 블록(50)으로 세분화되어 있다. 메모리 어레이(10) 전체에서는, 메모리 셀 블록(50)은 m행×n열(n, m은 자연수)로 행렬 행태로 배치되어 있다. 이하에서는, 선택 메모리 셀이 속하는 메모리 셀 블록을, 간단히 선택 메모리 셀 블록이라고도 부른다.
열방향으로 서로 이웃하는 m개의 메모리 셀 블록은 동일한 뱅크를 구성한다. 따라서, 메모리 어레이(10)는 n개의 뱅크(BK1∼BKn)로 분할된다. 마찬가지로, 행방향으로 서로 이웃하는 n개의 메모리 셀 블록은 동일한 블록 그룹을 구성한다. 따라서, 메모리 어레이(10)는 m개의 블록 그룹(BGL1∼BGLm)으로 분할된다.
각 메모리 셀 블록(50)에서, MTJ 메모리 셀은 행렬상으로 배치된다. 각 메모리 셀 행마다, 데이터 판독용의 서브 워드선(SWL)과, 데이터 기입용의 라이트 디지트선(WDL)이 배치된다. 즉 라이트 디지트선(WDL)은 각 서브 블록마다 독립적으로, 각 메모리 셀 행에 대응하여 배치된다. 제1 실시예에 따른 구성에서는, 행 선택을 위한 상위 신호선으로서, 메인 워드선(MWL)이 서브 워드선(SWL) 및 라이트 디지트선(WDL)과 계층적으로 형성된다. 메인 워드선(MWL)은 복수개의 메모리 셀 행마다, 행방향으로 서로 이웃하는 n개의 메모리 셀 블록에 걸쳐서 공통으로 배치된다.
메인 워드선(MWL)에 각각 대응하여, 메인 워드 드라이버(60)가 배치된다. 메인 워드 드라이버(60) 각각은 행 디코더(20)에 있어서의 행 선택 결과에 대응하여, 대응하는 메인 워드선(MWL)을 활성화한다.
각 메모리 셀 열에 대응하여, 데이터 기입용의 라이트 비트선(WBL) 및 리드 비트선(RBL)이 배치된다. 제1 실시예에 따른 구성에서는, 라이트 비트선(WBL) 및 리드 비트선(RBL)은 열방향으로 서로 이웃하는 m개의 메모리 셀 블록 사이에 걸쳐서 공통으로 배치된다. 이들 비트선을 워드선과 마찬가지로, 상위의 비트선과 하위의 비트선에 계층적으로 배치하는 경우에는, 양자 사이의 접속을 제어하기 위한 회로 그룹이 서브 열 드라이버 밴드(55)에 형성된다.
열방향을 따라서 세그먼트 디코드선(SGDL)이 배치된다. 세그먼트 디코드선(SGDL)은 행 디코더(20)의 디코드 결과에 따라 활성화되며, 서브 워드선(SWL) 및 라이트 디지트선(WDL)의 활성화 범위를 제어하기 위한 신호를 전달한다. 세그먼트 디코드선(SGDL)은 서브 워드 드라이버 밴드를 통과하도록 형성되며, 후술하는 바와 같이 뱅크 선택선(BSL), 선택선(SL) 및 리셋선(RSL)을 포함한다. 세그먼트 디코드선(SGDL)은 각 뱅크마다 독립적으로 제어된다.
서브 워드 드라이버 밴드(52)에는 대응하는 세그먼트 디코드선(SGDL) 및 메인 워드선(MWL)에 따라, 대응하는 서브 워드선(SWL) 및 라이트 디지트선(WDL)의 활성화를 제어하기 위한 회로 그룹이 배치되어 있다.
도 3을 참조하면, 서브 워드 드라이버 밴드(52)에는, 각 메모리 셀 행에 대응하여, 서브 워드 드라이버(70) 및 서브 행 디코더(80)가 배치된다.
도 3에서는, 일례로서 4개의 메모리 셀 행마다 1개의 메인 워드선(MWL)이 형성되는 것으로 한다. 즉, 각 메모리 셀 블록에 있어서, 1개의 메인 워드선(MWL)은 4개의 서브 워드선(SWL) 및 라이트 디지트선(WDL)과 대응된다. 1개의 메인 워드선(MWL)에 대응하는 4개의 서브 워드선(데이터 판독시) 및 라이트 디지트선(WDL)(데이터 기입시) 중에서 어느 서브 워드선(SWL) 및 라이트 디지트선(WDL)이 선택되는가는, 선택선(SL) 중의 하나의 활성화(H레벨)에 의해 지정된다. 리셋선(RSL1∼RSL4)는 서브 워드 드라이버에 일단 유지된 디코드 결과를 리셋하기 위해 배치된다. 선택선(SL1∼SL4) 및 리셋선(RSL1∼RSL4)을 총칭하는 경우에는 각각 선택선(SL) 및 리셋선(RSL)이라고 부른다. 뱅크 선택선(BSL)은 대응 하는 뱅크에 선택 메모리 셀 블록이 포함되는 경우에, H레벨로 활성화된다.
서브 워드 드라이버(70)는 게이트 전압이 뱅크 선택선(BSL)에 의해 제어되고, 메인 워드선(MWL)과 내부 노드(N0) 사이에 형성되는 선택 트랜지스터(71)와, 내부 노드(N0)에 의해 게이트 전압이 제어되고, 선택선(SL) 중의 하나(예를 들면 SL0)와 디코드 결과를 유지하기 위한 노드(Nd) 사이에 접속되는 트랜지스터(72)와, 게이트 전압이 트랜지스터(72)와 동일한 선택선(SL0)에 의해 제어되고, 내부 노드(N0)과 노드(Nd) 사이에 접속되는 트랜지스터(73)를 포함한다. 또한, 서브 워드 드라이버(70)는 리셋선(RSL)에 의해 게이트 전압이 제어되며, 노드(Nd)와 접지 전압(Vss) 사이에 형성되는 트랜지스터(72)를 더 포함한다.
뱅크 선택선(BSL)은 활성화시에는 H레벨(전원 전압 Vcc)로 설정되고, 디코드 결과가 노드(Nd)로 유지된 후에는 L레벨(접지 전압 Vss)로 변화된다. 이 때, 트랜지스터(72, 73)에 의해 구성되는 래치 회로에 의해, 이 뱅크 선택선(BSL)의 활성 상태가 유지되게 된다. 선택선(SL)과 리셋선(RSL)의 전압 레벨은 서로 상보적이 되도록 제어된다.
대기 동작시에는, 뱅크 선택선(BSL)이 L레벨(접지 전압 Vss)이고, 선택선 (SL)이 L레벨(접지 전압 Vss)이고, 리셋선(RSL)은 H레벨(전원 전압 Vcc)로 되어 있다. 활성화 동작시에는, 먼저 대응하는 리셋선을 L레벨(접지 전압 Vss)로 비활성화함과 아울러, 선택 행에 대응하는 뱅크 선택선(BSL)이 활성화되어, H레벨(전원 전압 Vcc)이 된다.
이어서, 선택 행에 대응하는 메인 워드선(MWL)이 활성화되어 H레벨(전원 전 압 Vcc)로 변화한다. 이 메인 워드선(MWL)의 활성화와 거의 동시에, 선택선(SL) 중의 선택 행에 대응하는 하나가, H레벨(전원 전압 Vcc)로 설정된다. 이에 따라, 선택 행에 대응하는 노드(Nd)에는 H레벨(Vcc-Vth)이 된다. 여기서, Vth는 트랜지스터(71, 73)의 임계치 전압의 합이다.
그 후, 뱅크 선택선(BSL)은 L레벨(접지 전압 Vss)로 비활성화되고, 서브 워드 드라이버(70) 중의 트랜지스터(72, 73)에 의해 형성되는 래치 회로에 의해, 노드(Nd)에 전하가 트랩되게 된다. 이 상태에서, 선택선(SL) 중의 선택되어 있는 하나의 전압 레벨을 H레벨(전원 전압 Vcc)까지 상승시키면, 선택 메모리 셀 블록에 있어서, 선택 행에 대응하는 노드(Nd)의 전압은 전원 전압(Vcc) 레벨까지 상승하고 또한 래치된다.
리셋시에는, 뱅크 선택선(BSL)을 H레벨(전원 전압 Vcc)로 설정함과 아울러, 선택선(SL)을 L레벨(접지 전압 Vcc)로 설정한다. 또한, 리셋선(RSL)을 H레벨(전원 전압 Vcc)로 활성화함으로써, 노드(Nd)에 축적된 전하를 방전한다. 이와 같은 구성으로 함으로써, 서브 워드 드라이버(70)를, N채널 MOS 트랜지스터의 4소자만으로 구성하는 것이 가능하며, 소자수를 삭감할 수 있다.
또한, 메인 워드선(MWL)의 활성화는 원 쇼트 펄스 신호로 실행된다. 즉, 선택 메모리 셀 블록내의 선택 행에 있어서, 서브 워드 드라이버(70) 중의 트랜지스터(72, 73)에 의해, 메인 워드선의 활성 상태(H레벨)가 한번 유지되면, 메인 워드선(MWL)의 전압 레벨은 L레벨로 리셋하는 것이 가능하다.
이와 같은 구성에서는, 도 2에 나타낸 바와 같이, 복수개의 뱅크가 동일한 메인 워드선을 공유하더라도, 뱅크 선택선(BSL)이 활성화되지 않는 한, 메인 워드선(MWL)의 전압 레벨은 서브 워드 드라이버(70) 각각에 영향을 주지 않는다. 따라서, 행방향으로 인접하는 복수개의 메모리 셀 블록을 독립된 뱅크로서 동작시키는 것이 가능해진다.
다른 서브 워드 드라이버에도 동일한 구성이 존재한다. 이와 같은 구성으로 함으로써, 메인 워드선(MWL)을 활성화함과 아울러, 뱅크 선택선(BSL)을 활성화하고, 또한 선택선(SL) 중의 어느 하나를 선택적으로 활성화함으로써, 선택 메모리 셀 블록내의 선택 행에 대응하는 노드(Nd)가 활성 상태(H레벨; 전원 전압 Vcc)로 설정되며, 또한 그 활성 상태가 유지된다. 즉 서브 워드 드라이버(70)내에, 디코드 결과(행 선택 결과)를 유지할 수 있다.
한편, 리셋선(RSL)을 선택적으로 활성화하여 접지 전압에 방전함으로써, 일단 서브 워드 드라이버내에 보유된 디코드 결과(행 선택 결과)는 리셋된다.
서브 행 디코더(80)는 각 메모리 셀 행마다, 지그재그 형상으로 배치된다. 즉 서브 행 디코더(80)는 1개의 메모리 셀 블록에 인접하는 2개의 서브 워드 드라이버 밴드(52)를 사용하여, 서브 워드선(SWL) 및 라이트 디지트선(WDL)의 한 단에 대응하는 서브 워드 드라이버 밴드 및, 서브 워드선(SWL) 및 라이트 디지트선(WDL)의 다른 단에 대응하는 서브 워드 드라이버 밴드의 한쪽에, 1행마다 번갈아 배치된다. 이에 따라, 서브 행 디코더(80)를 작은 면적으로 효율적으로 배치할 수 있다.
서브 행 디코더(80)는 서브 워드 드라이버(70)에 유지되는 대응하는 메모리 셀 행의 디코드 결과에 의거하여, 서브 워드선(SWL) 및 라이트 디지트선(WDL)의 활 성화를 제어한다. 서브 워드선(SWL) 및 라이트 디지트선(WDL)은 각 메모리 셀 블록내에 있어서, 동일한 메모리 셀 행에 속하는 MTJ 메모리 셀(MC)에 대응하도록 배치된다. 한편, 동일한 메모리 셀 열에 속하는 MTJ 메모리 셀(MC)에 대해서는, 라이트 비트선(WBL) 및 리드 비트선(RBL)이 배치된다.
또한, 각 메모리 셀 행마다, 데이터 기입시를 포함하는 데이터 판독시 이외에 있어서, 서브 워드선(SWL)을 접지 전압(Vss)에 고정하기 위한 트랜지스터 스위치(90)와, 라이트 디지트선(WDL)의 한 단측을, 접지 전압(Vss)과 접속하기 위한 트랜지스터 스위치(92)가 배치된다.
트랜지스터 스위치(90)는 데이터 판독시에 H레벨로 활성화되는 제어 신호(RE)의 반전 신호(/RE)를 게이트에 받아서, 서브 워드선(SWL)과 접지 전압(Vss) 사이에 형성된다. 트랜지스터 스위치(90)는 전원 전압(Vcc)과 결합된 게이트를 가지며, 라이트 디지트선(WDL)과 접지 전압 Vss 사이에 형성된다.
라이트 디지트선(WDL)의 다른 단은 서브 행 디코더(80)에 의해, 행 선택 결과에 따라 선택적으로 H레벨(전원 전압 Vcc)로 설정된다. 이에 따라, 활성화된 라이트 디지트선(WDL)에 대하여, 서브 행 디코더(80)로부터 트랜지스터 스위치(92)를 향하는 방향으로, 데이터 기입 전류(Ip)를 흘릴 수 있다.
도 4는 서브 행 디코더(80)의 구성을 상세히 나타낸 회로도이다.
도 4에는, 1개의 메인 워드선(MWL)에 대응하는, 4개의 메모리 셀 행이 대표적으로 나타나 있다. 각 메모리 셀 행에 대응하는 서브 행 디코더(80)의 구성은 동일하므로, 여기에서는, 대표적으로 1개의 메모리 셀 행에 대응하는 구성에 관하 여 설명하겠다.
도 4를 참조하면, 서브 행 디코더(80)는 디코드 결과(행 선택 결과)가 보유된 노드(Nd)와 라이트 디지트선(WDL) 사이에 형성되는 트랜지스터 스위치(82)와, 노드(Nd)와 서브 워드선(SWL) 사이에 형성된 트랜지스터 스위치(84)를 갖는다. 트랜지스터 스위치(82)의 게이트에는, 데이터 기입시에 H레벨로 활성화되는 제어 신호(WE)가 부여된다. 트랜지스터 스위치(84)의 게이트에는 데이터 판독시에 H레벨로 활성화되는 제어 신호(RE)가 입력된다.
각 서브 행 디코더(80)에 있어서, 데이터 기입시에는, 트랜지스터 스위치(82)가 턴 온됨과 아울러, 트랜지스터 스위치(84)가 턴 오프되고, 데이터 판독시에는, 트랜지스터 스위치(84)가 턴 온됨과 아울러 트랜지스터 스위치(82)가 턴 오프된다.
데이터 판독시 및 데이터 기입시 각각에 있어서, 노드(Nd)에는 대응하는 메모리 셀 행의 디코드 결과가 유지된다. 즉, 선택 메모리 셀 블록의 선택 행에 대응하는 노드(Nd)는 H레벨(전원 전압 Vcc)로 설정되고, 그 이외에서는, 노드(Nd)는 L레벨(접지 전압 Vss)로 설정된다.
데이터 기입시에는, 트랜지스터 스위치(82)는 제어 신호(WE)에 응답하여 턴 온되어, 노드(Nd)의 전압, 즉 대응하는 메모리 셀 행의 디코드 결과에 의거하여, 대응하는 라이트 디지트선(WDL)을 활성화한다. 활성화된 라이트 디지트선(WDL)은 H레벨(전원 전압 Vcc)로 설정된 노드(Nd)와 접속되므로, 서브 행 디코더(80)로부터 온(ON) 상태의 트랜지스터 스위치(92)를 향하는 방향으로, 데이터 기입 전류(Ip)가 흘려진다.
따라서, 행방향의 데이터 기입 전류(Ip)를 흘리기 위한 라이트 디지트선(WDL)을 각 메모리 셀 블록마다 세분화함으로써, 선택 메모리 셀 블록에 대응하는 라이트 디지트선(WDL)에만 데이터 기입 전류(Ip)를 흘릴 수 있다.
한편, 도 1에 나타낸 판독/기입 제어 회로(30, 35)에 형성된 라이트 비트선 드라이버(도시하지 않음)는 선택 열에 대응하는 라이트 비트선(WBL)의 양단 각각을, H레벨(전원 전압 Vcc) 및 L레벨(접지 전압 Vss) 중의 하나로 설정한다. 라이트 비트선(WBL) 양단의 전압 설정은 기입 데이터의 레벨에 따라 전환된다. 따라서, 라이트 비트선(WBL)을 흐르는 열방향의 데이터 기입 전류는 기억 데이터의 레벨에 따른 방향(+Iw 또는 -Iw)을 갖는다. 이하에서는, 양 방향의 데이터 기입 전류를 총칭하는 경우에는, 데이터 기입 전류(±Iw)라고 표기한다.
이와 같은 구성으로 함으로써, 데이터 기입 대상이 된 선택 메모리 셀을 포함하는 필요 최소한의 영역에만 데이터 기입 전류(Ip)가 흘려진다. 즉 선택 메모리 셀이 속하는 선택 뱅크 이외의 다른 뱅크에 있어서는, 행방향의 데이터 기입 전류(Ip)가 흐르지 않는다. 따라서, 라이트 디지트선(WDL)을 계층적으로 배치하지 않고, 즉 행방향으로 인접하는 메모리 셀 블록 사이에서 공유되도록 배치하는 구성과 비교하여, 비선택 메모리 셀에 대한 데이터 오기입의 위험성을 억제할 수 있다.
데이터 판독시에는, 트랜지스터 스위치(90)에 의하여, 각 서브 워드선(SWL)이 접지 전압(Vss)과 분리된다. 또한, 트랜지스터 스위치(84)는 제어 신호(RE)에 응답하여 턴 온되어, 노드(Nd)의 전압, 즉 대응하는 메모리 셀 행의 디코드 결과에 의거하여, 대응하는 서브 워드선(SWL)을 활성화한다. 활성화된 서브 워드선(SWL)은 H레벨(전원 전압 Vcc)로 설정된 노드(Nd)와 접속된다. 이에 응답하여, 선택 행에 대응하는 액세스 트랜지스터(ATR) 각각이 턴 온되어, 라이트 비트선(WBL)과, 리드 비트선(RBL) 사이에 자기 터널 접합부(MTJ)가 전기적으로 결합된다.
또한, 선택 열에 있어서, 선택 메모리 셀의 자기 터널 접합부(MTJ) 및 리드 비트선(RBL)을 통과시키기 위한 감지 전류(Is)를 공급함으로써, 리드 비트선(RBL)의 전압을 검지하여, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.
이와 같이, 서브 행 디코더(80)를 형성함으로써, 라이트 디지트선(WDL)과, 서브 워드선(SWL)의 디코더를 공유할 수 있다. 즉 행 디코더(20) 및 서브 워드 드라이버(70)를, 데이터 판독용의 서브 워드선(SWL)과, 데이터 기입용의 라이트 디지트선(WDL)에 의하여 공유할 수 있으므로, 행 선택 동작과 관련된 회로 면적을 삭감하여, MRAM 디바이스의 면적을 작게 할 수 있다.
(제2 실시예)
제2 실시예에서는, 열방향의 데이터 기입 전류(±Iw)를 흘리기 위한 라이트 비트선(WBL)을 계층적으로 배치하는 구성에 관하여 설명하겠다.
도 5를 참조하면, 제2 실시예에 따른 계층적인 비트선 배치에서는, 서브 라이트 비트선(SWBL)은 각 메모리 셀 블록(50)마다, 각 메모리 셀 열에 대하여 배치된다. 한편, 메인 라이트 비트선(MWBL)은 동일 뱅크에 속하는 m개의 메모리 셀 블록에 공통으로, 복수개의 메모리 셀 열마다 배치된다.
제2 실시예에서는, 일례로서, 2개의 메모리 셀 열마다, 1개의 메인 라이트 비트선(MWBL)이 배치되는 구성을 예시한다. 즉, 각 메모리 셀 블록에 있어서, 2개의 서브 라이트 비트선(SWBL1, SWBL2)이 1개의 메인 라이트 비트선(MWBL)과 대응된다. 서브 라이트 비트선(SWBL1, SWBL2)을 총칭하여, 간단히 서브 라이트 비트선(SWBL)이라고도 부른다.
도 6을 참조하면, 라이트 비트선이 계층적으로 배치된 MTJ 메모리 셀에서는, 열방향의 데이터 기입 전류(±Iw)를 흘리기 위한 서브 라이트 비트선(SWBL)은 도 22에 나타낸 라이트 비트선(WBL)에 상응하고, 자기 터널 접합부(MTJ)와 근접하도록 배치된다. 메인 라이트 비트선(MWBL)은 서브 라이트 비트선(SWBL)보다도 상층에 배치된다. 따라서, 서브 라이트 비트선(SWBL)은 자기 터널 접합부(MTJ)(MTJ 메모리 셀)에 대하여, 메인 라이트 비트선(MWBL)보다도 가깝게 배치된다.
선택 메모리 셀 블록에서는, 열방향의 데이터 기입 전류는 서브 라이트 비트선(SWBL)을 흐른다. 한편, 비선택 서브 블록에서는, 데이터 기입 전류(±Iw)는 메인 라이트 비트선(MWBL)을 흐른다.
이에 따라, 비선택 메모리 셀 블록에 있어서, 데이터 기입 전류(±Iw)에 의해 자기 터널 접합부(MTJ)에 작용하는 자계의 강도를 약하게 할 수 있다. MTJ 메모리 셀 부분의 그 밖의 부분의 구조는 도 22에 나타낸 것과 동일하므로, 상세한 설명은 반복하지 않겠다.
다시 도 5를 참조하면, 판독/기입 제어 회로(30, 35)는 각 메인 라이트 비트선(MWBL)의 양단에 각각 대응하여 형성되는, 라이트 비트선 드라이버(31, 36)를 포함한다. 라이트 비트선 드라이버(31)는 열 선택 결과에 따라, 대응하는 메인 라이 트 비트선(MWBL)이 선택되었을 때, 메인 라이트 비트선(MWBL)의 일단을, 기입 데이터(DIN)의 데이터 레벨에 따라, 전원 전압(Vcc) 및 접지 전압(Vss) 중의 한쪽과 접속한다. 라이트 비트선 드라이버(36)는 대응하는 메인 라이트 비트선(MWBL)이 선택되었을 때, 라이트 비트선 드라이버(31)와 상보적으로, 대응하는 메인 라이트 비트선(MWBL)의 다른 단을, 전원 전압(Vcc) 및 접지 전압(Vss) 중의 다른쪽과 접속한다.
즉, 선택된 메인 라이트 비트선(MWBL)의 양 단은 기입 데이터(DIN)의 데이터 레벨에 따라, 전원 전압(Vcc) 및 접지 전압(Vss) 중의 한쪽과 상보적으로 접속된다. 이에 따라, 선택된 메인 라이트 비트선(MWBL)에 대하여, 기입 데이터(DIN)의 데이터 레벨에 따른 방향의 데이터 기입 전류(±Iw)를 흘릴 수 있다.
각 메모리 셀 블록에 있어서, 1개의 메인 라이트 비트선(MWBL)과 2개의 서브 라이트 비트선(SWBL1, SWBL2) 사이의 접속을 제어하기 위한, 선택 트랜지스터 스위치(200, 210a, 210b, 220a, 220b)가 배치된다.
이들 선택 트랜지스터 스위치는 선택 메모리 셀 블록 중의 선택 열에 대응하는 서브 라이트 비트선(SWBL)을 메인 라이트 비트선(MWBL)과 접속한다. 또한, 그 밖의 서브 라이트 비트선(SWBL)은 메인 라이트 비트선(MWBL)으로부터 전기적으로 분리된다.
또한, m개의 블록 그룹에 각각 대응하여, 블록 그룹 선택 신호(/BGSLl∼/BGSLm)가 형성된다. 블록 그룹 선택 신호(/BGSLl∼/BGSLm) 각각은 동일한 블록 그룹에 속하는 복수개의 서브 블록에 의해 공유된다. 블록 그룹 선택 신호(/BGSLl∼/BGSLm) 중의 선택 메모리 셀 블록에 대응하는 하나가 L레벨로 활성화되고, 나머지는 H 레벨로 비활성화된다. 블록 그룹 선택 신호(/BGSLl∼/BGSLm)를 총칭하여, 블록 그룹 선택 신호(/BGSL)라고도 부른다.
도 7은 제2 실시예에 따른 선택 스위치의 배치를 상세히 설명하는 회로도이다.
각 메모리 셀 블록에 있어서, 메인 라이트 비트선(MWBL) 각각에 대한 선택 트랜지스터 스위치의 배치는 동일하므로, 도 7에서는 1개의 메모리 셀 블록에 있어서의 1개의 메인 라이트 비트선(MWBL)에 대한 구성이 대표적으로 나타나 있다.
도 7을 참조하면, 라이트 비트선 드라이버(31)는 논리 게이트(32)와, CMOS 인버터를 구성하는 드라이버 트랜지스터(33, 34)를 갖는다. 논리 게이트(32)는 메인 비트선(MWBL)의 선택 신호인 메인 열 선택 신호(MCSL)와 기입 데이터(DIN)의 NAND 논리 연산 결과를 출력한다. 드라이버 트랜지스터(33)는 P채널 MOS 트랜지스터로 구성되며, 메인 라이트 비트선(MWBL)의 한 단과 전원 전압(Vcc) 사이에 형성된다. 드라이버 트랜지스터(34)는 N채널 MOS 트랜지스터로 구성되며, 메인 라이트 비트선(MWBL)의 한 단과 접지 전압(Vss) 사이에 형성된다. 드라이버 트랜지스터(33, 34) 각각의 게이트 전압은 논리 게이트(32)의 출력에 의해 제어된다.
라이트 비트선 드라이버(36)는 논리 게이트(37)와, CMOS 인버터를 구성하는 드라이버 트랜지스터(38, 39)를 갖는다. 논리 게이트(37)는 메인 비트선(MWBL)의 선택 신호인 메인 열 선택 신호(MCSL)와 기입 데이터(DIN)의 반전 신호(/DIN)의 NAND 논리 연산 결과를 출력한다. 드라이버 트랜지스터(38)는 P채널 MOS 트랜지스터로 구성되며, 메인 라이트 비트선(MWBL)의 다른 단과 전원 전압(Vcc) 사이에 형성된다. 드라이버 트랜지스터(39)는 N채널 MOS 트랜지스터로 구성되며, 메인 라이트 비트선(MWBL)의 다른 단과 접지 전압(Vss) 사이에 형성된다. 드라이버 트랜지스터(38, 39) 각각의 게이트 전압은 논리 게이트(37)의 출력에 의해 제어된다.
따라서, 비선택 메인 라이트 비트선(MWBL)에 대응하는 라이트 비트선 드라이버(31, 36)에서는, 논리 게이트(32, 37)의 출력은 H레벨로 설정된다. 따라서, 비선택 메인 라이트 비트선(MWBL)의 양단은 접지 전압(Vss)과 접속된다.
한편, 선택된 메인 라이트 비트선(MWBL)의 양단은 라이트 비트선 드라이버(31, 36)에 의해, 기입 데이터(DIN)의 데이터 레벨에 따라, 전원 전압(Vcc) 및 접지 전압(Vss) 중의 한쪽과 각각 접속된다. 기입 데이터(DIN)가 H레벨(“1”)인 경우에는, 라이트 비트선 드라이버(31)는 메인 라이트 비트선(MWBL)의 한 단을 전원 전압(Vcc)과 접속하고, 라이트 비트선 드라이버(36)는 메인 라이트 비트선(MWBL)의 다른 단을, 접지 전압(Vss)과 접속한다.
반대로, 기입 데이터(DIN)이 L레벨("0")인 경우에는, 라이트 비트선 드라이버(31)는 메인 라이트 비트선(MWBL)의 한 단을 접지 전압(Vss)과 접속하고, 라이트 비트선 드라이버(36)는 메인 라이트 비트선(MWBL)의 다른 단을, 전원 전압(Vcc)과 접속한다.
선택 트랜지스터 스위치(200)는 각 메모리 셀 블록마다, 메인 라이트 비트선(MWBL)에 대하여 직렬로 삽입된다. 선택 트랜지스터 스위치(200)는 노드(N1) 및 (N2) 사이에 배치되며, 선택 메모리 셀 블록에 있어서, 메인 라이트 비트선(MWBL) 상의 전류 경로를 차단하기 위하여 형성된다. 선택 트랜지스터 스위치의 게이트에는, 블록 그룹 선택 신호(/BGSL)가 부여된다.
선택 트랜지스터 스위치(210a)는 서브 라이트 비트선(SWBL)의 한 단과, 메인 라이트 비트선(MWBL) 상의 노드(N1) 사이에 형성된다. 선택 트랜지스터 스위치(220a)는 서브 라이트 비트선(SWBL1)의 다른 단과, 메인 라이트 비트선(MWBL) 상의 노드(N2) 사이에 형성된다. 선택 트랜지스터 스위치(210a, 220a)의 게이트에는, 서브 열 선택 신호(SCSL1)가 입력된다. 서브 열 선택 신호(SCSL1, SCSL2)는 1개의 메인 라이트 비트선(MWBL)과 대응하는 2개의 서브 라이트 비트선 중의 1개를 선택하기 위한 신호이다.
선택 트랜지스터 스위치(210b)는 서브 라이트 비트선(SWBL2)의 한 단과 노드(N1) 사이에 형성된다. 선택 트랜지스터 스위치(220b)는 서브 라이트 비트선(SWBL2)의 다른 단과 노드(N2) 사이에 형성된다. 선택 트랜지스터 스위치(210, 220b) 각각의 게이트는 서브 열 선택 신호(SCSL2)를 받는다.
또한, 서브 라이트 비트선(SWBL1)을 접지 전압(Vss)과 결합하기 위한 선택 트랜지스터 스위치(230a, 240a)가 배치된다. 또한, 서브 라이트 비트선(SWBL2)과 접지 전압(Vss) 사이에도, 선택 트랜지스터 스위치(230b, 240b)가 전기적으로 결합된다. 선택 트랜지스터 스위치(230a)의 게이트에는, 서브 열 선택 신호(SCSL2)가 입력되고, 선택 트랜지스터 스위치(230b)의 게이트에는 서브 열 선택 신호(SCSL1)가 입력된다. 선택 트랜지스터 스위치(240a, 240b) 각각의 게이트에는 블록 그룹 선택 신호(/BGSL)가 입력된다. 도 7에 표기된 이들 선택 트랜지스터 스위치에는, 대표적으로 N채널 MOS 트랜지스터가 적용된다.
도 8에는, 도면 중에 "S"로 나타낸 선택 메모리 셀에 대하여, H레벨("1") 데이터를 기입하는 경우의, 데이터 기입 전류의 전류 경로가 나타나 있다.
도 8을 참조하면, H레벨의 기입 데이터(DIN)를 기입하기 위한 데이터 기입 전류(+Iw)를 발생하기 위하여, 라이트 비트선 드라이버(31)는 대응하는 메인 라이트 비트선(MWBL)의 한 단을 전원 전압(Vcc)과 접속하고, 라이트 비트선 드라이버(36)는 메인 라이트 비트선(MWBL)의 다른 단을, 접지 전압(Vss)과 접속한다.
선택 메모리 셀 블록에 있어서, 대응하는 블록 그룹 선택 신호(/BGSL)는 L레벨로 활성화된다. 이에 따라, 선택 트랜지스터 스위치(200, 240a, 240b) 각각은 턴 오프된다. 한편, 비선택 메모리 셀 블록에서는, 선택 트랜지스터 스위치(200)는 온된다.
따라서, 동일 뱅크내의 비선택 메모리 셀 블록에 있어서, 열방향의 데이터 기입 전류(+Iw)는 메인 라이트 비트선(MWBL)을 통과한다. 한편, 선택 메모리 셀 블록에 있어서는, 데이터 기입 전류(+Iw)를 서브 라이트 비트선(SWBL)에 흘리기 위하여, 선택 트랜지스터 스위치(200)에 의해, 메인 라이트 비트선(MWBL) 상의 전류 경로는 차단된다.
선택 메모리 셀 블록에 있어서, 서브 라이트 비트선(SWBL2)에 데이터 기입 전류를 흘리기 위하여, 서브 열 선택 신호(SCSL1)가 L레벨로 비활성화되고, 서브 열 선택 신호(SCSL2)가 H레벨로 활성화된다.
따라서, 선택 트랜지스터 스위치(210b, 220b, 230a) 각각은 온 상태가 되고, 선택 트랜지스터 스위치(210a, 220a, 230b) 각각은 오프 상태로 설정된다. 이에 따라, 선택 트랜지스터 스위치(200)에 의해 메인 라이트 비트선(MWBL) 상의 전류 경로가 차단된 데이터 기입 전류(+Iw)는 선택 트랜지스터 스위치(210b, 220b)를 통하여, 서브 비트선(SWBL2)을 흐른다. 또한, 행 선택 결과에 의거하여, 선택 메모리 셀에 대응하는 라이트 디지트선(WDL)에 행방향의 데이터 기입 전류(Ip)가 흘려지므로, 선택 메모리 셀에 대하여, H레벨의 데이터를 기입할 수 있다.
도 9에는 도면중에 "S"로 나타낸 선택 메모리 셀에 대하여, L레벨("0") 데이터를 기입하는 경우의, 데이터 기입 전류의 전류 경로가 나타나 있다.
도 9를 참조하면, L레벨의 기입 데이터(DIN)를 기입하기 위한 데이터 기입 전류(-Iw)를 발생하기 위하여, 메인 라이트 비트선(MWBL)의 양단 전압은 도 8의 경우와는 반대로 설정된다. 즉 라이트 비트선 드라이버(31)는 메인 라이트 비트선(MWBL)의 한 단을 접지 전압(Vss)과 접속하고, 라이트 비트선 드라이버(36)는 메인 라이트 비트선(MWBL)의 다른 단을, 전원 전압(Vcc)과 접속한다.
블록 그룹 선택 신호(/BGSL) 및 서브 열 선택 신호(SCSL1, SCSL2)는 도 8과 동일하게 설정된다. 따라서, 도 8의 경우와 마찬가지로, 선택 트랜지스터 스위치(200, 240a, 240b) 각각은 오프되고, 선택 트랜지스터(210b, 220b, 230a) 각각은 온되고, 선택 트랜지스터 스위치(210a, 220a, 230b) 각각은 오프된다.
이에 따라, 선택 트랜지스터 스위치(200)에 의해 메인 라이트 비트선(MWBL) 상의 전류 경로가 차단된 데이터 기입 전류(-Iw)는 선택 트랜지스터 스위치(210b, 220b)를 통하여, 서브 라이트 비트선(SWBL2)을 흐른다. 또한, 행 선택 결과에 의거하여, 선택 메모리 셀에 대응하는 라이트 디지트선(WDL)에 행방향의 데이터 기입 전류(Ip)가 흘려지므로, 선택 메모리 셀에 대하여, L레벨("0") 데이터를 기입할 수 있다.
다시 도 7을 참조하면, 동일 뱅크내의 비선택 메모리 셀 블록에 있어서는, 블록 그룹 선택 신호(/BGSL)은 H레벨로 비활성화되므로, 선택 트랜지스터 스위치(200, 240a, 240b) 각각은 온된다. 또한, 서브 열 선택 신호(SCSL1, SCSL2) 각각도 L레벨로 비활성화되므로, 선택 트랜지스터 스위치(210a, 220a, 210b, 220b, 230a, 230b) 각각은 오프된다.
이에 따라, 비선택 메모리 셀 블록에 있어서는, 서브 라이트 비트선(SWBL1, SWBL2) 각각은 메인 라이트 비트선(MWBL)으로부터 전기적으로 분리되어, 접지 전압(Vss)에 고정된다. 따라서, 동일 뱅크내의 비선택 메모리 셀 블록에 있어서, 열방향의 데이터 기입 전류는 자기 터널 접합부(MTJ)에 인접하는 서브 라이트 비트선(SWBL)을 흐르지 않고, 자기 터널 접합부(MTJ)로부터 떨어진 메인 라이트 비트선(MWBL)에 의해 바이패스된다. 또한, 데이터 판독시에도, 각 서브 라이트 비트선(SWBL)은 비활성화되어, 그 양단은 접지 전압(Vss)으로 설정된다.
이와 같은 구성으로 함으로써, 선택 메모리 셀을 포함하는 뱅크내에 있어서, 비선택 메모리 셀 블록에 속하는 MTJ 메모리 셀에 대한 데이터 오기입의 발생을 방지할 수 있다.
(제2 실시예의 변형예)
도 10을 참조하면, 제2 실시예의 변형예에 따른 구성에서는, 메인 라이트 비트선(MWBL)의 양단에 각각 배치된 라이트 비트선 드라이버(31, 36) 대신에, 메인 라이트 비트선(MWBL)의 한 단부측에만, 라이트 비트선 드라이버(40)가 배치된다. 또한, 각 메모리 셀 블록에 있어서, 메인 라이트 비트선(MWBL)과 서브 라이트 비트선(SWBL1, SWBL2) 사이의 접속을 제어하기 위한, 선택 트랜지스터 스위치(250a, 255a, 250b, 255b, 260a, 265a, 260b, 265b)가 배치된다. 이들 선택 트랜지스터 스위치는 선택 메모리 셀 블록에 있어서, 선택 메모리 셀에 대응하는 서브 라이트 비트선(SWBL)의 한 단 및 다른 단은 각각 메인 라이트 비트선(MWBL) 및 접지 전압(Vss)의 한쪽과, 기입 데이터(DIN)의 데이터 레벨에 따라 접속한다.
도 11은 제2 실시예의 변형예에 따른 선택 스위치의 배치를 상세하게 설명하는 회로도이다.
도 11에서도, 1개의 메모리 셀 블록에 있어서의 1개의 메인 라이트 비트선(MWBL)에 대한 구성이 대표적으로 나타나 있다.
도 11을 참조하면, 라이트 비트선 드라이버(40)는 CMOS 인버터를 구성하는, 드라이버 트랜지스터(41, 42)를 갖는다. 드라이버 트랜지스터(41)는 P채널 MOS 트랜지스터로 구성되며, 전원 전압(Vcc)과 메인 라이트 비트선(MWBL) 사이에 형성된다. 드라이버 트랜지스터(42)는 N채널 MOS 트랜지스터로 구성되며, 접지 전압(Vss)과 메인 라이트 비트선(MWBL) 사이에 형성된다.
드라이버 트랜지스터(41, 42) 각각의 게이트에는, 메인 라이트 비트선(MWBL) 을 선택하기 위한 메인 열 선택 신호(MCSL)의 반전 신호가 입력된다. 따라서, 비선택 메인 라이트 비트선은 드라이버 트랜지스터(42)에 의해 접지 전압(Vss)과 접속된다. 한편, 선택된 메인 라이트 비트선(MWBL)은 드라이버 트랜지스터(41)에 의해, 전원 전압(vcc)과 접속된다.
후술하는 설명에서 명확해 지듯이, 제2 실시예의 변형예에서는, 메인 라이트 비트선(MWBL)의 양단 전압의 설정을 기입 데이터에 따라 전환할 필요가 없기 때문에, 각 메인 라이트 비트선(MWBL)을 상시(常時) 전원 전압(Vcc)으로 충전하는 구성으로 하는 것도 가능하다. 그러나, 상술한 바와 같이, 각 메인 라이트 비트선(MWBL)을 메인 열 선택 신호(열 선택 신호)에 따라 전원 전압(Vcc)과 접속하는 구성으로 함으로써, 다른 배선 등의 사이에 단락 경로가 생긴 메인 라이트 비트선(MWBL)을, 미리 형성한 예비 메인 라이트 비트에 의해 치환 구제할 수 있다.
논리 게이트(270)는 서브 열 선택 신호(SCSL1)와 기입 데이터(DIN)의 NOR 논리 연산 결과를, 선택 신호(SD1a)로서 출력한다. 논리 게이트(272)는 서브 열 선택 신호(SCSL2)와 기입 데이터(DIN)의 NOR 논리 연산 결과를, 선택 신호(SD2a)로서 출력한다. 논리 게이트(274)는 서브 열 선택 신호(SCSL1)와 기입 데이터(/DIN)의 NOR 논리 연산 결과를, 선택 신호(SD1b)로서 출력한다. 논리 게이트(276)는 서브 열 선택 신호(SCSL2)와 기입 데이터(/DIN)의 NOR 논리 연산 결과를, 선택 신호(SD2b)로서 출력한다.
따라서, 서브 라이트 비트선(SWBL1)이 선택 메모리 셀과 대응하는 경우, 즉 서브 라이트 비트선(SWBL1)이 선택되는 경우에는, 선택 신호(SD1a) 및 (SD1b)의 한 쪽이, 기입 데이터(DIN)에 따라 H레벨 및 L레벨로 각각 설정된다.
한편, 서브 라이트 비트선(SWBL1)이 선택 메모리 셀과 대응하지 않는 경우, 즉 서브 라이트 비트선(SWBL1)이 비선택인 경우에는, 대응하는 서브 열 선택 신호(SCSL1)가 L레벨로 설정되므로, 선택 신호(SD1a, SD1b) 각각이 L레벨로 설정된다. 선택 신호(SD2a, SD2b)에 대해서도 마찬가지로 설정된다.
선택 트랜지스터 스위치(250a)는 P채널 MOS 트랜지스터로 구성되며, 서브 라이트 비트선(SWBL1)의 한 단과 메인 라이트 비트선(MWBL) 상의 노드(N1) 사이에 형성된다. 선택 트랜지스터 스위치(255a)는 N채널 MOS 트랜지스터로 구성되며, 서브 라이트 비트선(SWBL1)의 한 단과 접지 전압(Vss) 사이에 형성된다. 선택 트랜지스터 스위치(250a, 255a)는 1개의 CMOS 드라이버를 구성한다. 선택 트랜지스터 스위치(250a, 255a) 각각의 게이트에는 선택 신호(SD1a)가 입력된다.
선택 트랜지스터 스위치(260a)는 P채널 MOS 트랜지스터로 구성되며, 서브 라이트 비트선(SWBL1)의 다른 단과 메인 라이트 비트선(MWBL) 상의 노드(N2) 사이에 형성된다. 선택 트랜지스터 스위치(265a)는 N채널 MOS 트랜지스터로 구성되며, 서브 라이트 비트선(SWBL1)의 다른 단과 접지 전압(Vss) 사이에 형성된다. 선택 트랜지스터 스위치(260a, 265a)는 1개의 CMOS 드라이버를 구성한다. 선택 트랜지스터 스위치(260a, 265a) 각각의 게이트에는 선택 신호(SD1a)가 입력된다.
선택 트랜지스터 스위치(250b)는 P채널 MOS 트랜지스터로 구성되며, 서브 라이트 비트선(SWBL2)의 한 단과 노드(N1) 사이에 형성된다. 선택 트랜지스터 스위치(255b)는 N채널 MOS 트랜지스터로 구성되며, 서브 라이트 비트선(SWBL2)의 한 단 과 접지 전압(Vss) 사이에 형성된다. 선택 트랜지스터 스위치(250b, 255b)는 1개의 CMOS 드라이버를 구성한다. 선택 트랜지스터 스위치(250b, 255b) 각각의 게이트에는 선택 신호(SD2a)가 입력된다.
선택 트랜지스터 스위치(260b)는 P채널 MOS 트랜지스터로 구성되며, 서브 라이트 비트선(SWBL2)의 다른 단과 노드(N2) 사이에 형성된다. 선택 트랜지스터 스위치(265b)는 N채널 MOS 트랜지스터로 구성되며, 서브 라이트 비트선(SWBL2)의 다른 단과 접지 전압(Vss) 사이에 형성된다. 선택 트랜지스터 스위치(260b, 265b)는 1개의 CMOS 드라이버를 구성한다. 선택 트랜지스터 스위치(260b, 265b) 각각의 게이트에는 선택 신호(SD2b)가 입력된다.
도 12에는 도면중에 "S"로 나타낸 선택 메모리 셀에 대하여, H레벨("1") 데이터를 기입하기 위한 데이터 기입 전류(+Iw)의 전류 경로가 나타나 있다.
도 12를 참조하면, 라이트 비트선 드라이버(40)는 메인 열 선택 신호(MCSL)의 활성화(H레벨)에 응답하여, 선택 메모리 셀에 대응하는 메인 라이트 비트선(MWBL)을 전원 전압(Vcc)과 접속한다. 또한, 서브 라이트 비트선(SWBL2)을 선택하기 위하여, 서브 열 선택 신호(SCSL2)가 H레벨로 설정되고, 서브 열 선택 신호(SCSL1)가 L레벨로 설정된다.
따라서, 논리 게이트(270, 274)가 각각 출력하는 선택 신호(SD1a, SD1b) 각각은 H레벨로 설정된다. 한편, 기입 데이터(DIN)가 H레벨이기 때문에, 논리 게이트(272, 276)가 각각 출력하는 선택 신호 (SD1a, SD1b)는 L레벨 및 H레벨로 각각 설정된다.
이에 따라, 비선택 서브 라이트 비트선(SWBL1)에 대해서는, 선택 트랜지스터 스위치(255a, 265a)가 온되는 반면, 선택 트랜지스터 스위치(250a, 260a)가 오프된다. 이에 따라, 서브 라이트 비트선(SWBL1)은 메인 라이트 비트선(MWBL)과 전기적으로 분리됨과 아울러, 그 양단은 접지 전압(Vss)과 결합된다.
한편, 선택된 서브 라이트 비트선(SWBL2)에 대해서는, 선택 트랜지스터 스위치(250b, 265b)가 온되는 반면, 선택 트랜지스터 스위치(255b, 260b)가 오프된다. 이에 따라, 서브 라이트 비트선(SWBL2)의 한 단은 선택 트랜지스터 스위치(250b)에 의해 전원 전압(Vcc)으로 설정된 메인 라이트 비트선(MWBL)과 결합된다. 또한, 서브 라이트 비트선(SWBL2)의 다른 단은 선택 트랜지스터 스위치(265b)에 의해, 접지 전압(Vss)과 결합된다. 따라서, 선택된 서브 라이트 비트선(SWBL2)에 대하여, H레벨의 기입 데이터(DIN)를 기입하기 위한 데이터 기입 전류(+Iw)가 흘려진다.
또한, 선택 메모리 셀에 대응하는 라이트 디지트선(WDL)에 대하여, 행방향의 데이터 기입 전류(Ip)를 흘림으로써, 선택 메모리 셀에 대하여 H레벨의 데이터를 기입할 수 있다.
도 13에는 도면중에 "S"로 나타낸 선택 메모리 셀에 대하여, L레벨("0") 데이터를 기입하기 위한 데이터 기입 전류(+Iw)의 전류 경로가 나타나 있다.
도 13을 참조하면, 라이트 비트선 드라이버(40)는 도 12의 경우와 마찬가지로, 선택 메모리 셀에 대응하는 메인 라이트 비트선(MWBL)을 전원 전압(Vcc)과 접속한다.
또한, 도 12의 경우와 마찬가지로, 서브 열 선택 신호(SCSL2)가 H레벨로 설 정되고, 서브 열 선택 신호(SCSL1)가 L레벨로 설정된다. 따라서, 논리 게이트(270, 274)가 각각 출력하는 선택 신호(SD1a, SD1b) 각각은 H레벨로 설정된다. 따라서, 선택 트랜지스터 스위치(250a, 255a, 260a, 265a)에 의해, 비선택 서브 라이트 비트선(SWBL1)은 메인 라이트 비트선(MWBL)과 전기적으로 분리됨과 아울러, 그 양단은 접지 전압(Vss)과 결합된다.
한편, 기입 데이터(DIN)가 L레벨이기 때문에, 논리 게이트(272, 276)가 각각 출력하는 선택 신호(SD2a, SD2b)는 도 12의 경우와 반대로, H레벨 및 L레벨로 각각 설정된다. 따라서, 선택된 서브 라이트 비트선(SWBL2)에 대해서는, 선택 트랜지스터 스위치(250b, 265b)가 온되는 한편, 선택 트랜지스터 스위치(255b, 265b)가 온된다. 이에 따라, 서브 라이트 비트선(SWBL2)의 한 단은 선택 트랜지스터 스위치(255b)에 의해 접지 전압(Vss)과 결합된다. 또한, 서브 라이트 비트선(SWBL2)의 다른 단은 선택 트랜지스터 스위치(260b)에 의해, 전원 전압(Vcc)으로 설정된 메인 라이트 비트선(MWBL)과 결합된다. 이 결과, 선택된 서브 라이트 비트선(SWBL2)에 대하여, L레벨의 기입 데이터(DIN)를 기입하기 위한, 도 12와는 반대 방향의 데이터 기입 전류(-Iw)가 흘려진다.
또한, 선택 메모리 셀에 대응하는 라이트 디지트선(WDL)에 대하여, 행방향의 데이터 기입 전류(Ip)를 흘림으로써, 선택 메모리 셀에 대하여 L레벨의 데이터를 기입할 수 있다.
다시 도 11을 참조하면, 비선택 메모리 셀 블록에 있어서는, 대응하는 서브 열 선택 신호(SCSL1, SCSL2) 양쪽 모두가 L레벨로 비활성화되기 때문에, 선택 신호(SD1a, SD1b, SD2a, SD2b) 각각은 H레벨로 설정된다.
따라서, 비선택 메모리 셀 블록에서는, 선택 트랜지스터 스위치(250a, 250b, 260a, 260b) 각각이 오프되는 반면, 선택 트랜지스터 스위치(255a, 255b, 265a, 265b) 각각은 온된다. 이에 따라, 서브 라이트 비트선(SWBL1, SWBL2) 각각은 메인 라이트 비트선(MWBL)로부터 분리됨과 아울러, 그 양단이 접지 전압(Vss)으로 설정된다. 또한, 데이터 판독시에도, 각 서브 라이트 비트선(SWBL)은 비활성화되어, 그 양단은 접지 전압(Vss)으로 설정된다.
이와 같은 구성으로 함으로써, 메모리 블록마다 세분화되어 배치되는 서브 라이트 비트선(SWBL)에 관하여, 선택 메모리 셀에 대응하는 서브 라이트 비트선(SWBL)에만, 기입 데이터의 레벨에 따른 방향을 갖는 열방향의 데이터 기입 전류(±Iw)를 흘릴 수 있다. 즉, 비선택 서브 라이트 비트선(SWBL)에는 열방향의 데이터 기입 전류가 흐르지 않는다.
또한, 제2 실시예에 따른 구성과 비교하면, 라이트 비트선 드라이버는 메인 라이트 비트선(MWBL)의 한쪽측에만 배치되므로, 메모리 어레이 주변부에 있어서의 회로 면적을 삭감할 수 있다. 또한, 선택된 메인 라이트 비트선에 있어서도, 선택 메모리 셀 블록으로부터 앞에 있는 부분(라이트 비트선 드라이버(40)로부터 먼 쪽)에서는, 열방향의 데이터 기입 전류(±Iw)가 흐르지 않는다.
따라서, 제2 실시예에 따른 구성과 비교하여, 열방향의 데이터 기입 전류를 흘리는 영역을 더욱 좁힐 수 있으므로, 비선택 메모리 셀에 대한 데이터 오기입을 더욱 강력히 방지할 수 있다.
또, 본 실시예에서는, 1개의 메인 라이트 비트선(MWBL)과 대응되는 서브 라이트 비트선(SWBL)의 개수를 2개로 하는 예를 나타내었으나, 본원 발명의 적용은 이와 같은 경우에 한정되는 것은 아니다. 즉, 3이상의 임의의 복수개의 서브 라이트 비트선에 대하여, 1개의 메인 라이트 비트선(MWBL)을 대응시키는 구성으로 해도 된다. 이 경우에는, 도 7 및 도 11에서 설명한, 서브 열 선택 신호(SCSL1, SCSL2) 및 선택 트랜지스터 스위치를, 서브 라이트 비트선(SWBL) 각각에 대하여 동일하게 배치하면 된다.
또한, 제1 실시예와, 제2 실시예 또는 그 변형예를 조합함으로써, 행방향 및 열방향의 데이터 기입 전류 양쪽에, 필요 최소 범위에 대해서만 흘리는 구성으로 할 수도 있다. 이와 같은 구성으로 하면, 선택 메모리 셀 이외의 다른 비선택 메모리 셀에 대한 데이터 오기입을, 더욱 강력히 방지하는 것이 가능해진다.
(제3 실시예)
제3 실시예에서는, MTJ 메모리 셀 각각에 관하여, 데이터 오기입에 대한 내성을 효율적으로 테스트하기 위한 구성에 관하여 설명하겠다. 이하에서는, 데이터 오기입에 대한 내성을 평가하기 위한 동작 테스트를 "디스터브 시험(disturb test) "이라고 부른다.
도 14는 제3 실시예에 따른 디스터브 시험시의 행 선택과 관련된 회로의 배치를 나타낸 회로도이다.
도 14를 참조하면, 제3 실시예에 따른 구성에서는 제1 실시예에 따른 계층적으로 배치된 워드선 구성에 있어서, 디스터브 시험시에 복수개의 메모리 셀 행을 병렬로 활성화하는 "행 다중 선택"을 실행하기 위한, 다중 선택 게이트(310) 및 다중 선택 제어 회로(320, 330)가 배치된다.
다중 선택 게이트(310)는 각 메인 워드선(MWL)마다 배치되며, 대응하는 메인 워드선을 활성화하기 위한 행 선택 신호(MRSL)(디코드 결과)와, 다중 선택 신호(MSL)의 OR 논리 연산 결과를 출력한다. 다중 선택 신호(MSL)는 디스터브 시험시에 H레벨로 활성화된다. 각 메인 워드선(MWL)은 대응하는 다중 선택 게이트(310)의 출력에 따라 선택적으로 활성화된다. 따라서, 다중 선택 신호(MSL)의 활성화에 응답하여, 각 메인 워드선(MWL)은 선택 상태(전원 전압 Vcc)로 활성화된다.
다중 선택 제어 회로(320, 330)는 뱅크마다 배치된다. 다중 선택 제어 회로(320, 330)는 다중 선택 신호(MSLa, MSLb)를 받는다. 다중 선택 제어 회로(320)는 대응하는 뱅크에 있어서, 선택선(SL1∼SL4)의 활성화를 제어한다. 다중 선택 제어 회로(330)는 대응하는 뱅크에 있어서, 리셋선(RSL1∼RSL4)의 활성화를 제어한다.
도 15는 다중 선택 제어 회로(320, 330)의 구성을 나타낸 회로도이다.
도 15를 참조하면, 디코드 신호(S1∼S4)는 선택선(SL1∼SL4)에 각각 대응하고, 대응하는 선택선을 활성화하는 경우에 H레벨로 설정된다.
다중 선택 제어 회로(320)는 디코드 신호(S1) 및 다중 선택 신호(MSLa)의 OR 논리 연산 결과를 출력하는 논리 게이트(321)와, 디코드 신호(S2) 및 다중 선택 신호(MSLb)의 OR 논리 연산 결과를 출력하는 논리 게이트(322)와, 디코드 신호(S3) 및 다중 선택 신호(MSLa)의 OR 논리 연산 결과를 출력하는 논리 게이트(323)와, 디코드 신호(S4) 및 다중 선택 신호(MSLb)의 OR 논리 연산 결과를 출력하는 논리 게이트(324)를 포함한다. 선택선(SL1∼SL4)은 논리 게이트(321∼324)의 출력에 의해 각각 구동된다.
다중 선택 제어 회로(330)는 디코드 신호(S1) 및 다중 선택 신호(MSLa)의 NOR 논리 연산 결과를 출력하는 논리 게이트(311)와, 디코드 신호(S2) 및 다중 선택 신호(MSLb)의 NOR 논리 연산 결과를 출력하는 논리 게이트(332)와, 디코드 신호(S3) 및 다중 선택 신호(MSLa)의 NOR 논리 연산 결과를 출력하는 논리 게이트(333)와, 디코드 신호(S4) 및 다중 선택 신호(MSLb)의 NOR 논리 연산 결과를 출력하는 논리 게이트(334)를 포함한다. 리셋선(RSL1∼RSL4)은 논리 게이트(331∼334)의 출력에 의해 각각 구동된다.
이와 같은 구성으로 함으로써, 선택선(SL)과 리셋선(RSL)의 대응하는 1개씩끼리는 서로 상보적으로 활성화된다. 또한, 선택 신호(MSLa)를 활성화하는 경우에는, 선택선(SL1, SL3)이 강제적으로 활성화(H레벨)되고, 리셋선(RSL1, RSL3)이 강제적으로 비활성화(L레벨)된다. 한편, 다중 선택 신호(MSLb)를 활성화하는 경우에는, 선택선(SL2, SL4)이 강제적으로 활성화(H레벨)되고, 리셋선(RSL2, RSL4)이 강제적으로 비활성화(L레벨)된다.
다중 선택 신호(MSLa, MSLb) 양쪽 모두를 활성화하면, 선택선(SL1∼SL4) 모두가 강제적으로 활성화된다. 한편, 다중 선택 신호(MSLa, MSLb) 양쪽 모두를 비활성화하면, 선택선(SL1∼SL4) 중의 하나가, 행 선택 결과에 따라 활성화된다.
따라서, 제3 실시예에 따른 구성에 따르면, 디스터브 시험시에, 다중 선택 신호(MSLa, MSLb)에 따라, 복수개의 라이트 디지트선(WDL)을 병렬로 활성화하여, 행방향의 데이터 기입 전류를 흘릴 수 있다.
예를 들면, 다중 선택 신호(MSLa, MSLb) 양쪽 모두를 활성화하면, 메모리 어레이상의 모든 라이트 디지트선(WDL)을 병렬로 활성화할 수 있다. 또한, 다중 선택 신호(MSLa) 및 (MSLb)의 한쪽을 활성화하면, 메모리 어레이상의 1/2의 라이트 디지트선(WDL)을 병렬로 활성화할 수 있다. 특히, 다중 선택 신호(MSLa) 및 (MSLb)를 번갈아 활성화함으로써, 1개의 라이트 디지트선(WDL)을 번갈아 활성화할 수 있다. 한편, 다중 선택 신호(MSLa, MSLb) 양쪽 모두가 비활성화되는 경우에는, 메모리 어레이상의 1/4의 라이트 디지트선(WDL)을 병렬로 활성화할 수 있다.
도 16은 제3 실시예에 따른 서브 디코더 밴드의 구성을 나타낸 회로도이다.
도 16을 참조하면, 제3 실시예에 따른 구성에서는, 도 4에 나타낸 서브 행 디코더(80)를 사용하여, 디스터브 시험시에, 라이트 디지트선(WDL)에 중간적인 데이터 기입 전류(Ipt)를 흘리기 위한 테스트 전류 공급 회로(350)가 배치되는 점이 다르다.
테스트 전류 공급 회로(350)는 서브 행 디코더 중의 트랜지스터 스위치(82)의 게이트 전압을 전환하기 위한 전환 스위치(352, 353)와, 중간 전압 발생 회로(360)를 포함한다.
전환 스위치(352, 355)는 다중 선택 신호(MSL)에 응답하여 제어된다. 통상의 동작시에는, 전환 스위치(352, 355)는 서브 행 디코더(80) 중의 트랜지스터 스 위치(82)의 게이트를, 제어 신호(WE)가 전달되는 노드와 결합한다. 한편, 디스터브 시험시에는, 전환 스위치(352, 355)는 트랜지스터 스위치(82)의 게이트를 노드(Nm)와 결합한다.
중간 전압 발생 회로(360)는 전원 전압(Vcc)과 노드(Nm) 사이에 결합되는 전류원(362)과, 노드(Nm)와 접지 전압(Vss) 사이에 접속되는 가변 저항(364)을 포함한다. 가변 저항(364)의 저항값은 제어 신호(CLV)에 의해 조정가능하다. 따라서, 중간 전압 발생 회로(360)는 제어 신호(CLV)에 따른 중간 전압 Vm(Vcc＞Vm＞Vss)을, 노드(Nm)에 생성한다.
이와 같은 구성으로 함으로써, 서브 행 디코더(80) 중의 트랜지스터 스위치(82)의 게이트 전압은 통상의 동작시에는, 제어 신호(WE)의 활성 상태에 대응하는 전원 전압(Vcc)으로 설정된다. 이 때, 노드(Nd)의 전압에 따라, 활성화된 라이트 디지트선(WDL)에는 정규의 데이터 기입 전류(Ip)가 흘려진다. 한편, 디스터브 시험시에는, 다중 선택 신호에 따라 활성화된 라이트 디지트선(WDL)에 대하여, 중간 전압(Vm)에 따른 중간적인 데이터 기입 전류(Ipt)가 흘려진다.
여기서, 정규의 데이터 기입 전류(Ip)는 도 24에 나타낸 아스테로이드 특성선의 외측 영역에 상응하는 데이터 기입 자계를 자기 터널 접합부(MTJ)에 인가가능한 레벨로 설정되는데, 중간적인 데이터 기입 전류(Ipt)에 의해 자기 터널 접합부(MTJ)에 인가되는 데이터 기입 자계는 아스테로이드 특성선의 내측 영역이 되도록 조정된다.
이와 같이, 디스터브 시험시에는, 이론적으로는 데이터 기입이 불가능한 레 벨의 중간적인 데이터 기입 전류(Ipt)를 흘리고, 각 MTJ 메모리 셀 데이터의 기억 데이터가 갱신되는지의 여부를 체크함으로써, 각 MTJ 메모리 셀에 있어서의 데이터 오기입에 대한 내성을 테스트한다. 이 때, 다중 선택을 실행함으로써, 다수의 메모리 셀 행을 병렬로 디스터브 시험의 대상으로 할 수 있다. 또는, 동일한 다중 선택 신호에 의거한 행 다중 선택을 동작 테스트시에 워드선에 적용하는 것도 가능하다. 이에 따라 워드선과 다른 노드, 또는 워드선 사이에서, 전계의 내성에 대한 신뢰성 시험을 단시간에 효율적으로 실행할 수 있다.
다음에, 디스터브 시험시에 있어서의, 서브 라이트 비트선(SWBL)의 다중 선택에 관하여 설명하겠다.
도 17은 제3 실시예에 따른 서브 라이트 비트선(SWBL)의 다중 선택에 관련된 부분의 구성을 나타낸 회로도이다.
도 17에는 도 7에 나타낸 제2 실시예에 따른 계층적인 라이트 비트선의 배치에 대하여, 디스터브 시험시에 복수개의 메모리 셀 열을 병렬로 활성화하는 "열 다중 선택"을 실행하기 위한 구성이 나타나 있다.
도 17을 참조하면, 선두의 메인 라이트 비트선(MWBL1)의 양 단에, 라이트 비트선 드라이버(31, 36) 대신에, 라이트 비트선 드라이버(400, 410)가 각각 배치된다.
라이트 비트선 드라이버(400)는 도 7에 나타낸 라이트 비트선 드라이버(31)와 비교하여, 논리 게이트(402, 404)를 더 구비하는 점에서 다르다. 논리 게이트(402)는 논리 게이트(32)의 출력과 다중 선택 신호(MSL)의 OR 논리 연산 결 과를 드라이버 트랜지스터(33)의 게이트에 대하여 출력한다. 논리 게이트(404)는 논리 게이트(402)와 동일한 연산 결과를 드라이버 트랜지스터(34)의 게이트에 출력한다.
따라서, 다중 선택 신호(MSL)가 H레벨로 활성화되는 디스터브 시험시에는, 드라이버 트랜지스터(33, 34)의 게이트는 L레벨(접지 전압 Vss)로 설정된다. 이에 따라, 선두의 메인 라이트 비트선(MWBL)의 한 단은 라이트 비트선 드라이버(400)에 의해 전원 전압(Vcc)과 결합된다. 한편, 다중 선택 신호(MSL)가 L레벨로 비활성화되는 통상의 동작시에는, 논리 게이트(402, 404)는 논리 게이트(32)의 출력을, 그대로 드라이버 트랜지스터(33, 34)의 게이트에 전달한다.
라이트 비트선 드라이버(410)는 도 7에 나타낸 라이트 비트선 드라이버(30)와 비교하여, 논리 게이트(412, 414)를 더 포함하는 점에서 다르다. 논리 게이트(412)는 논리 게이트(37)의 출력과 다중 선택 신호(MSL)의 OR 논리 연산 결과를, 드라이버 트랜지스터(38)의 게이트에 대해 출력한다. 논리 게이트(414)는 논리 게이트(37)의 출력과 다중 선택 신호(MSL)의 반전 신호의 AND 논리 연산 결과를 드라이버 트랜지스터(39)의 게이트에 대해 출력한다.
따라서, 다중 선택 신호(MSL)가 H레벨로 활성화되는 디스터브 시험시에는, 논리 게이트(412, 414)의 출력은 H레벨 및 L레벨로 각각 고정된다. 따라서, 드라이버 트랜지스터(38, 39) 각각은 오프된다. 한편, 다중 선택 신호(MSL)가 L레벨로 비활성화되는 통상의 동작시에는, 논리 게이트(412, 414)는 논리 게이트(37)의 출력을 드라이버 트랜지스터(38, 39) 각각의 게이트에 그대로 전달한다.
최종의 메인 라이트 비트선을 제외한, 이후의 메인 라이트 비트선(MWBL)의 양단에 배치되는 라이트 비트선 드라이버는 메인 라이트 비트선 드라이버(410)와 동일한 구성을 갖는다. 따라서, 이들 메인 라이트 비트선(MWBL) 각각은 디스터브 시험시에는 전원 전압(Vcc) 및 접지 전압(Vss)의 어느것과도 접속되지 않고, 플로팅 상태가 된다.
또한, 인접하는 메인 라이트 비트선(MWBL) 상호간을 단락하기 위한 다중 선택 제어 스위치(420)가 형성된다. 인접하는 메인 라이트 비트선끼리는 다중 선택 신호(MSL)의 활성화에 응답하여, 다중 선택 제어 스위치(420)에 의해 전기적으로 접합된다. 또한, 디스터브 시험시에는, 각 블록 그룹에 있어서, 서브 열 선택 신호(SCSL1) 및 (SCSL2) 중의 어느 하나가 활성화된다.
도 18은 제3 실시예에 따른 열 다중 선택의 제1 예를 나타낸 개념도이다.
도 18을 참조하면, 메모리 어레이 전체에서는 k개의 메인 라이트 비트선(MWBL1∼MWBLk)(k는 자연수)가 배치되는 것으로 한다. 디스터브 시험시에, 1번째의 메인 라이트 비트선(MWBL1)의 한 단은 도 17에 나타낸 드라이버 트랜지스터(33)에 의해, 전원 전압(Vcc)과 접속된다. 메인 라이트 비트선(MWBL1) 및 (MWBL2)의 다른 단끼리는 다중 선택 제어 스위치(420)에 의해 접속된다. 이하, 마찬가지로, 인접하는 메인 라이트 비트선(MWBL)의 한 단끼리 및 다른 단끼리는 차례로 다중 선택 신호(MSL)에 응답하여 접속된다. 또한, 최종의 메인 라이트 비트선(MWBLk)의 한 단은 접지 전압(Vss)과 결합된다.
이와 같이, 라이트 비트선 드라이버 및 다중 선택 제어 스위치에 의해, 동작 테스트시에, 메인 라이트 비트선(MWBL1∼MWBLk)는 전원 전압(Vcc)과 접지 전압(Vss) 사이에 서로 직렬로 접속된다. 이에 따라, 통상의 동작시에 있어서의 메인 라이트 비트선(MWBL) 1개분의 소비 전류로, 각 메인 라이트 비트선(MWBL1∼MWBLk) 각각에, 열방향의 데이터 기입 전류를 흘릴 수 있다.
이에 따라, 1개의 메인 라이트 비트선(MWBL)에 대해, h개(h는 자연수)의 서브 라이트 비트선(SWBL)이 배치되는 구성에서는, 전체의 1/h의 서브 라이트 비트선(SWBL)이, 메인 라이트 비트선(MWBL1∼MWBLk)과 직렬로 접속되어, 열방향의 데이터 기입 전류를 공급받는다. 또는, 도 17에서, 모든 블록 그룹에 있어서, 서브 열 선택 신호(SCSL1, SCSL2) 양쪽 모두를 활성화하면, 메모리 어레이내의 모든 서브 라이트 비트선(SWBL)에 열방향의 데이터 기입 전류를 흘릴 수 있다.
또한, 메인 라이트 비트선(MWBL1) 및 (MWBLk)에 대응하는 라이트 비트선 드라이버의 구성을 변경하여, 도 18에 실선으로 나타낸, 메인 라이트 비트선(MWBL1) 및 (MWBLk)이 전원 전압(Vcc) 및 접지 전압(Vss)와 각각 접속되는 제1 테스트 패턴과, 도 18에 점선으로 나타낸, 메인 라이트 비트선(MWBL1) 및 (MWBLk)이 접지 전압(Vss) 및 전원 전압(Vcc)과 각각 접속되는 제2 테스트 패턴을 전환하여 실행할 수도 있다. 이와 같은 구성으로 하면, 제1 및 제2 테스트 패턴 각각에 있어서, 반대 방향의 데이터 기입 전류를 흘릴 수 있다. 이 결과, 기억 데이터의 극성에 의존하여 MTJ 메모리 셀의 데이터 오기입 내성이 다른 경우에도, 디스터브 시험을 정확하게 실행할 수 있다.
도 19는 제3 실시예에 따른 열 다중 선택의 제2 예를 나타낸 개념도이다.
도 18에서는, 인접하는 메인 라이트 비트선(MWBL) 사이의 각각에, 다중 선택 제어 스위치(420)가 배치되는 구성을 나타내었으나, 제3 실시예에 따른 구성은 이와 같은 경우에 한정적으로 적용되는 것은 아니다. 즉 K개(K는 2이상의 정수) 걸러서 메인 라이트 비트선(MWBL) 끼리를 접속하기 위하여, 다중 선택 제어 스위치(420)를 배치하는 것도 가능하다.
도 19에는, K=2로 한 경우의 구성이 나타나 있다. 이 경우에는, 홀수번째의 메인 라이트 비트선끼리를 접합하기 위한 다중 선택 제어 스위치(420a)와, 짝수번째의 메인 라이트 비트선끼리를 전기적으로 결합하기 위한 다중 선택 제어 스위치(420b)는 다른 다중 선택 신호(MSLc, MSLd)에 의해 각각 제어된다.
이와 같은 구성에서는, 메모리 어레이 전체에 있어서, 전체의 1/(K×h)개의 서브 라이트 비트선(SWBL)에 대하여 병렬로 데이터 기입 전류를 공급할 수 있다. 이와 같이, 다중 선택 제어 스위치의 배치 형태에 따라, 병렬로 데이터 기입 전류를 병렬로 흘리는 것이 가능한 서브 라이트 비트선(SWBL)의 개수를 임의로 설정하는 것이 가능하다.
도 20은 제3 실시예에 따른 디스터브 시험의 플로우차트이다.
도 20을 참조하면, 디스터브 시험이 개시되면(스텝 S100), 먼저 테스트 패턴(1)에 의거한 디스터브 시험(스텝 S105)이 실행된다. 테스트 패턴(1)에서는, 먼저 모든 MTJ 메모리 셀에 대하여, 예를 들면 "0(L레벨)"의 데이터가 기입된다(스텝 S110).
이어서, 다중 선택 신호(MSLa, MSLb)의 설정에 따라, 메모리 어레이 전체의 1/4, 1/2 또는 모든 라이트 디지트선(WDL)이 병렬로 활성화되어, 각각에 중간적인 행방향의 데이터 기입 전류(Ipt)가 흘려진다(스텝 S120). 또한, 제1번째의 메인 라이트 비트선(MWBL1) 및 최종의 메인 라이트 비트선(MWBLk)이, 전원 전압(Vcc) 및 접지 전압(Vss)에 각각 접속된 상태에서, 메모리 어레이 전체의 1/4, 1/2 또는 모든 서브 라이트 비트선(SWBL)이 활성화되어, 테스트 패턴(1)에 따른 방향으로 열방향의 데이터 기입 전류가 흘려진다. 이 경우, 도 18 및 도 19에서 설명한 바와 같이, 열방향의 데이터 기입 전류는 활성화된 메인 라이트 비트선(MWBL) 및 서브 라이트 비트선(SWBL)이, 전원 전압(Vcc) 및 접지 전압(Vss) 사이에 서로 직렬로 접속된 전류 경로를 흐른다(스텝 S130).
테스트 패턴(1)에 있어서의 열방향의 데이터 기입 전류의 방향은 스텝 S110에서 기입된 데이터를 재기록하도록 설정된다. 스텝 S110에서 "0(L레벨)"의 데이터를 기입하는 경우에는, 테스트 패턴(1)에 있어서의 열방향의 데이터 기입 전류는 "1(H레벨)"을 기입하도록 설정된다.
데이터 기입 전류의 공급이 종료되면, 서브 워드선(SWL)을 순차로 스캔하고, 대응하는 리드 비트선의 전압을 검지함으로써, 전체 메모리 공간에 대하여 액세스를 실행한다(스텝 S140). 이에 따라, 스텝 S120 및 스텝 S130에 의해 실행된 의사적(擬似的)인 데이터 기입에 의해, 각 MTJ 메모리 셀의 기억 데이터가 잘못 재기록되어 있지 않은지를 체크한다(스텝 S150).
다음으로, 테스트 패턴(1)과는 반대 극성의 디스터브 시험을 실행하기 위하여, 테스트 패턴(2)에 의거한 디스터브 시험(스텝 S155)이 실행된다. 테스트 패턴(2)에서는, 먼저 모든 MTJ 메모리 셀에 대하여, 스텝 S110과는 반대 극성의 데이터, 예를 들면 "1(H레벨)"의 데이터가 기입된다(스텝 S160).
이어서, 스텝 S120과 마찬가지로, 메모리 어레이 전체의 1/4, 1/2 또는 모든 라이트 디지트선(WDL)이 병렬로 활성화되어, 각각에 중간적인 행방향의 데이터 기입 전류(Ipt)가 흘려진다(스텝 S170). 또한, 제1번째의 메인 라이트 디지트선(MWBL1) 및 최종의 메인 라이트 비트선(MWBLk)이 스텝 S130과는 반대로, 접지 전압(Vss) 및 전원 전압(Vcc)에 각각 접속된 상태에서는, 메모리 어레이 전체의 1/4, 1/2 또는 모든 서브 라이트 비트선(SWBL)이 활성화되어, 테스트 패턴(2)에 따른 방향으로 열방향의 데이터 기입 전류가 흘려진다. 스텝 S130과 마찬가지로, 열방향의 데이터 기입 전류는 활성화된 메인 라이트 비트선(MWBL) 및 서브 라이트 비트선(SWBL)이, 전원 전압(Vcc) 및 접지 전압(Vss) 사이에 서로 직렬로 접속된 전류 경로를 흐른다(스텝 S180).
테스트 패턴(2)에 있어서의 열방향의 데이터 기입 전류의 방향은 스텝 S160에서 기입된 데이터를 재기록하도록 설정된다. 스텝 S160에서 "1(H레벨)"의 데이터를 기입하는 경우에는, 테스트 패턴(2)에 있어서의 열방향의 데이터 기입 전류는 "0(L레벨)"을 기입하도록 설정된다.
데이터 기입 전류의 공급이 종료되면, 스텝 S140과 마찬가지로, 모든 메모리 공간에 대하여 액세스를 실행한다(스텝 S190). 이에 따라, 스텝 S170 및 S180에 의해 실행된 의사적인 데이터 기입에 의해, 각 MTJ 메모리 셀의 기억 데이터가 잘못 재기록되어 있지 않은지를 체크한다(스텝 S200).
다음에, 테스트 조건을 더 변경할 필요가 있는 경우에는(스텝 S210), 도 16에 나타낸 중간 전압(Vm)의 값을 변경하여, 중간적인 데이터 기입 전류(Ipt)를 증가 또는 감소시켜서, 더욱 심한 또는 완만한 조건하에서, 동일한 테스트를 반복하여 실행한다. 소정의 테스트 조건(데이터 기입 전류 Ipt)에 의한 테스트가 모두 종료된 경우에는, 디스터브 시험은 종료된다(스텝 S230).
이와 같이, 제3 실시예에 따른 구성에 따르면, MTJ 메모리 셀에 대한, 데이터 오기입에 대한 내성을 평가하기 위한 디스터브 시험을, 병렬로 다수의 MTJ 메모리 셀을 대상으로 하여, 효율적으로 단시간에 실행할 수 있다.
또한, 활성화된 메인 라이트 비트선(MWBL) 및 서브 라이트 비트선(SWBL)이 직렬로 접속된 전류 경로에 대해 열방향의 데이터 기입 전류를 흘리는 구성으로 함으로써, 디스터브 시험시에 복수개의 메모리 셀 열을 병렬로 활성화함에 따른 소비 전력의 증가를 억제할 수 있다.
또는, 열 다중 선택에 따라 선택된 복수개의 메인 라이트 비트선을 동일한 전압 사이(전원 전압 Vcc의 사이, 또는 접지 전압 Vss의 사이)에 접속한 동작 테스트를 실행하는 것도 가능하다. 이와 같은 동작 테스트에서는, 메인 라이트 비트선과 다른 노드와의 사이, 또는 메인 라이트 비트선 사이에서, 전계로의 내성을 단시간에 효율적으로 평가할 수 있다.
본 발명에 따른 박막 자성체 기억 장치는 행 선택 동작과 관련된 부분의 회로 면적을 삭감할 수 있다.
또한, 본 발명에 따르면, 데이터 기입에 있어서, 비선택 메모리 셀에 대한 데이터 오기입의 발생을 억제하는 박막 자성체 기억 장치의 구성을 제공할 수 있다.
또한, 본 발명에 따르면, 각 MTJ 메모리 셀에 있어서의 데이터 오기입 내성을 효율적으로 평가하는 박막 자성체 기억 장치의 구성을 제공할 수 있다.

Claims (4)

  1. 박막 자성체 기억 장치로서,
    행렬 형상으로 배치되는 복수의 메모리 셀 - 각각의 상기 메모리 셀은, 제1 및 제2 데이터 기입 전류에 의해 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 가짐 - 을 포함하는 메모리 어레이;
    메모리 셀 행에 각각 대응하여 설치되며, 각각이 활성화시에 있어서, 행 방향으로 상기 제1 데이터 기입 전류를 흘리기 위한 복수의 라이트 디지트선;
    메모리 셀 열에 각각 대응하여 설치되며, 각각이 활성화시에 있어서, 열 방향으로 상기 제2 데이터 기입 전류를 흘리기 위한 복수의 라이트 비트선;
    메모리 셀 행에 각각 대응하여 설치되며, 데이터 판독 대상으로 선택된 선택 메모리 셀을 포함하는 선택 행을 활성화하기 위한 복수의 워드선; 및
    상기 메모리 어레이에 있어서의 행 선택을 실행하기 위한 행 선택부
    를 포함하며,
    상기 행 선택부는,
    행 어드레스를 디코드하기 위한 행 디코드 회로와,
    각 워드선에 대응하여 설치되며, 데이터 판독시에 있어서, 대응하는 메모리 셀 행의 디코드 결과에 기초하여, 대응하는 워드선을 활성화하기 위한 워드선 선택 회로와,
    상기 각 라이트 디지트선에 대응하여 설치되며, 데이터 기입시에 있어서, 상기 대응하는 메모리 셀 행의 상기 디코드 결과에 기초하여, 대응하는 라이트 디지트선을 활성화하기 위한 라이트 디지트선 선택 회로를 포함하고,
    상기 박막 자성체 기억 장치는,
    L개(L: 2 이상의 자연수)의 메모리 셀 행마다 배치되고, 상기 행 어드레스에 따라서 선택적으로 활성화되는 메인 워드선과,
    상기 행 어드레스에 따라, 1개의 상기 메인 워드선과 대응되는 L개의 메모리 셀 행 중 1개를 선택하기 위한 신호를 전달하는 선택선과,
    1개의 워드선 및 1개의 라이트 디지트선마다, 상기 1개의 워드선 및 상기 1개의 라이트 디지트선에 공통으로 설치되는 서브 워드 드라이버를 더 포함하고,
    상기 서브 워드 드라이버는, 대응하는 상기 메인 워드선과 상기 선택선에 기초하여, 상기 행 디코드 회로에 의한 상기 디코드 결과를, 상기 1개의 워드선 및 상기 1개의 라이트 디지트선에 각각 대응하는 상기 워드선 선택 회로 및 상기 라이트디지트선 선택 회로에 전달하는 박막 자성체 기억 장치.
  2. 박막 자성체 기억 장치로서,
    각각이 제1 및 제2 데이터 기입 전류에 의해 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 가지며, 또한, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하며, 행 방향을 따라 복수의 블록으로 분할되는 메모리 어레이와,
    메모리 셀 행에 각각 대응하여 설치되며, 각각이, 활성화시에 있어서, 데이터 기입 대상으로 선택된 선택 메모리 셀을 포함하는 선택 행에 대하여, 상기 제1 데이터 기입 전류를 흘리기 위한 복수의 라이트 디지트선과,
    L개(L : 2 이상, 또한 상기 각 블록에 있어서의 메모리 셀 열의 개수 이하의 자연수)의 메모리 셀 열마다 배치되고, 활성화시에 있어서, 상기 제2 데이터 기입 전류를 흘리기 위한 메인 라이트 비트선과,
    상기 각 블록에 있어서, 메모리 셀 열에 각각 대응하여 설치되는 복수의 서브 라이트 비트선
    을 포함하며,
    상기 각 서브 라이트 비트선은, 대응하는 메모리 셀에 대하여, 대응하는 메인 라이트 비트선보다도 가깝게 배치되고,
    상기 박막 자성체 기억 장치는,
    상기 각 블록에 있어서, 상기 메인 라이트 비트선에 각각 대응하여 설치되고, 대응하는 메인 라이트 비트선과 L개의 서브 라이트 비트선 사이의 접속을 제어하기 위한 접속 제어부를 더 포함하고,
    상기 접속 제어부는, 상기 선택 메모리 셀이 포함되는 블록에 있어서, 상기 선택 메모리 셀에 대응하는 선택 서브 라이트 비트선을, 대응하는 상기 메인 라이트 비트선과 접속함과 함께, 그것 이외의 서브 라이트 비트선 각각을 대응하는 메인 라이트 비트선으로부터 전기적으로 분리하는 박막 자성체 기억 장치.
  3. 박막 자성체 기억 장치로서,
    각각이 제1 및 제2 데이터 기입 전류에 의해 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 가지며, 또한, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 어레이와,
    메모리 셀 행에 대응하여 설치되고, 통상 동작 시에 상기 메모리 셀 행의 선택 결과에 따라 택일적으로 활성화되는 복수의 선택선과,
    상기 메모리 셀 행에 각각 대응하여 설치되고, 각각이, 활성화시에 있어서, 행 방향을 따라 상기 제1 데이터 기입 전류를 흘리기 위한 복수의 라이트 디지트선과,
    메모리 셀 열에 각각 대응하여 설치되며, 각각이, 활성화시에 있어서, 열 방향을 따라 상기 제2 데이터 기입 전류를 흘리기 위한 복수의 라이트 비트선과,
    상기 메모리 셀 행에 각각 대응하여 설치되고, 각각이, 대응하는 메모리 셀에 데이터 판독 전류를 흘리기 위해 활성화되는 복수의 워드선과,
    상기 메모리 셀 행에 각각 대응하여 설치되고, 대응하는 상기 선택선이 활성화된 경우에, 대응하는 상기 워드선 및 대응하는 상기 라이트 디지트선의 지시된 한쪽을 활성화하는 행 선택부와,
    동작 테스트 시에 있어서, 상기 복수의 선택선 중 복수개를 병렬로 활성화하기 위한 다중 선택 제어부
    를 포함하는 박막 자성체 기억 장치.
  4. 박막 자성체 기억 장치로서,
    각각이 제1 및 제2 데이터 기입 전류에 의해 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 갖고, 또한, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 어레이와,
    메모리 셀 행에 각각 대응하여 설치되고, 각각이, 활성화시에 있어서, 행 방향을 따라 상기 제1 데이터 기입 전류를 흘리기 위한 복수의 라이트 디지트선과,
    메모리 셀 열에 각각 대응하여 설치되고, 각각이, 활성화시에 있어서, 열 방향을 따라 상기 제2 데이터 기입 전류를 흘리기 위한 복수의 라이트 비트선과,
    상기 메모리 셀 행에 각각 대응하여 설치되고, 각각이, 대응하는 메모리 셀에 데이터 판독 전류를 흘리기 위해 활성화되는 복수의 워드선과,
    동작 테스트 시에 있어서, 상기 복수의 라이트 비트선 중 적어도 2개를 병렬로 활성화하기 위한 다중 선택 제어부
    를 포함하며,
    상기 다중 선택 제어부는, 상기 동작 테스트 시에 상기 복수의 라이트 비트선 중 상기 적어도 2개를 제1 전압과 제2 전압 사이에 직렬로 접속하기 위한 다중 선택 제어 스위치를 포함하는 박막 자성체 기억 장치.
KR1020020052872A 2001-09-04 2002-09-03 자기 터널 접합을 갖는 메모리 셀을 구비한 박막 자성체기억 장치 KR100540403B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00267778 2001-09-04
JP2001267778A JP4780874B2 (ja) 2001-09-04 2001-09-04 薄膜磁性体記憶装置

Publications (2)

Publication Number Publication Date
KR20030021133A KR20030021133A (ko) 2003-03-12
KR100540403B1 true KR100540403B1 (ko) 2006-01-16

Family

ID=19093866

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020052872A KR100540403B1 (ko) 2001-09-04 2002-09-03 자기 터널 접합을 갖는 메모리 셀을 구비한 박막 자성체기억 장치

Country Status (6)

Country Link
US (2) US6999341B2 (ko)
JP (1) JP4780874B2 (ko)
KR (1) KR100540403B1 (ko)
CN (1) CN1252727C (ko)
DE (1) DE10235467A1 (ko)
TW (1) TW567490B (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4780874B2 (ja) * 2001-09-04 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP2003242771A (ja) 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
US6870759B2 (en) * 2002-12-09 2005-03-22 Applied Spintronics Technology, Inc. MRAM array with segmented magnetic write lines
JP4008857B2 (ja) * 2003-03-24 2007-11-14 株式会社東芝 半導体記憶装置及びその製造方法
EP1673782B1 (en) * 2003-09-23 2009-12-30 Applied Spintronics Technology, Inc. Mram array with segmented word and bit lines
US7372722B2 (en) * 2003-09-29 2008-05-13 Samsung Electronics Co., Ltd. Methods of operating magnetic random access memory devices including heat-generating structures
KR100615089B1 (ko) * 2004-07-14 2006-08-23 삼성전자주식회사 낮은 구동 전류를 갖는 자기 램
US7369428B2 (en) * 2003-09-29 2008-05-06 Samsung Electronics Co., Ltd. Methods of operating a magnetic random access memory device and related devices and structures
KR100527536B1 (ko) * 2003-12-24 2005-11-09 주식회사 하이닉스반도체 마그네틱 램
JP3935150B2 (ja) * 2004-01-20 2007-06-20 株式会社東芝 磁気ランダムアクセスメモリ
JP4553620B2 (ja) * 2004-04-06 2010-09-29 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US7372728B2 (en) * 2004-06-16 2008-05-13 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
US7646628B2 (en) 2005-02-09 2010-01-12 Nec Corporation Toggle magnetic random access memory and write method of toggle magnetic random access memory
KR100688540B1 (ko) * 2005-03-24 2007-03-02 삼성전자주식회사 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치
KR100655438B1 (ko) 2005-08-25 2006-12-08 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
JP5035620B2 (ja) 2005-09-14 2012-09-26 日本電気株式会社 磁気ランダムアクセスメモリの波形整形回路
KR100735748B1 (ko) * 2005-11-09 2007-07-06 삼성전자주식회사 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
KR100899392B1 (ko) 2007-08-20 2009-05-27 주식회사 하이닉스반도체 리프레시 특성 테스트 회로 및 이를 이용한 리프레시 특성테스트 방법
US7872907B2 (en) 2007-12-28 2011-01-18 Renesas Electronics Corporation Semiconductor device
JP5222619B2 (ja) 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置
KR100950485B1 (ko) * 2008-06-27 2010-03-31 주식회사 하이닉스반도체 리프레시 특성 테스트 회로
KR101264518B1 (ko) 2008-10-06 2013-05-14 가부시키가이샤 히타치세이사쿠쇼 반도체 장치
US8040719B2 (en) * 2008-11-26 2011-10-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices having bit line discharge control circuits therein that provide equivalent bit line discharge control
JP5915121B2 (ja) * 2011-11-30 2016-05-11 凸版印刷株式会社 抵抗変化型不揮発性メモリ
KR102017736B1 (ko) * 2012-12-20 2019-10-21 에스케이하이닉스 주식회사 코어 회로, 메모리 및 이를 포함하는 메모리 시스템
US8929153B1 (en) * 2013-08-23 2015-01-06 Qualcomm Incorporated Memory with multiple word line design
CN107039067A (zh) * 2015-07-15 2017-08-11 中国科学院微电子研究所 一种存储器及读写方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946227A (en) * 1998-07-20 1999-08-31 Motorola, Inc. Magnetoresistive random access memory with shared word and digit lines
JP2001236781A (ja) * 1999-12-16 2001-08-31 Toshiba Corp 磁気メモリ装置
JP2002151661A (ja) * 2000-11-14 2002-05-24 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6211262A (ja) * 1985-07-08 1987-01-20 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JPH03235290A (ja) * 1990-02-09 1991-10-21 Mitsubishi Electric Corp 階層的な行選択線を有する半導体記憶装置
JP3392657B2 (ja) * 1996-09-26 2003-03-31 株式会社東芝 半導体記憶装置
JPH10163451A (ja) * 1996-12-02 1998-06-19 Hitachi Ltd 半導体記憶装置
JP3252895B2 (ja) * 1997-11-07 2002-02-04 日本電気株式会社 半導体記憶装置及びその駆動方法
US6418043B1 (en) * 1997-12-12 2002-07-09 Hyundai Electronics Industries Co., Ltd. Circuit for driving nonvolatile ferroelectric memory
US6111781A (en) * 1998-08-03 2000-08-29 Motorola, Inc. Magnetic random access memory array divided into a plurality of memory banks
US6191972B1 (en) * 1999-04-30 2001-02-20 Nec Corporation Magnetic random access memory circuit
US6249464B1 (en) * 1999-12-15 2001-06-19 Cypress Semiconductor Corp. Block redundancy in ultra low power memory circuits
US6331943B1 (en) * 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
JP2002170377A (ja) * 2000-09-22 2002-06-14 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US6335890B1 (en) * 2000-11-01 2002-01-01 International Business Machines Corporation Segmented write line architecture for writing magnetic random access memories
DE10054520C1 (de) * 2000-11-03 2002-03-21 Infineon Technologies Ag Datenspeicher mit mehreren Bänken
JP4667594B2 (ja) * 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4818519B2 (ja) * 2001-02-06 2011-11-16 ルネサスエレクトロニクス株式会社 磁気記憶装置
US6490217B1 (en) * 2001-05-23 2002-12-03 International Business Machines Corporation Select line architecture for magnetic random access memories
JP4780878B2 (ja) * 2001-08-02 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4780874B2 (ja) * 2001-09-04 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946227A (en) * 1998-07-20 1999-08-31 Motorola, Inc. Magnetoresistive random access memory with shared word and digit lines
JP2001236781A (ja) * 1999-12-16 2001-08-31 Toshiba Corp 磁気メモリ装置
JP2002151661A (ja) * 2000-11-14 2002-05-24 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Also Published As

Publication number Publication date
CN1252727C (zh) 2006-04-19
KR20030021133A (ko) 2003-03-12
CN1404066A (zh) 2003-03-19
US20060120150A1 (en) 2006-06-08
DE10235467A1 (de) 2003-04-03
US6999341B2 (en) 2006-02-14
JP4780874B2 (ja) 2011-09-28
TW567490B (en) 2003-12-21
US20030043620A1 (en) 2003-03-06
JP2003077267A (ja) 2003-03-14

Similar Documents

Publication Publication Date Title
KR100540403B1 (ko) 자기 터널 접합을 갖는 메모리 셀을 구비한 박막 자성체기억 장치
US7206222B2 (en) Thin-film magnetic memory device executing data writing with data write magnetic fields in two directions
US7061796B2 (en) Thin film magnetic memory device for programming required information with an element similar to a memory cell information programming method
US7292470B2 (en) Thin film magnetic memory device writing data with bidirectional current
US7042761B2 (en) Thin film magnetic memory device suppressing internal magnetic noises
US7272064B2 (en) Thin film magnetic memory device for writing data of a plurality of bits in parallel
US6870757B2 (en) Thin film magnetic memory device applying a magnetic field to write data
US6903965B2 (en) Thin film magnetic memory device permitting high precision data read
JP5192566B2 (ja) 薄膜磁性体記憶装置
US20030117838A1 (en) Thin film magnetic memory device writing data with bidirectional data write current
JP5147972B2 (ja) 薄膜磁性体記憶装置
US6912174B2 (en) Thin film magnetic memory device suppressing influence of magnetic field noise from power supply wiring
JP2008293657A (ja) 薄膜磁性体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20141205

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151201

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee