JP2003077267A

JP2003077267A - 薄膜磁性体記憶装置

Info

Publication number: JP2003077267A
Application number: JP2001267778A
Authority: JP
Inventors: Tsukasa Oishi; 司大石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-09-04
Filing date: 2001-09-04
Publication date: 2003-03-14
Anticipated expiration: 2021-09-04
Also published as: KR20030021133A; CN1404066A; US20060120150A1; JP4780874B2; KR100540403B1; US6999341B2; DE10235467A1; US20030043620A1; TW567490B; CN1252727C

Abstract

(57)【要約】【課題】非選択メモリセルに対するデータ誤書込を防
止する薄膜磁性体記憶装置を提供する。【解決手段】メモリアレイ１０は、ｍ行×ｎ列の複数
のメモリセルブロック５０に分割される。ライトディジ
ット線ＷＤＬは、各メモリセルブロックごとに独立に、
各メモリセル行ごとに分割される。各ライトディジット
線ＷＤＬは、ライトディジット線ＷＤＬと階層的に、行
方向に隣接する複数のサブブロックに対して共通に配置
されるメインワード線ＭＷＬおよびセグメントデコード
線ＳＧＤＬによって伝達される情報に応じて、選択的に
活性化される。行方向のデータ書込電流は、選択メモリ
セルブロックに対応するライトディジット線ＷＤＬのみ
で流されるので,非選択メモリセルに対するデータ誤書
込の発生を抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunneling Junction）を有するメモリセ
ルを備えたランダムアクセスメモリに関する。

【０００２】

【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Me
mory）デバイスが注目されている。ＭＲＡＭデバイス
は、半導体集積回路に形成された複数の薄膜磁性体を用
いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々
に対してランダムアクセスが可能な記憶装置である。

【０００３】特に、近年では磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭデバ
イスの性能が飛躍的に進歩することが発表されている。
磁気トンネル接合を有するメモリセルを備えたＭＲＡＭ
デバイスについては、“A 10ns Read and Write Non-Vo
latile Memory Array Using a Magnetic Tunnel Juncti
on and FET Switch in each Cell", ISSCC Digest of T
echnical Papers, TA7.2, Feb. 2000.および“Nonvolat
ile RAM based on Magnetic Tunnel Junction Element
s", ISSCC Digestof Technical Papers, TA7.3, Feb. 2
000.等の技術文献に開示されている。

【０００４】図２１は、磁気トンネル接合部を有するメ
モリセル（以下、単にＭＴＪメモリセルとも称する）の
構成を示す概略図である。

【０００５】図２１を参照して、ＭＴＪメモリセルＭＣ
は、磁気的に書込まれた記憶データのデータレベルに応
じて電気抵抗が変化する磁気トンネル接合部ＭＴＪと、
アクセストランジスタＡＴＲとを含む。アクセストラン
ジスタＡＴＲは、リードビット線ＲＢＬおよびライトビ
ット線ＷＢＬの間に、磁気トンネル接合部ＭＴＪと直列
に接続される。代表的には、アクセストランジスタＡＴ
Ｒとして、電界効果トランジスタが適用される。

【０００６】ＭＴＪメモリセルに対しては、データ書込
時にデータ書込電流を流すためのライトビット線ＷＢＬ
およびライトディジット線ＷＤＬと、データ読出を指示
するためのワード線ＷＬと、データ読出時において、記
憶データを読出すためのリードビット線ＲＢＬとが配置
される。

【０００７】図２２は、半導体基板上に作製されたＭＴ
Ｊメモリセルの構造図である。図２２を参照して、半導
体主基板ＳＵＢ上にアクセストランジスタＡＴＲが形成
される。アクセストランジスタＡＴＲは、ｎ型領域であ
るソース／ドレイン領域１１０および１２０と、ゲート
１３０とを有する。ソース／ドレイン領域１１０は、コ
ンタクトホールに形成された金属膜１４０を介して、リ
ードビット線ＲＢＬと電気的に結合される。

【０００８】ライトディジット線ＷＤＬは、リードビッ
ト線ＲＢＬの上層の金属配線層に形成される。磁気トン
ネル接合部ＭＴＪは、ライトディジット線ＷＤＬの上層
に配置される。磁気トンネル接合部ＭＴＪは、コンタク
トホールに形成された金属膜１４０、金属配線層および
バリアメタル１５０を介して、アクセストランジスタＡ
ＴＲのソース／ドレイン領域１２０と電気的に結合され
る。バリアメタル１５０は、磁気トンネル接合部ＭＴＪ
と、金属配線との間を電気的に結合するために設けられ
る緩衝材である。

【０００９】磁気トンネル接合部ＭＴＪは、固定された
磁化方向を有する磁性体層（以下、単に固定磁化層とも
称する）ＦＬと、データ書込電流によって生じるデータ
書込磁界に応じた方向に磁化される磁性体層（以下、単
に自由磁化層とも称する）ＶＬとを有する。固定磁化層
ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成さ
れるトンネルバリアＴＢが配置される。自由磁化層ＶＬ
は、書込まれる記憶データのレベルに応じて、固定磁化
層ＦＬと同一方向または反対方向に磁化される。

【００１０】磁気トンネル接合部ＭＴＪの電気抵抗は、
固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方向の
相対関係に応じて変化する。具体的には、固定磁化層Ｆ
Ｌおよび自由磁化層ＶＬの間で磁化方向が揃っている場
合には、両者の磁化方向が反対である場合に比べて、電
気抵抗は小さくなる。

【００１１】ライトビット線ＷＢＬは、磁気トンネル接
合部ＭＴＪと電気的に結合されて、磁気トンネル接合部
ＭＴＪの上層に設けられる。後ほど詳細に説明するよう
に、データ書込時においては、ライトビット線ＷＢＬお
よびライトディジット線ＷＤＬの両方にデータ書込電流
を流す必要がある。一方、データ読出時においては、ワ
ード線ＷＬを高電圧状態に活性化することによって、ア
クセストランジスタＡＴＲをターンオンさせて、リード
ビット線ＲＢＬとライトビット線ＷＢＬとの間に、磁気
トンネル接合部ＭＴＪが電気的に結合される。

【００１２】データ書込電流を流すためのライトビット
線ＷＢＬおよびライトディジット線ＷＤＬと、センス電
流（データ読出電流）を流すためのリードビット線ＲＢ
Ｌとは、金属配線層に形成される。一方、ワード線ＷＬ
は、アクセストランジスタＡＴＲのゲート電圧を制御す
るために設けられるものであり、電流を積極的に流す必
要はない。したがって、集積度を高める観点から、ワー
ド線ＷＬは、独立した金属配線層を新たに設けることな
く、ゲート１３０と同一の配線層に、ポリシリコン層や
ポリサイド層などを用いて形成される。

【００１３】図２３は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。

【００１４】図２３を参照して、データ書込時において
は、ワード線ＷＬが非活性化されて、アクセストランジ
スタＡＴＲはターンオフされる。この状態で、書込デー
タのレベルに応じた方向に自由磁化層ＶＬを磁化するた
めのデータ書込電流が、ライトビット線ＷＢＬおよびラ
イトディジット線ＷＤＬにそれぞれ流される。自由磁化
層ＶＬの磁化方向は、ライトビット線ＷＢＬおよびライ
トディジット線ＷＤＬをそれぞれ流れるデータ書込電流
の向きによって決定される。

【００１５】図２４は、データ書込電流の方向と自由磁
化層の磁化方向との関係を示す概念図である。

【００１６】図２４を参照して、横軸に示される磁界Ｈ
ｘは、ライトディジット線ＷＤＬを流れるデータ書込電
流によって生じる磁界Ｈ（ＷＤＬ）の方向を示す。一
方、縦軸に示される磁界Ｈｙは、ライトビット線ＷＢＬ
を流れるデータ書込電流によって生じる磁界Ｈ（ＷＢ
Ｌ）の方向を示す。自由磁化層ＶＬの磁化方向は、磁界
Ｈ（ＷＤＬ）とＨ（ＷＢＬ）との和が図中に示されるア
ステロイド特性線の外側の領域に達する場合においての
み更新される。すなわち、データ書込を実行するために
は、ライトディジット線ＷＤＬおよびライトビット線Ｗ
ＢＬの両方に、所定強度を超える磁界を生じさせるに十
分なデータ書込電流を流す必要がある。

【００１７】一方、アステロイド特性線の内側の領域に
相当する磁界が印加された場合においては、自由磁化層
ＶＬの磁化方向は変化しない。すなわち、ライトディジ
ット線ＷＤＬおよびライトビット線ＷＢＬの一方のみに
所定のデータ書込電流を流す場合には、データ書込は実
行されない。ＭＴＪメモリセルに一旦書込まれた磁化方
向、すなわち記憶データレベルは、新たなデータ書込が
実行されるまでの間不揮発的に保持される。

【００１８】図２５は、ＭＴＪメモリセルに対するデー
タ読出動作を説明する概念図である。

【００１９】図２５を参照して、データ読出時において
は、アクセストランジスタＡＴＲが、ワード線ＷＬの活
性化に応答してターンオンする。これにより、磁気トン
ネル接合部ＭＴＪは、ライトビット線ＷＢＬおよびリー
ドビット線ＲＢＬの間に電気的に結合される。さらに、
磁気トンネル接合部ＭＴＪおよびリードビット線ＲＢＬ
を含む電流経路にセンス電流Ｉｓを流すことにより、磁
気トンネル接合部ＭＴＪの電気抵抗に応じた、すなわち
ＭＴＪメモリセルの記憶データレベルに応じた電圧変化
をリードビット線ＲＢＬに発生させることができる。

【００２０】したがって、たとえば、リードビット線Ｒ
ＢＬを所定電圧にプリチャージした後にセンス電流Ｉｓ
の供給を開始すれば、リードビット線ＲＢＬの電圧を検
知することによって、ＭＴＪメモリセルの記憶データを
読出すことができる。

【００２１】なお、データ読出動作時においても、磁気
トンネル接合部ＭＴＪにセンス電流Ｉｓが流れるが、セ
ンス電流Ｉｓは、一般的に、上述したデータ書込電流よ
りは、１〜２桁程度小さくなるように設定される。した
がって、データ読出時におけるセンス電流Ｉｓの影響に
よってＭＴＪメモリセルの記憶データが誤って書換えら
れる可能性は小さい。

【００２２】

【発明が解決しようとする課題】一般的に、複数のＭＴ
Ｊメモリセルが行列状に配置されたＭＲＡＭデバイスに
おいては、メモリセル行に対応して、ライトディジット
線ＷＤＬおよびワード線ＷＬが配置され、メモリセル列
に対応して、ライトビット線ＷＢＬおよびリードビット
線ＲＢＬが配置される。したがって、各メモリセル行に
対応して、データ書込時に用いるライトディジット線Ｗ
ＤＬと、データ読出時に用いるワード線ＷＬとの２種類
の配線が必要となる。これにより、行選択動作に関連す
る回路の面積が増大してしまう。

【００２３】また、既に説明したように、データ書込の
対象となる選択メモリセルに対しては、ライトビット線
ＷＢＬおよびライトディジット線ＷＤＬの両方にデータ
書込電流が流す必要がある。したがって、選択メモリセ
ルと同一のメモリセル行もしくはメモリセル列に属する
非選択メモリセルに対しても、ライトビット線ＷＢＬお
よびライトディジット線ＷＤＬのいずれか一方には、デ
ータ書込電流が流される。

【００２４】これらの非選択メモリセルに対して、理論
的にはデータ書込は実行されないが、ノイズ等の影響に
よって微小な書込動作が実行されて、自由磁化層の磁化
方向に変化が生じる可能性も存在する。このような現象
が蓄積されると、データの誤書込に至り、記憶データが
消失してしまう可能性がある。したがって、データ書込
時において、このようなデータ誤書込の危険性を抑制す
る構成が求められる。

【００２５】また、動作テストによって、各ＭＴＪメモ
リセルのデータ誤書込に対する耐性を十分に評価する必
要がある。したがって、メモリアレイ全体に対して、こ
のような動作テストを効率的に実行する構成も求められ
る。

【００２６】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、行選
択動作に関連する部分の回路面積を削減した薄膜磁性体
記憶装置を提供することである。

【００２７】この発明の、他の目的は、データ書込にお
いて、非選択メモリセルに対するデータ誤書込の発生を
抑制する薄膜磁性体記憶装置の構成を提供することであ
る。

【００２８】この発明の、さらに他の１つの目的は、各
ＭＴＪメモリセルにおけるデータ誤書込耐性を効率的に
評価する薄膜磁性体記憶装置の構成を提供することであ
る。

【００２９】

【課題を解決するための手段】この発明に従う薄膜磁性
体記憶装置は、行列状に配置される複数のメモリセルを
含むメモリアレイを備え、各メモリセルの電気抵抗は、
第１および第２のデータ書込電流によって磁気的に書込
まれた記憶データに応じて変化する。薄膜磁性体記憶装
置は、メモリセル行にそれぞれ対応して設けられ、各々
が、活性化時において、行方向に第１のデータ書込電流
を流すための複数のライトディジット線と、メモリセル
列にそれぞれ対応して設けられ、各々が、活性化時にお
いて列方向に第２のデータ書込電流を流すための複数の
ライトビット線と、メモリセル行にそれぞれ対応して設
けられ、各々が、データ読出対象に選択された選択メモ
リセルを含む選択行を活性化するための複数のワード線
と、メモリアレイにおける行選択を実行するための行選
択部とを備える。行選択部は、行アドレスをデコードす
るための行デコード回路と、各ワード線に対応して設け
られ、データ読出時において、対応するメモリセル行の
デコード結果に基づいて、対応するワード線を活性化す
るためのワード線選択回路と、各ライトディジット線に
対応して設けられ、データ書込時において、対応するメ
モリセル行のデコード結果に基づいて、対応するライト
ディジット線を活性化するためライトディジット線選択
回路とを含む。

【００３０】好ましくは、各メモリセル行において、各
ワード線選択回路および各ライトディジット線選択回路
は、各ワード線および各ライトディジット線の一端に対
応する第１の領域および、各ワード線および各ライトデ
ィジット線の他端に対応する第２の領域の一方に、１行
ごとに交互配置される。

【００３１】好ましくは、薄膜磁性体記憶装置は、Ｌ個
（Ｌ：２以上の自然数）のメモリセル行ごとに配置さ
れ、行アドレスに応じて選択的に活性化されるメインワ
ード線と、行アドレスに応じて、１本のメインワード線
と対応付けられるＬ個のメモリセル行のうちの１個を選
択するための信号を伝達する選択線と、対応する１本ず
つのワード線およびライトディジット線ごとに設けら
れ、対応するメインワード線と選択線とに応じて、対応
するワード線およびライトディジット線に対してデコー
ド結果を伝達するためのサブワードドライバとをさらに
備える。

【００３２】さらに好ましくは、薄膜磁性体記憶装置
は、各ワード線ごとに設けられ、データ書込時におい
て、対応するワード線を接地電圧に固定するためのトラ
ンジスタスイッチをさらに備える。

【００３３】あるいは、さらに好ましくは、サブワード
ドライバは、デコード結果に基づいて、対応する１本ず
つのワード線およびライトディジット線の一方が選択さ
れる場合に、内部ノードを第１の電圧に設定し、かつ、
対応する１本ずつのワード線およびライトディジット線
の両方が非選択である場合に、内部ノードを第２の電圧
に設定する。各ライトディジット線選択回路は、対応す
るライトディジット線の一端と内部ノードとの間に設け
られ、データ書込時にオンする第１のトランジスタスイ
ッチを含む。薄膜磁性体記憶装置は、各ライトディジッ
ト線ごとに設けられ、対応するライトディジット線の他
端を第２の電圧と接続するための第２のトランジスタス
イッチをさらに備える。

【００３４】この発明の他の構成に従う薄膜磁性体記憶
装置は、行列状に配置される複数のメモリセルを含み、
列方向に沿って複数のバンクに分割されるメモリアレイ
を備える。各メモリセルの電気抵抗は、第１および第２
のデータ書込電流によって磁気的に書込まれた記憶デー
タに応じて変化する。薄膜磁性体記憶装置は、メモリセ
ル列にそれぞれ対応して設けられ、各々が、活性化時に
おいて、列方向に沿って第１のデータ書込電流を流すた
めの複数のライトビット線と、Ｌ個（Ｌ：２以上の自然
数）のメモリセル行ごとに配置され、行アドレスに応じ
て選択的に活性化されるメインワード線と、行アドレス
に応じて、１本のメインワード線と対応付けられるＬ個
のメモリセル行のうちの１個を選択するための信号を伝
達する選択線と、メモリセル行にそれぞれ対応して設け
られるとともに、同一メモリセル行において各バンクご
とに分割配置される複数のライトディジット線と、複数
のライトディジット線にそれぞれ対応して設けられ、各
々が、対応するメインワード線と選択線とに応じて、対
応するライトディジット線を選択的に活性化する複数の
サブワードドライバとをさらに備える。活性化されたラ
イトディジット線は、データ書込対象に選択された選択
メモリセルを含むバンク内において、選択メモリセルを
含む選択行に対して第２のデータ書込電流を流す。

【００３５】好ましくは、サブワードドライバは、活性
化時には、対応するライトディジット線を第１の電圧と
接続し、かつ、非活性化時には、対応するライトディジ
ット線を第２の電圧と接続する。薄膜磁性体記憶装置
は、各ライトディジット線ごとに設けられ、対応するラ
イトディジット線の差部ワードドライバと反対側の一端
を第２の電圧と接続するためのトランジスタスイッチを
さらに備える。

【００３６】好ましくは、第１のデータ書込電流は、書
込まれる記憶データのレベルに応じた方向に流される。

【００３７】この発明のさらに他の構成に従う薄膜磁性
体記憶装置は、行列状に配置される複数のメモリセルを
含み、行方向に沿って複数のブロックに分割されるメモ
リアレイを備える。各メモリセルの電気抵抗は、第１お
よび第２のデータ書込電流によって磁気的に書込まれた
記憶データに応じて変化する。薄膜磁性体記憶装置は、
メモリセル行にそれぞれ対応して設けられ、各々が、活
性化時において、データ書込対象に選択された選択メモ
リセルを含む選択行に対して、第１のデータ書込電流を
流すための複数のライトディジット線と、Ｌ個（Ｌ：２
以上の自然数）のメモリセル行ごとに配置され、活性化
時において、第２のデータ書込電流を流すためのメイン
ライトビット線と、メモリセル列にそれぞれ対応して設
けられるとともに、同一メモリセル列において各ブロッ
クごとに分割配置される複数のサブライトビット線とを
備える。各サブライトビット線は、対応するメモリセル
に対して、対応するメインライトビット線よりも近くに
配置される。薄膜磁性体記憶装置は、各メモリセルブロ
ックにおいて、各メインライトビット線ごとに設けら
れ、対応するメインライトビット線とＬ本のサブライト
ビット線との間の接続を制御するための接続制御部をさ
らに備え、接続制御部は、選択メモリセルが含まれるブ
ロックにおいて、選択メモリセルに対応する選択サブラ
イトビット線を、対応するメインライトビット線と接続
するとともに、それ以外のサブライトビット線の各々を
対応するメインライトビット線から電気的に切離す。

【００３８】好ましくは、薄膜磁性体記憶装置は、各メ
インライトビット線の一端および他端にそれぞれ対応し
て設けられる第１および第２のライトビット線ドライバ
をさらに備える。第１および第２のライトビット線ドラ
イバは、対応するメインライトビット線が選択メモリセ
ルと対応する場合に、一端および他端を第１および第２
の電圧の一方ずつと、書込データのレベルに応じて接続
する。

【００３９】特にこの構成においは、第１のライトビッ
ト線ドライバは、第１の電圧とメインライトビット線の
一端との間に設けられた第１のドライバトランジスタ
と、第２の電圧と一端との間に設けられた第２のドライ
バトランジスタと、対応するメインライトビット線を選
択するための信号と書込データとに応じて、第１および
第２のドライバトランジスタのゲート電圧を制御する第
１の論理ゲートとを有する。第２のライトビット線ドラ
イバは、第１の電圧とメインライトビット線の他端との
間に設けられた第３のドライバトランジスタと、第２の
電圧と他端との間に設けられた第４のドライバトランジ
スタと、対応するメインライトビット線を選択するため
の信号と書込データの反転信号とに応じて、第３および
第４のドライバトランジスタのゲート電圧を制御する第
２の論理ゲートとを有する。

【００４０】また、好ましくは、接続制御部は、選択メ
モリセルに対応するサブライトビット線の両端を、対応
するメインライトビット線上の第１および第２のノード
のそれぞれと接続するとともに、第１および第２のノー
ド間に直列に挿入される第１の選択スイッチを有し、第
１の選択スイッチは、対応するブロックが選択メモリセ
ルを含む場合に、対応するメインライトビット線上の電
流経路を遮断する。

【００４１】さらに好ましくは、接続制御部は、各サブ
ライトビット線ごとに設けられ、対応するサブライトビ
ット線の一端と第１のノードとの間に設けられる第２の
選択スイッチと、各サブライトビット線ごとに設けら
れ、対応するサブライトビット線の他端と第２のノード
との間に設けられる第３の選択スイッチとをさらに含
む。第２および第３の選択スイッチは、対応するブロッ
クが選択メモリセルを含む場合に、１本のメインライト
ワード線と対応付けられるＬ本のサブライトビット線の
うちの１本を選択するための信号に応答して、選択的に
オンする。

【００４２】特にこの構成においては、接続制御部は、
各サブライトビット線ごとに設けられ、対応するサブラ
イトビット線を接地電圧と接続するための第４および第
５の選択スイッチをさらに含む。第４の選択スイッチ
は、対応するブロックが選択メモリセルを含む場合に、
対応するサブライトビット線が選択メモリセルに対応す
るときを除いてオンする。第５の選択スイッチは、対応
するブロックが選択メモリセルを含む場合を除いてオン
する。

【００４３】あるいは好ましくは、薄膜磁性体記憶装置
は、各メインライトビット線の一端にそれぞれ対応して
設けられ、対応するメインライトビット線が選択メモリ
セルと対応する場合に一端を第１の電圧と接続するライ
トビット線ドライバをさらに備える。接続制御部は、選
択サブライトビット線の一端および他端を、対応するメ
インライトビット線および第２の電圧の一方ずつと、書
込データのレベルに応じて接続する。

【００４４】さらに好ましくは、接続制御部は、各サブ
ライトビット線ごとに設けられ、対応するサブライトビ
ット線の一端と対応するメインライトビット線との間に
設けられる第１の選択スイッチと、各サブライトビット
線ごとに設けられ、対応するサブライトビット線の他端
と対応するメインライトビット線との間に設けられる第
２の選択スイッチとを含む。

【００４５】特にこの構成においては、第１および第２
の選択スイッチの一方は、対応するサブライトビット線
が選択メモリセルに対応する場合に、書込データのレベ
ルに応じて選択的にオンする。

【００４６】あるいは、さらに好ましくは、接続制御部
は、各サブライトビット線ごとに設けられ、対応するサ
ブライトビット線の一端と第２の電圧との間に設けられ
る第３の選択スイッチと、各サブライトビット線ごとに
設けられ、対応するサブライトビット線の他端と第２の
電圧との間に設けられる第４の選択スイッチとを含む。

【００４７】特にこの構成においては、第３および第４
の選択スイッチの一方は、対応するサブライトビット線
が選択メモリセルに対応する場合に、書込データのレベ
ルに応じて選択的にオンする。

【００４８】さらに、対応するサブライトビット線が選
択メモリセルに対応する場合を除いて、第３および第４
の選択スイッチの各々はオンする。

【００４９】また、好ましくは、接続制御部は、各サブ
ライトビット線の一端および他端にそれぞれ対応して設
けられる第１および第２のＣＭＯＳドライバを含む。第
１のＣＭＯＳドライバは、対応するサブライトビット線
の一端および対応するメインライトビット線の間に設け
られる第１導電型の第１ＭＯＳトランジスタと、一端お
よび第２の電圧の間に設けられる、第１導電型とは反対
の第２導電型の第２ＭＯＳトランジスタとを有する。第
２のＣＭＯＳドライバは、対応するサブライトビット線
の他端および対応するメインライトビット線の間に設け
られる第１導電型の第３ＭＯＳトランジスタと、他端お
よび第２の電圧との間に設けられる、第２導電型の第４
ＭＯＳトランジスタとを有する。第１および第２のＭＯ
Ｓトランジスタは相補的にオンし、第３および第４のＭ
ＯＳトランジスタは相補的にオンする。

【００５０】さらに好ましくは、対応するサブライトビ
ット線が選択メモリセルに対応する場合に、第１および
第２のＣＭＯＳドライバの一方は、書込データのレベル
に応じて、一端および他端の一方を対応するメインライ
トビット線と接続し、第１および第２のＣＭＯＳドライ
バの他方は、書込データのレベルに応じて、一端および
他端の他方を第２の電圧と接続する。

【００５１】特に、対応するサブライトビット線が選択
メモリセルに対応する場合を除いて、第２ＭＯＳトラン
ジスタおよび第４ＭＯＳトランジスタはオンする。

【００５２】この発明のさらに他の構成に従う薄膜磁性
体記憶装置は、行列状に配置される複数のメモリセルを
含むメモリアレイを備える。各メモリセルの電気抵抗
は、第１および第２のデータ書込電流によって磁気的に
書込まれた記憶データに応じて変化する。薄膜磁性体記
憶装置は、メモリセル行にそれぞれ対応して設けられ、
各々が、活性化時において、行方向に沿って第１のデー
タ書込電流を流すための複数のライトディジット線と、
メモリセル列にそれぞれ対応して設けられ、各々が、活
性化時において、列方向に沿って第２のデータ書込電流
を流すための複数のライトビット線と、動作テスト時に
おいて、複数のライトディジット線の少なくとも一部を
並列に活性化するための第１のマルチセレクション制御
部とをさらに備える。

【００５３】好ましくは、薄膜磁性体記憶装置は、動作
テスト時において、各メモリセルに対するデータ書込が
理論的には不能なレベルまで、第１のデータ書込電流を
低下させるためのテスト電流供給回路をさらに備える。

【００５４】また、好ましくは、薄膜磁性体記憶装置
は、動作テスト時において、複数のライトビット線のう
ちの少なくとも一部を、第１および第２の電圧の間に互
いに直列に接続するための第２のマルチセレクション制
御部をさらに備える。

【００５５】さらに好ましくは、動作テストは、少なく
とも一部のライトビット線に流される第２のデータ書込
電流の方向が互いに反対に設定される、第１および第２
のテストパターンを含む。

【００５６】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、図中
における同一符号は、同一または相当部分を示す。

【００５７】［実施の形態１］図１は、本発明の実施の
形態１に従うＭＲＡＭデバイス１の全体構成を示す概略
ブロック図である。

【００５８】図１を参照して、実施の形態１に従うＭＲ
ＡＭデバイス１は、外部からの制御信号ＣＭＤおよびア
ドレス信号ＡＤＤに応答してランダムアクセスを行な
い、書込データＤＩＮの入力および読出データＤＯＵＴ
の出力を実行する。

【００５９】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配置された複数のＭＴＪメ
モリセルを有するメモリアレイ１０とを備える。

【００６０】メモリアレイ１０は、行列状に配置された
複数のＭＴＪメモリセルＭＣを含む。ＭＴＪメモリセル
の構成は、図２１に示したのと同様である。図１におい
ては、代表的に示される１個のＭＴＪメモリセルと、こ
れに対応するワード線ＷＬ、ライトディジット線ＷＤ
Ｌ、ライトビット線ＷＢＬおよびリードビット線ＲＢＬ
の配置が示される。ワード線ＷＬおよびライトディジッ
ト線ＷＤＬは、メモリセル行に対応して配置される。実
施の形態１に従う構成においては、ワード線ＷＬは、複
数のメモリセル行ごとに配置されるメインワード線ＭＷ
Ｌと、各メモリセル行ごとに配置されるサブワード線Ｓ
ＷＬとに階層的に設けられる。リードビット線ＲＢＬお
よびライトビット線ＷＢＬは、メモリセル列に対応して
配置される。

【００６１】データ書込時においては、選択メモリセル
に対応するメモリセル行（以下、選択行とも称する）の
ライトディジット線ＷＤＬと、選択メモリセルに対応す
るメモリセル列（以下、選択列とも称する）のライトビ
ット線ＷＢＬとが活性化されて、それぞれにデータ書込
電流が流される。また、データ読出時においては、選択
メモリセルに対応するワード線ＷＬ（サブワード線ＳＷ
Ｌ）が高電圧状態に活性化され、センス電流（データ読
出電流）Ｉｓが、選択メモリセルおよびリードビット線
ＲＢＬを通過する。

【００６２】メモリアレイ１０における、ＭＴＪメモリ
セルおよび上記の信号線群の配置の詳細については、後
程説明する。なお、以下においては、信号、信号線およ
びデータ等の２値的な高電圧状態（電源電圧Ｖｃｃ）お
よび低電圧状態（接地電圧Ｖｓｓ）を、それぞれ「Ｈレ
ベル」および「Ｌレベル」とも称する。

【００６３】ＭＲＡＭデバイス１は、さらに、アドレス
信号ＡＤＤによって示されるロウアドレスＲＡをデコー
ドして、メモリアレイ１０における行選択を実行するた
めのデコード結果を出力する行デコーダ２０と、アドレ
ス信号ＡＤＤによって示されるコラムアドレスＣＡをデ
コードして、メモリアレイ１０における列選択を実行す
るためのデコード結果を出力する列デコーダ２５と、読
出／書込制御回路３０および３５とを備える。

【００６４】読出／書込制御回路３０および３５は、デ
ータ書込時においてライトビット線ＷＢＬにデータ書込
電流を流すための回路、データ読出時においてリードビ
ット線ＲＢＬにセンス電流を流すための回路、データ読
出時において、リードビット線ＲＢＬの電圧を検知して
読出データを生成するための回路等を総称したものであ
る。

【００６５】図２は、図１に示したメモリアレイ１０の
構成を説明するための図である。図２を参照して、メモ
リアレイ１０は、サブワードドライバ帯５２およびサブ
コラムドライバ帯５５に囲まれたメモリセルブロック５
０に細分化されている。メモリアレイ１０全体では、メ
モリセルブロック５０は、ｎ行×ｍ列（ｎ，ｍ：自然
数）に行列状に配置されている。以下においては、選択
メモリセルが属するメモリセルブロックを、単に選択メ
モリセルブロックと称する。

【００６６】列方向に互いに隣り合うｍ個のメモリセル
ブロックは、同一のバンクを構成する。したがって、メ
モリアレイ１０は、ｎ個のバンクＢＫ１〜ＢＫｎに分割
される。同様に、行方向に互いに隣り合うｎ個のメモリ
セルブロックは、同一のブロックグループを構成する。
したがって、メモリアレイ１０は、ｍ個のブロックグル
ープＢＧＬ１〜ＢＧＬｍに分割される。

【００６７】各メモリセルブロック５０において、ＭＴ
Ｊメモリセルは、行列状に配置される。各メモリセル行
ごとに、データ読出用のサブワード線ＳＷＬと、データ
書込用のライトディジット線ＷＤＬとが配置される。す
なわち、ライトディジット線ＷＤＬは、各サブブロック
ごとに独立に、各メモリセル行に対応して配置される。
実施の形態１に従う構成においては、行選択のための上
位信号線として、ワード線ＷＬがサブワード線ＳＷＬお
よびライトディジット線ＷＤＬと階層的に設けられる。
メインワード線ＭＷＬは、複数のメモリセル行ごとに、
行方向に互いに隣り合うｎ個のメモリセルブロックにま
たがって共通に配置される。

【００６８】メインワード線ＭＷＬにそれぞれ対応し
て、メインワードドライバ６０が配置される。メインワ
ードドライバ６０の各々は、行デコーダ２０における行
選択結果に応じて、対応するメインワード線ＭＷＬを活
性化する。

【００６９】各メモリセル列に対応して、データ書込用
のライトビット線ＷＢＬおよびリードビット線ＲＢＬが
配置される。実施の形態１に従う構成においては、ライ
トビット線ＷＢＬおよびリードビット線ＲＢＬは、列方
向に互いに隣り合うｍ個のメモリセルブロック間にまた
がって共通に配置される。これらのビット線をワード線
と同様に、上位のビット線と下位のビット線とに階層的
に配置する場合には、両者の間の接続を制御するための
回路群が、サブコラムドライバ帯５５に設けられる。

【００７０】列方向に沿ってセグメントデコード線ＳＧ
ＤＬが配置される。セグメントデコード線ＳＧＤＬは、
行デコーダ２０のデコード結果に応じて活性化され、サ
ブワード線ＳＷＬおよびライトディジット線ＷＤＬの活
性化範囲を制御するための信号を伝達する。セグメント
デコード線ＳＧＤＬは、サブワードドライバ帯を通過す
るように設けられ、後程説明するようしバンク選択線Ｂ
ＳＬ、選択線ＳＬおよびリセット線ＲＳＬを含む。セグ
メントデコード線ＳＧＤＬは、各バンクごとに独立に制
御される。

【００７１】サブワードドライバ帯５２には、対応する
セグメントデコード線ＳＧＤＬおよびメインワード線Ｍ
ＷＬに応じて、対応するサブワード線ＳＷＬおよびライ
トディジット線ＷＤＬの活性化を制御するための回路群
が配置されている。

【００７２】図３は、サブワードドライバ帯およびサブ
ブロックの詳細な構成を示すための回路図である。

【００７３】図３を参照して、サブワードドライバ帯５
２には、各メモリセル行に対応して、サブワードドライ
バ７０およびサブロウデコーダ８０が配置される。

【００７４】図３においては、一例として、４つのメモ
リセル行ごとに１本のメインワード線ＭＷＬが設けられ
るものとする。すなわち、各メモリセルブロックにおい
て、１本のメインワード線ＭＷＬは、４本のサブワード
線ＳＷＬおよびライトディジット線ＷＤＬと対応付けら
れる。１本のメインワード線ＭＷＬに対応する４本のサ
ブワード線（データ読出時）およびライトディジット線
ＷＤＬ（データ書込時）のうちの、いずれのサブワード
線ＳＷＬおよびライトディジット線ＷＤＬが選択される
かは、選択線ＳＬのうちの１つの活性化（Ｈレベル）に
より指定される。リセット線ＲＳＬ１〜ＲＳＬ４は、サ
ブワードドライバに一旦保持されたデコード結果をリセ
ットするために配置される。なお、選択線ＳＬ１〜ＳＬ
４およびリセット線ＲＳＬ１〜ＲＳＬ４を総称する場合
には、選択線ＳＬおよびリセット線ＲＳＬとそれぞれ称
する。バンク選択線ＢＳＬは、対応するバンクに選択メ
モリセルブロックが含まれる場合に、Ｈレベルに活性化
される。

【００７５】サブワードドライバ７０は、ゲート電圧が
バンク選択線ＢＳＬにより制御され、メインワード線Ｍ
ＷＬと内部ノードＮ０との間に設けられる選択トランジ
スタ７１と、内部ノードＮ０によってゲート電圧が制御
され、選択線ＳＬのうちの１つ（たとえばＳＬ０）とデ
コード結果を保持するためのノードＮｄとの間に接続さ
れるトランジスタ７２と、ゲート電圧がトランジスタ７
２と同じ選択線（ＳＬ０）により制御され、内部ノード
Ｎ０とノードＮｄとの間に接続されるトランジスタ７３
とを含む。サブワードドライバ７０は、さらに、リセッ
ト線ＲＳＬによりゲート電圧が制御され、ノードＮｄと
接地電圧Ｖｓｓとの間に設けられるトランジスタ７４を
さらに含む。

【００７６】バンク選択線ＢＳＬは、活性化時にはＨレ
ベル（電源電圧Ｖｃｃ）に設定され、デコード結果がノ
ードＮｄに保持された後は、Ｌレベル（接地電圧Ｖｓ
ｓ）に変化する。このとき、トランジスタ７２および７
３により構成されるラッチ回路により、このバンク選択
線ＢＳＬの活性状態が保持されることになる。選択線Ｓ
Ｌとリセット線ＲＳＬとの電圧レベルは、互いに相補と
なるように制御される。

【００７７】待機動作時においては、バンク選択線ＢＳ
ＬがＬレベル（接地電圧Ｖｓｓ）であり、選択線ＳＬが
Ｌレベル（接地電圧Ｖｓｓ）であり、リセット線ＲＳＬ
は、Ｈレベル（電源電圧Ｖｃｃ）となっている。活性化
動作時においては、まず、対応するリセット線をＬレベ
ル（接地電圧Ｖｓｓ）に非活性化するとともに、選択行
に対応するバンク選択線ＢＳＬが活性化されて、Ｈレベ
ル（電源電圧Ｖｃｃ）となる。

【００７８】次いで、選択行に対応するメインワード線
ＭＷＬが活性化されてＨレベル（電源電圧Ｖｃｃ）に変
化する。このメインワード線ＭＷＬの活性化とほぼ同時
に、選択線ＳＬのうちの選択行に対応する１つが、Ｈレ
ベル（電源電圧Ｖｃｃ）に設定される。これに応じて、
選択行に対応するノードＮｄは、Ｈレベル（Ｖｃｃ−Ｖ
ｔｈ）レベルとなる。ここで、Ｖｔｈは、トランジスタ
７１および７３のしきい値電圧の和である。

【００７９】その後、バンク選択線ＢＳＬは、Ｌレベル
（接地電圧Ｖｓｓ）に非活性化され、サブワードドライ
バ７０中のトランジスタ７２および７３によって形成さ
れるラッチ回路によって、ノードＮｄに電荷が閉じ込め
られることになる。この状態で、選択線ＳＬのうちの選
択されている１つの電圧レベルをＨレベル（電源電圧Ｖ
ｃｃ）まで上昇させれば、選択メモリセルブロックにお
いて、選択行に対応するノードＮｄの電圧は、電源電圧
Ｖｃｃレベルまで上昇しかつラッチされる。

【００８０】リセット時には、バンク選択線ＢＳＬをＨ
レベル（電源電圧Ｖｃｃ）に設定するとともに、選択線
ＳＬをＬレベル（接地電圧Ｖｓｓ）に設定する。さら
に、リセット線ＲＳＬをＨレベル（電源電圧Ｖｃｃ）に
活性化することで、ノードＮｄに蓄えられた電荷を放電
する。このような構成とすることで、サブワードドライ
バ７０を、ＮチャネルＭＯＳトランジスタの４素子のみ
で構成することが可能であり、素子数を削減することが
できる。

【００８１】さらに、メインワード線ＭＷＬの活性化
は、ワンショットパルス信号として行なわれる。すなわ
ち、選択メモリセルブロック内の選択行において、サブ
ワードドライバ７０中のトランジスタ７２および７３に
よって、メインワード線の活性状態（Ｈレベル）が一度
保持されると、メインワード線ＭＷＬの電圧レベルはＬ
レベルにリセット可能である。

【００８２】このような構成では、図２に示したよう
に、複数のバンクが同一のメインワード線を共有して
も、バンク選択線ＢＳＬが活性化されない限り、メイン
ワード線ＭＷＬの電圧レベルは、サブワードドライバ７
０の各々に影響を与えることがない。したがって、行方
向に隣接する複数のメモリセルブロックを独立なバンク
として動作させることが可能となる。

【００８３】他のサブワードドライバにおいても、同様
の構成が存在する。このような構成とすることにより、
メインワード線ＭＷＬを活性化するとともに、さらにバ
ンク選択線ＢＳＬを活性化して、かつ選択線ＳＬのいず
れかを選択的に活性化することによって、選択メモリセ
ルブロック内の選択行に対応するノードＮｄが活性状態
（Ｈレベル；電源電圧Ｖｃｃ）に設定され、かつその活
性状態が保持される。すなわち、サブワードドライバ７
０内に、デコード結果（行選択結果）を保持することが
できる。

【００８４】一方、リセット線ＲＳＬを選択的に活性化
して接地電圧に放電することによって、一旦サブワード
ドライバ内に保持されたデコード結果（行選択結果）
は、リセットされる。

【００８５】サブロウデコーダ８０は、各メモリセル行
ごとに、千鳥状に配置される。すなわち、サブロウデコ
ーダ８０は、１つのメモリセルブロックに隣接する２つ
のサブワードドライバ帯５２を用いて、サブワード線Ｓ
ＷＬおよびライトディジット線ＷＤＬの一端に対応する
サブワードドライバ帯および、サブワード線ＳＷＬおよ
びライトディジット線ＷＤＬの他端に対応するサブワー
ドドライバ帯の一方に、１行ごとに交互配置される。こ
れにより、サブロウデコーダ８０を小面積で効率的に配
置できる。

【００８６】サブロウデコーダ８０は、サブワードドラ
イバ７０に保持される対応するメモリセル行のデコード
結果に基づいて、サブワード線ＳＷＬおよびライトディ
ジット線ＷＤＬの活性化を制御する。サブワード線ＳＷ
Ｌおよびライトディジット線ＷＤＬは、各メモリセル内
において、同一のメモリセル行に属するＭＴＪメモリセ
ルＭＣに対応するように配置される。一方、同一のメモ
リセル列に属するＭＴＪメモリセルＭＣに対しては、ラ
イトビット線ＷＢＬおよびリードビット線ＲＢＬが配置
される。

【００８７】さらに、各メモリセル行ごとに、データ書
込時を含むデータ読出時以外において、サブワード線Ｓ
ＷＬを接地電圧Ｖｓｓに固定するためのトランジスタス
イッチ９０と、ライトディジット線ＷＤＬの一端側を、
接地電圧Ｖｓｓと接続するためのトランジスタスイッチ
９２とが配置される。

【００８８】トランジスタスイッチ９０は、データ読出
時にＨレベルに活性化される制御信号ＲＥの反転信号／
ＲＥをゲートに受けて、サブワード線ＳＷＬと接地電圧
Ｖｓｓとの間に設けられる。トランジスタスイッチ９０
は、電源電圧Ｖｃｃと結合されたゲートを有し、ライト
ディジット線ＷＤＬと接地電圧Ｖｓｓとの間に設けられ
る。

【００８９】ライトディジット線ＷＤＬの他端は、サブ
ロウデコーダ８０によって、行選択結果に応じて選択的
にＨレベル（電源電圧Ｖｃｃ）に設定される。これによ
り、活性化されたライトディジット線ＷＤＬに対して、
サブロウデコーダ８０からトランジスタスイッチ９２に
向かう方向に、データ書込電流Ｉｐを流すことができ
る。

【００９０】図４は、サブロウデコーダ８０の構成を詳
細に示す回路図である。図４には、１本のメインワード
線ＭＷＬに対応する、４つのメモリセル行が代表的に示
される。各メモリセル行に対応するサブロウデコーダ８
０の構成は同様になるので、ここでは、代表的に１つの
メモリセル行に対応する構成について説明する。

【００９１】図４を参照して、サブロウデコーダ８０
は、デコード結果（行選択結果）が保持されたノードＮ
ｄとライトディジット線ＷＤＬとの間に設けられるトラ
ンジスタスイッチ８２と、ノードＮｄとサブワード線Ｓ
ＷＬとの間に設けられたトランジスタスイッチ８４とを
有する。トランジスタスイッチ８２のゲートには、デー
タ書込時にＨレベルに活性化される制御信号ＷＥが与え
られる。トランジスタスイッチ８４のゲートには、デー
タ読出時にＨレベルに活性化される制御信号ＲＥが入力
される。

【００９２】各サブロウデコーダにおいて、データ書込
時には、トランジスタスイッチ８２がターンオンすると
ともにトランジスタスイッチ８４がターンオフし、デー
タ読出時には、トランジスタスイッチ８４がターンオン
するとともにトランジスタスイッチ８２がターンオフす
る。

【００９３】データ読出時およびデータ書込時の各々に
おいて、ノードＮｄには、対応するメモリセル行のデコ
ード結果が保持される。すなわち、選択メモリセルブロ
ックの選択行に対応するノードＮｄは、Ｈレベル（電源
電圧Ｖｃｃ）に設定され、それ以外では、ノードＮｄ
は、Ｌレベル（電源電圧Ｖｃｃ）に設定される。

【００９４】データ書込時においては、トランジスタス
イッチ８２は、制御信号ＷＥに応答してターンオンし
て、ノードＮｄの電圧、すなわち対応するメモリセル行
のデコード結果に基づいて、対応するライトディジット
線ＷＤＬを活性化する。活性化されたライトディジット
線ＷＤＬは、Ｈレベル（電源電圧Ｖｃｃ）に設定された
ノードＮｄと接続されるので、サブロウデコーダ８０か
らオン状態のトランジスタスイッチ９２に向かう方向
に、データ書込電流Ｉｐが流される。

【００９５】したがって、行方向のデータ書込電流Ｉｐ
を流すためのライトディジット線ＷＤＬを各メモリセル
ブロックごとに細分化することによって、選択メモリセ
ルブロックに対応するライトディジット線ＷＤＬのみに
データ書込電流Ｉｐを流すことができる。

【００９６】一方、図１に示した読出／書込制御回路３
０および３５に設けられたライトビット線ドライバ（図
示せず）は、選択列に対応するライトビット線ＷＢＬの
両端のそれぞれを、Ｈレベル（電源電圧Ｖｃｃ）および
Ｌレベル（接地電圧Ｖｓｓ）の一方ずつに設定する。ラ
イトビット線ＷＢＬの両端の電圧設定は、書込データの
レベルに応じて切換えられる。したがって、ライトビッ
ト線ＷＢＬを流れる列方向のデータ書込電流は、記憶デ
ータのレベルに応じた方向（＋Ｉｗまたは−Ｉｗ）を有
する。以下においては、両方向のデータ書込電流を総称
する場合には、データ書込電流±Ｉｗと表記する。

【００９７】このような構成とすることによって、デー
タ書込対象となった選択メモリセルを含む必要最小限の
領域のみにデータ書込電流Ｉｐが流される。すなわち、
選択メモリセルが属する選択バンク以外の他のバンクに
おいては、行方向のデータ書込電流Ｉｐが流されること
がない。したがって、ライトディジット線ＷＤＬを階層
的に配置せずに、すなわち行方向に隣接するメモリセル
ブロック間で共有されるように配置する構成と比較し
て、非選択メモリセルに対するデータ誤書込の危険性を
抑制することができる。

【００９８】データ読出時においては、トランジスタス
イッチ９０によって、各サブワード線ＳＷＬが接地電圧
Ｖｓｓと切り離される。さらに、トランジスタスイッチ
８４は、制御信号ＲＥに応答してターンオンして、ノー
ドＮｄの電圧、すなわち対応するメモリセル行のデコー
ド結果に基づいて、対応するサブワード線ＳＷＬを活性
化する。活性化されたサブワード線ＳＷＬは、Ｈレベル
（電源電圧Ｖｃｃ）に設定されたノードＮｄと接続され
る。これに応答して、選択行に対応する対応するアクセ
ストランジスタＡＴＲの各々がターンオンして、ライト
ビット線ＷＢＬと、リードビット線ＲＢＬとの間に磁気
トンネル接合部ＭＴＪが電気的に結合される。

【００９９】さらに、選択列において、選択メモリセル
の磁気トンネル接合部ＭＴＪおよびリードビット線ＲＢ
Ｌを通過させるためのセンス電流Ｉｓを供給することに
よって、リードビット線ＲＢＬの電圧を検知して、選択
メモリセルの記憶データを読出すことができる。

【０１００】このように、サブロウデコーダ８０を設け
ることによって、ライトディジット線ＷＤＬと、サブワ
ード線ＳＷＬとのデコーダを共有することができる。す
なわち、行デコーダ２０およびサブワードドライバ７０
を、データ読出用のサブワード線ＳＷＬと、データ書込
用のライトディジット線ＷＤＬとによって共有すること
ができるので、行選択動作に関連する回路面積を削減し
て、ＭＲＡＭデバイスの小面積化を図ることができる。

【０１０１】［実施の形態２］実施の形態２において
は、列方向のデータ書込電流±Ｉｗを流すためのライト
ビット線ＷＢＬを階層的に配置する構成について説明す
る。

【０１０２】図５は、実施の形態２に従う階層的なメイ
ンライトビット線およびサブライトビット線の配置を示
すブロック図である。

【０１０３】図５を参照して、サブライトビット線ＳＷ
ＢＬは、各メモリセルブロック５０毎に、各メモリセル
列に対して配置される。一方、メインライトビット線Ｍ
ＷＢＬは、同一バンクに属するｍ個のメモリセルブロッ
クに共通に、複数のメモリセル列毎に配置される。

【０１０４】実施の形態２においては、一例として、２
つのメモリセル列毎に、１本のメインライトビット線Ｍ
ＷＢＬが配置される構成を例示する。すなわち、各メモ
リセルブロックにおいて、２本のサブライトビット線Ｓ
ＷＢＬ１およびＳＷＢＬ２が、１本のメインライトビッ
ト線ＭＷＢＬと対応づけられる。なお、サブライトビッ
ト線ＳＷＢＬ１およびＳＷＢＬ２を総称して、単にサブ
ライトビット線ＳＷＢＬとも称する。

【０１０５】図６は、ライトビット線が階層的に配置さ
れたＭＴＪメモリセルの構造図である。

【０１０６】図６を参照して、列方向のデータ書込電流
±Ｉｗを流すためのライトビット線は、サブライトビッ
ト線ＳＷＢＬは、図２２に示したライトビット線ＷＢＬ
に相当し、磁気トンネル接合部ＭＴＪと近接するように
配置される。メインライトビット線ＭＷＢＬは、サブラ
イトビット線ＳＷＢＬよりも上層に配置される。したが
って、サブライトビット線ＳＷＢＬは、磁気トンネル接
合部ＭＴＪ（ＭＴＪメモリセル）に対して、メインライ
トビット線ＭＷＢＬよりも近くに配置される。

【０１０７】選択メモリセルブロックにおいては、列方
向のデータ書込電流は、サブライトビット線ＳＷＢＬを
流れる。一方、非選択のサブブロックにおいては、デー
タ書込電流±Ｉｗは、メインライトビット線ＭＷＢＬを
流れる。

【０１０８】これにより、非選択のメモリセルブロック
において、データ書込電流±Ｉｗによって磁気トンネル
接合部ＭＴＪに作用する磁界の強度を弱くすることがで
きる。なお、ＭＴＪメモリセル部分のその他の部分の構
造は、図２２に示したものと同様であるので、詳細な説
明は繰返さない。

【０１０９】再び図５を参照して、読出／書込制御回路
３０および３５は、各メインライトビット線ＭＷＢＬの
両端に対応して設けられる、ライトビット線ドライバ３
１および３６を含む。ライトビット線ドライバ３１は、
列選択結果に応じて、対応するメインライトビット線Ｍ
ＷＢＬが選択されたときに、メインライトビット線ＭＷ
ＢＬの一端を、書込データＤＩＮのデータレベルに応じ
て、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方と接続
する。ライトビット線ドライバ３６は、対応するメイン
ライトビット線ＭＷＢＬが選択されたときに、ライトビ
ット線ドライバ３１と相補的に、対応するメインライト
ビット線ＭＷＢＬの他端を、電源電圧Ｖｃｃおよび接地
電圧Ｖｓｓの他方と接続する。

【０１１０】すなわち、選択されたメインライトビット
線ＭＷＢＬの両端は、書込データＤＩＮのデータレベル
に応じて、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方
ずつと相補的に接続される。これにより、選択されたメ
インライトビット線ＭＷＢＬに対して、書込データＤＩ
Ｎのデータレベルに応じた方向のデータ書込電流±Ｉｗ
を流すことができる。

【０１１１】各メモリセルブロックにおいて、１本のメ
インライトビット線ＭＷＢＬと２本のサブライトビット
線ＳＷＢＬ１およびＳＷＢＬ２との間の接続を制御する
ための、選択トランジスタスイッチ２００，２１０ａ，
２１０ｂ，２２０ａ，２２０ｂが配置される。

【０１１２】これらの選択トランジスタスイッチは、選
択メモリセルブロック中の選択列に対応するサブライト
ビット線ＳＷＢＬをメインライトビット線ＭＷＢＬと接
続する。また、それ以外のサブライトビット線ＳＷＢＬ
は、メインライトビット線ＭＷＢＬから電気的に切離さ
れる。

【０１１３】また、ｍ個のブロックグループにそれぞれ
対応して、ブロックグループ選択信号／ＢＧＳＬ１〜／
ＢＧＳＬｍが設けられる。ブロックグループ選択信号／
ＢＧＳＬ１〜／ＢＧＳＬｍの各々は、同一のブロックグ
ループに属する複数のサブブロックによって共有され
る。ブロックグループ選択信号／ＢＧＳＬ１〜／ＢＧＳ
Ｌｍのうちの選択メモリセルブロックに対応する１つが
Ｌレベルに活性化され、残りはＨレベルに非活性化され
る。なお、ブロックグループ選択信号／ＢＧＳＬ１〜／
ＢＧＳＬｍを総称して、ブロックグループ選択信号／Ｂ
ＧＳＬとも称する。

【０１１４】図７は、実施の形態２に従う選択スイッチ
の配置を詳細に説明する回路図である。

【０１１５】各メモリセルブロックにおいて、メインラ
イトビット線ＭＷＢＬの各々に対する選択トランジスタ
スイッチの配置は同様であるので、図７においては、１
つのメモリセルブロックにおける１本のメインライトビ
ット線ＭＷＢＬに対する構成が代表的に示される。

【０１１６】図７を参照して、ライトビット線ドライバ
３１は、論理ゲート３２と、ＣＭＯＳインバータを構成
するドライバトランジスタ３３および３４とを有する。
論理ゲート３２は、メインビット線ＭＷＢＬの選択信号
であるメインコラム選択信号ＭＣＳＬと、書込データＤ
ＩＮとのＮＡＮＤ論理演算結果を出力する。ドライバト
ランジスタ３３は、ＰチャネルＭＯＳトランジスタで構
成され、メインライトビット線ＭＷＢＬの一端と電源電
圧Ｖｃｃとの間に設けられる。ドライバトランジスタ３
４は、ＮチャネルＭＯＳトランジスタで構成され、メイ
ンライトビット線ＭＷＢＬの一端と接地電圧Ｖｓｓとの
間に設けられる。ドライバトランジスタ３３および３４
の各々のゲート電圧は、論理ゲート３２の出力によって
制御される。

【０１１７】ライトビット線ドライバ３６は、論理ゲー
ト３７と、ＣＭＯＳインバータを構成するドライバトラ
ンジスタ３８および３９とを有する。論理ゲート３７
は、メインビット線ＭＷＢＬの選択信号であるメインコ
ラム選択信号ＭＣＳＬと、書込データＤＩＮの反転信号
／ＤＩＮとのＮＡＮＤ論理演算結果を出力する。ドライ
バトランジスタ３８は、ＰチャネルＭＯＳトランジスタ
で構成され、メインライトビット線ＭＷＢＬの他端と電
源電圧Ｖｃｃとの間に設けられる。ドライバトランジス
タ３９は、ＮチャネルＭＯＳトランジスタで構成され、
メインライトビット線ＭＷＢＬの他端と接地電圧Ｖｓｓ
との間に設けられる。ドライバトランジスタ３８および
３９の各々のゲート電圧は、論理ゲート３７の出力によ
って制御される。

【０１１８】したがって、非選択のメインライトビット
線ＭＷＢＬに対応するライトビット線ドライバ３１およ
び３６においては、論理ゲート３２および３７の出力
は、Ｈレベルに設定される。したがって非選択のメイン
ライトビット線ＭＷＢＬの両端は、接地電圧Ｖｓｓと接
続される。

【０１１９】一方、選択されたメインライトビット線Ｍ
ＷＢＬの両端は、ライトビット線ドライバ３１および３
６によって、書込データＤＩＮのデータレベルに応じ
て、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつと
接続される。書込データＤＩＮがＨレベル（“１”）で
ある場合には、ライトビット線ドライバ３１は、メイン
ライトビット線ＭＷＢＬの一端を電源電圧Ｖｃｃと接続
し、ライトビット線ドライバ３６は、メインライトビッ
ト線ＭＷＢＬの他端を、接地電圧Ｖｓｓと接続する。

【０１２０】反対に、書込データＤＩＮがＬレベル
（“０”）である場合には、ライトビット線ドライバ３
１は、メインライトビット線ＭＷＢＬの一端を接地電圧
Ｖｓｓと接続し、ライトビット線ドライバ３６は、メイ
ンライトビット線ＭＷＢＬの他端を、電源電圧Ｖｃｃと
接続する。

【０１２１】選択トランジスタスイッチ２００は、各メ
モリセルブロック毎に、メインライトビット線ＭＷＢＬ
に対して直列に挿入される。選択トランジスタスイッチ
２００は、ノードＮ１およびＮ２の間に配置され、選択
メモリセルブロックにおいて、メインライトビット線Ｍ
ＷＢＬ上の電流経路を遮断するために設けられる。選択
トランジスタスイッチのゲートには、ブロックグループ
選択信号／ＢＧＳＬが与えられる。

【０１２２】選択トランジスタスイッチ２１０ａは、サ
ブライトビット線ＳＷＢＬの一端と、メインライトビッ
ト線ＭＷＢＬ上のノードＮ１との間に設けられる。選択
トランジスタスイッチ２２０ａは、サブライトビット線
ＳＷＢＬ１の他端と、メインライトビット線ＭＷＢＬ上
のノードＮ２との間に設けられる。選択トランジスタス
イッチ２１０ａおよび２２０ａゲートには、サブコラム
選択信号ＳＣＳＬ１が入力される。サブコラム選択信号
ＳＣＳＬ１およびＳＣＳＬ２は、１本のメインライトビ
ット線ＭＷＢＬと対応する２本のサブライトビット線の
１本を選択するための信号である。

【０１２３】選択トランジスタスイッチ２１０ｂは、サ
ブライトビット線ＳＷＢＬ２の一端とノードＮ１との間
に設けられる。選択トランジスタスイッチ２２０ｂは、
サブライトビット線ＳＷＢＬ２の他端と、ノードＮ２と
の間に設けられる。選択トランジスタスイッチ２１０ｂ
および２２０ｂの各々のゲートは、サブコラム選択信号
ＳＣＳＬ２を受ける。

【０１２４】さらに、サブライトビット線ＳＷＢＬ１を
接地電圧Ｖｓｓと結合するための選択トランジスタスイ
ッチ２３０ａおよび２４０ａが配置される。また、サブ
ライトビット線ＳＷＢＬ２と接地電圧Ｖｓｓとの間に
も、選択トランジスタスイッチ２３０ｂおよび２４０ｂ
が電気的に結合される。選択トランジスタスイッチ２３
０ａのゲートには、サブコラム選択信号ＳＣＳＬ２が入
力され、選択トランジスタスイッチ２３０ｂのゲートに
は、サブコラム選択信号ＳＣＳＬ１が入力される。選択
トランジスタスイッチ２４０ａおよび２４０ｂの各々の
ゲートには、ブロックグループ選択信号／ＢＧＳＬが入
力される。図７に表記されたこれらの選択トランジスタ
スイッチには、代表的にＮチャネルＭＯＳトランジスタ
が適用される。

【０１２５】図８は、実施の形態２に従う列方向のデー
タ書込電流の経路を説明する第１の回路図である。

【０１２６】図８には、図中に“Ｓ”で示された選択メ
モリセルに対して、Ｈレベル（“１”）データを書込む
場合における、データ書込電流の電流経路が示される。

【０１２７】図８を参照して、Ｈレベルの書込データＤ
ＩＮを書込むためのデータ書込電流＋Ｉｗを発生するた
めに、ライトビット線ドライバ３１は、対応するメイン
ライトビット線ＭＷＢＬの一端を電源電圧Ｖｃｃと接続
し、ライトビット線ドライバ３６は、メインライトビッ
ト線ＭＷＢＬの他端を、接地電圧Ｖｓｓと接続する。

【０１２８】選択メモリセルブロックにおいては、対応
するブロックグループ選択信号／ＢＧＳＬはＬレベルに
活性化される。これにより、選択トランジスタスイッチ
２００，２４０ａ，２４０ｂの各々は、ターンオフす
る。一方、非選択のメモリセルブロックにおいては、選
択トランジスタスイッチ２００はオンする。

【０１２９】したがって、同一バンク内の非選択のメモ
リセルブロックにおいて、列方向のデータ書込電流＋Ｉ
ｗは、メインライトビット線ＭＷＢＬを通過する。一
方、選択メモリセルブロックにおいては、データ書込電
流＋Ｉｗをサブライトビット線ＳＷＢＬに流すために、
選択トランジスタスイッチ２００によって、メインライ
トビット線ＭＷＢＬ上の電流経路は遮断される。

【０１３０】選択メモリセルブロックにおいて、サブラ
イトビット線ＳＷＢＬ２にデータ書込電流を流すため
に、サブコラム選択信号ＳＣＳＬ１がＬレベルに非活性
化され、サブコラム選択信号ＳＣＳＬ２がＨレベルに活
性化される。

【０１３１】したがって、選択トランジスタスイッチ２
１０ｂ，２２０ｂ，２３０ａの各々はオン状態とされ、
選択トランジスタスイッチ２１０ａ，２２０ａ，２３０
ｂの各々はオフ状態に設定される。これにより、選択ト
ランジスタスイッチ２００によってメインライトビット
線ＭＷＢＬ上の電流経路が遮断されたデータ書込電流＋
Ｉｗは、選択トランジスタスイッチ２１０ｂおよび２２
０ｂを介して、サブビット線ＳＷＢＬ２を流れる。さら
に、行選択結果に基づいて、選択メモリセルに対応する
ライトディジット線ＷＤＬに行方向のデータ書込電流Ｉ
ｐが流されるので、選択メモリセルに対して、Ｈレベル
のデータを書込むことができる。

【０１３２】図９は、実施の形態２に従う列方向のデー
タ書込電流の経路を説明する第２の回路図である。

【０１３３】図９には、図中に“Ｓ”で示された選択メ
モリセルに対して、Ｌレベル（“０”）データを書込む
場合における、データ書込電流の電流経路が示される。

【０１３４】図９を参照して、Ｌレベルの書込データＤ
ＩＮを書込むためのデータ書込電流−Ｉｗを発生するた
めに、メインライトビット線ＭＷＢＬの両端電圧は、図
８の場合とは反対に設定される。すなわち、ライトビッ
ト線ドライバ３１は、メインライトビット線ＭＷＢＬの
一端を接地電圧Ｖｓｓと接続し、ライトビット線ドライ
バ３６は、メインライトビット線ＭＷＢＬの他端を、電
源電圧Ｖｃｃと接続する。

【０１３５】ブロックグループ選択信号／ＢＧＳＬおよ
びサブコラム選択信号ＳＣＳＬ１，ＳＣＳＬ２は、図８
と同様に設定される。したがって、図８の場合と同様
に、選択トランジスタスイッチ２００，２４０ａ，２４
０ｂの各々はオフし、選択トランジスタスイッチ２１０
ｂ，２２０ｂ，２３０ａの各々はオンし、選択トランジ
スタスイッチ２１０ａ，２２０ａ，２３０ｂの各々はオ
フする。

【０１３６】これにより、選択トランジスタスイッチ２
００によってメインライトビット線ＭＷＢＬ上の電流経
路が遮断されたデータ書込電流−Ｉｗは、選択トランジ
スタスイッチ２１０ｂおよび２２０ｂを介して、サブラ
イトビット線ＳＷＢＬ２を流れる。さらに、行選択結果
に基づいて、選択メモリセルに対応するライトディジッ
ト線ＷＤＬに行方向のデータ書込電流Ｉｐが流されるの
で、選択メモリセルに対して、Ｌレベル（“０”）デー
タを書込むことができる。

【０１３７】再び図７を参照して、同一バンク内の非選
択メモリセルブロックにおいては、ブロックグループ選
択信号／ＢＧＳＬはＨレベルに非活性化されるので、選
択トランジスタスイッチ２００，２４０ａ，２４０ｂの
各々はオンする。また、さらに、サブコラム選択信号Ｓ
ＣＳＬ１およびＳＣＳＬ２の各々もＬレベルに非活性化
されるので、選択トランジスタスイッチ２１０ａ，２２
０ａ，２１０ｂ，２２０ｂ，２３０ａ，２３０ｂの各々
はオフされる。

【０１３８】これにより、非選択メモリセルブロックに
おいては、サブライトビット線ＳＷＢＬ１およびＳＷＢ
Ｌ２の各々は、メインライトビット線ＭＷＢＬから電気
的に切離されて、接地電圧Ｖｓｓに固定される。したが
って、同一バンク内の非選択メモリセルブロックにおい
て、列方向のデータ書込電流は、磁気トンネル接合部Ｍ
ＴＪに隣接するサブライトビット線ＳＷＢＬを流れるこ
となく、磁気トンネル接合部ＭＴＪから離れたメインラ
イトビット線ＭＷＢＬによってバイパスされる。また、
データ読出時においても、各サブライトビット線ＳＷＢ
Ｌは非活性化されて、その両端は接地電圧Ｖｓｓに設定
される。

【０１３９】このような構成とすることにより、選択メ
モリセルを含むバンク内において、非選択メモリセルブ
ロックに属するＭＴＪメモリセルに対するデータ誤書込
の発生を防止することができる。

【０１４０】［実施の形態２の変形例］図１０は、実施
の形態２の変形例に従う階層的なメインライトビット線
およびサブライトビット線の配置を示すブロック図であ
る。

【０１４１】図１０を参照して、実施の形態２の変形例
に従う構成においては、メインライトビット線ＭＷＢＬ
の両端にそれぞれ配置されたライトビット線ドライバ３
１および３６に代えて、メインライトビット線ＭＷＢＬ
の一端側においてのみ、ライトビット線ドライバ４０が
配置される。また、各メモリセルブロックにおいて、メ
インライトビット線ＭＷＢＬと、サブライトビット線Ｓ
ＷＢＬ１およびＳＷＢＬ２との間の接続を制御するため
の、選択トランジスタスイッチ２５０ａ，２５５ａ，２
５０ｂ，２５５ｂ，２６０ａ，２６５ａ，２６０ｂ，２
６５ｂが配置される。これらの選択トランジスタスイッ
チは、選択メモリセルブロックにおいて、選択メモリセ
ルに対応するサブライトビット線ＳＷＢＬの一端および
他端は、メインライトビット線ＭＷＢＬおよび接地電圧
Ｖｓｓの一方ずつと、書込データＤＩＮのデータレベル
に応じて接続する。

【０１４２】図１１は、実施の形態２の変形例に従う選
択スイッチの配置を詳細に説明する回路図である。

【０１４３】図１１においても、１つのメモリセルブロ
ックにおける１本のメインライトビット線ＭＷＢＬに対
する構成が代表的に示される。

【０１４４】図１１を参照して、ライトビット線ドライ
バ４０は、ＣＭＯＳインバータを構成する、ドライバト
ランジスタ４１および４２を有する。ドライバトランジ
スタ４１は、ＰチャネルＭＯＳトランジスタで構成さ
れ、電源電圧Ｖｃｃとメインライトビット線ＭＷＢＬと
の間に設けられる。ドライバトランジスタ４２は、Ｎチ
ャネルＭＯＳトランジスタで構成され、接地電圧Ｖｓｓ
とメインライトビット線ＭＷＢＬとの間に設けられる。

【０１４５】ドライバトランジスタ４１および４２の各
々のゲートには、メインライトビット線ＭＷＢＬを選択
するためのメインコラム選択信号ＭＣＳＬの反転信号が
入力される。したがって、非選択のメインライトビット
線は、ドライバトランジスタ４２によって接地電圧Ｖｓ
ｓと接続される。一方、選択されたメインライトビット
線ＭＷＢＬは、ドライバトランジスタ４１によって、電
源電圧Ｖｃｃと接続される。

【０１４６】後の説明で明らかになるように、実施の形
態２の変形例においては、メインライトビット線ＭＷＢ
Ｌの両端電圧の設定を記憶データに応じて切換える必要
がないため、各メインライトビット線ＭＷＢＬを常時電
源電圧Ｖｃｃに充電する構成とすることも可能である。
しかし、上述したように、各メインライトビット線ＭＷ
ＢＬをメインコラム選択信号（列選択結果）に応じて電
源電圧Ｖｃｃと接続する構成とすることにより、他の配
線等の間に短絡経路が生じたメインライトビット線ＭＷ
ＢＬを、予め設けた予備のメインライトビットによって
置換救済することができる。

【０１４７】論理ゲート２７０は、サブコラム選択信号
ＳＣＳＬ１と書込データＤＩＮとのＮＯＲ論理演算結果
を、選択信号ＳＤ１ａとして出力する。論理ゲート２７
２は、サブコラム選択信号ＳＣＳＬ２と書込データＤＩ
ＮとのＮＯＲ論理演算結果を、選択信号ＳＤ２ａとして
出力する。論理ゲート２７４は、サブコラム選択信号Ｓ
ＣＳＬ１と書込データ／ＤＩＮとのＮＯＲ論理演算結果
を、選択信号ＳＤ１ｂとして出力する。論理ゲート２７
６は、サブコラム選択信号ＳＣＳＬ２と書込データ／Ｄ
ＩＮとのＮＯＲ論理演算結果を、選択信号ＳＤ２ｂとし
て出力する。

【０１４８】したがって、サブライトビット線ＳＷＢＬ
１が選択メモリセルと対応する場合、すなわちサブライ
トビット線ＳＷＢＬ１が選択される場合には、選択信号
ＳＤ１ａおよびＳＤ１ｂの一方ずつが、書込データＤＩ
Ｎに応じて、ＨレベルおよびＬレベルにそれぞれ設定さ
れる。

【０１４９】一方、サブライトビット線ＳＷＢＬ１が選
択メモリセルと対応しない場合、すなわちサブライトビ
ット線ＳＷＢＬ１が非選択である場合には、対応するサ
ブコラム選択信号ＳＣＳＬ１がＬレベルに設定されるの
で、選択信号ＳＤ１ａおよびＳＤ１ｂの各々がＬレベル
に設定される。選択信号ＳＤ２ａおよびＳＤ２ｂについ
ても同様に設定される。

【０１５０】選択トランジスタスイッチ２５０ａは、Ｐ
チャネルＭＯＳトランジスタで構成され、サブライトビ
ット線ＳＷＢＬ１の一端とメインライトビット線ＭＷＢ
Ｌ上のノードＮ１との間に設けられる。選択トランジス
タスイッチ２５５ａは、ＮチャネルＭＯＳトランジスタ
で構成され、サブライトビット線ＳＷＢＬ１の一端と接
地電圧Ｖｓｓとの間に設けられる。選択トランジスタス
イッチ２５０ａおよび２５５ａは、１つのＣＭＯＳドラ
イバを構成する。選択トランジスタスイッチ２５０ａお
よび２５５ａの各々のゲートには、選択信号ＳＤ１ａが
入力される。

【０１５１】選択トランジスタスイッチ２６０ａは、Ｐ
チャネルＭＯＳトランジスタで構成され、サブライトビ
ット線ＳＷＢＬ１の他端とメインライトビット線ＭＷＢ
Ｌ上のノードＮ２との間に設けられる。選択トランジス
タスイッチ２６５ａは、ＮチャネルＭＯＳトランジスタ
で構成され、サブライトビット線ＳＷＢＬ１の他端と接
地電圧Ｖｓｓとの間に設けられる。選択トランジスタス
イッチ２６０ａおよび２６５ａは、１つのＣＭＯＳドラ
イバを構成する。選択トランジスタスイッチ２６０ａお
よび２６５ａの各々のゲートには、選択信号ＳＤ１ｂが
入力される。

【０１５２】選択トランジスタスイッチ２５０ｂは、Ｐ
チャネルＭＯＳトランジスタで構成され、サブライトビ
ット線ＳＷＢＬ２の一端とノードＮ１との間に設けられ
る。選択トランジスタスイッチ２５５ｂは、Ｎチャネル
ＭＯＳトランジスタで構成され、サブライトビット線Ｓ
ＷＢＬ２の一端と接地電圧Ｖｓｓとの間に設けられる。
選択トランジスタスイッチ２５０ｂおよび２５５ｂは、
１つのＣＭＯＳドライバを構成する。選択トランジスタ
スイッチ２５０ｂおよび２５５ｂの各々のゲートには、
選択信号ＳＤ２ａが入力される。

【０１５３】選択トランジスタスイッチ２６０ｂは、Ｐ
チャネルＭＯＳトランジスタで構成され、サブライトビ
ット線ＳＷＢＬ２の他端とノードＮ２との間に設けられ
る。選択トランジスタスイッチ２６５ｂは、Ｎチャネル
ＭＯＳトランジスタで構成され、サブライトビット線Ｓ
ＷＢＬ２の他端と接地電圧Ｖｓｓとの間に設けられる。
選択トランジスタスイッチ２６０ｂおよび２６５ｂは、
１つのＣＭＯＳドライバを構成する。選択トランジスタ
スイッチ２６０ｂおよび２６５ｂの各々のゲートには、
選択信号ＳＤ２ｂが入力される。

【０１５４】図１２は、実施の形態２の変形例に従う選
択メモリセルブロックにおける列方向のデータ書込電流
の経路を説明する第１の回路図である。

【０１５５】図１２には、図中に“Ｓ”で示された選択
メモリセルに対して、Ｈレベル（“１”）データを書込
むためのデータ書込電流＋Ｉｗの電流経路が示される。

【０１５６】図１２を参照して、ライトビット線ドライ
バ４０は、メインコラム選択信号ＭＣＳＬの活性化（Ｈ
レベル）に応答して、選択メモリセルに対応するメイン
ライトビット線ＭＷＢＬを電源電圧Ｖｃｃと接続する。
さらに、サブライトビット線ＳＷＢＬ２を選択するため
に、サブコラム選択信号ＳＣＳＬ２がＨレベルに設定さ
れ、サブコラム選択信号ＳＣＳＬ１がＬレベルに設定さ
れる。

【０１５７】したがって、論理ゲート２７０および２７
４がそれぞれ出力する選択信号ＳＤ１ａおよびＳＤ１ｂ
の各々は、Ｈレベルに設定される。一方、書込データＤ
ＩＮがＨレベルであるので、論理ゲート２７２および２
７６がそれぞれ出力する選択信号ＳＤ２ａおよびＳＤ２
ｂは、ＬレベルおよびＨレベルにそれぞれ設定される。

【０１５８】これにより、非選択のサブライトビット線
ＳＷＢＬ１に対しては、選択トランジスタスイッチ２５
５ａおよび２６５ａがオンする一方で、選択トランジス
タスイッチ２５０ａおよび２６０ａがオフする。これに
より、サブライトビット線ＳＷＢＬ１は、メインライト
ビット線ＭＷＢＬと電気的に切り離されるとともに、そ
の両端は接地電圧Ｖｓｓと結合される。

【０１５９】一方、選択されたサブライトビット線ＳＷ
ＢＬ２に対しては、選択トランジスタスイッチ２５０ｂ
および２６５ｂがオンする一方で、選択トランジスタス
イッチ２５５ｂおよび２６０ｂがオフする。これによ
り、サブライトビット線ＳＷＢＬ２の一端は選択トラン
ジスタスイッチ２５０ｂによって電源電圧Ｖｃｃに設定
されたメインライトビット線ＭＷＢＬと結合される。ま
た、サブライトビット線ＳＷＢＬ２の他端は、選択トラ
ンジスタスイッチ２６５ｂによって、接地電圧Ｖｓｓと
結合される。したがって、選択されたサブライトビット
線ＳＷＢＬ２に対して、Ｈレベルの書込データＤＩＮを
書込むためのデータ書込電流＋Ｉｗが流される。

【０１６０】さらに、選択メモリセルに対応するライト
ディジット線ＷＤＬに対して、行方向のデータ書込電流
Ｉｐを流すことによって、選択メモリセルに対してＨレ
ベルのデータを書込むことができる。

【０１６１】図１３は、実施の形態２の変形例に従う選
択メモリセルブロックにおける列方向のデータ書込電流
の経路を説明する第２の回路図である。

【０１６２】図１３には、図中に“Ｓ”で示された選択
メモリセルに対して、Ｌレベル（“０”）データを書込
むためのデータ書込電流＋Ｉｗの電流経路が示される。

【０１６３】図１３を参照して、ライトビット線ドライ
バ４０は、図１２の場合と同様に、選択メモリセルに対
応するメインライトビット線ＭＷＢＬを電源電圧Ｖｃｃ
と接続する。

【０１６４】また、図１２の場合と同様に、サブコラム
選択信号ＳＣＳＬ２がＨレベルに設定され、サブコラム
選択信号ＳＣＳＬ１がＬレベルに設定される。したがっ
て、論理ゲート２７０および２７４がそれぞれ出力する
選択信号ＳＤ１ａおよびＳＤ１ｂの各々は、Ｈレベルに
設定される。したがって、選択トランジスタスイッチ２
５０ａ，２５５ａ，２６０ａ，２６５ａによって、非選
択のサブライトビット線ＳＷＢＬ１は、メインライトビ
ット線ＭＷＢＬと電気的に切り離されるとともに、その
両端は接地電圧Ｖｓｓと結合される。

【０１６５】一方、書込データＤＩＮがＬレベルである
ので、論理ゲート２７２および２７６がそれぞれ出力す
る選択信号ＳＤ２ａおよびＳＤ２ｂは、図１２の場合と
反対に、ＨレベルおよびＬレベルにそれぞれ設定され
る。したがって、選択されたサブライトビット線ＳＷＢ
Ｌ２に対しては、選択トランジスタスイッチ２５０ｂお
よび２６５ｂがオフする一方で、選択トランジスタスイ
ッチ２５５ｂおよび２６０ｂがオンする。これにより、
サブライトビット線ＳＷＢＬ２の一端は、選択トランジ
スタスイッチ２５５ｂによって接地電圧Ｖｓｓと結合さ
れる。また、サブライトビット線ＳＷＢＬ２の他端は、
選択トランジスタスイッチ２６０ｂによって、電源電圧
Ｖｃｃに設定されたメインライトビット線ＭＷＢＬと結
合される。この結果、選択されたサブライトビット線Ｓ
ＷＢＬ２に対して、Ｌレベルの書込データＤＩＮを書込
むための、図１２とは反対方向のデータ書込電流−Ｉｗ
が流される。

【０１６６】さらに、選択メモリセルに対応するライト
ディジット線ＷＤＬに対して、行方向のデータ書込電流
Ｉｐを流すことによって、選択メモリセルに対してＬレ
ベルのデータを書込むことができる。

【０１６７】再び図１１を参照して、非選択のメモリセ
ルブロックにおいては、対応するサブコラム選択信号Ｓ
ＣＳＬ１およびＳＣＳＬ２の両方がＬレベルに非活性化
されるため、選択信号ＳＤ１ａ，ＳＤ１ｂ，ＳＤ２ａ，
ＳＤ２ｂの各々はＨレベルに設定される。

【０１６８】したがって、非選択のメモリセルブロック
においては、選択トランジスタスイッチ２５０ａ，２５
０ｂ，２６０ａ，２６０ｂの各々がオフされる一方で、
選択トランジスタスイッチ２５５ａ，２５５ｂ，２６５
ａ，２６５ｂの各々はオンする。これにより、サブライ
トビット線ＳＷＢＬ１およびＳＷＢＬ２の各々は、メイ
ンライトビット線ＭＷＢＬから切り離されるとともに、
その両端が接地電圧Ｖｓｓに設定される。また、データ
読出時においても、各サブライトビット線ＳＷＢＬは非
活性化されて、その両端は接地電圧Ｖｓｓに設定され
る。

【０１６９】このような構成とすることにより、メモリ
ブロック毎に細分化されて配置されるサブライトビット
線ＳＷＢＬについて、選択メモリセルに対応するサブラ
イトビット線ＳＷＢＬのみに、書込データのレベルに応
じた方向を有する列方向のデータ書込電流±Ｉｗを流す
ことができる。すなわち、非選択のサブライトビット線
ＳＷＢＬには、列方向のデータ書込電流が流さることが
ない。

【０１７０】また、実施の形態２に従う構成と比較する
と、ライトビット線ドライバは、メインライトビット線
ＭＷＢＬの一方側のみに配置されるので、メモリアレイ
周辺部における回路面積の削減を図ることができる。さ
らに、選択されたメインライトビット線においても、選
択メモリセルブロックから先の部分（ライトビット線ド
ライバ４０から遠い側）においては、列方向のデータ書
込電流±Ｉｗが流れない。

【０１７１】したがって、実施の形態２に従う構成と比
較して、列方向のデータ書込電流を流す領域をさらに絞
ることができるので、非選択メモリセルに対するデータ
誤書込をより強力に防止することができる。

【０１７２】なお、本実施の形態においては、１本のメ
インライトビット線ＭＷＢＬと対応づけられるサブライ
トビット線ＳＷＢＬの本数を２本とする例を示すが、本
願発明の適用はこのような場合に限定されるものではな
い。すなわち、３以上の任意の複数本のサブライトビッ
ト線に対して、１本のメインライトビット線ＭＷＢＬを
対応づける構成としてもよい。この場合には、図７およ
び図１１で説明した、サブコラム選択信号ＳＣＳＬ１，
ＳＣＳＬ２および選択トランジスタスイッチを、サブラ
イトビット線ＳＷＢＬの各々に対して同様に配置すれば
よい。

【０１７３】また、実施の形態１と、実施の形態２もし
くはその変形例とを組合わせることにより、行方向のお
よび列方向のデータ書込電流の両方について、必要最小
範囲に対してのみ流す構成とすることもできる。このよ
うな構成とすれば、選択メモリセル以外の他の非選択メ
モリセルに対するデータ誤書込を、さらに強力に防止す
ることが可能となる。

【０１７４】［実施の形態３］実施の形態３において
は、ＭＴＪメモリセルの各々について、データ誤書込に
対する耐性を効率的にテストするための構成について説
明する。以下においては、データ誤書込に対する耐性を
評価するための動作テストをディスターブ試験と称す
る。

【０１７５】図１４は、実施の形態３に従うディスター
ブ試験時における行選択に関連する回路の配置を示す回
路図である。

【０１７６】図１４を参照して、実施の形態３に従う構
成においては、実施の形態１に従う階層的に配置された
ワード線構成において、ディスターブ試験時に複数のメ
モリセル行を並列に活性化する「ロウマルチセレクショ
ン」を実行するための、マルチセレクションゲート３１
０およびマルチセレクション制御回路３２０および３３
０が配置される。

【０１７７】マルチセレクションゲート３１０は、各メ
インワード線ＭＷＬ毎に配置され、対応するメインワー
ド線を活性化するための行選択信号ＭＲＳＬ（デコード
結果）と、マルチセレクション信号ＭＳＬのＯＲ論理演
算結果を出力する。マルチセレクション信号ＭＳＬは、
ディスターブ試験時にＨレベルに活性化される。各メイ
ンワード線ＭＷＬは、対応するマルチセレクションゲー
ト３１０の出力に応じて選択的に活性化される。したが
って、マルチセレクション信号ＭＳＬの活性化に応答し
て、各メインワード線ＭＷＬは選択状態（電源電圧Ｖｃ
ｃ）に活性化される。

【０１７８】マルチセレクション制御回路３２０および
３３０は、バンク毎に配置される。マルチセレクション
制御回路３２０および３３０は、マルチセレクション信
号ＭＳＬａおよびＭＳＬｂを受ける。マルチセレクショ
ン制御回路３２０は、対応するバンクにおいて、選択線
ＳＬ１〜ＳＬ４の活性化を制御する。マルチセレクショ
ン制御回路３３０は、対応するバンクにおいて、リセッ
ト線ＲＳＬ１〜ＲＳＬ４の活性化を制御する。

【０１７９】図１５は、マルチセレクション制御回路３
２０および３３０の構成を示す回路図である。

【０１８０】図１５を参照して、デコード信号Ｓ１〜Ｓ
４は、選択線ＳＬ１〜ＳＬ４にそれぞれ対応し、対応す
る選択線を活性化する場合にＨレベルに設定される。

【０１８１】マルチセレクション制御回路３２０は、デ
コード信号Ｓ１およびマルチセレクション信号ＭＳＬａ
のＯＲ論理演算結果を出力する論理ゲート３２１と、デ
コード信号Ｓ２およびマルチセレクション信号ＭＳＬｂ
のＯＲ論理演算結果を出力する論理ゲート３２２と、デ
コード信号Ｓ３およびマルチセレクション信号ＭＳＬａ
のＯＲ論理演算結果を出力する論理ゲート３２３と、デ
コード信号Ｓ４およびマルチセレクション信号ＭＳＬｂ
のＯＲ論理演算結果を出力する論理ゲート３２４とを含
む。選択線ＳＬ１〜ＳＬ４は、論理ゲート３２１〜３２
４の出力によってそれぞれ駆動される。

【０１８２】マルチセレクション制御回路３３０は、デ
コード信号Ｓ１およびマルチセレクション信号ＭＳＬａ
のＮＯＲ論理演算結果を出力する論理ゲート３１１と、
デコード信号Ｓ２およびマルチセレクション信号ＭＳＬ
ｂのＮＯＲ論理演算結果を出力する論理ゲート３３２
と、デコード信号Ｓ３およびマルチセレクション信号Ｍ
ＳＬａのＮＯＲ論理演算結果を出力する論理ゲート３３
３と、デコード信号Ｓ４およびマルチセレクション信号
ＭＳＬｂのＮＯＲ論理演算結果を出力する論理ゲート３
３４とを含む。リセット線ＲＳＬ１〜ＲＳＬ４は、論理
ゲート３３１〜３３４の出力によってそれぞれ駆動され
る。

【０１８３】このような構成とすることにより、選択線
ＳＬとリセット線ＲＳＬとの対応する１本ずつ同士は、
互いに相補に活性化される。また、セレクション信号Ｍ
ＳＬａを活性化する場合には、選択線ＳＬ１およびＳＬ
３が強制的に活性化（Ｈレベル）され、リセット線ＲＳ
Ｌ１およびＲＳＬ３が、強制的に非活性化（Ｌレベル）
される。一方、マルチセレクション信号ＭＳＬｂを活性
化する場合には、選択線ＳＬ２およびＳＬ４が強制的に
活性化（Ｈレベル）され、リセット線ＲＳＬ２およびＲ
ＳＬ４が強制的に非活性化（Ｌレベル）される。

【０１８４】マルチセレクション信号ＭＳＬａおよびＭ
ＳＬｂの両方を活性化すると、選択線ＳＬ１〜ＳＬ４の
全てが強制的に活性化される。一方、マルチセレクショ
ン信号ＭＳＬａおよびＭＳＬｂの両方を非活性化する
と、選択線ＳＬ１〜ＳＬ４の１つが、行選択結果に応じ
て活性化される。

【０１８５】したがって、実施の形態３に従う構成によ
れば、ディスターブ試験時において、マルチセレクショ
ン信号ＭＳＬａ，ＭＳＬｂに応じて、複数のライトディ
ジット線ＷＤＬを並列に活性化して、行方向のデータ書
込電流を流すことができる。

【０１８６】たとえば、マルチセレクション信号ＭＳＬ
ａ，ＭＳＬｂの両方を活性化すると、メモリアレイ上の
全てのライトディジット線ＷＤＬを並列に活性化でき
る。また、マルチセレクション信号ＭＳＬａおよびＭＳ
Ｌｂの一方を活性化すると、メモリアレイ上の１／２の
ライトディジット線ＷＤＬを並列に活性化できる。特
に、マルチセレクション制御信号ＭＳＬａとＭＳＬｂと
を交互に活性化することによって、１本毎のライトディ
ジット線ＷＤＬを交互に活性化することができる。一
方、マルチセレクション制御信号ＭＳＬａ，ＭＳＬｂの
両方が非活性化される場合には、メモリアレイ上の１／
４のライトディジット線ＷＤＬを並列に活性化できる。

【０１８７】図１６は、実施の形態３に従うサブデコー
ダ帯の構成を示す回路図である。図１６を参照して、実
施の形態３に従う構成においては、図４に示されるサブ
ロウデコーダ８０を用いて、ディスターブ試験時におい
て、ライトディジット線ＷＤＬに中間的なデータ書込電
流Ｉｐｔを流すためのテスト電流供給回路３５０が配置
される点が異なる。

【０１８８】テスト電流供給回路３５０は、サブロウデ
コーダ中のトランジスタスイッチ８２のゲート電圧を切
換えるための切換スイッチ３５２および３５５と、中間
電圧発生回路３６０とを含む。

【０１８９】切換スイッチ３５２および３５５は、マル
チセレクション信号ＭＳＬに応答して制御される。通常
動作時においては、切換スイッチ３５２および３５５
は、サブロウデコーダ８０中のトランジスタスイッチ８
２のゲートを、制御信号ＷＥが伝達されるノードと結合
する。一方、ディスターブ試験時においては、切換スイ
ッチ３５２および３５５は、トランジスタスイッチ８２
のゲートをノードＮｍと結合する。

【０１９０】中間電圧発生回路３６０は、電源電圧Ｖｃ
ｃとノードＮｍとの間に結合される電流源３６２と、ノ
ードＮｍと接地電圧Ｖｓｓとの間に接続される可変抵抗
３６４とを含む。可変抵抗３６４の抵抗値は、制御信号
ＣＬＶによって調整可能である。したがって、中間電圧
発生回路３６０は、制御信号ＣＬＶに応じた中間電圧Ｖ
ｍ（Ｖｃｃ＞Ｖｍ＞Ｖｓｓ）を、ノードＮｍに生成す
る。

【０１９１】このような構成とすることにより、サブロ
ウデコーダ８０中のトランジスタスイッチ８２のゲート
電圧は、通常動作時においては、制御信号ＷＥの活性状
態に対応する電源電圧Ｖｃｃに設定される。このとき、
ノードＮｄの電圧に応じて、活性化されたライトディジ
ット線ＷＤＬには正規のデータ書込電流Ｉｐが流され
る。一方、ディスターブ試験時においては、マルチセレ
クション信号に応じて活性化されたライトディジット線
ＷＤＬに対して、中間電圧Ｖｍに応じた中間的なデータ
書込電流Ｉｐｔが流される。

【０１９２】ここで、正規のデータ書込電流Ｉｐは、図
２４に示したアステロイド特性線の外側の領域に相当す
るデータ書込磁界を磁気トンネル接合部ＭＴＪに印加可
能なレベルに設定されるが、中間的なデータ書込電流Ｉ
ｐｔによって磁気トンネル接合部ＭＴＪに印加されるデ
ータ書込磁界は、アステロイド特性線の内側の領域にな
るように調整される。

【０１９３】このように、ディスターブ試験時には、理
論的にはデータ書込が不能なレベルの中間的なデータ書
込電流Ｉｐｔを流し、各ＭＴＪメモリセルデータの記憶
データが更新されるかどうかをチェックすることによっ
て、各ＭＴＪメモリセルにおけるデータ誤書込に対する
耐性をテストする。この際に、マルチセレクションを実
行することにより、多数のメモリセル行を並列にディス
ターブ試験の対象とすることができる。

【０１９４】次に、ディスターブ試験時における、サブ
ライトビット線ＳＷＢＬのマルチセレクションについて
説明する。

【０１９５】図１７は、実施の形態３に従うサブライト
ビット線ＳＷＢＬのマルチセレクションに関連する部分
の構成を示す回路図である。

【０１９６】図１７には、図７に示した実施の形態２に
従う階層的なライトビット線の配置に対して、ディスタ
ーブ試験時に複数のメモリセル列を並列に活性化する
「コラムマルチセレクション」を実行するための構成が
示される。

【０１９７】図１７を参照して、先頭のメインライトビ
ット線ＭＷＢＬ１の両端において、ライトビット線ドラ
イバ３１および３６に代えて、ライトビット線ドライバ
４００および４１０がそれぞれ配置される。

【０１９８】ライトビット線ドライバ４００は、図７に
示したライトビット線ドライバ３１と比較して、論理ゲ
ート４０２および４０４をさらに備える点で異なる。論
理ゲート４０２は、論理ゲート３２の出力と、マルチセ
レクション信号ＭＳＬとのＯＲ論理演算結果をドライバ
トランジスタ３３のゲートに対して出力する。論理ゲー
ト４０４は、論理ゲート４０２と同様の演算結果をドラ
イバトランジスタ３４のゲートに出力する。

【０１９９】したがって、マルチセレクション信号ＭＳ
ＬがＨレベルに活性化されるディスターブ試験時には、
ドライバトランジスタ３３および３４のゲートは、Ｌレ
ベル（接地電圧Ｖｓｓ）に設定される。これにより、先
頭のメインライトビット線ＭＷＢＬの一端は、ライトビ
ット線ドライバ４００によって電源電圧Ｖｃｃと結合さ
れる。一方、マルチセレクション信号ＭＳＬがＬレベル
に非活性化される通常動作時においては、論理ゲート４
０２および４０４は、論理ゲート３２の出力を、そのま
まドライバトランジスタ３３および３４のゲートに伝達
する。

【０２００】ライトビット線ドライバ４１０は、図７に
示したライトビット線ドライバ３６と比較して、論理ゲ
ート４１２および４１４をさらに含む点で異なる。論理
ゲート４１２は、論理ゲート３７の出力と、マルチセレ
クション信号ＭＳＬとのＯＲ論理演算結果を、ドライバ
トランジスタ３８のゲートに対して出力する。論理ゲー
ト４１４は、論理ゲート３７の出力と、マルチセレクシ
ョン信号ＭＳＬの反転信号とのＡＮＤ論理演算結果をド
ライバトランジスタ３９のゲートに対して出力する。

【０２０１】したがって、マルチセレクション信号ＭＳ
ＬがＨレベルに活性化されるディスターブ試験時におい
ては、論理ゲート４１２および４１４の出力は、Ｈレベ
ルおよびＬレベルにそれぞれ固定される。したがって、
ドライバトランジスタ３８および３９の各々はオフす
る。一方、マルチセレクション信号ＭＳＬがＬレベルに
非活性化される通常動作時においては、論理ゲート４１
２および４１４は、論理ゲート３７の出力をドライバト
ランジスタ３８および３９の各々のゲートにそのまま伝
達する。

【０２０２】最終のメインライトビット線を除く、以降
のメインライトビット線ＭＷＢＬの両端に配置されるラ
イトビット線ドライバは、メインライトビット線ドライ
バ４１０と同様の構成を有する。したがって、これらの
メインライトビット線ＭＷＢＬの各々は、ディスターブ
試験時には、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのい
ずれとも接続されず、フローティング状態とされる。

【０２０３】さらに、隣接するメインライトビット線Ｍ
ＷＢＬ同士の間を短絡するためのマルチセレクション制
御スイッチ４２０が設けられる。隣接するメインライト
ビット線同士は、マルチセレクション信号ＭＳＬの活性
化に応答して、マルチセレクション制御スイッチ４２０
によって電気的に接合される。さらに、ディスターブ試
験時には、各ブロックグループにおいて、サブコラム選
択信号ＳＣＳＬ１およびＳＣＳＬ２のいずれかが活性化
される。

【０２０４】図１８は、実施の形態３に従うコラムマル
チセレクションの第１の例を示す概念図である。

【０２０５】図１８を参照して、メモリアレイ全体で
は、ｋ本のメインライトビット線ＭＷＢＬ１〜ＭＷＢＬ
ｋ（ｋ：自然数）が配置されるものとする。ディスター
ブ試験時において、１番目のメインライトビット線ＭＷ
ＢＬ１の一端は、図１７に示したドライバトランジスタ
３３によって、電源電圧Ｖｃｃと接続される。メインラ
イトビット線ＭＷＢＬ１とＭＷＢＬ２との他端同士は、
マルチセレクション制御スイッチ４２０によって接続さ
れる。以下、同様に、隣接するメインライトビット線Ｍ
ＷＢＬの一端同士および他端同士は、順に、マルチセレ
クション信号ＭＳＬに応答して接続される。さらに、最
終のメインライトビット線ＭＷＢＬｋの一端は、接地電
圧Ｖｓｓと結合される。

【０２０６】このように、ライトビット線ドライバおよ
びマルチセレクション制御スイッチによって、動作テス
ト時において、メインライトビット線ＭＷＢＬ１〜ＭＷ
ＢＬｋは電源電圧Ｖｃｃと接地電圧Ｖｓｓの間に、互い
に直列に接続される。これにより、通常動作時における
メインライトビット線ＭＷＢＬの１本分の消費電流で、
各メインライトビット線ＭＷＢＬ１〜ＭＷＢＬｋの各々
に、列方向のデータ書込電流を流すことができる。

【０２０７】これにより、１本のメインライトビット線
ＭＷＢＬに対して、ｈ本（ｈ：自然数）のサブライトビ
ット線ＳＷＢＬが配置される構成においては、全体の１
／ｈのサブライトビット線ＳＷＢＬが、メインライトビ
ット線ＭＷＢＬ１〜ＭＷＢＬｋと直列に接続されて、列
方向のデータ書込電流を供給を受ける。あるいは、図１
７において,全てのブロックグループにおいて、サブコ
ラム選択信号ＳＣＳＬ１およびＳＣＳＬ２の両方を活性
化すれば、メモリアレイ内の全てのサブライトビット線
ＳＷＢＬに列方向のデータ書込電流を流すことができ
る。

【０２０８】また、メインライトビット線ＭＷＢＬ１お
よびＭＷＢＬｋに対応するライトビット線ドライバの構
成を変更して、図１８に実線で示される、メインライト
ビット線ＭＷＢＬ１およびＭＷＢＬｋが電源電圧Ｖｃｃ
および接地電圧Ｖｓｓとそれぞれ接続される第１のテス
トパターンと、図１８に点線で示される、メインライト
ビット線ＭＷＢＬ１およびＭＷＢＬｋが接地電圧Ｖｓｓ
および電源電圧Ｖｃｃとそれぞれ接続される第２のテス
トパターンとを切換えて実行することもできる。このよ
うな構成とすれば、第１および第２のテストパターンの
それぞれにおいて、反対方向のデータ書込電流を流すこ
とができる。この結果、記憶データの極性に依存してＭ
ＴＪメモリセルのデータ誤書込耐性が異なる場合にも、
ディスターブ試験を正確に実行できる。

【０２０９】図１９は、実施の形態３に従うコラムマル
チセレクションの第２の例を示す概念図である。

【０２１０】図１８においては、隣接するメインライト
ビット線ＭＷＢＬ間のそれぞれに、マルチセレクション
制御スイッチ４２０が配置される構成を示したが、実施
の形態３に従う構成は、このようなケースに限定的に適
用されるものではない。すなわち、Ｋ本（Ｋ：２以上の
整数）おきのメインライトビット線ＭＷＢＬ同士を接続
するために、マルチセレクション制御スイッチ４２０を
配置することも可能である。

【０２１１】図１９には、Ｋ＝２とした場合の構成が示
される。この場合には、奇数番目のメインライトビット
線同士を接合するためのマルチセレクション制御スイッ
チ４２０ａと、偶数番目のメインライトビット線同士を
電気的に結合するためのマルチセレクション制御スイッ
チ４２０ｂとは、異なるマルチセレクション制御信号Ｍ
ＳＬｃおよびＭＳＬｄによってそれぞれ制御される。

【０２１２】このような構成では、メモリアレイ全体に
おいては、全体の１／（Ｋ×ｈ）本のサブライトビット
線ＳＷＢＬに対して並列にデータ書込電流を供給するこ
とができる。このように、マルチセレクション制御スイ
ッチの配置形態に応じて、並列にデータ書込電流を並列
に流すことが可能なサブライトビット線ＳＷＢＬの本数
を任意に設定することが可能である。

【０２１３】図２０は、実施の形態３に従うディスター
ブ試験のフローチャートである。図２０を参照して、デ
ィスターブ試験が開始されると（ステップＳ１００）、
まず、テストパターン１に基づくディスターブ試験（ス
テップＳ１０５）が実行される。テストパターン１にお
いては、まず全てのＭＴＪメモリセルに対して、たとえ
ば“０（Ｌレベル）”のデータが書込まれる（ステップ
Ｓ１１０）。

【０２１４】次いで、マルチセレクション制御信号ＭＳ
ＬａおよびＭＳＬｂの設定に応じて、メモリアレイ全体
の１／４、１／２または全てのライトディジット線ＷＤ
Ｌが並列に活性化されて、各々に中間的な行方向のデー
タ書込電流Ｉｐｔが流される（ステップＳ１２０）。さ
らに、第１番目のメインライトビット線ＭＷＢＬ１およ
び最終のメインライトビット線ＭＷＢＬｋが、電源電圧
Ｖｃｃおよび接地電圧Ｖｓｓにそれぞれ接続された状態
で、メモリアレイ全体の１／４、１／２またはすべての
サブライトビット線ＳＷＢＬが活性化されて、テストパ
ターン１に従った方向に列方向のデータ書込電流が流さ
れる。この場合において、図１８および図１９で説明し
たように、列方向のデータ書込電流は、活性化されたメ
インライトビット線ＭＷＢＬおよびサブライトビット線
ＳＷＢＬが、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間
に互いに直列に接続された電流経路を流れる（ステップ
Ｓ１３０）。

【０２１５】テストパターン１における列方向のデータ
書込電流の方向は、ステップＳ１１０で書込まれたデー
タを書換えるように設定される。ステップＳ１１０で
“０（Ｌレベル）”のデータを書込む場合には、テスト
パターン１における列方向のデータ書込電流は、“１
（Ｈレベル）”を書込むように設定される。

【０２１６】データ書込電流の供給が終了すると、サブ
ワード線ＳＷＬを順次スキャンし、対応するリードビッ
ト線の電圧を検知することによって、全メモリ空間に対
してアクセスを実行する（ステップＳ１４０）。これに
より、ステップＳ１２０およびＳ１３０によって行なわ
れた擬似的なデータ書込によって、各ＭＴＪメモリセル
の記憶データが誤って書換えられていないかをチェック
する（ステップＳ１５０）。

【０２１７】次に、テストパターン１とは逆極性のディ
スターブ試験を実行するために、テストパターン２に基
づくディスターブ試験（ステップＳ１５５）が実行され
る。テストパターン２においては、まず全てのＭＴＪメ
モリセルに対して、ステップＳ１１０とは逆極性のデー
タ、たとえば“１（Ｈレベル）”のデータが書込まれる
（ステップＳ１６０）。

【０２１８】次いで、ステップＳ１２０と同様に、メモ
リアレイ全体の１／４、１／２または全てのライトディ
ジット線ＷＤＬが並列に活性化されて、各々に中間的な
行方向のデータ書込電流Ｉｐｔが流される（ステップＳ
１７０）。さらに、第１番目のメインライトビット線Ｍ
ＷＢＬ１および最終のメインライトビット線ＭＷＢＬｋ
が、ステップＳ１３０とは逆に、接地電圧Ｖｓｓおよび
電源電圧Ｖｃｃにそれぞれ接続された状態で、メモリア
レイ全体の１／４、１／２またはすべてのサブライトビ
ット線ＳＷＢＬが活性化されて、テストパターン２に従
った方向に列方向のデータ書込電流が流される。ステッ
プＳ１３０と同様に、列方向のデータ書込電流は、活性
化されたメインライトビット線ＭＷＢＬおよびサブライ
トビット線ＳＷＢＬが、電源電圧Ｖｃｃおよび接地電圧
Ｖｓｓの間に互いに直列に接続された電流経路を流れる
（ステップＳ１８０）。

【０２１９】テストパターン２における列方向のデータ
書込電流の方向は、ステップＳ１６０で書込まれたデー
タを書換えるように設定される。ステップＳ１６０で
“１（Ｈレベル）”のデータを書込む場合には、テスト
パターン２における列方向のデータ書込電流は、“０
（Ｌレベル）”を書込むように設定される。

【０２２０】データ書込電流の供給が終了すると、ステ
ップＳ１４０と同様に、全メモリ空間に対してアクセス
を実行する（ステップＳ１９０）。これにより、ステッ
プＳ１７０およびＳ１８０によって行なわれた擬似的な
データ書込によって、各ＭＴＪメモリセルの記憶データ
が誤って書換えられていないかをチェックする（ステッ
プＳ２００）。

【０２２１】次に、さらにテスト条件を変更する必要が
ある場合には（ステップＳ２１０）、図１６に示した中
間電圧Ｖｍの値を変更して、中間的なデータ書込電流Ｉ
ｐｔを増加あるいは減少させて、より厳しいあるいはよ
り緩やか条件の下で、同様のテストを繰り返し実行す
る。所定のテスト条件（データ書込電流Ｉｐｔ）による
テストがすべて終了した場合には、ディスターブ試験は
終了する（ステップＳ２３０）。

【０２２２】このように、実施の形態３に従う構成によ
れば、ＭＴＪメモリセルに対する、データ誤書込に対す
る耐性を評価するためのディスターブ試験を、並列に多
数のＭＴＪメモリセルを対象として、効率的に短時間で
行なうことができる。

【０２２３】さらに、活性化されたメインライトビット
線ＭＷＢＬおよびサブライトビット線ＳＷＢＬが直列に
接続された電流経路に対して列方向のデータ書込電流を
流す構成とすることにより、ディスターブ試験時に複数
のメモリセル列を並列に活性化することによる消費電力
の増加を抑制できる。

【０２２４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２２５】

【発明の効果】請求項１の薄膜磁性体記憶装置は、行選
択結果をデコードするための行デコード回路を、データ
書込用のライトディジット線およびデータ読出用のワー
ド線によって共有することができるので、行選択動作に
関連する回路面積を削減して、ＭＲＡＭデバイスの小面
積化を図ることができる。

【０２２６】請求項２に記載の薄膜磁性体記憶装置は、
請求項１記載の薄膜磁性体記憶装置が奏する効果に加え
て、デコード結果を共有するためのワード線選択回路お
よびライトディジット線選択回路を、小面積で効率的に
配置できる。

【０２２７】請求項３および４に記載の薄膜磁性体記憶
装置は、メインワード線をさらに設けた階層ワード線構
成における行選択に必要となるサブワードドライバにつ
いても、データ書込用のライトディジット線およびデー
タ読出用のワード線によって共有することができる。し
たがって、請求項１記載の薄膜磁性体記憶装置が奏する
効果に加えて、階層ワード線構成においてもＭＲＡＭデ
バイスの小面積化を図ることができる。

【０２２８】請求項５記載の薄膜磁性体記憶装置は、請
求項３記載の薄膜磁性体記憶装置が奏する効果に加え
て、活性化されたライトディジット線に対して簡易な構
成でデータ書込電流を流すことができる。

【０２２９】請求項６および８に記載の薄膜磁性体記憶
装置は、ライトディジット線を分割配置して、各々の活
性化を互いに独立に制御できるので、行方向に沿ったデ
ータ書込電流をデータ書込対象となった選択メモリセル
を含む必要な領域のみに流すことができる。この結果、
非選択メモリセルに対するデータ誤書込の危険性を抑制
することができる。

【０２３０】請求項７記載の薄膜磁性体記憶装置は、請
求項６記載の薄膜磁性体記憶装置が奏する効果に加え
て、活性化されたライトディジット線に対して簡易な構
成でデータ書込電流を流すことができる。

【０２３１】請求項９から１３に記載の薄膜磁性体記憶
装置は、サブライトビット線を分割配置して、各々の活
性化を互いに独立に制御できるので、列方向に沿ったデ
ータ書込電流をデータ書込対象となった選択メモリセル
を含む必要な領域のみに流すことができる。この結果、
非選択メモリセルに対するデータ誤書込の危険性を抑制
することができる。

【０２３２】請求項１５、１６、１７、１８、１９、２
１および２２記載の薄膜磁性体記憶装置は、メインライ
トビット線におけるデータ書込電流の方向を書込データ
に応じて切換える必要がないので、ライトビット線ドラ
イバを片側のみに配置すればよい。この結果、請求項９
記載の薄膜磁性体記憶装置が奏する効果に加えて、ＭＲ
ＡＭデバイスの小面積化を図ることができる。また、メ
インライトビットワード線上において、ライドビット線
ドライバから見て選択メモリセルを含むブロックよりも
遠い側においては、データ書込電流流れない。したがっ
て、請求項９記載の薄膜磁性体記憶装置が奏する効果に
加えて、非選択メモリセルに対するデータ誤書込をより
強力に防止することができる。

【０２３３】請求項１４、２０および２３に記載の薄膜
磁性体記憶装置は、活性化されたサブライトビット線を
除く他のサブライトビット線を接地電圧に固定するの
で、データ誤書込の発生をさらに抑制できる。

【０２３４】請求項２４記載の薄膜磁性体記憶装置は、
動作テスト時において、複数本のライトディジット線に
並列にデータ書込電流を流すことができるため、動作テ
ストを効率的に短時間で実行できる。

【０２３５】請求項２５記載の薄膜磁性体記憶装置は、
動作テスト時において、理論的にはデータ書込が実行不
能なレベルのデータ書込電流を、複数本のライトディジ
ット線に並列に流すことができる。したがって、請求項
２４記載の薄膜磁性体記憶装置が奏する効果に加えて、
各メモリセルのデータ誤書込に対する耐性を評価するこ
とができる。

【０２３６】請求項２６記載の薄膜磁性体記憶装置は、
動作テスト時において、直列に接続された複数本のライ
トビット線に対して、データ書込電流を同時に流すこと
ができる。したがって、消費電流の増大を抑制した上
で、動作テストをさらに効率的かつ短時間で実行でき
る。

【０２３７】請求項２７記載の薄膜磁性体記憶装置は、
請求項２６記載の薄膜磁性体記憶装置が奏する効果に加
えて、記憶データの極性に依存してメモリセルのデータ
誤書込耐性が異なる場合にも、特性を正確に評価でき
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１に従うＭＲＡＭデバイ
スの全体構成を示す概略ブロック図である。

【図２】図１に示したメモリアレイの構成を説明する
ための図である。

【図３】サブワードドライバ帯およびサブブロックの
詳細な構成を示すための回路図である。

【図４】図３に示されるサブロウデコーダの構成を詳
細に示す回路図である。

【図５】実施の形態２に従う階層的なメインライトビ
ット線およびサブライトビット線の配置を示すブロック
図である。

【図６】ライトビット線が階層的に配置されたＭＴＪ
メモリセルの構造図である。

【図７】実施の形態２に従う選択スイッチの配置を詳
細に説明する回路図である。

【図８】実施の形態２に従う選択メモリセルブロック
における列方向のデータ書込電流の経路を説明する第１
の回路図である。

【図９】実施の形態２に従う選択メモリセルブロック
における列方向のデータ書込電流の経路を説明する第２
の回路図である。

【図１０】実施の形態２の変形例に従う階層的なメイ
ンライトビット線およびサブライトビット線の配置を示
すブロック図である。

【図１１】実施の形態２の変形例に従う選択スイッチ
の配置を詳細に説明する回路図である。

【図１２】実施の形態２の変形例に従う選択メモリセ
ルブロックにおける列方向のデータ書込電流の経路を説
明する第１の回路図である。

【図１３】実施の形態２の変形例に従う選択メモリセ
ルブロックにおける列方向のデータ書込電流の経路を説
明する第２の回路図である。

【図１４】実施の形態３に従うディスターブテスト時
における行選択に関連する回路の配置を示す回路図であ
る。

【図１５】図１４に示されるマルチセレクション制御
回路の構成を示す回路図である。

【図１６】実施の形態３に従うサブデコーダ帯の構成
を示す回路図である。

【図１７】実施の形態３に従うサブライトビット線Ｓ
ＷＢＬのマルチセレクションに関連する部分の構成を示
す回路図である。

【図１８】実施の形態３に従うコラムマルチセレクシ
ョンの第１の例を示す概念図である。

【図１９】実施の形態３に従うコラムマルチセレクシ
ョンの第２の例を示す概念図である。

【図２０】実施の形態３に従うディスターブ試験のフ
ローチャートである。

【図２１】ＭＴＪメモリセルの構成を示す概略図であ
る。

【図２２】半導体基板上に作製されたＭＴＪメモリセ
ルの構造図である。

【図２３】ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。

【図２４】データ書込電流の方向と、自由磁化層の磁
化方向との関係を示す概念図である。

【図２５】ＭＴＪメモリセルに対するデータ読出動作
を説明する概念図である。

【符号の説明】

１０メモリアレイ、２０行デコーダ、２５列デコ
ーダ、３０，３５読出／書込制御回路、３１，３６，
４０，４００，４１０ライトビット線ドライバ、５０
メモリセルブロック、５２サブワードドライバ帯、
５５サブコラムドライバ帯、６０メインワードドラ
イバ、７０サブワードドライバ、８０サブロウデコー
ダ、８２，８４，９０，９２トランジスタスイッチ、
２００，２１０ａ，２２０ａ，２１０ｂ，２２０ｂ，２
３０ａ，２３０ｂ，２４０ａ，２４０ｂ，２５０ａ，２
５５ａ，２５０ｂ，２５５ｂ，２６０ａ，２６０ｂ，２
６５ａ，２６５ｂ選択トランジスタスイッチ、３１０
マルチセレクションゲート、３２０，３３０マルチ
セレクション制御回路、３５０テスト電流供給回路、
４２０，４２０ａ，４２０ｂマルチセレクション制御
スイッチ、ＡＴＲアクセストランジスタ、ＤＩＮ書込
データ、Ｉｐデータ書込電流、Ｉｐｔデータ書込電流
（中間）、Ｉｓセンス電流、＋Ｉｗ，−Ｉｗ，±Ｉｗ
データ書込電流、ＭＣＭＴＪメモリセル、ＭＳＬ
マルチセレクション信号、ＭＳＬａ，ＭＳＬｂ，ＭＳＬ
ｃ，ＭＳＬｄマルチセレクション制御信号、ＭＴＪ磁
気トンネル接合部、ＭＷＢＬメインライトビット線、
ＭＷＬメインワード線、ＲＢＬリードビット線、Ｒ
ＳＬリセット線、ＳＧＤＬセグメントデコード線、
ＳＷＢＬサブライトビット線、ＳＷＬサブワード
線、Ｖｃｃ電源電圧、Ｖｍ中間電圧、Ｖｓｓ接地
電圧、ＷＢＬライトビット線、ＷＤＬライトディジッ
ト線、ＷＬワード線。

Claims

【特許請求の範囲】

【請求項１】行列状に配置される複数のメモリセルを
含むメモリアレイを備え、各前記メモリセルの電気抵抗は、第１および第２のデー
タ書込電流によって磁気的に書込まれた記憶データに応
じて変化し、メモリセル行にそれぞれ対応して設けられ、各々が、活
性化時において、行方向に前記第１のデータ書込電流を
流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活
性化時において列方向に前記第２のデータ書込電流を流
すための複数のライトビット線と、メモリセル行にそれぞれ対応して設けられ、各々が、デ
ータ読出対象に選択された選択メモリセルを含む選択行
を活性化するための複数のワード線と、前記メモリアレイにおける行選択を実行するための行選
択部とを備え、前記行選択部は、行アドレスをデコードするための行デコード回路と、各ワード線に対応して設けられ、前記データ読出時にお
いて、対応するメモリセル行のデコード結果に基づい
て、対応するワード線を活性化するためのワード線選択
回路と、各前記ライトディジット線に対応して設けられ、前記デ
ータ書込時において、前記対応するメモリセル行の前記
デコード結果に基づいて、対応するライトディジット線
を活性化するためライトディジット線選択回路とを含
む、薄膜磁性体記憶装置。
【請求項２】各前記メモリセル行において、各前記ワ
ード線選択回路および各前記ライトディジット線選択回
路は、各前記ワード線および各前記ライトディジット線
の一端に対応する第１の領域および、各前記ワード線お
よび各前記ライトディジット線の他端に対応する第２の
領域の一方に、１行ごとに交互配置される、請求項１に
記載の薄膜磁性体記憶装置。
【請求項３】Ｌ個（Ｌ：２以上の自然数）のメモリセ
ル行ごとに配置され、前記行アドレスに応じて選択的に
活性化されるメインワード線と、前記行アドレスに応じて、１本の前記メインワード線と
対応付けられるＬ個のメモリセル行のうちの１個を選択
するための信号を伝達する選択線と、対応する１本ずつのワード線およびライトディジット線
ごとに設けられ、対応するメインワード線と前記選択線
とに応じて、対応するワード線およびライトディジット
線に対して前記デコード結果を伝達するためのサブワー
ドドライバとをさらに備える、請求項１に記載の薄膜磁
性体記憶装置。
【請求項４】各前記ワード線ごとに設けられ、前記デ
ータ書込時において、対応するワード線を接地電圧に固
定するためのトランジスタスイッチをさらに備える、請
求項３記載の薄膜磁性体記憶装置
【請求項５】前記サブワードドライバは、前記デコー
ド結果に基づいて、対応する１本ずつのワード線および
ライトディジット線の一方が選択される場合に、内部ノ
ードを第１の電圧に設定し、かつ、対応する１本ずつの
ワード線およびライトディジット線の両方が非選択であ
る場合に、前記内部ノードを第２の電圧に設定し、各前記ライトディジット線選択回路は、対応するライト
ディジット線の一端と前記内部ノードとの間に設けら
れ、データ書込時にオンする第１のトランジスタスイッ
チを含み、前記薄膜磁性体記憶装置は、各前記ライトディジット線
ごとに設けられ、対応するライトディジット線の他端を
前記第２の電圧と接続するための第２のトランジスタス
イッチをさらに備える、請求項３記載の薄膜磁性体記憶
装置。
【請求項６】行列状に配置される複数のメモリセルを
含み、列方向に沿って複数のバンクに分割されるメモリ
アレイを備え、各前記メモリセルの電気抵抗は、第１および第２のデー
タ書込電流によって磁気的に書込まれた記憶データに応
じて変化し、メモリセル列にそれぞれ対応して設けられ、各々が、活
性化時において、列方向に沿って前記第１のデータ書込
電流を流すための複数のライトビット線と、Ｌ個（Ｌ：２以上の自然数）のメモリセル行ごとに配置
され、行アドレスに応じて選択的に活性化されるメイン
ワード線と、前記行アドレスに応じて、１本の前記メインワード線と
対応付けられるＬ個のメモリセル行のうちの１個を選択
するための信号を伝達する選択線と、メモリセル行にそれぞれ対応して設けられるとともに、
同一メモリセル行において前記各バンクごとに分割配置
される複数のライトディジット線と、前記複数のライトディジット線にそれぞれ対応して設け
られ、各々が、対応するメインワード線と前記選択線と
に応じて、対応するライトディジット線を選択的に活性
化する複数のサブワードドライバとをさらに備える、活性化されたライトディジット線は、データ書込対象に
選択された選択メモリセルを含むバンク内において、前
記選択メモリセルを含む選択行に対して前記第２のデー
タ書込電流を流す、薄膜磁性体記憶装置。
【請求項７】前記サブワードドライバは、活性化時に
は、前記対応するライトディジット線を第１の電圧と接
続し、かつ、非活性化時には、前記対応するライトディ
ジット線を第２の電圧と接続し、前記薄膜磁性体記憶装
置は、各前記ライトディジット線ごとに設けられ、対応するライトディジット線の前記差部ワードドライバと反
対側の一端を前記第２の電圧と接続するためのトランジ
スタスイッチをさらに備える、請求項６記載の薄膜磁性
体記憶装置。
【請求項８】前記第１のデータ書込電流は、書込まれ
る記憶データのレベルに応じた方向に流される、請求項
６記載の薄膜磁性体記憶装置。
【請求項９】行列状に配置される複数のメモリセルを
含み、行方向に沿って複数のブロックに分割されるメモ
リアレイを備え、各前記メモリセルの電気抵抗は、第１および第２のデー
タ書込電流によって磁気的に書込まれた記憶データに応
じて変化し、メモリセル行にそれぞれ対応して設けられ、各々が、活
性化時において、データ書込対象に選択された選択メモ
リセルを含む選択行に対して、前記第１のデータ書込電
流を流すための複数のライトディジット線と、Ｌ個（Ｌ：２以上の自然数）のメモリセル行ごとに配置
され、活性化時において、前記第２のデータ書込電流を
流すためのメインライトビット線と、メモリセル列にそれぞれ対応して設けられるとともに、
同一メモリセル列において前記各ブロックごとに分割配
置される複数のサブライトビット線とを備え、各前記サブライトビット線は、対応するメモリセルに対
して、対応するメインライトビット線よりも近くに配置
され、各メモリセルブロックにおいて、各前記メインライトビ
ット線ごとに設けられ、対応するメインライトビット線
とＬ本のサブライトビット線との間の接続を制御するた
めの接続制御部をさらに備え、前記接続制御部は、前記選択メモリセルが含まれるブロ
ックにおいて、前記選択メモリセルに対応する選択サブ
ライトビット線を、対応する前記メインライトビット線
と接続するとともに、それ以外のサブライトビット線の
各々を対応するメインライトビット線から電気的に切離
す、薄膜磁性体記憶装置。
【請求項１０】各前記メインライトビット線の一端お
よび他端にそれぞれ対応して設けられる第１および第２
のライトビット線ドライバをさらに備え、前記第１および第２のライトビット線ドライバは、対応
するメインライトビット線が前記選択メモリセルと対応
する場合に、前記一端および前記他端を第１および第２
の電圧の一方ずつと、書込データのレベルに応じて接続
する、請求項９記載の薄膜磁性体記憶装置。
【請求項１１】前記第１のライトビット線ドライバ
は、前記第１の電圧と前記メインライトビット線の一端との
間に設けられた第１のドライバトランジスタと、前記第２の電圧と前記一端との間に設けられた第２のド
ライバトランジスタと、前記対応するメインライトビット線を選択するための信
号と前記書込データとに応じて、前記第１および第２の
ドライバトランジスタのゲート電圧を制御する第１の論
理ゲートとを有し、前記第２のライトビット線ドライバは、前記第１の電圧と前記メインライトビット線の他端との
間に設けられた第３のドライバトランジスタと、前記第２の電圧と前記他端との間に設けられた第４のド
ライバトランジスタと、前記対応するメインライトビット線を選択するための信
号と前記書込データの反転信号とに応じて、前記第３お
よび第４のドライバトランジスタのゲート電圧を制御す
る第２の論理ゲートとを有する、請求項１０記載の薄膜
磁性体記憶装置。
【請求項１２】前記接続制御部は、前記選択メモリセ
ルに対応するサブライトビット線の両端を、対応するメ
インライトビット線上の第１および第２のノードのそれ
ぞれと接続するとともに、前記第１および第２のノード
間に直列に挿入される第１の選択スイッチを有し、前記第１の選択スイッチは、対応するブロックが前記選
択メモリセルを含む場合に、前記対応するメインライト
ビット線上の電流経路を遮断する、請求項９記載の薄膜
磁性体記憶装置。
【請求項１３】前記接続制御部は、各前記サブライトビット線ごとに設けられ、対応するサ
ブライトビット線の一端と前記第１のノードとの間に設
けられる第２の選択スイッチと、各前記サブライトビット線ごとに設けられ、前記対応す
るサブライトビット線の他端と前記第２のノードとの間
に設けられる第３の選択スイッチとをさらに含み、前記第２および第３の選択スイッチは、対応するブロッ
クが前記選択メモリセルを含む場合に、１本の前記メイ
ンライトワード線と対応付けられるＬ本のサブライトビ
ット線のうちの１本を選択するための信号に応答して、
選択的にオンする、請求項１２記載の薄膜磁性体記憶装
置。
【請求項１４】前記接続制御部は、各前記サブライト
ビット線ごとに設けられ、対応するサブライトビット線
を接地電圧と接続するための第４および第５の選択スイ
ッチをさらに含む、前記第４の選択スイッチは、対応するブロックが前記選
択メモリセルを含む場合に、前記対応するサブライトビ
ット線が前記選択メモリセルに対応するときを除いてオ
ンし、前記第５の選択スイッチは、対応するブロックが前記選
択メモリセルを含む場合を除いてオンする、請求項１３
記載の薄膜磁性体記憶装置。
【請求項１５】各前記メインライトビット線の一端に
それぞれ対応して設けられ、対応するメインライトビッ
ト線が前記選択メモリセルと対応する場合に前記一端を
第１の電圧と接続するライトビット線ドライバをさらに
備え、前記接続制御部は、前記選択サブライトビット線の一端
および他端を、対応するメインライトビット線および第
２の電圧の一方ずつと、書込データのレベルに応じて接
続する、請求項９記載の薄膜磁性体記憶装置。
【請求項１６】前記接続制御部は、各前記サブライトビット線ごとに設けられ、対応するサ
ブライトビット線の一端と前記対応するメインライトビ
ット線との間に設けられる第１の選択スイッチと、各前記サブライトビット線ごとに設けられ、前記対応す
るサブライトビット線の他端と前記対応するメインライ
トビット線との間に設けられる第２の選択スイッチとを
含む、請求項１５記載の薄膜磁性体記憶装置。
【請求項１７】前記第１および第２の選択スイッチの
一方は、前記対応するサブライトビット線が前記選択メ
モリセルに対応する場合に、前記書込データのレベルに
応じて選択的にオンする、請求項１６記載の薄膜磁性体
記憶装置。
【請求項１８】前記接続制御部は、各前記サブライトビット線ごとに設けられ、対応するサ
ブライトビット線の一端と前記第２の電圧との間に設け
られる第３の選択スイッチと、各前記サブライトビット線ごとに設けられ、前記対応す
るサブライトビット線の他端と前記第２の電圧との間に
設けられる第４の選択スイッチとを含む、請求項１５記
載の薄膜磁性体記憶装置。
【請求項１９】前記第３および第４の選択スイッチの
一方は、前記対応するサブライトビット線が前記選択メ
モリセルに対応する場合に、前記書込データのレベルに
応じて選択的にオンする、請求項１８記載の薄膜磁性体
記憶装置。
【請求項２０】前記対応するサブライトビット線が前
記選択メモリセルに対応する場合を除いて、前記第３お
よび第４の選択スイッチの各々はオンする、請求項１８
記載の薄膜磁性体記憶装置。
【請求項２１】前記接続制御部は、各前記サブライト
ビット線の一端および他端にそれぞれ対応して設けられ
る第１および第２のＣＭＯＳドライバを含み、前記第１のＣＭＯＳドライバは、対応するサブライトビット線の一端および対応するメイ
ンライトビット線の間に設けられる第１導電型の第１Ｍ
ＯＳトランジスタと、前記一端および前記第２の電圧の間に設けられる、前記
第１導電型とは反対の第２導電型の第２ＭＯＳトランジ
スタとを有し、前記第２のＣＭＯＳドライバは、前記対応するサブライトビット線の他端および前記対応
するメインライトビット線の間に設けられる前記第１導
電型の第３ＭＯＳトランジスタと、前記他端および前記第２の電圧との間に設けられる、前
記第２導電型の第４ＭＯＳトランジスタとを有し、前記第１および第２のＭＯＳトランジスタは相補的にオ
ンし、前記第３および第４のＭＯＳトランジスタは相補
的にオンする、請求項１５記載の薄膜磁性体記憶装置。
【請求項２２】前記対応するサブライトビット線が前
記選択メモリセルに対応する場合に、前記第１および第
２のＣＭＯＳドライバの一方は、前記書込データのレベ
ルに応じて、前記一端および前記他端の一方を前記対応
するメインライトビット線と接続し、前記第１および第
２のＣＭＯＳドライバの他方は、前記書込データのレベ
ルに応じて、前記一端および前記他端の他方を前記第２
の電圧と接続する、請求項２１記載の薄膜磁性体記憶装
置。
【請求項２３】前記対応するサブライトビット線が前
記選択メモリセルに対応する場合を除いて、第２ＭＯＳ
トランジスタおよび第４ＭＯＳトランジスタはオンす
る、請求項２１記載の薄膜磁性体記憶装置。
【請求項２４】行列状に配置される複数のメモリセル
を含むメモリアレイを備え、各前記メモリセルの電気抵抗は、第１および第２のデー
タ書込電流によって磁気的に書込まれた記憶データに応
じて変化し、メモリセル行にそれぞれ対応して設けられ、各々が、活
性化時において、行方向に沿って前記第１のデータ書込
電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活
性化時において、列方向に沿って前記第２のデータ書込
電流を流すための複数のライトビット線と、動作テスト時において、前記複数のライトディジット線
の少なくとも一部を並列に活性化するための第１のマル
チセレクション制御部とをさらに備える、薄膜磁性体記
憶装置。
【請求項２５】前記動作テスト時において、各前記メ
モリセルに対するデータ書込が理論的には不能なレベル
まで、前記第１のデータ書込電流を低下させるためのテ
スト電流供給回路をさらに備える、請求項２４記載の薄
膜磁性体記憶装置。
【請求項２６】前記動作テスト時において、前記複数
のライトビット線のうちの少なくとも一部を、第１およ
び第２の電圧の間に互いに直列に接続するための第２の
マルチセレクション制御部をさらに備える、請求項２４
記載の薄膜磁性体記憶装置。
【請求項２７】前記動作テストは、前記少なくとも一
部のライトビット線に流される前記第２のデータ書込電
流の方向が互いに反対に設定される、第１および第２の
テストパターンを含む、請求項２６記載の薄膜磁性体記
憶装置。