JPH11149781A - メモリアーキテクチャ - Google Patents

メモリアーキテクチャ

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JPH11149781A
JPH11149781A JP10261700A JP26170098A JPH11149781A JP H11149781 A JPH11149781 A JP H11149781A JP 10261700 A JP10261700 A JP 10261700A JP 26170098 A JP26170098 A JP 26170098A JP H11149781 A JPH11149781 A JP H11149781A
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Abstract

(57)【要約】 【課題】 複数の外部ポートを有する多重平面階層構造
のメモリアーキテクチャを提供する。 【解決手段】 多重階層平面を有するマルチポートメモ
リアーキテクチャは、典型的には最下位階層平面におい
て1ポートメモリセルを有している。その上の各階層平
面におけるメモリブロックは、それぞれすぐ下の階層平
面におけるメモリブロックによって構成されている。多
重階層平面を有する所定のマルチポートメモリアーキテ
クチャによって、チップ上の所要面積が低減される。階
層平面におけるメモリブロックは要求に応じてメモリブ
ロックマトリクス、交換ネットワーク、バンク技術構成
等として配置することができる。このようにして、適用
事例ごとに最大限の設計自由度が得られる。さらにこの
マルチポートメモリアーキテクチャは、アクセスコンフ
リクトを処理するための回路を有している。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はメモリアーキテクチ
ャに関し、詳細には、複数のメモリセルから成り多重階
層平面をもつメモリアーキテクチャに関する。
【0002】
【従来の技術】将来の超小形電子回路によって、1012
〜1015の範囲のトランジスタ数をもつ複雑なシステム
が実現されることになる。そのような複雑なシステムた
とえば並列プロセッサシステム、人工知能システムやマ
ルチメディアシステムなどは通常、データを処理するた
めに共働する多数のサブシステムを有している。したが
って、それらの将来のシステムを効率的かつ実践的に実
現するための重要な課題は、処理すべきデータの記憶な
らびにそれらのデータ処理プログラムということにな
る。各サブシステムによって時間的に並行しかつ高い帯
域幅でアクセス可能なメモリを利用できるならば、性能
のよいシステムを確実に実現することができる。外部端
子として複数のポートをもち外部のコンポーネントから
時間的に並行してアクセスできるようなメモリは、一般
にマルチポートメモリと称する。
【0003】その際、経済的な理由から殊に重要となる
境界条件は当然ながら、チップ上でできるかぎり僅かな
面積しか費やさないことである。さらに別の境界条件と
して挙げられるのは、メモリセルないしポートに対しで
きるかぎり少ないアクセスタイムしか必要としないこと
や、メモリシステム全体の電力損失ができるかぎり僅か
でなければならないことである。
【0004】L.A.Glasser & D.W.Dobberpohl, "The Des
ign and Analysis of VLSI-Circuits", Addison-Wesle
y, ISBN 0-201-12580-3, p.388-390 には、上述のよう
なマルチポートメモリについて記載されている。この文
献に示されているマルチポートメモリによれば、所望の
個数の外部ポートが個々のメモリセルごとに実装されて
いる。したがって個々のメモリセル各々は、かなり大き
なチップ面積を占有している。しかもこの場合、各ポー
トごとのデコーディングのためにかなりの複雑さも加わ
り、その結果、完全なマルチポートメモリは結局は極度
に面積を費やすものとなる。このため、マルチポートメ
モリのこのような最も簡単な実現形態は、面積に関して
最も不利でありつまりは最も高価な解決策でもある。
【0005】K.Guttag, R.J.Gove, J.R. van Aken, "A
Single Chip Multiprocessor for Multimedia: The MV
P", IEEE Computer Graphics & Appl, vol.12, 1992,
p.53-64から、別のマルチポートメモリが公知である。
上述の問題点はここではいわゆるクロスバーディストリ
ビュータにより解決している。このディストリビュータ
の入力側には所望の外部ポートが設けられており、出力
側において複数の慣用のメモリブロックが1ポートメモ
リセルと接続されている。このやり方は1ポートメモリ
セルで済ます点では有利であるが、交換ネットワークと
呼ばれることの多いクロスバーディストリビュータは、
実際にはやはり著しく多くのチップ面積を必要とする
し、配線が長いことから電力損失も高まってしまう。ま
た、非常にたくさんのメモリブロックは接続できないの
で、不首尾に終わるアクセス数つまり同じ時間に2つ以
上のポートが1つの特定のメモリブロックをアクセスす
る回数が、かなり多くなってしまう。
【0006】また、この文献から別の課題設定のために
階層構造をもつメモリアーキテクチャを使用することが
公知である。ここで設定された課題のうち最も重要なこ
とはこれまで、ただ1つの慣用の外部ポートを介した実
効アクセスタイムを縮めることであった。実効アクセス
タイムの短縮は原則的にゆっくりであるダイナミックメ
モリ(DRAM)において殊に有用であり、これは現在
標準的に組み込まれているマイクロプロセッサのクロッ
ク速度に対し過度に大きな差が生じないようにすること
を目的としている。1つのメモリアレイにおけるアクセ
スタイムは実質的に、ワードライン上のデータ信号の走
行時間とメモリ容量の再充電によって定まる。階層状の
装置構成によりプリント配線板の実効長が短くなり、こ
のことでアクセスタイムも相応に低減する。
【0007】バンキング技術に従って動作するメモリア
レイは、ある意味ではこのような階層構造をもつメモリ
である。バンキング技術の場合、データバスを介したデ
ータ伝送はメモリアクセスよりも著しく速い、というこ
とを利用している。したがって基本的に、複数のメモリ
ブロックからデータをパラレルに読み出して高速なレジ
スタ内でバッファリングし、データバスを介して高速で
外部へ送出させることができる。しかしながら、バンキ
ング技術を利用するためにきわめて重要なことは、シー
ケンシャルに要求されるデータが高い確率でそれぞれ異
なるブロック内に存在している、ということである。こ
のことが該当しなければ、アクセス要求を拒否しなけれ
ばならない。したがってバンキングにおける主要な構成
部分は、格納データを個々のメモリブロックへ分配する
ための詳述されたアルゴリズムである。実践において、
バンキングにおけるメモリブロック数はかなり少ない個
数のメモリブロックに制限されており、一般に32個の
メモリブロックに制限されている。しかもこの場合、個
々のメモリブロックへのアクセスタイムはおそい。
【0008】ヨーロッパ特許出願 EP 0 393 434 B1 か
ら、やはりメモリ階層構造を利用したメモリアーキテク
チャが公知である。そこには多重平面階層構造のメモリ
について記載されており、これはただ1つの慣用の外部
ポートを有する。この場合、クリティカルな導体経路に
おける信号走行時間はメモリを複数の階層平面に分割す
ることによって短くできる、ということを利用してい
る。たしかにこれによれば、階層状のメモリ分配により
クリティカルな経路部分の負荷が避けられる。さもない
と、ワードラインおよびビットラインの区間において寄
生容量と抵抗が著しく高いことに起因して、過度に長い
信号変化時間が生じ、つまりは外部ポートに対する過度
に長いアクセスタイムが生じてしまう。
【0009】階層構造をもつ1ポートメモリアーキテク
チャに関するその他の詳細な点、特徴、利点ならびに効
果については、ヨーロッパ特許出願 EP 0393 434 B1 を
参照されたい。この文献は本出願の参考文献とする。
【0010】
【発明が解決しようとする課題】これらの従来技術から
出発して発明の課題は、複数の外部ポートを有する多重
平面階層構造のメモリアーキテクチャを提供することに
ある。
【0011】
【課題を解決するための手段】本発明によればこの課題
は、複数の階層平面と、該複数の階層平面の各々に少な
くとも1つのメモリブロックが設けられており、最下位
階層平面におけるメモリブロックはそれぞれ個々のメモ
リセルから成り、その上の各階層平面は、それぞれすぐ
下の階層平面からのメモリブロックから成るメモリブロ
ックを有しており、前記複数の階層平面の各々に、個々
のメモリブロックを制御し読み出し書き込むためのデコ
ーダ装置が設けられており、複数のI/Oポートを有す
る少なくとも1つのI/Oインタフェースが設けられて
おり、前記I/Oポートは同時に並行して互いに無関係
に制御され、前記複数の階層平面のうち少なくとも1つ
の階層平面内に、少なくとも1つのアドレス選択回路と
少なくとも1つのポート選択バッファ回路が設けられて
いることにより解決される。
【0012】
【発明の実施の形態】このように多重階層平面をもつ本
発明によるメモリアーキテクチャは複数の外部接続ポー
トを有しており、これらのポートは同時に完全に並行し
て制御可能である。
【0013】これら階層平面の各々は複数のそれぞれ異
なるメモリブロックを有している。この場合、最下位階
層平面におけるメモリブロックは複数のメモリセルによ
って構成されている。最下位階層平面がただ1つのメモ
リセルから成るように構成することも考えられる。通常
はたいていの要求に対し、2つの階層平面を使用すれば
十分である。しかしその場合には、最下位階層平面にお
けるメモリブロックは少なくとも複数のメモリセルから
構成されることになる。
【0014】有利には本発明によるマルチポートメモリ
アーキテクチャによれば、最下位階層平面において1ポ
ートメモリセルを用いることができる。もちろん、2ポ
ートメモリセルやマルチポートメモリセルの使用も考え
られることはいうまでもない。しかし、1ポートメモリ
セルの使用は面積最適化の点で、殊に電気的導体路(ワ
ードラインおよびビットライン)に関して格別に有利で
あることが明らかになっている。SRAMデザインデー
タに基づくと、マルチポートメモリセルを使用した場合
に比べ、ポート数に応じて2ポートの場合の約30%〜
16ポートの場合の約70%まで面積の節約度合いを高
めることができる。したがってこの種のスタティックな
1ポートメモリセル(SRAMメモリセル)の使用は、
コスト的にもきわめて有利であることは明らかである。
【0015】この場合、種々の階層平面におけるメモリ
ブロックの配置構成をそれぞれ様々なやり方で形成でき
る。殊に有利であるのは、1つの階層平面におけるメモ
リブロックをマトリクス状に配置することである。ま
た、このメモリマトリクスの行と列の個数を2の倍数に
すると殊に有利である。
【0016】しかし、階層平面におけるメモリブロック
を交換ネットワーク構成やバンク技術等として配置する
ことも考えられる。その際、種々の階層平面内部におけ
るそれぞれ異なるメモリブロックの配置構成は、システ
ム設計の自由にまかされている。種々の階層平面におい
てそれぞれ異なるメモリブロック配置構成を用いること
も考えられる。
【0017】システムインテグレーションにおいて適用
することのほかに、本発明を面積に関して好適なマルチ
ポートメモリチップのためにも利用できることはいうま
でもない。本発明は特別なメモリ形態に限定されるもの
ではなく、あらゆる形態の不揮発性メモリやスタティッ
クメモリおよびダイナミックメモリならびに基礎とする
メモリ技術に適用することができる。殊に有利には、本
発明はスタティックメモリ(SRAM)およびダイナミ
ックメモリ(DRAM)に適用されるが、たとえばロジ
ックメモリやあらゆる形態のプログラミング可能な固定
値メモリ(PROM,EPROM,EEPROM)にお
いて有利であることは明らかである。しかも本発明によ
るメモリアーキテクチャは、慣用のROMメモリにおい
ても有用である。ROMメモリはプロセッサコンポーネ
ントにおいて有利であり、その際、階層構造アーキテク
チャの適用はスペースに関してとても魅力的である。
【0018】また、種々の平面においてそれぞれ異なる
技術を適用することも考えられる。たとえばいわゆる
「埋め込み形」メモリに関して、最下位平面ではメモリ
技術として製造し、それよりも上の階層平面ではロジッ
ク技術として製造することもできる。したがって、適用
されるメモリアーキテクチャは、使用される技術とはま
ったく無関係である。本発明はダイナミックメモリアレ
イ(DRAM)において殊に有利である。それというの
も、この場合には実効ライン長が著しいことからメモリ
セルの容量を比較的小さく設計できるからである。
【0019】メモリを複数の階層平面に配置するにもか
かわらず、ポートごとのアクセスタイムは劣化しない。
この場合、逆方向の発展作用が生じる。たとえば付加的
なマルチプレクサなどのような付加的なゲートによっ
て、付加的な遅延時間が発生することでたしかにアクセ
スタイムは劣化するが、個々のメモリブロックの寸法つ
まりはそれらの導体路もいっそう小さく形成され、この
ことはやはりアクセスタイムの減少を意味する。そのう
えクリティカルな導体パッドにおいて寄生容量や抵抗が
小さくなることから、アクセスタイムがさらに改善され
る。
【0020】ポートごとおよびアクセスごとに上方の階
層平面におけるただ1つのメモリブロックだけがそのつ
ど活性化され、使用されていない残りのメモリブロック
はいわば遮断されることになるから、メモリアーキテク
チャ全体における電力損失が小さくなる。このように、
使用されていない残りのメモリブロックはいわば遮断状
態におかれる。
【0021】しかも従来技術によるマルチポートメモリ
アーキテクチャはその設計に関して、実質的に行デコー
ダ回路と列デコーダ回路から成るいわゆるラスタ回路に
より制約されている。著しく多くの接続ポートの場合に
は殊に、デコーダ回路の制御ラインをその中に含まれて
いるドライバによってっももはや対応するメモリセルへ
導くことはできない。つまりこの種のマルチポートメモ
リアーキテクチャの接続ポート数は、設計によって制約
されている。有利には本発明によれば、マルチポートメ
モリアーキテクチャの設計を所定のスペース要求に整合
させることが可能となる。その際、種々のラスタ回路を
複数の階層平面に配分することができる。しかもこの場
合、マルチポートメモリアーキテクチャの接続ポートを
それぞれ異なる階層平面に配分することも可能である。
このようにすることで、所定の多重階層平面によって任
意の設計自由度が得られるようになる。
【0022】従属請求項には本発明の有利な実施形態が
示されている。
【0023】次に、図面に示された実施例に基づき本発
明について詳細に説明する。
【0024】
【実施例】図1には、スタティック1ポートメモリセル
(a)が、この実例では2つの外部ポートを有するスタ
ティックマルチポートメモリセル(b)と比較されて示
されている。
【0025】図1のa)における1ポートメモリセル
は、2つの選択トランジスタAT1,AT2および2つ
のインバータI1,I2を有している。この場合、第1
の選択トランジスタAT1は情報の書き込み/読み出し
用データラインB1と第1のインバータI1の入力側と
の間に接続されており、ここで第2のインバータI2は
第1のインバータI1に対し並列にフィードバック接続
されている。
【0026】
【外1】
【0027】選択トランジスタAT1,AT2の制御端
子は、付加的にワードラインWL1と接続されている。
ワードラインWL1を介して、選択トランジスタAT
1,AT2を導通状態あるいは阻止状態になるよう制御
できる。
【0028】図1のb)にはマルチポートメモリセルを
有しており、これはこの実例では2つのポートを有して
いる。このようないわゆる2ポートメモリセルは、図1
のa)に示した1ポートメモリセルと同じように構成さ
れている。この2ポートメモリセルは付加的にさらに2
つの別の選択トランジスタAT3,AT4を有してお
り、これは選択トランジスタAT1,AT2と同様、メ
モリセルの2つのインバータI1,I2と接続されてい
る。
【0029】
【外2】
【0030】
【外3】
【0031】それ相応の個数の出力ポートを備えたマル
チポートメモリセルには、図1によるメモリセルから出
発してそれ相応の個数の選択トランジスタやラインが設
けられる。したがって1つのメモリセルにおけるポート
数が増えるにつれて、冒頭で述べたように配線も複雑に
なる。それゆえ面積を費やすという点からすれば、1ポ
ートメモリセルは面積に関して最も好適な形態である。
【0032】本発明によるメモリアーキテクチャはメモ
リ内部において2平面の階層構造を使用しており、これ
は各メモリセルに実装されたただ1つのポートからマル
チポートメモリの外部ポートへの移行を実現するためで
ある。図2には、多重平面階層構造を有する本発明によ
るこのようなメモリアーキテクチャの基本原理図が描か
れている。この実施例では、2つの階層平面とN個の出
力ポートが示されている。
【0033】多重平面階層構造をもつ本発明によるメモ
リアーキテクチャは、この実施例では2つの階層平面H
1,H2を有している。本発明によるメモリアーキテク
チャを実現するために、2つの階層平面よりも多くの階
層平面を用いることも考えられる。ここでは第1の階層
平面には参照符号H1が付されており、他方、第2の階
層平面には参照符号H2が付されている。さらに以下で
は、第1の階層平面H1におけるエレメントには添字1
を設ける一方、第2の階層平面H2におけるエレメント
には添字2を設けた。
【0034】みやすくするため、すべての階層平面H
1,H2には配線ここでは殊にワードラインとビットラ
インは書き込まれていない。
【0035】さて、この実施例の場合、両方の階層平面
H1,H2は同じ構造であり、それぞれ1つのメモリブ
ロックマトリクスと、個々のメモリブロックを所期のよ
うに読み出す選択手段と、次に高い階層平面へのインタ
フェースとを有しており、この実例では選択手段は行デ
コーダおよび列デコーダとして構成されている。
【0036】当然ながら、異なる階層平面において各メ
モリブロックをそれぞれ異なるやり方で配置させること
も考えられる。つまりたとえば、一方の階層平面ではメ
モリブロックを交換ネットワーク配置で配置する一方、
他方の階層平面ではメモリブロックをたとえば周知のメ
モリブロックマトリクスとして配置させることも考えら
れる。したがって、それぞれ異なる階層平面H1,H2
を必ずしも互いに同じように配置しなくてもよい。それ
ゆえ個々の階層平面におけるメモリブロックの配置を、
適用事例ないしユーザの要求に整合させることができ、
そのようにすることでメモリアーキテクチャにおける設
計の自由度が広がる。
【0037】第1の階層平面H1は第1のメモリブロッ
クマトリクスSBM1を有している。さらに第1の階層
平面H1は、ワードラインデコーダWLDとビットライ
ンデコーダBLDとポート選択バッファ回路PAPとア
ドレス選択回路AASを有している。
【0038】第1の階層平面H1のメモリブロックマト
リクスSBM1はこの実施例の場合、M1=2m1個の異
なるメモリブロックSB1を有しており、それらはマト
リクス状に配置されている。この実施例では、メモリブ
ロックマトリクスSBM1は2m1-r1個の列と2r1個の
行を有している。したがってメモリブロックマトリクス
SBM1の行と列の個数は2の倍数である。必ずこのよ
うにしなければいけないというわけではないが、この種
のメモリブロックマトリクスにおいては有利である。
【0039】第1の階層平面H1のメモリブロックSB
1は、それぞれ異なるメモリセルによって構成されてい
る。この実施例では、第1の階層平面におけるメモリセ
ルはただ1つの書き込み/読み出しポートを備えた1ポ
ートメモリセルである。もちろん、既述のメモリセルが
相応の個数の書き込み/読み出しポートを備えたいわゆ
るマルチポートメモリセルであるように構成することも
考えられる。しかし冒頭の説明や図1の関連で述べたよ
うに、最下位階層の平面H1において1ポートメモリセ
ルを使用するのは殊に有利である。とはいうものの、最
下位階層平面H1においてたとえばアクセスタイムや設
計上の面積最適化など特定の要求のために、上述のよう
なマルチポートメモリセルを使用するのが好適になる場
合もある。これはたとえば、上の方の階層平面のうちの
1つに僅かな個数のメモリブロックしか設けられていな
い場合にアクセスがコンフリクトする確率を少なくする
目的で有利となる可能性もある。
【0040】なお、第1の階層平面H1におけるメモリ
セルは任意の不揮発性メモリセル(たとえばEEPRO
Mメモリセル)、スタティックメモリセル(たとえばS
RAMメモリセル)あるいはダイナミックメモリセル
(たとえばDRAMメモリセル)として構成することが
できる。メモリブロックの周辺回路は、選択した種類の
メモリセルに合わせて構成できることはいうまでもな
い。
【0041】最下位階層平面H1において単一または複
数のメモリセルを選択するために、ビットラインデコー
ダBLDならびにワードラインデコーダWLDが設けら
れている。この実施例の場合、ビットラインデコーダB
LDはm1−r1個のアドレスビットを有しており、ワ
ードラインデコーダWLDはr1個のアドレスビットを
有している。さらに第1の階層平面H1はアドレス選択
回路AASを有しており、これらはN個の種々のアドレ
スA11〜AN1によって制御される。これらのアドレ
スの各々はm1アドレスビットの幅をもつ。
【0042】また、第1の階層平面H1はポート選択バ
ッファ回路PAPも有しており、これにはN個の種々の
出力ポートD1〜DNが設けられている。
【0043】第1の階層平面H1におけるメモリ装置の
動作は読み出し過程の場合、以下のようにして行われ
る:アドレス選択回路AASにより、アドレスポートA
11〜AN1を介してアドレスワードが入力結合され
る。入力結合されたこのアドレスワードに基づき、ワー
ドラインデコーダWLDとビットラインデコーダBLD
はメモリブロックマトリクスSBM1内の個々のメモリ
セルを、データワードを読み出すことができるよう制御
する。このデータワードはポート選択バッファ回路PA
Pへ供給される。ポート選択バッファ回路PAPはこの
データワードを、出力ポートD1〜DNのうちの1つへ
割り当てる。書き込み過程に関しては、このサイクルが
同じように逆方向で進行する。
【0044】図2に示されているように、このメモリア
ーキテクチャはさらに第2の階層平面H2を有してい
る。第2の階層平面H2は、第2のメモリブロックマト
リクスSBM2、行選択ジェネレータRAG、列選択ジ
ェネレータSAG、ならびに入/出力バッファ回路IO
Pを有している。この実施例の場合、第2の階層平面H
2においてメモリブロックSB2はやはりメモリブロッ
クマトリクスとして構成されている。
【0045】第2の階層平面H2における第2のメモリ
ブロックマトリクスSBM2の構造は、第1の階層平面
H1の構造と同じである。この場合、メモリブロックの
別の配置構成たとえば交換ネットワークやいわゆるバン
ク技術で配置されたメモリブロックも考えられるのはい
うまでもない。この実施例の場合、メモリブロックマト
リクスSBM2は2m2-r2個の異なる列と2r2個の異な
る行を有している。また、第1のメモリブロックマトリ
クスSBM1の場合と同様、第2のメモリブロックマト
リクスSBM2の場合も行ないしは列の個数は2の倍数
であり、その際、一般的な個数の行列も考えられる。
【0046】さらに第2の階層平面H2は、第2のメモ
リマトリクスSBM2における種々の行を選択するため
の行選択ジェネレータRAGと種々の列を選択するため
の列列選択ジェネレータSAGを有している。したがっ
て行選択ジェネレータRAGは、それぞれ異なるr2個
のアドレスビットをもつN個の種々のポートを有する。
同様に列選択ジェネレータSAGも、それぞれm2−r
2個のアドレスビットをもつN個の種々のポートを有し
ている。
【0047】第2の階層平面H2におけるメモリブロッ
クSB2の選択は、いわゆる入/出力バッファ回路IO
P(I/Oバッファ回路)を介して行われる。I/Oバ
ッファ回路IOPは、やはりN個の異なる出力ポートD
1〜DNを有する。したがってこれらの出力ポートは、
マルチポートメモリアーキテクチャの出力ポートを成し
ている。
【0048】当然ながら、1つまたは複数の階層平面H
1,H2がそれぞれただ1つのメモリブロックだけから
成るように構成することも考えられる。この場合、最下
位階層平面H1では、メモリブロックマトリックスSB
M1はただ1つのメモリブロックSB1に低減され、つ
まりはただ1つのメモリセルに低減されることになる。
【0049】本発明によれば、第2の階層平面H2にお
けるメモリブロックSB2はそれぞれ、メモリブロック
SB1と第1の階層平面H1における個々の周辺ユニッ
トによって構成されている。
【0050】メモリアーキテクチャが多数の階層平面に
よって構成されている場合、メモリの構造は以下のよう
になる:最下位階層平面H1では、メモリブロックSB
1は少なくとも1つのメモリセルによって構成される。
それらのメモリセルのための周辺ユニットたとえばワー
ドラインデコーダWLD、ビットラインデコーダBL
S、ポート選択バッファ回路PAP、アドレス選択回路
AASは、個々の階層平面におけるメモリブロックの個
々の配置構成に整合されている。その上の各階層平面
は、すぐ下の階層平面におけるメモリブロックによって
構成されている。これに加えて最上位階層は、メモリア
ーキテクチャの相応の出力ポートを備えたI/Oバッフ
ァ回路IOPを有している。個数Nの種々異なる出力ポ
ートD1〜DNは、マルチポートメモリアーキテクチャ
のポートである。
【0051】第2の階層平面H2は、M2=2m2個の異
なるメモリブロックSB2から成り、この場合、個々の
メモリブロックSB2は各々、M1=2m1個の種々のメ
モリセルを有している。したがってメモリアーキテクチ
ャにおけるメモリセルの総数はM=M1 * M2=2m
となり、ここでm=m1+2である。
【0052】さらに本発明によれば階層平面H2には、
アクセスコンフリクトを処理する回路が設けられてい
る。このいわゆるアクセスコンフリクト評価回路は殊に
マルチポートメモリアーキテクチャにおいて、たとえば
2つまたはそれ以上のポートにより同一のメモリブロッ
クがアクセスされるような場合にはどうしても必要であ
る。
【0053】この場合、アクセス選択の優先順位を付け
なければならない。アクセスコンフリクト評価回路ZK
ASは慣用のNポートメモリアーキテクチャの場合には
すべて、つまり単一のNポートメモリセルの場合であっ
ても必要であり、それというのも、少なくとも1つの書
き込みアクセスにおいて同一のメモリセルへの2つまた
はそれ以上のポートによるアクセスは許可されず、コン
フリクトとなるからである。
【0054】次に、最も重要な部分回路の機能について
詳しく説明する。ここではまずはじめに、Nポートを介
してアクセス中のNポートメモリアーキテクチャの機能
について簡単に説明する。このアーキテクチャにおいて
構成されるたいていの回路に対し、従来技術による一般
に周知の使用された解決手段が存在する。
【0055】行選択ジェネレータRAGと列選択ジェネ
レータSAGは、N個のポートのために第2の階層平面
の個々のm2個のアドレスビットから、行選択信号と列
選択信号を生成する。これと同時にアクセスコンフリク
ト評価回路ZKASは、1つまたは複数のコンフリクト
状況について第2の階層平面H2におけるアドレスビッ
トを検査する。アクセスコンフリクト検査が終了し、ア
クセスコンフリクトが発生した場合には、所定の優先順
位付けアルゴリズムに従いそのつど1つのポートがアク
セス権限ありとして選択されてはじめて、相応のメモリ
ブロックSB2が活性化される。これにより、第2の階
層平面H2においてポートごとにそのつどただ1つのメ
モリブロックSB2だけが活性化される。
【0056】Nポートメモリアーキテクチャの場合、た
とえばNポートメモリセルの場合、アクセスコンフリク
トはこれまでシーケンシャルに解決されていた。しかし
ながらこのようなシーケンシャルなアクセスコンフリク
トの解決は、Nポートメモリアーキテクチャの場合には
不利であることがわかった。その理由は、複数のアクセ
スコンフリクトが発生したときには殊に、メモリアーキ
テクチャ全体における性能が著しく下がってしまうから
である。
【0057】このような理由から、アクセスコンフリク
トが時間的に完全に並行して処理されるようにすると有
利である。アクセスコンフリクトのこの種の並列処理は
たとえば、そのつど1つのポートをアクセス権限ありと
して選択する優先順位付けアルゴリズムによって行うこ
とができる。この優先順位付けアルゴリズムのためにた
とえば、その重要性に応じたポートの簡単なクラス分け
を行うことができる。この場合、コンフリクトが発生し
たときには常に、最も重要なポートがアクセス権限を獲
得する。そしてステータス信号を用いることによって、
目下のアクセスが成功したか拒否されたかが各ポートご
とに外部へ通報される。
【0058】第1の階層平面H1において、ただ1つの
ポートのm1アドレスビットだけがワードラインデコー
ダWLDおよびビットラインデコーダBLDへ供給され
る。このためメモリブロックSB1の活性化信号は、活
性化すべきポートに関する情報だけしか含まない。この
情報は、所属のポートのアドレスビットを対応するデコ
ーダへ向けて切り替えるためにアドレス選択回路AAS
によって利用される。この場合、ポート選択バッファ回
路PAPにより同時に、ビットラインデコーダBLDの
出力側がポートに属するデータラインと接続される。さ
らにビットラインデコーダBLDは、集積評価回路なら
びに読み出し信号増幅用のドライバ手段も有している。
【0059】3つの回路すなわちポート選択バッファ回
路PAP、アドレス選択回路AASならびにアクセスコ
ンフリクト評価回路ZKASは、慣用の回路技術におけ
る公知の手法に従って実現することができる。最初の2
つの回路の場合、つまりポート選択バッファ回路PAP
とアドレス選択回路AASの場合、簡単なマルチプレク
サ回路ないしデマルチプレクサ回路が用いられる。
【0060】アクセスコンフリクト評価回路ZKASは
当然ながら、基礎とする優先順位付けアルゴリズムに依
存する。殊に完全に並行したアクセスコンフリクトを解
消する場合には、ここではEXORゲートを介したアド
レスビットの比較に基づいて回路を構成することができ
る。この場合、基礎とする優先順位付けアルゴリズムに
よって、対応するポートイネーブル信号を発生させるた
めにEXORゲートの出力側がどのように結合されるか
が決定される。
【0061】図2ではみやすくするため、ポートごとに
1ビットのワード幅とした。上述のメモリアーキテクチ
ャ内部におけるワード幅を任意の値とすることができる
のはいうまでもない。この場合、従来技術の手法に従っ
て変形が行われる。
【0062】1つの実施形態として、多重階層構造をも
つ本発明によるマルチポートメモリアーキテクチャの発
展形態を実現するために、アクセスタイムを短くする従
来技術によるあらゆる公知の技術を利用することも当然
ながら可能である。とはいうものの図2には、異なる複
数の階層平面におけるメモリブロックのための最も簡単
な階層構造が示されている。しかしそれらの階層平面の
各々において付加的に、たとえばキャッシングやバンク
などアクセスタイムを短くする公知技術のうちの1つを
内部的に組み込むこともできる。
【図面の簡単な説明】
【図1】スタティック1ポートメモリセル(a)をスタ
ティックマルチポートメモリセル(b)と対比して示す
図である。
【図2】多重階層平面を備えた本発明によるマルチポー
トメモリアーキテクチャの実例を示す図である。
【符号の説明】
H1,H2 階層平面 SBM1,SBM2 メモリブロックマトリクス SB1,SB2 メモリブロック AAS アドレス選択回路 WLD ワードラインデコーダ BLD ビットラインデコーダ PAP ポート選択バッファ回路 RAG 行選択ジェネレータ SAG 列選択ジェネレータ IOP I/Oバッファ回路

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 メモリアーキテクチャにおいて、 複数の階層平面(H1,H2)と、 該複数の階層平面(H1,H2)の各々に少なくとも1
    つのメモリブロック(SB1,SB2)が設けられてお
    り、最下位階層平面(H1)におけるメモリブロック
    (SB1)はそれぞれ個々のメモリセルから成り、その
    上の各階層平面は、それぞれすぐ下の階層平面(H1)
    からのメモリブロック(SB2)から成るメモリブロッ
    ク(SB2)を有しており、 前記複数の階層平面(H1,H2)の各々に、個々のメ
    モリブロック(SB1,SB2)を制御し読み出し書き
    込むためのデコーダ装置(WLD,BLD,RAG,S
    AG)が設けられており、 複数のI/Oポート(D1〜DN)を有する少なくとも
    1つのI/Oインタフェース(IOP)が設けられてお
    り、前記I/Oポート(D1〜DN)は同時に並行して
    互いに無関係に制御され、 前記複数の階層平面(H1,H2)のうち少なくとも1
    つの階層平面内に、少なくとも1つのアドレス選択回路
    (AAS)と少なくとも1つのポート選択バッファ回路
    (PAP)が設けられていることを特徴とする、 メモリアーキテクチャ。
  2. 【請求項2】 最下位階層平面(H1)におけるメモリ
    ブロック(SB1)は1ポートメモリセルから成る、請
    求項1記載のメモリアーキテクチャ。
  3. 【請求項3】 複数の階層平面(H1,H2)のうち少
    なくとも1つの階層平面内にアクセスコンフリクト評価
    回路(ZKAS)が設けられており、該評価回路によ
    り、同じメモリブロック(SB1,SB2)に対する複
    数のI/Oポート(D1〜DN)のアクセスコンフリク
    トが発生したとき、アクセスに関与する1つのI/Oポ
    ート(D1〜DN)が許可され、アクセスコンフリクト
    に関与する残りのI/Oポート(D1〜DN)は阻止さ
    れる、請求項1または2記載のメモリアーキテクチャ。
  4. 【請求項4】 前記アクセスコンフリクト評価回路(Z
    KAS)は、優先順位付けアルゴリズムに従いI/Oポ
    ート(D1〜DN)の優先順序付けをそれらの重要性に
    応じて行う、請求項3記載のメモリアーキテクチャ。
  5. 【請求項5】 前記複数の階層平面(H1,H2)のう
    ち少なくとも1つの階層平面におけるメモリブロック
    (SB1,SB2)はマトリクス状に、第1の個数のマ
    トリクス行と第2の個数のマトリクス列をもつメモリブ
    ロックマトリクス(SBM1,SBM2)として配置さ
    れている、請求項1〜4のいずれか1項記載のメモリア
    ーキテクチャ。
  6. 【請求項6】 前記の第1の個数および/または第2の
    個数は2の倍数である、請求項5記載のメモリアーキテ
    クチャ。
  7. 【請求項7】 メモリブロックマトリクス(SBM1,
    SBM2)は少なくとも1つの行デコーダ(RAG,W
    LD)を有しており、該行デコーダは相応のアドレスビ
    ットを介して、対応するメモリブロックマトリクス(S
    BM1,SBM2)における行選択を行う、請求項5ま
    たは6記載のメモリアーキテクチャ。
  8. 【請求項8】 前記メモリブロックマトリクス(SBM
    1,SBM2)は少なくとも1つの列デコーダ(SA
    G,BLD)を有しており、該列デコーダは相応のアド
    レスビットを介して、対応するメモリブロックマトリク
    ス(SBM1,SBM2)における列選択を行う、請求
    項5〜7のいずれか1項記載のメモリアーキテクチャ。
  9. 【請求項9】 前記複数の階層平面(H1,H2)のう
    ち少なくとも1つの階層平面におけるメモリブロック
    (SB1,SB2)は交換ネットワーク配置構成として
    設けられている、請求項1〜8のいずれか1項記載のメ
    モリアーキテクチャ。
  10. 【請求項10】 前記複数の階層平面(H1,H2)の
    うち少なくとも1つの階層平面におけるメモリブロック
    (SB1,SB2)はいわゆるバンク技術により配置さ
    れている、請求項1〜9のいずれか1項記載のメモリア
    ーキテクチャ。
  11. 【請求項11】 ロジックコンポーネントにおいて用い
    られる、請求項1〜10のいずれか1項記載のメモリア
    ーキテクチャ。
  12. 【請求項12】 EEPROMメモリセルにおいて用い
    られる、請求項11記載のメモリアーキテクチャ。
  13. 【請求項13】 ダイナミックまたはスタティックなメ
    モリコンポーネントにおいて用いられる、請求項1〜1
    0のいずれか1項記載のメモリアーキテクチャ。
  14. 【請求項14】 ダイナミックDRAMメモリセルにお
    いて用いられる、請求項13記載のメモリアーキテクチ
    ャ。
  15. 【請求項15】 スタティックSRAMメモリセルにお
    いて用いられる、請求項13記載のメモリアーキテクチ
    ャ。
  16. 【請求項16】 ROMメモリにおいて用いられる、請
    求項1〜15のいずれか1項記載のメモリアーキテクチ
    ャ。
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