JPH11149781A - メモリアーキテクチャ - Google Patents

Abstract

(57)【要約】 【課題】 複数の外部ポートを有する多重平面階層構造
のメモリアーキテクチャを提供する。 【解決手段】 多重階層平面を有するマルチポートメモ
リアーキテクチャは、典型的には最下位階層平面におい
て１ポートメモリセルを有している。その上の各階層平
面におけるメモリブロックは、それぞれすぐ下の階層平
面におけるメモリブロックによって構成されている。多
重階層平面を有する所定のマルチポートメモリアーキテ
クチャによって、チップ上の所要面積が低減される。階
層平面におけるメモリブロックは要求に応じてメモリブ
ロックマトリクス、交換ネットワーク、バンク技術構成
等として配置することができる。このようにして、適用
事例ごとに最大限の設計自由度が得られる。さらにこの
マルチポートメモリアーキテクチャは、アクセスコンフ
リクトを処理するための回路を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリアーキテクチ
ャに関し、詳細には、複数のメモリセルから成り多重階
層平面をもつメモリアーキテクチャに関する。

【０００２】

【従来の技術】将来の超小形電子回路によって、１０¹²
〜１０¹⁵の範囲のトランジスタ数をもつ複雑なシステム
が実現されることになる。そのような複雑なシステムた
とえば並列プロセッサシステム、人工知能システムやマ
ルチメディアシステムなどは通常、データを処理するた
めに共働する多数のサブシステムを有している。したが
って、それらの将来のシステムを効率的かつ実践的に実
現するための重要な課題は、処理すべきデータの記憶な
らびにそれらのデータ処理プログラムということにな
る。各サブシステムによって時間的に並行しかつ高い帯
域幅でアクセス可能なメモリを利用できるならば、性能
のよいシステムを確実に実現することができる。外部端
子として複数のポートをもち外部のコンポーネントから
時間的に並行してアクセスできるようなメモリは、一般
にマルチポートメモリと称する。

【０００３】その際、経済的な理由から殊に重要となる
境界条件は当然ながら、チップ上でできるかぎり僅かな
面積しか費やさないことである。さらに別の境界条件と
して挙げられるのは、メモリセルないしポートに対しで
きるかぎり少ないアクセスタイムしか必要としないこと
や、メモリシステム全体の電力損失ができるかぎり僅か
でなければならないことである。

【０００４】L.A.Glasser & D.W.Dobberpohl, "The Des
ign and Analysis of VLSI-Circuits", Addison-Wesle
y, ISBN 0-201-12580-3, p.388-390 には、上述のよう
なマルチポートメモリについて記載されている。この文
献に示されているマルチポートメモリによれば、所望の
個数の外部ポートが個々のメモリセルごとに実装されて
いる。したがって個々のメモリセル各々は、かなり大き
なチップ面積を占有している。しかもこの場合、各ポー
トごとのデコーディングのためにかなりの複雑さも加わ
り、その結果、完全なマルチポートメモリは結局は極度
に面積を費やすものとなる。このため、マルチポートメ
モリのこのような最も簡単な実現形態は、面積に関して
最も不利でありつまりは最も高価な解決策でもある。

【０００５】K.Guttag, R.J.Gove, J.R. van Aken, "A
Single Chip Multiprocessor for Multimedia: The MV
P", IEEE Computer Graphics & Appl, vol.12, 1992,
p.53-64から、別のマルチポートメモリが公知である。
上述の問題点はここではいわゆるクロスバーディストリ
ビュータにより解決している。このディストリビュータ
の入力側には所望の外部ポートが設けられており、出力
側において複数の慣用のメモリブロックが１ポートメモ
リセルと接続されている。このやり方は１ポートメモリ
セルで済ます点では有利であるが、交換ネットワークと
呼ばれることの多いクロスバーディストリビュータは、
実際にはやはり著しく多くのチップ面積を必要とする
し、配線が長いことから電力損失も高まってしまう。ま
た、非常にたくさんのメモリブロックは接続できないの
で、不首尾に終わるアクセス数つまり同じ時間に２つ以
上のポートが１つの特定のメモリブロックをアクセスす
る回数が、かなり多くなってしまう。

【０００６】また、この文献から別の課題設定のために
階層構造をもつメモリアーキテクチャを使用することが
公知である。ここで設定された課題のうち最も重要なこ
とはこれまで、ただ１つの慣用の外部ポートを介した実
効アクセスタイムを縮めることであった。実効アクセス
タイムの短縮は原則的にゆっくりであるダイナミックメ
モリ（ＤＲＡＭ）において殊に有用であり、これは現在
標準的に組み込まれているマイクロプロセッサのクロッ
ク速度に対し過度に大きな差が生じないようにすること
を目的としている。１つのメモリアレイにおけるアクセ
スタイムは実質的に、ワードライン上のデータ信号の走
行時間とメモリ容量の再充電によって定まる。階層状の
装置構成によりプリント配線板の実効長が短くなり、こ
のことでアクセスタイムも相応に低減する。

【０００７】バンキング技術に従って動作するメモリア
レイは、ある意味ではこのような階層構造をもつメモリ
である。バンキング技術の場合、データバスを介したデ
ータ伝送はメモリアクセスよりも著しく速い、というこ
とを利用している。したがって基本的に、複数のメモリ
ブロックからデータをパラレルに読み出して高速なレジ
スタ内でバッファリングし、データバスを介して高速で
外部へ送出させることができる。しかしながら、バンキ
ング技術を利用するためにきわめて重要なことは、シー
ケンシャルに要求されるデータが高い確率でそれぞれ異
なるブロック内に存在している、ということである。こ
のことが該当しなければ、アクセス要求を拒否しなけれ
ばならない。したがってバンキングにおける主要な構成
部分は、格納データを個々のメモリブロックへ分配する
ための詳述されたアルゴリズムである。実践において、
バンキングにおけるメモリブロック数はかなり少ない個
数のメモリブロックに制限されており、一般に３２個の
メモリブロックに制限されている。しかもこの場合、個
々のメモリブロックへのアクセスタイムはおそい。

【０００８】ヨーロッパ特許出願 EP 0 393 434 B1 か
ら、やはりメモリ階層構造を利用したメモリアーキテク
チャが公知である。そこには多重平面階層構造のメモリ
について記載されており、これはただ１つの慣用の外部
ポートを有する。この場合、クリティカルな導体経路に
おける信号走行時間はメモリを複数の階層平面に分割す
ることによって短くできる、ということを利用してい
る。たしかにこれによれば、階層状のメモリ分配により
クリティカルな経路部分の負荷が避けられる。さもない
と、ワードラインおよびビットラインの区間において寄
生容量と抵抗が著しく高いことに起因して、過度に長い
信号変化時間が生じ、つまりは外部ポートに対する過度
に長いアクセスタイムが生じてしまう。

【０００９】階層構造をもつ１ポートメモリアーキテク
チャに関するその他の詳細な点、特徴、利点ならびに効
果については、ヨーロッパ特許出願 EP 0393 434 B1 を
参照されたい。この文献は本出願の参考文献とする。

【００１０】

【発明が解決しようとする課題】これらの従来技術から
出発して発明の課題は、複数の外部ポートを有する多重
平面階層構造のメモリアーキテクチャを提供することに
ある。

【００１１】

【課題を解決するための手段】本発明によればこの課題
は、複数の階層平面と、該複数の階層平面の各々に少な
くとも１つのメモリブロックが設けられており、最下位
階層平面におけるメモリブロックはそれぞれ個々のメモ
リセルから成り、その上の各階層平面は、それぞれすぐ
下の階層平面からのメモリブロックから成るメモリブロ
ックを有しており、前記複数の階層平面の各々に、個々
のメモリブロックを制御し読み出し書き込むためのデコ
ーダ装置が設けられており、複数のＩ／Ｏポートを有す
る少なくとも１つのＩ／Ｏインタフェースが設けられて
おり、前記Ｉ／Ｏポートは同時に並行して互いに無関係
に制御され、前記複数の階層平面のうち少なくとも１つ
の階層平面内に、少なくとも１つのアドレス選択回路と
少なくとも１つのポート選択バッファ回路が設けられて
いることにより解決される。

【００１２】

【発明の実施の形態】このように多重階層平面をもつ本
発明によるメモリアーキテクチャは複数の外部接続ポー
トを有しており、これらのポートは同時に完全に並行し
て制御可能である。

【００１３】これら階層平面の各々は複数のそれぞれ異
なるメモリブロックを有している。この場合、最下位階
層平面におけるメモリブロックは複数のメモリセルによ
って構成されている。最下位階層平面がただ１つのメモ
リセルから成るように構成することも考えられる。通常
はたいていの要求に対し、２つの階層平面を使用すれば
十分である。しかしその場合には、最下位階層平面にお
けるメモリブロックは少なくとも複数のメモリセルから
構成されることになる。

【００１４】有利には本発明によるマルチポートメモリ
アーキテクチャによれば、最下位階層平面において１ポ
ートメモリセルを用いることができる。もちろん、２ポ
ートメモリセルやマルチポートメモリセルの使用も考え
られることはいうまでもない。しかし、１ポートメモリ
セルの使用は面積最適化の点で、殊に電気的導体路（ワ
ードラインおよびビットライン）に関して格別に有利で
あることが明らかになっている。ＳＲＡＭデザインデー
タに基づくと、マルチポートメモリセルを使用した場合
に比べ、ポート数に応じて２ポートの場合の約３０％〜
１６ポートの場合の約７０％まで面積の節約度合いを高
めることができる。したがってこの種のスタティックな
１ポートメモリセル（ＳＲＡＭメモリセル）の使用は、
コスト的にもきわめて有利であることは明らかである。

【００１５】この場合、種々の階層平面におけるメモリ
ブロックの配置構成をそれぞれ様々なやり方で形成でき
る。殊に有利であるのは、１つの階層平面におけるメモ
リブロックをマトリクス状に配置することである。ま
た、このメモリマトリクスの行と列の個数を２の倍数に
すると殊に有利である。

【００１６】しかし、階層平面におけるメモリブロック
を交換ネットワーク構成やバンク技術等として配置する
ことも考えられる。その際、種々の階層平面内部におけ
るそれぞれ異なるメモリブロックの配置構成は、システ
ム設計の自由にまかされている。種々の階層平面におい
てそれぞれ異なるメモリブロック配置構成を用いること
も考えられる。

【００１７】システムインテグレーションにおいて適用
することのほかに、本発明を面積に関して好適なマルチ
ポートメモリチップのためにも利用できることはいうま
でもない。本発明は特別なメモリ形態に限定されるもの
ではなく、あらゆる形態の不揮発性メモリやスタティッ
クメモリおよびダイナミックメモリならびに基礎とする
メモリ技術に適用することができる。殊に有利には、本
発明はスタティックメモリ（ＳＲＡＭ）およびダイナミ
ックメモリ（ＤＲＡＭ）に適用されるが、たとえばロジ
ックメモリやあらゆる形態のプログラミング可能な固定
値メモリ（ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ）にお
いて有利であることは明らかである。しかも本発明によ
るメモリアーキテクチャは、慣用のＲＯＭメモリにおい
ても有用である。ＲＯＭメモリはプロセッサコンポーネ
ントにおいて有利であり、その際、階層構造アーキテク
チャの適用はスペースに関してとても魅力的である。

【００１８】また、種々の平面においてそれぞれ異なる
技術を適用することも考えられる。たとえばいわゆる
「埋め込み形」メモリに関して、最下位平面ではメモリ
技術として製造し、それよりも上の階層平面ではロジッ
ク技術として製造することもできる。したがって、適用
されるメモリアーキテクチャは、使用される技術とはま
ったく無関係である。本発明はダイナミックメモリアレ
イ（ＤＲＡＭ）において殊に有利である。それというの
も、この場合には実効ライン長が著しいことからメモリ
セルの容量を比較的小さく設計できるからである。

【００１９】メモリを複数の階層平面に配置するにもか
かわらず、ポートごとのアクセスタイムは劣化しない。
この場合、逆方向の発展作用が生じる。たとえば付加的
なマルチプレクサなどのような付加的なゲートによっ
て、付加的な遅延時間が発生することでたしかにアクセ
スタイムは劣化するが、個々のメモリブロックの寸法つ
まりはそれらの導体路もいっそう小さく形成され、この
ことはやはりアクセスタイムの減少を意味する。そのう
えクリティカルな導体パッドにおいて寄生容量や抵抗が
小さくなることから、アクセスタイムがさらに改善され
る。

【００２０】ポートごとおよびアクセスごとに上方の階
層平面におけるただ１つのメモリブロックだけがそのつ
ど活性化され、使用されていない残りのメモリブロック
はいわば遮断されることになるから、メモリアーキテク
チャ全体における電力損失が小さくなる。このように、
使用されていない残りのメモリブロックはいわば遮断状
態におかれる。

【００２１】しかも従来技術によるマルチポートメモリ
アーキテクチャはその設計に関して、実質的に行デコー
ダ回路と列デコーダ回路から成るいわゆるラスタ回路に
より制約されている。著しく多くの接続ポートの場合に
は殊に、デコーダ回路の制御ラインをその中に含まれて
いるドライバによってっももはや対応するメモリセルへ
導くことはできない。つまりこの種のマルチポートメモ
リアーキテクチャの接続ポート数は、設計によって制約
されている。有利には本発明によれば、マルチポートメ
モリアーキテクチャの設計を所定のスペース要求に整合
させることが可能となる。その際、種々のラスタ回路を
複数の階層平面に配分することができる。しかもこの場
合、マルチポートメモリアーキテクチャの接続ポートを
それぞれ異なる階層平面に配分することも可能である。
このようにすることで、所定の多重階層平面によって任
意の設計自由度が得られるようになる。

【００２２】従属請求項には本発明の有利な実施形態が
示されている。

【００２３】次に、図面に示された実施例に基づき本発
明について詳細に説明する。

【００２４】

【実施例】図１には、スタティック１ポートメモリセル
（ａ）が、この実例では２つの外部ポートを有するスタ
ティックマルチポートメモリセル（ｂ）と比較されて示
されている。

【００２５】図１のａ）における１ポートメモリセル
は、２つの選択トランジスタＡＴ１，ＡＴ２および２つ
のインバータＩ１，Ｉ２を有している。この場合、第１
の選択トランジスタＡＴ１は情報の書き込み／読み出し
用データラインＢ１と第１のインバータＩ１の入力側と
の間に接続されており、ここで第２のインバータＩ２は
第１のインバータＩ１に対し並列にフィードバック接続
されている。

【００２６】

【外１】

【００２７】選択トランジスタＡＴ１，ＡＴ２の制御端
子は、付加的にワードラインＷＬ１と接続されている。
ワードラインＷＬ１を介して、選択トランジスタＡＴ
１，ＡＴ２を導通状態あるいは阻止状態になるよう制御
できる。

【００２８】図１のｂ）にはマルチポートメモリセルを
有しており、これはこの実例では２つのポートを有して
いる。このようないわゆる２ポートメモリセルは、図１
のａ）に示した１ポートメモリセルと同じように構成さ
れている。この２ポートメモリセルは付加的にさらに２
つの別の選択トランジスタＡＴ３，ＡＴ４を有してお
り、これは選択トランジスタＡＴ１，ＡＴ２と同様、メ
モリセルの２つのインバータＩ１，Ｉ２と接続されてい
る。

【００２９】

【外２】

【００３０】

【外３】

【００３１】それ相応の個数の出力ポートを備えたマル
チポートメモリセルには、図１によるメモリセルから出
発してそれ相応の個数の選択トランジスタやラインが設
けられる。したがって１つのメモリセルにおけるポート
数が増えるにつれて、冒頭で述べたように配線も複雑に
なる。それゆえ面積を費やすという点からすれば、１ポ
ートメモリセルは面積に関して最も好適な形態である。

【００３２】本発明によるメモリアーキテクチャはメモ
リ内部において２平面の階層構造を使用しており、これ
は各メモリセルに実装されたただ１つのポートからマル
チポートメモリの外部ポートへの移行を実現するためで
ある。図２には、多重平面階層構造を有する本発明によ
るこのようなメモリアーキテクチャの基本原理図が描か
れている。この実施例では、２つの階層平面とＮ個の出
力ポートが示されている。

【００３３】多重平面階層構造をもつ本発明によるメモ
リアーキテクチャは、この実施例では２つの階層平面Ｈ
１，Ｈ２を有している。本発明によるメモリアーキテク
チャを実現するために、２つの階層平面よりも多くの階
層平面を用いることも考えられる。ここでは第１の階層
平面には参照符号Ｈ１が付されており、他方、第２の階
層平面には参照符号Ｈ２が付されている。さらに以下で
は、第１の階層平面Ｈ１におけるエレメントには添字１
を設ける一方、第２の階層平面Ｈ２におけるエレメント
には添字２を設けた。

【００３４】みやすくするため、すべての階層平面Ｈ
１，Ｈ２には配線ここでは殊にワードラインとビットラ
インは書き込まれていない。

【００３５】さて、この実施例の場合、両方の階層平面
Ｈ１，Ｈ２は同じ構造であり、それぞれ１つのメモリブ
ロックマトリクスと、個々のメモリブロックを所期のよ
うに読み出す選択手段と、次に高い階層平面へのインタ
フェースとを有しており、この実例では選択手段は行デ
コーダおよび列デコーダとして構成されている。

【００３６】当然ながら、異なる階層平面において各メ
モリブロックをそれぞれ異なるやり方で配置させること
も考えられる。つまりたとえば、一方の階層平面ではメ
モリブロックを交換ネットワーク配置で配置する一方、
他方の階層平面ではメモリブロックをたとえば周知のメ
モリブロックマトリクスとして配置させることも考えら
れる。したがって、それぞれ異なる階層平面Ｈ１，Ｈ２
を必ずしも互いに同じように配置しなくてもよい。それ
ゆえ個々の階層平面におけるメモリブロックの配置を、
適用事例ないしユーザの要求に整合させることができ、
そのようにすることでメモリアーキテクチャにおける設
計の自由度が広がる。

【００３７】第１の階層平面Ｈ１は第１のメモリブロッ
クマトリクスＳＢＭ１を有している。さらに第１の階層
平面Ｈ１は、ワードラインデコーダＷＬＤとビットライ
ンデコーダＢＬＤとポート選択バッファ回路ＰＡＰとア
ドレス選択回路ＡＡＳを有している。

【００３８】第１の階層平面Ｈ１のメモリブロックマト
リクスＳＢＭ１はこの実施例の場合、Ｍ１＝２^m1個の異
なるメモリブロックＳＢ１を有しており、それらはマト
リクス状に配置されている。この実施例では、メモリブ
ロックマトリクスＳＢＭ１は２^m1-r1個の列と２^r1個の
行を有している。したがってメモリブロックマトリクス
ＳＢＭ１の行と列の個数は２の倍数である。必ずこのよ
うにしなければいけないというわけではないが、この種
のメモリブロックマトリクスにおいては有利である。

【００３９】第１の階層平面Ｈ１のメモリブロックＳＢ
１は、それぞれ異なるメモリセルによって構成されてい
る。この実施例では、第１の階層平面におけるメモリセ
ルはただ１つの書き込み／読み出しポートを備えた１ポ
ートメモリセルである。もちろん、既述のメモリセルが
相応の個数の書き込み／読み出しポートを備えたいわゆ
るマルチポートメモリセルであるように構成することも
考えられる。しかし冒頭の説明や図１の関連で述べたよ
うに、最下位階層の平面Ｈ１において１ポートメモリセ
ルを使用するのは殊に有利である。とはいうものの、最
下位階層平面Ｈ１においてたとえばアクセスタイムや設
計上の面積最適化など特定の要求のために、上述のよう
なマルチポートメモリセルを使用するのが好適になる場
合もある。これはたとえば、上の方の階層平面のうちの
１つに僅かな個数のメモリブロックしか設けられていな
い場合にアクセスがコンフリクトする確率を少なくする
目的で有利となる可能性もある。

【００４０】なお、第１の階層平面Ｈ１におけるメモリ
セルは任意の不揮発性メモリセル（たとえばＥＥＰＲＯ
Ｍメモリセル）、スタティックメモリセル（たとえばＳ
ＲＡＭメモリセル）あるいはダイナミックメモリセル
（たとえばＤＲＡＭメモリセル）として構成することが
できる。メモリブロックの周辺回路は、選択した種類の
メモリセルに合わせて構成できることはいうまでもな
い。

【００４１】最下位階層平面Ｈ１において単一または複
数のメモリセルを選択するために、ビットラインデコー
ダＢＬＤならびにワードラインデコーダＷＬＤが設けら
れている。この実施例の場合、ビットラインデコーダＢ
ＬＤはｍ１−ｒ１個のアドレスビットを有しており、ワ
ードラインデコーダＷＬＤはｒ１個のアドレスビットを
有している。さらに第１の階層平面Ｈ１はアドレス選択
回路ＡＡＳを有しており、これらはＮ個の種々のアドレ
スＡ１１〜ＡＮ１によって制御される。これらのアドレ
スの各々はｍ１アドレスビットの幅をもつ。

【００４２】また、第１の階層平面Ｈ１はポート選択バ
ッファ回路ＰＡＰも有しており、これにはＮ個の種々の
出力ポートＤ１〜ＤＮが設けられている。

【００４３】第１の階層平面Ｈ１におけるメモリ装置の
動作は読み出し過程の場合、以下のようにして行われ
る：アドレス選択回路ＡＡＳにより、アドレスポートＡ
１１〜ＡＮ１を介してアドレスワードが入力結合され
る。入力結合されたこのアドレスワードに基づき、ワー
ドラインデコーダＷＬＤとビットラインデコーダＢＬＤ
はメモリブロックマトリクスＳＢＭ１内の個々のメモリ
セルを、データワードを読み出すことができるよう制御
する。このデータワードはポート選択バッファ回路ＰＡ
Ｐへ供給される。ポート選択バッファ回路ＰＡＰはこの
データワードを、出力ポートＤ１〜ＤＮのうちの１つへ
割り当てる。書き込み過程に関しては、このサイクルが
同じように逆方向で進行する。

【００４４】図２に示されているように、このメモリア
ーキテクチャはさらに第２の階層平面Ｈ２を有してい
る。第２の階層平面Ｈ２は、第２のメモリブロックマト
リクスＳＢＭ２、行選択ジェネレータＲＡＧ、列選択ジ
ェネレータＳＡＧ、ならびに入／出力バッファ回路ＩＯ
Ｐを有している。この実施例の場合、第２の階層平面Ｈ
２においてメモリブロックＳＢ２はやはりメモリブロッ
クマトリクスとして構成されている。

【００４５】第２の階層平面Ｈ２における第２のメモリ
ブロックマトリクスＳＢＭ２の構造は、第１の階層平面
Ｈ１の構造と同じである。この場合、メモリブロックの
別の配置構成たとえば交換ネットワークやいわゆるバン
ク技術で配置されたメモリブロックも考えられるのはい
うまでもない。この実施例の場合、メモリブロックマト
リクスＳＢＭ２は２^m2-r2個の異なる列と２^r2個の異な
る行を有している。また、第１のメモリブロックマトリ
クスＳＢＭ１の場合と同様、第２のメモリブロックマト
リクスＳＢＭ２の場合も行ないしは列の個数は２の倍数
であり、その際、一般的な個数の行列も考えられる。

【００４６】さらに第２の階層平面Ｈ２は、第２のメモ
リマトリクスＳＢＭ２における種々の行を選択するため
の行選択ジェネレータＲＡＧと種々の列を選択するため
の列列選択ジェネレータＳＡＧを有している。したがっ
て行選択ジェネレータＲＡＧは、それぞれ異なるｒ２個
のアドレスビットをもつＮ個の種々のポートを有する。
同様に列選択ジェネレータＳＡＧも、それぞれｍ２−ｒ
２個のアドレスビットをもつＮ個の種々のポートを有し
ている。

【００４７】第２の階層平面Ｈ２におけるメモリブロッ
クＳＢ２の選択は、いわゆる入／出力バッファ回路ＩＯ
Ｐ（Ｉ／Ｏバッファ回路）を介して行われる。Ｉ／Ｏバ
ッファ回路ＩＯＰは、やはりＮ個の異なる出力ポートＤ
１〜ＤＮを有する。したがってこれらの出力ポートは、
マルチポートメモリアーキテクチャの出力ポートを成し
ている。

【００４８】当然ながら、１つまたは複数の階層平面Ｈ
１，Ｈ２がそれぞれただ１つのメモリブロックだけから
成るように構成することも考えられる。この場合、最下
位階層平面Ｈ１では、メモリブロックマトリックスＳＢ
Ｍ１はただ１つのメモリブロックＳＢ１に低減され、つ
まりはただ１つのメモリセルに低減されることになる。

【００４９】本発明によれば、第２の階層平面Ｈ２にお
けるメモリブロックＳＢ２はそれぞれ、メモリブロック
ＳＢ１と第１の階層平面Ｈ１における個々の周辺ユニッ
トによって構成されている。

【００５０】メモリアーキテクチャが多数の階層平面に
よって構成されている場合、メモリの構造は以下のよう
になる：最下位階層平面Ｈ１では、メモリブロックＳＢ
１は少なくとも１つのメモリセルによって構成される。
それらのメモリセルのための周辺ユニットたとえばワー
ドラインデコーダＷＬＤ、ビットラインデコーダＢＬ
Ｓ、ポート選択バッファ回路ＰＡＰ、アドレス選択回路
ＡＡＳは、個々の階層平面におけるメモリブロックの個
々の配置構成に整合されている。その上の各階層平面
は、すぐ下の階層平面におけるメモリブロックによって
構成されている。これに加えて最上位階層は、メモリア
ーキテクチャの相応の出力ポートを備えたＩ／Ｏバッフ
ァ回路ＩＯＰを有している。個数Ｎの種々異なる出力ポ
ートＤ１〜ＤＮは、マルチポートメモリアーキテクチャ
のポートである。

【００５１】第２の階層平面Ｈ２は、Ｍ２＝２^m2個の異
なるメモリブロックＳＢ２から成り、この場合、個々の
メモリブロックＳＢ２は各々、Ｍ１＝２^m1個の種々のメ
モリセルを有している。したがってメモリアーキテクチ
ャにおけるメモリセルの総数はＭ＝Ｍ１ * Ｍ２＝２^m
となり、ここでｍ＝ｍ１＋２である。

【００５２】さらに本発明によれば階層平面Ｈ２には、
アクセスコンフリクトを処理する回路が設けられてい
る。このいわゆるアクセスコンフリクト評価回路は殊に
マルチポートメモリアーキテクチャにおいて、たとえば
２つまたはそれ以上のポートにより同一のメモリブロッ
クがアクセスされるような場合にはどうしても必要であ
る。

【００５３】この場合、アクセス選択の優先順位を付け
なければならない。アクセスコンフリクト評価回路ＺＫ
ＡＳは慣用のＮポートメモリアーキテクチャの場合には
すべて、つまり単一のＮポートメモリセルの場合であっ
ても必要であり、それというのも、少なくとも１つの書
き込みアクセスにおいて同一のメモリセルへの２つまた
はそれ以上のポートによるアクセスは許可されず、コン
フリクトとなるからである。

【００５４】次に、最も重要な部分回路の機能について
詳しく説明する。ここではまずはじめに、Ｎポートを介
してアクセス中のＮポートメモリアーキテクチャの機能
について簡単に説明する。このアーキテクチャにおいて
構成されるたいていの回路に対し、従来技術による一般
に周知の使用された解決手段が存在する。

【００５５】行選択ジェネレータＲＡＧと列選択ジェネ
レータＳＡＧは、Ｎ個のポートのために第２の階層平面
の個々のｍ２個のアドレスビットから、行選択信号と列
選択信号を生成する。これと同時にアクセスコンフリク
ト評価回路ＺＫＡＳは、１つまたは複数のコンフリクト
状況について第２の階層平面Ｈ２におけるアドレスビッ
トを検査する。アクセスコンフリクト検査が終了し、ア
クセスコンフリクトが発生した場合には、所定の優先順
位付けアルゴリズムに従いそのつど１つのポートがアク
セス権限ありとして選択されてはじめて、相応のメモリ
ブロックＳＢ２が活性化される。これにより、第２の階
層平面Ｈ２においてポートごとにそのつどただ１つのメ
モリブロックＳＢ２だけが活性化される。

【００５６】Ｎポートメモリアーキテクチャの場合、た
とえばＮポートメモリセルの場合、アクセスコンフリク
トはこれまでシーケンシャルに解決されていた。しかし
ながらこのようなシーケンシャルなアクセスコンフリク
トの解決は、Ｎポートメモリアーキテクチャの場合には
不利であることがわかった。その理由は、複数のアクセ
スコンフリクトが発生したときには殊に、メモリアーキ
テクチャ全体における性能が著しく下がってしまうから
である。

【００５７】このような理由から、アクセスコンフリク
トが時間的に完全に並行して処理されるようにすると有
利である。アクセスコンフリクトのこの種の並列処理は
たとえば、そのつど１つのポートをアクセス権限ありと
して選択する優先順位付けアルゴリズムによって行うこ
とができる。この優先順位付けアルゴリズムのためにた
とえば、その重要性に応じたポートの簡単なクラス分け
を行うことができる。この場合、コンフリクトが発生し
たときには常に、最も重要なポートがアクセス権限を獲
得する。そしてステータス信号を用いることによって、
目下のアクセスが成功したか拒否されたかが各ポートご
とに外部へ通報される。

【００５８】第１の階層平面Ｈ１において、ただ１つの
ポートのｍ１アドレスビットだけがワードラインデコー
ダＷＬＤおよびビットラインデコーダＢＬＤへ供給され
る。このためメモリブロックＳＢ１の活性化信号は、活
性化すべきポートに関する情報だけしか含まない。この
情報は、所属のポートのアドレスビットを対応するデコ
ーダへ向けて切り替えるためにアドレス選択回路ＡＡＳ
によって利用される。この場合、ポート選択バッファ回
路ＰＡＰにより同時に、ビットラインデコーダＢＬＤの
出力側がポートに属するデータラインと接続される。さ
らにビットラインデコーダＢＬＤは、集積評価回路なら
びに読み出し信号増幅用のドライバ手段も有している。

【００５９】３つの回路すなわちポート選択バッファ回
路ＰＡＰ、アドレス選択回路ＡＡＳならびにアクセスコ
ンフリクト評価回路ＺＫＡＳは、慣用の回路技術におけ
る公知の手法に従って実現することができる。最初の２
つの回路の場合、つまりポート選択バッファ回路ＰＡＰ
とアドレス選択回路ＡＡＳの場合、簡単なマルチプレク
サ回路ないしデマルチプレクサ回路が用いられる。

【００６０】アクセスコンフリクト評価回路ＺＫＡＳは
当然ながら、基礎とする優先順位付けアルゴリズムに依
存する。殊に完全に並行したアクセスコンフリクトを解
消する場合には、ここではＥＸＯＲゲートを介したアド
レスビットの比較に基づいて回路を構成することができ
る。この場合、基礎とする優先順位付けアルゴリズムに
よって、対応するポートイネーブル信号を発生させるた
めにＥＸＯＲゲートの出力側がどのように結合されるか
が決定される。

【００６１】図２ではみやすくするため、ポートごとに
１ビットのワード幅とした。上述のメモリアーキテクチ
ャ内部におけるワード幅を任意の値とすることができる
のはいうまでもない。この場合、従来技術の手法に従っ
て変形が行われる。

【００６２】１つの実施形態として、多重階層構造をも
つ本発明によるマルチポートメモリアーキテクチャの発
展形態を実現するために、アクセスタイムを短くする従
来技術によるあらゆる公知の技術を利用することも当然
ながら可能である。とはいうものの図２には、異なる複
数の階層平面におけるメモリブロックのための最も簡単
な階層構造が示されている。しかしそれらの階層平面の
各々において付加的に、たとえばキャッシングやバンク
などアクセスタイムを短くする公知技術のうちの１つを
内部的に組み込むこともできる。

【図面の簡単な説明】

【図１】スタティック１ポートメモリセル（ａ）をスタ
ティックマルチポートメモリセル（ｂ）と対比して示す
図である。

【図２】多重階層平面を備えた本発明によるマルチポー
トメモリアーキテクチャの実例を示す図である。

【符号の説明】

Ｈ１，Ｈ２ 階層平面 ＳＢＭ１，ＳＢＭ２ メモリブロックマトリクス ＳＢ１，ＳＢ２ メモリブロック ＡＡＳ アドレス選択回路 ＷＬＤ ワードラインデコーダ ＢＬＤ ビットラインデコーダ ＰＡＰ ポート選択バッファ回路 ＲＡＧ 行選択ジェネレータ ＳＡＧ 列選択ジェネレータ ＩＯＰ Ｉ／Ｏバッファ回路

Claims (16)

【特許請求の範囲】
1. 【請求項１】 メモリアーキテクチャにおいて、 複数の階層平面（Ｈ１，Ｈ２）と、 該複数の階層平面（Ｈ１，Ｈ２）の各々に少なくとも１
   つのメモリブロック（ＳＢ１，ＳＢ２）が設けられてお
   り、最下位階層平面（Ｈ１）におけるメモリブロック
   （ＳＢ１）はそれぞれ個々のメモリセルから成り、その
   上の各階層平面は、それぞれすぐ下の階層平面（Ｈ１）
   からのメモリブロック（ＳＢ２）から成るメモリブロッ
   ク（ＳＢ２）を有しており、 前記複数の階層平面（Ｈ１，Ｈ２）の各々に、個々のメ
   モリブロック（ＳＢ１，ＳＢ２）を制御し読み出し書き
   込むためのデコーダ装置（ＷＬＤ，ＢＬＤ，ＲＡＧ，Ｓ
   ＡＧ）が設けられており、 複数のＩ／Ｏポート（Ｄ１〜ＤＮ）を有する少なくとも
   １つのＩ／Ｏインタフェース（ＩＯＰ）が設けられてお
   り、前記Ｉ／Ｏポート（Ｄ１〜ＤＮ）は同時に並行して
   互いに無関係に制御され、 前記複数の階層平面（Ｈ１，Ｈ２）のうち少なくとも１
   つの階層平面内に、少なくとも１つのアドレス選択回路
   （ＡＡＳ）と少なくとも１つのポート選択バッファ回路
   （ＰＡＰ）が設けられていることを特徴とする、 メモリアーキテクチャ。
2. 【請求項２】 最下位階層平面（Ｈ１）におけるメモリ
   ブロック（ＳＢ１）は１ポートメモリセルから成る、請
   求項１記載のメモリアーキテクチャ。
3. 【請求項３】 複数の階層平面（Ｈ１，Ｈ２）のうち少
   なくとも１つの階層平面内にアクセスコンフリクト評価
   回路（ＺＫＡＳ）が設けられており、該評価回路によ
   り、同じメモリブロック（ＳＢ１，ＳＢ２）に対する複
   数のＩ／Ｏポート（Ｄ１〜ＤＮ）のアクセスコンフリク
   トが発生したとき、アクセスに関与する１つのＩ／Ｏポ
   ート（Ｄ１〜ＤＮ）が許可され、アクセスコンフリクト
   に関与する残りのＩ／Ｏポート（Ｄ１〜ＤＮ）は阻止さ
   れる、請求項１または２記載のメモリアーキテクチャ。
4. 【請求項４】 前記アクセスコンフリクト評価回路（Ｚ
   ＫＡＳ）は、優先順位付けアルゴリズムに従いＩ／Ｏポ
   ート（Ｄ１〜ＤＮ）の優先順序付けをそれらの重要性に
   応じて行う、請求項３記載のメモリアーキテクチャ。
5. 【請求項５】 前記複数の階層平面（Ｈ１，Ｈ２）のう
   ち少なくとも１つの階層平面におけるメモリブロック
   （ＳＢ１，ＳＢ２）はマトリクス状に、第１の個数のマ
   トリクス行と第２の個数のマトリクス列をもつメモリブ
   ロックマトリクス（ＳＢＭ１，ＳＢＭ２）として配置さ
   れている、請求項１〜４のいずれか１項記載のメモリア
   ーキテクチャ。
6. 【請求項６】 前記の第１の個数および／または第２の
   個数は２の倍数である、請求項５記載のメモリアーキテ
   クチャ。
7. 【請求項７】 メモリブロックマトリクス（ＳＢＭ１，
   ＳＢＭ２）は少なくとも１つの行デコーダ（ＲＡＧ，Ｗ
   ＬＤ）を有しており、該行デコーダは相応のアドレスビ
   ットを介して、対応するメモリブロックマトリクス（Ｓ
   ＢＭ１，ＳＢＭ２）における行選択を行う、請求項５ま
   たは６記載のメモリアーキテクチャ。
8. 【請求項８】 前記メモリブロックマトリクス（ＳＢＭ
   １，ＳＢＭ２）は少なくとも１つの列デコーダ（ＳＡ
   Ｇ，ＢＬＤ）を有しており、該列デコーダは相応のアド
   レスビットを介して、対応するメモリブロックマトリク
   ス（ＳＢＭ１，ＳＢＭ２）における列選択を行う、請求
   項５〜７のいずれか１項記載のメモリアーキテクチャ。
9. 【請求項９】 前記複数の階層平面（Ｈ１，Ｈ２）のう
   ち少なくとも１つの階層平面におけるメモリブロック
   （ＳＢ１，ＳＢ２）は交換ネットワーク配置構成として
   設けられている、請求項１〜８のいずれか１項記載のメ
   モリアーキテクチャ。
10. 【請求項１０】 前記複数の階層平面（Ｈ１，Ｈ２）の
    うち少なくとも１つの階層平面におけるメモリブロック
    （ＳＢ１，ＳＢ２）はいわゆるバンク技術により配置さ
    れている、請求項１〜９のいずれか１項記載のメモリア
    ーキテクチャ。
11. 【請求項１１】 ロジックコンポーネントにおいて用い
    られる、請求項１〜１０のいずれか１項記載のメモリア
    ーキテクチャ。
12. 【請求項１２】 ＥＥＰＲＯＭメモリセルにおいて用い
    られる、請求項１１記載のメモリアーキテクチャ。
13. 【請求項１３】 ダイナミックまたはスタティックなメ
    モリコンポーネントにおいて用いられる、請求項１〜１
    ０のいずれか１項記載のメモリアーキテクチャ。
14. 【請求項１４】 ダイナミックＤＲＡＭメモリセルにお
    いて用いられる、請求項１３記載のメモリアーキテクチ
    ャ。
15. 【請求項１５】 スタティックＳＲＡＭメモリセルにお
    いて用いられる、請求項１３記載のメモリアーキテクチ
    ャ。
16. 【請求項１６】 ＲＯＭメモリにおいて用いられる、請
    求項１〜１５のいずれか１項記載のメモリアーキテクチ
    ャ。