KR19990029825A - 멀티 레벨 계층을 가진 메모리 아키텍쳐 - Google Patents

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Abstract

본 발명은 다수의 외부 접속 포트를 가지는 멀티 레벨 계층을 갖춘 메모리 셀로 구성된 메모리 아키텍쳐에 관한 것이다. 그런 종류의 메모리는 일반적으로 멀티-포트-메모리로도 표시된다. 멀티 레벨 계층을 가지는 제시된 멀티-포트-메모리 아키텍쳐는 전형적으로 최하위의 계층 레벨의 1-포트-메모리 셀을 갖는다. 더 높은 계층 레벨의 메모리 블록들은 더 낮은 계층 레벨의 메모리 블록들로 이루어진다. 멀티 레벨 계층을 가지는 제시된 멀티-포트-메모리 아키텍쳐를 통해 칩 상의 표면 비용이 감소될 수 있다. 이 때 계층 레벨의 메모리 블록들은 메모리 블록 매트릭스에서의 조건들에 따라 스위칭-네트워크 식으로, 뱅킹-기술-배열 등으로 배열된다. 그러므로 최대 가능한 디자인 자유는 이용에 따라 제공된다. 또한 멀티-포트-메모리 아키텍쳐는 액세스 충돌을 처리하기 위한 회로 장치를 갖는다. 제공된 메모리 아키텍쳐는 모든 메모리 테크놀로지에 및 로직 테크놀로지에 적용될 수 있다.

Description

멀티 레벨 계층을 가진 메모리 아키텍쳐
본 발명은 멀티 레벨 계층을 가지는 메모리 셀로 이루어진 메모리 아키텍쳐에 관한 것이다.
장래의 마이크로 일렉트릭 회로는 1012내지 1015의 범위에 있는 복잡한 시스템을 실현할 것이다. 이 시스템들은, 예를 들어 병렬 프로세서 시스템, 인공 지능의 시스템 또는 멀티미디어 시스템처럼, 일반적으로 데이터 처리를 위한 다수의 협조 기능(cooperativing) 서브시스템을 포함한다. 이런 장래 시스템의 실제적인 효과적인 실현에 대한 결정적인 문제는 따라서 처리하려는 데이터의 저장 및 이의 데이터 처리 프로그램이 될 것이다. 상기 서서브시스템이 시간적으로 병렬로 액세스될 수 있고 더 높은 대역을 가지고 액세스될 수 있는 메모리가 이용되면, 이 강력한 시스템들은 확실히 실현될 수 있다. 다수의 포트를 외부 접속부로서 가지며 또한 외부 소자에 시간적으로 병렬로 액세스할 수 있는 그런 종류의 메모리는 일반적으로 멀티-포트-메모리로 일컬어진다.
환경상의 이유로 특히 중요한 에지(edge) 조건은 이 경우 물론 칩(chip) 상에서 가능한 한 적은 표면 비용이다. 그외 에지 조건들은 메모리 셀 또는 포트로의 가능한 한 적은 액세스 시간 및 전체 메모리 시스템의 가능한 한 가장 적은 성능 손실의 요구에서 나타난다.
L.A. Glasser와 D.W.Dobberpohl의 The Design and Analysis of VLSI-Circuits, Addison-Wesley, ISBN 0-201-12580-3, 388-390 쪽에, 그런 종류의 멀티-포트 메모리가 제시되어 있다. 이 문헌은 개별 메모리 셀 각각에서 원하는 수의 외부 포트를 실현하는 멀티-포트-메모리를 보여주고 있다. 따라서 이 개별 메모리 셀 각각은 매우 많은 칩 표면을 차지하고 있다. 그외에도 여기에서는 각각의 포트를 위한 상당한 디코딩 비용이 발생하므로, 완전한 멀티-포트-메모리가 최근에 표면 비용이 많이 들게된다. 따라서 멀티-포트-메모리의 가장 간단한 실현은 표면에 가장 양호하지 않은 따라서 가장 값비싼 해결책이 된다.
K. Guttag, J. Gove, J.R. van Aken의 A Single Chip Multiprocessor for Multimedia: The MVP, IEEE Computer Graphics App., vol.12, 1992, 53-64쪽에 그외 멀티-포트-메모리가 공지되어 있다. 전술한 문제점이 이 경우 소위 크로스바아 디스트리뷰터를 통해 해결되며, 이 크로스바아 디스트리뷰터의 입력쪽에 원하는 외부 포트가 위치하며 그리고 그 출력쪽에 1-포트-메모리 셀을 가진 종래의 다수 메모리 블록들이 접속되어 있다. 이런 부착물은 1-포트-메모리 셀과 함께 동작하는 것이 유리하지만, 스위칭 네트워크로도 종종 불리는 크로스바아 디스트리뷰터는 실제로 매우 많은 칩 표면을 필요로하며 라인이 길기 때문에 큰 라인 손실을 가져온다. 매우 많은 메모리 블록들이 접속될 수 없기 때문에, 하나 이상의 포트가 동시에 일정한 메모리 블록들에 액세스하면, 성공하지 못한 액세스의 수가 상대적으로 높다.
계층식으로 형성된 메모리 아키텍쳐의 이용은 다른 목적을 위해서도 공지되어 있다. 이들 목적 중 가장 중요한 것은 지금까지 종래 단일의 외부 포트에 의한 효과적인 액세스 시간의 단축이었다. 효과적인 액세스 시간의 단축은 특히 원칙적으로 느린 다이나믹 메모리(DRAMs)에 있어서 중요하여, 오늘날 표준 방식으로 이용되는 마이크로프로세서의 클록 레이트와 관련하여 너무 큰 차이를 생기게 하지 않는다. 메모리 장치에 있어서 액세스 시간은 워드 라인에서 데이터 신호의 러닝 타임으로부터 그리고 메모리 커패시턴스의 역전하로부터 나타난다. 스트립 컨덕터의 길이를 줄이므로 액세스 시간을 그에 상응하게 줄이는 것이 계층 배열을 통홰 시도되고 있다.
뱅킹-기술에 따라 동작하는 메모리 장치는 어느 정도는 계층식으로 구성된 메모리이다. 뱅킹-기술에 있어서, 데이터 전송이 데이터 버스에 의해 메모리 액세스보다 더 빠르다는 사실이 이용된다. 따라서 다수의 메모리 블록들로부터 데이터를 병렬로 독출(讀出)할 수 있으며, 빠른 레지스터에 중간 저장할 수 있으며 및 빠른 속도로 데이터 버스에 의해 외부에 제공할 수있다. 그러나 뱅킹 기술의 이용에 대해 중요한 것은, 연속적으로 요구되는 데이터가 큰 확률로 여러 가지 블록에 위치한다는 것이다. 그렇치 않다면, 액세스가 거부될 수밖에 없다. 따라서 이 뱅킹 기술에서 중요한 요소는 개별 메모리 블록들에 저장된 데이터를 배분하기 위한 알고리즘이다. 실제로 메모리 블록의 수는 뱅킹 기술에서 상대적으로 적은 수의 메모리 블록들, 일반적으로 32개의 메모리 블록들에 국한된다. 또한 이 경우 액세스 시간들은 개별 메모리 블록들에서 느리다.
역시 메모리 계층을 이용하는 메모리 아키텍쳐는 EP 0 393 434 B1에 공지되어 있다. 이 경우 멀티 레벨 계층에 구성된 메모리가 제공되며, 이것은 단일의 종래 외부 포트를 갖는다. 이 때 위험한 도선에서 신호 러닝 타임이 메모리를 다수의 계층 레벨로 분할할 때 단축될 수 있다는 사실이 이용된다. 그러나 이 경우 계층 메모리 분배를 통해 위로 도선의 부분들의 부하가 회피될 수있어야 한다. 워드 라인 및 비트 라인에서 극도로 높은 기생 커패시턴스 및 저항으로 인해 너무 느린 신호 교환 시간이 느리고 및 따라서 외부 포트로의 액세스 시간들이 크게된다.
계층식으로 구성된 1-포트-메모리-아키텍쳐의 그외 세부 사항 및 특징, 장점들과 관련하여 유럽 특허 EP 0 393 434 B1이 언급되어 있으며 완전히 참고가 된다.
본 발명의 목적은 다수의 외부 포트를 가지는 멀티 레벨 계층을 가진 메모리 아키텍쳐를 제공하는데 있다.
본 발명에 따라 상기 목적은
- 다수의 계층 레벨,
- 상기 계층 레벨 각각에 있는 적어도 하나의 메모리 블록, 이 경우 이 최하위 계층 레벨의 메모리 블록들은 개별의 메모리 셀로 이루어지고, 이 경우 그 다음 상위 계층 레벨 각각은 메모리 블록들를 포함하며, 이 메모리 블록들로 된 상기 그 다음 상위 계층 레벨이 그 다음 낮은 계층 레벨로 구성되며,
- 메모리 블록 각각을 제어하고, 읽고 쓰기 위한 계층 레벨 각각의 디코더 장치,
- 다수의 I/O-포트을 가지는 적어도 하나의 I/O-인터페이스, 이 경우 이 I/O-포트는 병렬로 동시에 그리고 서로 독립적으로 제어될 수 있으며, 및
- 상기 계층 레벨 중 적어도 하나의 적어도 하나의 포트 선택 버퍼 회로 및 적어도 하나의 어드레스 선택 회로를 가지는 메모리 아키텍쳐를 통해 달성된다.
따라서 멀티 레벨 계층을 가지는 본 발명에 따른 메모리 아키텍쳐는 다수의 외부 접속 포트를 가지며, 이것은 동시에 완전히 병렬로 제어될 수 있다.
이 계층 레벨 각각은 다수의 여러 메모리 블록들을 갖는다. 최하위 계층 레벨에 있는 메모리 블록들은 이 때 다수의 메모리 셀로 이루어진다. 최하위 계층 레벨은 단 하나만의 메모리 셀로 이루어지는 것도 생각해 볼 수 있다. 일반적으로 대개의 조건들에 대한 2개의 계층 레벨의 이용이면 완전히 충분하다. 그러나 최하위 계층 레벨의 메모리 블록은 최소한 다수의 메모리 셀로 이루어진다.
본 발명에 따른 멀티-포트-메모리 아키텍쳐는 최하위 계층 레벨의 1-포트-메모리 셀을 이용하는 것이 유리하다. 물론 2-포트 또는 멀티-포트-메모리 셀을 이용할 수도 있다. 그러나 1-포트-메모리 셀의 이용은 표면 최적화라는 이유로, 특히 전기 컨덕터 스트립(워드 라인 및 비트 라인) 때문에, 특히 유리한 것으로 증명된다. SRAM-디자인 데이터를 기초로 멀티-포트-메모리 셀의 이용에 대해 포트의 수에 의존하여 2개의 포트인 경우 약 30%의 표면 절약의 증가가, 16개의 포트인 경우 약 70%까지 달성된다. 그런 종류의 스태틱 1-포트-메모리 셀(SRAM-메모리 셀)의 이용은 따라서 특히 비용면에서 양호한 것으로 증명되고 있다.
다양한 계층 레벨에서 메모리 블록들의 배열은 이 때 다양하게 이루어질 수 있다. 특히 유리한 것은 계층 레벨의 메모리 블록들이 매트릭스 형상으로 배열된다는 것이다. 이 때 특히 유리한 것은 메모리 블록 매트릭스의 칼럼 및 라인의 수는 2의 몇배가 된다는 것이다.
그러나 계층 레벨의 메모리 블록들은 스위칭-네트워크-배열로, 뱅킹-기술 등으로 배열되는 것도 생각해 볼 수 있다. 이 때 다양한 계층 레벨 내에 다양한 메모리 블록들의 배열은 시스템 디자인의 자유에 따른다. 다양한 계층 레벨에서 메모리 블록들의 여러 가지 배열이 이용되는 것도 생각해 볼 수 있다.
시스템 집적에서 이용과 더불어 본 발명은 물론 표면에 양호한 멀티-포트-메모리 칩에 대해서도 이용될 수 있다. 이것은 어떠한 특수한 메모리 종류에도 국한되지 않으며 모든 종류의 비휘발성의, 스태틱 및 다이나믹 메모리 및 기초가 되는 메모리 테크놀로지에 대해서도 이용될 수 있다. 스태틱 메모리 SRAMs 및 다이나믹 메모리 DRAMs에 있어서 본 발명은 특히 유리하다. 그러나 본 발명은 특히 논리 메모리에서도, 예를 들어 모든 종류의 프로그램가능한 PROMs, EPROMs, EEPROMs에서도 유리한 것으로 나타난다. 더 나아가서 본 발명에 따른 메모리 아키텍쳐는 종래의 ROM-메모리에서도 중요하다. ROM-메모리는 프로세서 소자에서 선호되며 및 계층식 아키텍쳐의 이용은 이 경우 자리상의 이유로 특히 흥미롭다.
다양한 레벨에서 여러 가지 테크놀로지가 이용되는 것도 생각해 볼 수 있다. 예를 들어 소위 매입형(embedded) 메모리에 대해 최하위 레벨이 메모리 테크놀로지로 그리고 상측 계층 레벨이 논리 테크놀로지로 만들어질 수도 있을 것이다. 따라서 이용된 메모리 아키텍쳐는 이용된 테크놀로지에 독립적이다. 본 발명은 특히 다이나믹 메모리 장치 DRAM에 있어서 유리한데, 이 메모리 셀의 커패시턴스가 효과적인 라인 길이가 더 작으므로 비교적 적기 때문이다.
다수의 계층 레벨에서 메모리의 배열에도 불구하고 포트마다 액세스 시간이 악화되지 않는다. 이 경우 반대 전개의 효과가 나타나다. 예를 들어 부가의 멀티플렉서처럼, 부가의 게이트로 인해 액세스 시간이 부가적인 러닝 타임을 통해 악화된다. 그러나 개별 메모리 블록들 및 이의 스트립 컨덕터의 치수가 더 작게 형성될 수 있으며, 이는 다시 액세스 시간의 감소를 나타낸다. 위험한 도선에서 기생 커패시턴스 및 저항을 줄으므로 상기 액세스 시간이 개선된다.
포트 마다 그리고 액세스 마다 단일의 메모리 블록만이 상부 계층 레벨에서 활성화되며 이용되지 않은 나머지 메모리 블록들이 일정하게 스위칭 오프되지 않는다는 사실이 전체 메모리 아키텍쳐의 성능 손실의 감소를 야기시킨다. 이용되지 않는 나머지 메모리 블록들은 말하자면 스위칭 오프되어 있다.
또한 종래 기술에 따른 멀티-포트-메모리 아키텍쳐는 그의 디자인에 있어서 소위 래스터 회로로 인해 제한되며, 이것은 본질적으로 라인 및 칼럼 디코더 회로로 이루어진다. 특히 매우 많은 접속 포트에 있어서 드라이버를 가지는 디코더 회로의 제어 라인들은 그에 상응하는 메모리 셀을 야기시킬 수 없다. 그러므로 그런 종류의 멀티-포트-메모리 아키텍쳐의 접속 포트의 수는 디자인에 의해 제한된다. 본 발명을 통해 멀티-포트-메모리 아키텍쳐의 디자인을 제공된 자리 요구 조건에 부합시킬 수있다. 다양한 래스터 회로들은 다수의 계층 레벨에 분배될 수 있다. 또한 멀티-포트-메모리 아키텍쳐의 접속 포트들은 다양한 계층 레벨에 분배된다. 그러므로 제공된 멀티 레벨 계층은 임의의 디자인 자유를 허용한다.
그외 종속항들은 상기 메모리의 선호되는 구성들 및 그외 형성에 맞춰져 있다.
본 발명은 하기에서 도면에 도시된 실시예들을 이용해 상술된다.
도 1은 스태틱 멀티-포트 메모리 셀(b)과 비교한 스태틱 1-포트-메모리 셀(a).
도 2는 멀티 레벨 계층을 가진 본 발명에 따른 멀티-포트-메모리 아키텍쳐의 한 예.
* 도면의 주요 부분에 대한 부호의 설명 *
A12, ..., AN2 : 어드레스 라인 AAS : 어드레스 선택 회로
AT1, AT2, AT3, AT4 : 선택 트랜지스터
B1, B2 : 데이터 라인 BLD : 비트 라인 디코더
H1 : 제 1의 (최하위의) 계층 레벨
H2 : 제 2의 (최상위의) 계층 레벨
I1, I2 : 인버터 m1, m2 : 어드레스 비트의 수
N : 포트의 수 PAP : 포트 선택 버퍼 회로
도 1 (a)에는 본 실시예에서 2개의 접속 포트를 가지는 스태틱 멀티-포트-메모리 셀(b)과 비교한 스태틱 1-포트-메모리 셀이 도시되어 있다.
도 1의 1-포트 메모리 셀(a)은 2개의 선택 트랜지스터(AT1, AT2) 및 2개의 인버터(I1, I2)를 갖는다. 이 때 제 1의 선택 트랜지스터(AT1)는 정보의 독입(讀入)과 독출(讀出)을 위한 데이터 라인(B1)과 제 1 인버터(I1)의 입력 사이에 연결되어 있으며, 이 경우 제 2의 인버터(I2)는 상기 인버터(I1)에 병렬로 피드백 연결되어 있다. 상기 메모리 셀의 제2의 선택 트랜지스터(AT2)는 제 1 인버터(I1)의 출력과 데이터 라인(B-1) 사이에 연결되어 있으며, 이 경우 제 2 데이터 라인(B-1)은 제 1의 데이터 라인(B1)에 반전되는 신호들을 갖는다. 이 선택 트랜지스터(AT1, AT2)의 제어 접속부들은 부가적으로 워드 라인(WL1)과 연결되어 있다. 이 워드 라인(WL1)을 통해 상기 선택 트랜지스터(AT1, AT2)는 도전 상태로 제어되거나 또는 차단 상태로 제어된다.
도 1 (b)에서 하나의 멀티-포트-메모리 셀이 제공되어 있으며, 이것은 본 실시예에서 2개의 포트를 갖는다. 소위 상기 2-포트-메모리 셀은 도 1(a)의 1-포트- 메모리 셀과 구조적으로 유사하다. 이 2-포트-메모리 셀은 부가적으로 2개의 기타의 선택 트랜지스터(AT3, AT4)를 가지며, 이 선택 트랜지스터는 상기 선택 트랜지스터(AT1, AT2)처럼 상기 메모리 셀의 양 인버터(I1, I2)와 연결되어 있다. 또한 도 1(b)의 이 2-포트-메모리 셀은 제2의 워드 라인(WL2) 및 2개의 그외 데이터 라인(B2, B-2)를 갖는다. 이 워드 라인(WL2) 및 데이터 라인(B2, B-2)는 도 1(a)에서처럼 그에 상응하는 선택 트랜지스터(AT3, AT4)와 연결되어 있다.
이 때 상기 라인들(WL1, B1, B-1)은 메모리 셀의 제 1 포트를 형성하며 그리고 라인들(WL2, B2, B-2)은 메모리 셀의 제2 포트를 형성한다. 멀티-포트-메모리 셀 및 그에 상응하는 수의 출력 포트가 도 1의 메모리 셀에서 시작하여 그에 상으하는 수의 선택 트랜지스터 및 라인들을 가지고 있다. 따라서 메모리 셀의 포트의 수의 증가는 전술한 것처럼 라인 설치 비용을 증가시킨다. 그러므로 표면 비용에서 시작하여 1-포트-메모리 셀은 표면에 가장 양호한 형상이 된다.
메모리 셀 각각에 설치된 하나의 포트와 멀티-포트-메모리의 외부 포트로의 접합을 실현하기 위해, 본 발명에 따른 메모리 아키텍처는 메모리 내부 2-레벨-계층을 이용한다. 멀티-레벨 계층을 가진 본 발명에 따른 멀티-포트-메모리 셀의 원리는 도 2에 도시되어 있다. 본 예에서 2개의 계층 레벨 및 출력 포트의 수 N가 도시되어 있다.
멀티 레벨 계층을 가지는 본 발명에 따른 메모리 아키텍쳐는 본 예에서 2개의 계층 레벨(H1, H2)을 갖는다. 2개 이상의 계층 레벨을 본 발명에 따른 메모리 아키텍쳐를 실현하기 위해 이용하는 것도 생각해 볼 수 있다. 이 때 제 1의 계층 레벨은 H1으로 표기되어 있는 반면, 이 제 2 계층 레벨은 H2로 표기되어 있다. 또한 하기에서 제 1의 계층 레벨 H1의 엘리먼트들은 1로 표기되어 있는 반면, 제 2 계층 레벨 H2의 엘리먼트들은 2로 표기되어 있다.
이해를 위해 계층 레벨 H1, H2 각각에 불외장(nonsheathed) 라인들, 이 때 특히 워드 라인 및 비트 라인이 표기되어 있지 않다.
본 실시예에서 양 계층 레벨 H1, H2는 유사하게 형성되어 있고 또한 이것은 개별 메모리 블록들의 원하는 독출을 위한 선택 수단 및 메모리 블록 매트릭스 및 그 다음 등급의 계층 레벨을 위한 인터페이스를 포함한다. 상기 메모리 블록들은 본 예에서는 라인 디코더 및 칼럼 디코더로서 형성되어 있다.
물론 여러 가지 계층 레벨에 메모리 블록들이 다양한 방식으로 배열되는 것도 생각해 볼 수 있다. 그러므로 예를 들어 이 메모리 블록들은 상기 계층 레벨 중 하나에 스위칭-네트워크-배열 방식으로 배열되는 반면, 메모리 블록들이 다른 계층 레벨 중 하나에서는 종래의 메모리 블록 매트릭스에 배열되는 것도 생각해 볼 수 있을 것이다. 그러므로 상이한 계층 레벨 H1, H2이 동일하게 대향하여 배열되는 것이 필요하지 않다. 따라서 계층 레벨 각각에의 메모리 블록들의 배열이 이용자의 이용 및 요구에 부합될 수 있으며 또한 이것은 메모리 아키텍쳐 디자인의 그외 자유도이다.
제 1의 계층 레벨 H1은 제 1의 메모리 블록 매트릭스 SBM1을 포함한다. 또한 이 제 1 계층 레벨 H1은 워드 라인 디코더 WLD , 비트 라인 디코더 BLD, 포트 선택 버퍼 회로 PAP, 및 어드레스 선택 회로 AAS를 포함한다.
제 1 계층 레벨 H1의 메모리 블록 매트릭스 SBM1은 본 예에서 매트릭스 형상으로 배열된 M1=2ml갯수의 상이한 메모리 블록들 SB1을 포함한다. 이 때 본 예에서 메모리 블록 매트릭스 SBM1은 2ml-rl수의 칼럼 및 2rl수의 라인들을 포함한다. 따라서 상기 메모리 블록 매트릭스 SBM1의 라인 및 칼럼의 수는 2의 몇 배가된다. 이는 의무적으로 필요한 것은 아니지만, 그런 종류의 메모리 블록 매트릭스에 있어서는 유리하다.
제 1 계층 레벨 H1의 메모리 블록 SB1은 상이한 메모리 라인으로 이루어져 있다. 본 예에서 이 메모리 셀은 제 1의 계층 레벨에서 단일의 라이트/리딩(writing/reading)-포트를 가지는 1-포트-메모리 셀이 된다. 물론 상기 메모리 셀은 소위 멀티 포트 메모리 셀 즉, 이에 상응하는 수의 라이팅/리딩-포트를 가진 멀티 포트 메모리 셀이다. 그러나 명세서 도입부 및 도 1과 관련한 실시예에서 최하위 계층에서의 1-포트-메모리 셀의 이용이 유리하다. 물론, 디자인의 액세스 시간 및 표면 최적화의 일정한 조건들을 위한 최하위의 계층 레벨 H1에서 그런 종류의 멀티-포트-메모리 셀의 이용이 유리하다. 특히 메모리 블록들의 수가 적은 경우 상위 계층 레벨 중 하나에 액세스의 충돌(conflict) 확률을 줄일 수 있다.
이 때 제 1 계층 레벨 H1의 메모리 셀들은 임의의 비휘발성 메모리 셀(예를 들어 EEPROM-메모리 셀), 스태틱 메모리 셀(예를 들어 SRAM-메모리 셀) 또는 다이나믹 메모리 셀(예를 들어 DRAM-메모리 셀)로서 형성될 수도 있다. 이 메모리 블록들의 주변 회로들은 물론 선택된 형식의 메모리 셀에 적합하게 형성될 수 밖에 없다.
최하위 계층 레벨 H1의 하나 또는 다수의 메모리 셀을 선택하기 위해 비트 라인 디코더 BLD 및 워드 라인 디코더 WLD 가 제공된다. 본 예에서 이 비트 라인 디코더 BLD는 m1-r1 개수의 어드레스 비트를 가지며 워드 라인 디코더 WLD 는 r1 개수의 어드레스 비트를 갖는다. 또한 제 1 계층 레벨 H1은 어드레스 선택 회로 AAS를 가지며, 이것은 여러 가지 어드레스 A11 내지 AN1의 일정수 N에 의해 제어된다. 이 어드레스 각각은 ml-어드레스 비트의 폭을 갖는다.
또한 제 1의 계층 레벨 H1은 여러 가지 출력 포트 D1 내지 DN의 일정수 N를 가진 포트 선택 버퍼 회로 PAP를 갖는다.
제 1의 계층 레벨 H1의 메모리 장치의 기능은 독출 과정에서 다음과 같이 이루어진다: 어드레스 워드는 어드레스 포트 A11 내지 AN1을 지나 어드레스 선택 회로 AAS에 입력된다. 입력된 이 어드레스 워드로부터 시작하여 워드 라인 디코더 WLD 및 비트 라인 디코더 BLD 는 메모리 블록 매트릭스 SBM1의 메모리 셀 각각을 제어하여 데이터 워드가 독출될 수 있다. 이 데이터 워드는 포트 선택 버퍼 회로 PAP에 제공된다. 이 포트 선택 버퍼 회로 PAP는 상기 데이터 워드를 출력 포트 D1 내지 DN 중 하나에 할당한다. 라이팅 과정을 위해 이런 순환은 역방향으로 이루어진다.
또한 이 메모리 셀 아키텍쳐는 도 2에 상응하게 계층 레벨 H2를 갖는다. 제2의 계층 레벨 H2는 제 2의 메모리 블록 매트릭스 SBM2, 라인 선택 발생기 RAG, 칼럼 선택 발생기 SAG 및 입력/출력-버퍼 회로 IOP를 갖는다. 제 2의 계층 레벨 H2에서 상기 메모리 블록들 SB2는 본 예에서 마찬가지로 메모리 블록 매트릭스 SBM2로서 형성되어 있다.
제 2의 계층 레벨 H2의 제 2의 메모리 블록 매트릭스 SBM2의 구성은 제 1의 계층 레벨 H1에 있는 것과 같다. 물론 여기에서도 메모리 블록들의 다른 배열, 예를 들어 스위칭-네트워크 또는 소위 뱅킹 테크닉(banking-technic)으로 배열된 메모리 블록들을 생각할 수 있다. 본 예에서 메모리 블록 매트릭스 SBM2는 2m2-r2수의 여러 칼럼 및 2r2수의 여러 라인들을 갖는다. 제 1의 메모리 블록 매트릭스 SBM1에서 처럼 제2의 메모리 블록 매트릭스 SBM2에서 라인 및 칼럼의 수는 2의 몇배가 되고, 이 경우 칼럼 및 라인의 대개 요구되는 개수도 생각해 볼 수 있을 것이다.
또한 상기 제 2의 계층 레벨 H2은 제 2의 메모리 블록 매트릭스 SBM2의 여러 라인의 선택을 위한 라인 선택 발생기 RAG 및 여러 칼럼의 선택을 위한 칼럼 선택 발생기 SAG를 가지고 있다. 따라서 이 라인 선택 발생기 RAG는 r2개의 어드레스 비트를 가지는 N개의 다른 포트를 가지고 있다. 이 칼럼 선택 발생기 SAG는 마찬가지로 m2-r2개 어드레스 비트를 가진 N개의 다른 포트를 가지고 있다.
제 2의 계층 레벨 H2의 칼럼 블록 SB2의 선택은 소위 입력/출력-버퍼 회로 IOP (I/O-버퍼 회로)에 의해 이루어진다. 이 I/O-버퍼 회로 IOP는 마찬가지로 N개의 다른 출력 포트 D1 내지 DN을 갖는다. 이 출력 포트는 따라서 멀티-포트-메모리 아키텍쳐의 출력 포트를 나타낸다.
물론 하나 또는 다수의 계층 레벨 H1, H2 각각은 하나의 메모리 블록으로만 이루어질 수도 있다. 최하위 계층 레벨 H1의 경우에 이 메모리 블록 매트릭스 SBM1은 개별 메모리 블록 SB1 및 개별 메모리 셀로 감소된다.
본 발명에 따라 이 계층 레벨 H2의 메모리 블록들 SB2는 메모리 블록들 SB1과 제 1 계층 레벨 H1의 주변 유니트들로 이루어진다.
이 메모리 아키텍쳐가 다수의 계층 레벨로 이루어지면, 이 메모리의 구성은 다음과 같이 이루어진다: 최하위 계층 레벨 H1에서 메모리 블록들 SB1은 적어도 하나의 메모리 셀로 이루어진다. 워드 라인 디코더 WLD, 비트 라인 디코더 BLD, 포트 선택 버퍼 회로 PAP, 어드레스 선택 회로 AAS와 같은 해당 주변 유니트는 계층 레벨 각각에의 메모리 블록들의 배열에 부합한다. 그 다음 하위의 계층 레벨 각각은 그 다음 낮은 계층 레벨의 메모리 블록들로 이루어진다. 최상의 계층 레벨은 부가적으로 I/O-버퍼 회로, 즉 메모리 아키텍쳐의 그에 상응하는 출력 포트를 가진 I/O-버퍼 회로를 갖는다. N개의 다른 출력 포트 D1 내지 DN은 멀티-포트-메모리 아키텍쳐의 포트가 된다.
따라서 제 2의 계층 레벨 H2는 M2=2m2개의 다른 메모리 블록들 SB2로 이루어지며, 이 경우 각각의 개별 메모리 블록 SB2는 M1=2m1개의 다른 메모리 셀을 포함한다. 이 메모리 아키텍쳐의 메모리 셀의 전체 수는 따라서 M=M1*M2=2m으로 계산되고, 이 경우 m = m1 + m2이다.
또한 계층 레벨 H2에서 본 발명에 따라 액세스 충돌을 처리하기 위한 회로 장치가 제공되어 있다. 예를 들어 2개 또는 그 이상의 포트가 메모리 블록에 액세스하면, 소위 액세스 충돌 평가 회로는 특히 멀티-포트-메모리 아키텍쳐에 있어서 반드시 필요하다.
이 경우 액세스 선택의 우선 순위 결정이 이루어져야 한다. 액세스 충돌 평가 회로 ZKAS는 종래의 모든 N-포트-메모리 아키텍쳐에서 그리고 개별 N-포트-메모리 셀에 있어서 필요한데, 이는 2개 또는 다수 포트의, 동일 메모리 셀로의 액세스는 적어도 라이팅 액세스의 경우에 허용되어 충돌을 나타내지 않기 때문이다.
하기에서 가장 중요한 부분 회로들의 기능들이 상술된다. 이 때 N-포트에 의한 액세스 동안의 이 N-포트-메모리 아키텍쳐의 기능이 짧게 상술된다. 이 아키텍쳐에 제공되는 대개의 회로들에 대해 일반적으로 종래 기술에 따라 공지된 그리고 이용된 해결책들이 있다.
라인 선택 발생기 RAG 및 칼럼 선택 발생기 SAG는 N 포트 각각을 위해 제2의 계층 레벨 H2의 m2-어드레스 비트로부터 라인- 및 칼럼 선택 신호를 발생시킨다. 이에 병렬로 액세스 충돌 평가 회로 ZKAS는 하나 또는 다수의 충돌 상황에서 제2의 계층 레벨 H2의 어드레스 비트를 테스트한다. 그에 상응하는 메모리 블록들 SB2의 활성화는, 이 액세스 충돌 테스트가 종료되면 그리고 액세스 충돌 발생의 경우들에 대해 제시된 우선 순위 결정 알고리즘에 따라 하나의 포트가 액세스에 양호하게 선택되면 비로소 이네이블(enable)된다. 따라서 제 2의 계층 레벨 H2에서 포트마다 하나의 메모리 블록 SB2만이 활성화된다.
N-포트-메모리 아키텍쳐의 경우에, 예를 들어 N-포트-메모리 셀의 경우에, 액세스 충돌은 지금까지 순차적으로 풀어진다. 그러나 이 순차적 액세스 충돌 해결은 N-포트-메모리 아키텍쳐에 있어서 불리한 것으로 증명되는데, 이는 특히 다수의 액세스 충돌의 경우에 전체 메모리 아키텍쳐의 성능이 떨어지기 때문이다.
이런 이유로 액세스 충돌은 시간적으로 완전히 동시에 끝나는 것이 바람직하다. 액세스 충돌들의 그런 종류의 동시 종료는 예를 들어 우선 순위 결정 알고리즘에 의해 이루어지며, 이 알고리즘은 액세스 능력 있는 것으로서 하나의 포트를 선택한다. 이 우선 순위 결정 알고리즘에 대해 예를 들어 포트의 간단한 등급 분류가 이루어진다. 충돌의 경우에 언제나 가장 중요한 포트가 액세스권(right)을 갖고 있다. 현실의 액세스가 성공 또는 실패할지라도, 스테이터스 신호로 각각의 포트에 대해 외부로 신호가 발생된다.
제 1 계층 레벨 H1에는 단일 포트의 m1-어드레스 비트만이 워드 라인 디코더 WLD 및 비트 라인 디코더 BLD에 제공된다. 이 메모리 블록들 SB1의 활성 신호들은 따라서 활성한 포트에 대한 정보만을 포함하고 있다. 이 정보는 어드레스 선택 회로 AAS에 의해 이용되어, 해당 포트의 어드레스 비트를 그에 상응하는 디코더에 스위칭한다. 이 포트 선택 버퍼 회로 PAP는 동시에 비트 라인 디코더 BLD의 출력과 상기 포트에 속하는 데이터 라인을 연결시킨다. 또한 이 비트 라인 디코더 BLD는 집적 평가 회로 및 리딩 신호를 강화시키는 드라이버 수단을 포함하고 있다.
3개의 회로들, 포트 선택 버퍼 회로 PAP, 어드레스 선택 회로 AAS 및 액세스 충돌 평가 회로 ZKAS는 종래 방식에 따라 종래 회로 기술에서도 실현될 수 있다. 제 1의 양 회로들, 즉 포트 선택 버퍼 회로들 PAP 및 어드레스 선택 회로 AAS는 간단한 멀티플렉서- 및 디멀티플렉서 회로들이다.
상기 액세스 충돌 평가 회로 ZKAS는 물론 기초가되는 우선 순위 결정 알고리즘에 의존한다. 특히 완전히 병렬의 액세스 충돌 해결에 있어서 이 회로는 어드레스 비트와의 비교를 기초로하여 EXOR-게이트에 의해 이루어진다. 기초가되는 우선 순위 결정 알고리즘은 EXOR-게이트의 출력들이 그에 상응하는 포트 릴리스 신호의 발생을 위해 어떻게 연결되는지를 결정한다.
도 2에는 이해를 위해 한 비트의 워드 폭이 취해져 있다. 물론 이 워드 폭은 제시된 메모리 아키텍쳐 내에서 임의의 값을 취할 수 있다. 그외 구성은 종래 기술의 방식에 다라 이루어진다.
그외 구성에 있어서 물론 종래 모든 기술들은 종래 기술에 따라 액세스 시간의 단축을 위해 이용될 수 있어, 멀티 레벨 계층을 가진 본 발명에 따른 멀티 포트-메모리 아키텍쳐를 구성할 수 있다. 그러나 도 2에는 다양한 계층 레벨에 있는 메모리 블록들을 위한 가장 간단한 계층 배열이 제시되어 있다. 그러나 이 계층 레벨 각각에 내부에도 액세스 시간의 단축을 위한 종래 기술들, 예를 들어 캐싱(caching), 뱅킹 (banking) 등이 이용될 수 있다.
본 발명에 의해 다수의 외부 포트를 가지는 멀티 레벨 계층을 가진 메모리 아키텍쳐가 제공된다.

Claims (16)

  1. - 다수의 계층 레벨 H1, H2,
    - 계층 레벨 H1, H2 각각에 있는 적어도 하나의 메모리 블록 SB1, SB2, 이 경우 이 최하위 계층 레벨 H1의 메모리 블록들 SB1은 개별의 메모리 셀로 이루어지고, 이 경우 그 다음 상위 계층 레벨 각각은 메모리 블록들 SB2를 포함하며, 이 메모리 블록들 SB2로 된 상기 그 다음 상위 계층 레벨이 그 다음 낮은 계층 레벨 H1으로 구성되며,
    - 메모리 블록 SB1, SB2 각각을 제어하고, 읽고 쓰기 위한 계층 레벨 H1, H2 각각의 디코더 장치 WLD, BLD, RAG, SAG
    - 다수의 I/O-포트 D1- DN을 가지는 적어도 하나의 I/O-인터페이스 IOP, 이 경우 이 I/O-포트 D1-DN는 병렬로 동시에 그리고 서로 독립적으로 제어될 수 있으며, 및
    - 상기 계층 레벨 H1, H2 중 적어도 하나의 적어도 하나의 포트 선택 버퍼 회로 PAP 및 적어도 하나의 어드레스 선택 회로 AAS를 가지는 메모리 아키텍쳐.
  2. 제 1항에 있어서, 최하위 계층 레벨 H1의 메모리 블록들 SB1은 1-포트-메모리 셀로 이루어지는 것을 특징으로 하는 메모리 아키텍쳐.
  3. 전술한 항들 중 한 항에 있어서, 상기 계층 레벨 H1, H2 중 적어도 하나에 액세스 충돌 평가 회로 ZKAS가 제공되며, 이것은 동일한 메모리 블록 SB1, SB2에서 다수의 I/O-포트 D1-DN의 액세스 충돌의 경우에 액세스에 참여한 I/O-포트 D1-DN을 이네이블시키고 그리고 액세스 충돌에 참여한 나머지 I/O-포트 D1-DN을 차단하는 것을 특징으로 하는 메모리 아키텍쳐.
  4. 제 3항에 있어서, 이 액세스 충돌 평가 회로 ZKAS가 I/O-포트 D1-DN의 우선 순위 결정을 그의 중요성에 상응하게 우선 순위 결정 알고리즘에 따라 실시하는 것을 특징으로 하는 메모리 아키텍쳐.
  5. 전술한 항들 중 한 항에 있어서, 상기 계층 레벨 H1, H2 중 적어도 하나의 이 메모리 블록들 SB1, SB2는 제 1의 개수의 매트릭스 라인 및 제 2의 개수의 매트릭스 칼럼을 가지는 메모리 블록 매트릭스 SBM1, SBM2에 매트릭스 형상으로 배열되어 있는 것을 특징으로 하는 메모리 아키텍쳐.
  6. 제 5항에 있어서, 제 1의 수 및/또는 제 2의 수는 2의 몇배가 되는 것을 특징으로 하는 메모리 아키텍쳐.
  7. 제 5항 또는 제 6항 중 어느 한 항에 있어서, 이 메모리 블록 매트릭스 SBM1, SBM2는 적어도 하나의 라인 디코더 RAG, WLD를 가지며, 이것은 그에 상응하는 어드레스 비트에 의해 그에 상응하는 메모리 블록 매트릭스 SBM1, SBM2에서 라인 선택을 실시하는 것을 특징으로 하는 메모리 아키텍쳐.
  8. 제 5항 내지 제 7항 중 한 항에 있어서, 이 메모리 블록 매트릭스 SBM1, SBM2는 적어도 하나의 칼럼 디코더 SAG, BLD를 가지며, 이것은 그에 상응하는 어드레스 비트에 의해 그에 상응하는 메모리 블록 매트릭스 SBM1, SBM2에서 칼럼 선택을 실시하는 것을 특징으로 하는 메모리 아키텍쳐.
  9. 전술한 항들 중 한 항에 있어서, 상기 계층 레벨 H1, H2 중 적어도 하나에서 이 메모리 블록들 SB1, SB2는 스위칭-네트워크-배열로 제공되는 것을 특징으로 하는 메모리 아키텍쳐.
  10. 전술한 항들 중 한 항에 있어서, 상기 계층 레벨 H1, H2 중 적어도 하나에서 이 메모리 블록들 SB1, SB2는 소위 뱅킹-기술로 배열되어 있는 것을 특징으로 하는 메모리 아키텍쳐.
  11. 전술한 항들 중 한 항에 있어서, 논리 소자 안에 있는 것를 특징으로 하는 메모리 아키텍쳐.
  12. 제 11항에 있어서, EEPROM-메모리 셀을 특징으로 하는 메모리 아키텍쳐.
  13. 제 1항 내지 제 10항 중 한 항에 있어서, 다이나믹 또는 스태틱 메모리 소자들 안에 있는 것을 특징으로 하는 메모리 아키텍쳐.
  14. 제 13항에 있어서, 다이나믹 DRAM-메모리 셀을 특징으로 하는 메모리 아키텍쳐.
  15. 제 13항에 있어서, 스태틱 SRAM-메모리 셀을 특징으로 하는 메모리 아키텍쳐.
  16. 전술한 항들 중 한 항에 있어서, ROM-메모리 안에 있는 것을 특징으로 하는 메모리 아키텍쳐.
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