KR100352310B1 - 용장메모리회로를 갖는 반도체 메모리장치 - Google Patents

Abstract

본 발명의 반도체 메모리장치는, 기본 메모리 (110, 110b) 내의 결함 비트셀을 식별하기 위한 비휘발성 메모리 (200) 로부터 기입된 태그 (TAG) 정보를 저장하고 비트 단위로 상기 결함 비트셀을 치환하기 위한 복수의 메모리셀 (데이터) 을 제공하는 구제용 메모리셀 어레이 (201); 외부 어드레스를 인덱스부와 태그부로 배분하는 어드레스 변환기 (203); 상기 인덱스부를 디코딩하고 워드라인 신호를 메모리셀 어레이 (201) 로 출력하는 디코더 (202); 배분된 태그부와 상기 디코더 (202) 의 출력된 워드라인 신호에 의해 특정된 메모리셀 어레이 (201) 내부의 태그 정보를 비교하는 비교기 (204); 및 상기 비교기 (204) 로부터 출력된 히트 플래그에 기초하여 기본 메모리 (110, 110b) 내의 메모리셀과 메모리셀 어레이 (201) 내의 메모리셀 중 어느 하나를 선택하여 외부와 접속시키는 셀렉터 (205) 를 구비한다.

Description

용장메모리회로를 갖는 반도체 메모리장치{SEMICONDUCTOR MEMORY DEVICE HAVING REDUNDANCY MEMORY CIRCUIT}

본 발명은 반도체 메모리장치에 관한 것으로, 보다 구체적으로는 용장 메모리 회로를 갖는 반도체 메모리장치에 관한 것이다. 본 발명은 또한 이러한 반도체 메모리장치의 판매방법에 관한 것이다.

지금까지, 결함 비트셀을 예비 메모리셀로 치환하여 소수의 결함 비트셀을 갖는 메모리칩을 구제하는 기술이 있었다. 이와 같은 기술에서, 예를 들어, 도 23 에 도시된 대로, 메모리 본체, 즉, 기본 메모리 (500) 에서 "x" 로 지시된 결함셀 (501) 을 구제하기 위하여, 상기 결함셀을 포함하고 있는 전체 워드 라인 (502) 이 용장 워드라인 (503) 으로 치환된다. 이러한 기술에서는, 그러나, 메모리칩에서의 한 행 전체가 치환되기 때문에, 도 23 에서 예로서 도시된 바와 같이 결함셀 (501 및 504) 이 흩어져 존재할 경우, 예비 메모리셀을 효율적으로 활용할 수 없다는 문제가 있었다.

상술된 기술과 대조적으로, 어소시에이티브 메모리를 활용함으로써 예비 메모리셀의 낭비가 방지되도록 반도체 메모리 장치를 형성하기도 한다 (도 24 참조). 어소시에이티브 메모리 (505) 가 사용될 경우, 결함 어드레스 및 그것의 데이터가 어소시에이티브 메모리 (505) 에 저장되고, 어드레스 부분의 내용에 근거하여 데이터 부분이 선택된다. 도 25 는, 도 24 에 도시된 바와 같이 어소시에이티브 메모리를 사용하는 종래 반도체 메모리 장치의 일반적인 구조의 예를 보여주는 블럭도이다. 도 25 에 도시된 반도체 메모리 장치 (506) 는 셀렉터 (507) 를 사용하며, 외부 어드레스 버스의 내용에 기초한 어소시에이티브 메모리 (505) 의 어드레스 부분을 참조한 결과에 따라, 외부 데이터 버스 및, 메모리 그룹 (508) 에서의 기본메모리 (500) 또는 용장 그룹 (509) 사이에 선택적으로 데이터를 연결한다. 셀렉터 (507) 의 전환에 의해, 결함셀을 치환할 수 있다. 이와 같은 어소시에이티브 메모리를 사용하는 종래의 반도체 메모리 장치가, 예를 들어, 일본 특개소 62-250599 호 "Semiconductor Memory Device" 및 일본 특개평 4-263199 호 "Semiconductor Integrated Memory" 등에 개시되어 있다.

도 26 은, 도 25 에 도시된 어소시에이티브 메모리 (505) 를 참조하는 부분의 구조의 예를 보여주는 블럭도이다. 도 26 의 구조에서, 치환될 셀의 어드레스 비트들은 (도 24 의 어드레스 부분에 해당되는) 어소시에이티브 메모리의 메모리셀 (A0 (600), A1 (601), … , A29 (629)) 에 저장된다. 어소시에이티브 메모리의 내용과 외부로부터 입력된 어드레스 비트들 (A0_ext, A1_ext, … ,A17_ext) 의 일치는 복수의 EOR 게이트 (배타적 OR 게이트 ; 520, 520, …) 에서 판단된다. 더 나아가, NOR 게이트 (521) 를 사용하여 상기 게이트들의 출력을 수신함으로써 상기 모든 비트들의 일치 또는 불일치가 판단되며, 일치 검출 신호 (워드 라인) 가 출력된다. 만약 양자가 일치하면, 메모리셀 (A18 (618), … , A29 (629)), 도19 의 데이터 부분에 해당되는 메모리셀 데이터 (630) 및 메모리셀 데이터 (630) 의 이용 상태 (관련 엔트리가 유효한지를 나타냄) 를 보여주는 플래그 데이터를 저장하는 메모리셀 플래그 (631) 가 선택되며, 각 메모리셀의 데이터가 비트 라인으로 출력된다. 따라서, 셀렉터에 의한 전환은 이들 워드라인과 비트라인을 참조하여 실행된다.

상술된 바와 같이, 종래의 반도체 장치에서는, 어소시에이티브 메모리를 사용함으로써 비트 결함의 치환이 수행되어 왔다. 그러나, 어소시에이티브 메모리는 논리 게이트 부분과 메모리셀 부분의 결합으로 구성되기 때문에, 치환할 수 있는 비트 셀들의 수를 증가시키려면 회로가 구조적으로 보다 복잡해지며 스케일이 증가되는 경향이 있다. 따라서, 특별히 여분의 메모리셀 그룹의 용량이 증가되어야 할 경우, 어소시에이티브 메모리를 사용하는 대책에서 문제가 발생한다.

반면에, 일반적으로, 상술된 바와 같이 메모리셀의 결함 동작으로 인해 결함이 있는 것으로 판단되는 것과 함께, 동작면에서는 결함이 없음에도 불구하고 동작 특성의 저하 때문에 요구되는 사양(specification)를 충족시킬 수 없다는 사실로 인해 반도체 메모리 장치가 결함이 있다고 판단될 수도 있다. 예를 들어, DRAM 등에서의 데이터 보유특성 (데이터 보유 전류의 크기에 대한 특성) 저하가 있다. 데이터 보유특성의 저하는 비트에 큰 누설 전류를 갖는 셀을 생성함으로써 발생하므로, 데이터 보유 특성면에서 결함이 있는 비트 셀을 예비 메모리셀로 치환함으로써 사양에서 결함을 갖는 반도체 메모리를 구제할 수 있다. 반면에, 종래 기술에서는, 예를 들어, 데이터 보유 특성에서의 결함이 있는 각각의 비트 셀들을 치환함으로써 데이터 보유특성이 좋은 DRAM (결국 데이터 보유 전류가 작은 DRAM) 을 얻어야 할 경우, 예비 메모리셀을 낭비없이 사용하기 위해, 도 24 에 도시된 바와 같은 어소시에이티브 메모리를 사용하는 것이 유일한 방법이었다.

어소시에이티브 메모리를 사용하는 종래의 기술은 본래 하드웨어 에러를 구제하기 위한 의도였기 때문에, 작은 용량의 어소시에이티브 메모리만으로도 충분했다. 데이터 보유 (즉, 데이터 홀딩) 특성을 향상시키기 위해서는, 그러나, 때때로 예비 메모리 셀들을 사용하여 기본 메모리의 약 0 내지 1 % 의 메모리셀을 치환해야 할 필요가 있으며, 데이터 보유특성을 향상시킬 목적으로 어소시에이티브 메모리와 같이 각각 큰 면적을 갖는 메모리셀을 사용하여 대량의 메모리셀 (약 0 내지 1 %) 을 치환하기가 어려웠다.

상술된 대로, 데이터 보유특성을 향상시키기 위해서는, DRAM 등에 존재하는 다수의 비트셀을 구제할 필요가 있다. 지금까지, 그러나, 다수의 비트셀의 구제에 관해서는, 어소시에이티브 메모리의 증가하는 면적의 문제가 있으며, 다수의 결함 비트셀을 가진 칩이 구제될 경우 일반적으로 품질의 문제가 있기 때문에, 이와 같이 무의미한 구제는 수행되지 않고 있다. 다시 말해, 이러한 칩은 본래부터 낮은 품질을 갖고 있기 때문에, 결함 동작으로 인해 실제적으로 결함을 갖는 비트셀들이 구제된다 하더라도, 상기 칩이 실제 사용되자마자 구제된 부분 이외의 부분에서 결함들이 나타날 수 있다는 것이 그 이유이다.

반면에, 휴대 전화기 등에서의 사용을 위해 데이터 보유시간을 보다 길게 만들 필요가 있다. 데이터 보유시간을 향상시키기 위해, 다수의 비트셀을 구제할 필요가 있다. 또한, 이러한 구제가 실제적으로 결함이 있는 비트셀을 구제하기 위해서가 아니라 짧은 보유시간을 갖는 (데이터 보유시간이 짧은) 비트 셀을 구제하기 위해 수행되므로, 다수의 결함셀을 구제하는 것 또한 의미가 있다. 즉, 데이터 보유시간이 짧은 비트셀을 구제하기 위해, 다수의 비트셀을 치환하는 것도 효과적이다.

그러므로, 본 발명의 목적은 종래의 반도체 메모리장치와 이를 이용한 메모리 시스템의 단점을 제거하는 것이다.

본 발명의 다른 목적은 다수의 메모리셀이 예비 메모리셀로 효율적으로 치환될 수 있는 반도체 메모리장치 및 이를 이용한 메모리 시스템을 제공하는 것이다.

본 발명의 또다른 목적은 다수의 메모리셀이 복잡한 회로구성없이 예비 메모리셀로 효율적으로 치환될 수 있는 반도체 메모리장치 및 이를 이용한 메모리 시스템을 제공하는 것이다.

본 발명의 또다른 목적은 다수의 메모리셀이 대규모의 회로구성을 사용하지 않고 예비 메모리셀로 효율적으로 치환될 수 있는 반도체 메모리장치 및 이를 이용한 메모리 시스템을 제공하는 것이다.

본 발명의 또다른 목적은 데이터 유지특성이 쉽고 효율적으로 향상될 수 있는 반도체 메모리장치 및 이를 이용한 메모리 시스템을 제공하는 것이다.

도 1 은 본 발명에 따른 반도체 메모리장치 시스템의 일실시예를 나타내는 블럭도;

도 2 는 본 발명에 따른 반도체 메모리장치에서 세트-어소시에이티브 방법을 실현하는데 사용된 회로구조를 나타내는 블럭도;

도 3a 는 본 발명에 따른 메모리셀의 데이터 배분 및 치환용 메모리셀 어레이의 구성예를 나타내는 설명도;

도 3b 는 종래예에 따른 메모리셀의 데이터 배분 및 치환용 메모리셀 어레이의 구성예를 나타내는 설명도;

도 4 는 본 발명에 따른 어드레스 변환방법의 기본원리를 설명하는 다이어그램;

도 5 는 본 발명에 따른 어드레스 변환방법의 기본원리를 설명하는 다이어그램;

도 6 은 도 1 에 도시된 어드레스 변환기 (203) 의 구체적인 회로구조의 일례를 나타내는 회로도;

도 7 은 본 발명에 따른 반도체 메모리장치의 다른 실시예를 나타내는 블럭도;

도 8 은 본 발명에 따른 반도체 메모리장치 시스템의 또다른 실시예를 나타내는 블럭도;

도 9 는 본 발명에 따른 반도체 메모리장치 시스템이 모듈로서 구성될 때의 구조의 일례를 나타내는 평면도;

도 10 은 본 발명에 따른 반도체 메모리장치 시스템의 또다른 실시예를 나타내는 블럭도;

도 11 은 본 발명에 따른 반도체 메모리장치에서 치환용 멀티-웨이 메모리셀 어레이를 실현하는 회로구조의 일례를 나타내는 블럭도;

도 12 는 도 11 의 회로구조에서 데이터의 전송타이밍을 나타내는 타이밍 차트;

도 13 은 본 발명이 다중값 메모리에 적용되는 경우에 메모리셀의 데이터 배분 및 치환용 메모리셀 어레이의 구성예를 나타내는 설명도;

도 14 는 DRAM 으로 구성된 비휘발성 메모리를 설명하는 설명 회로도;

도 15 는 본 발명에 따른 구제용 메모리셀 어레이에 결함셀이 포함될 때 어드레스 변환방법의 기본원리를 설명하는 다이어그램;

도 16 은 본 발명에 따른 구제용 메모리셀 어레이에 결함셀이 포함될 때 어드레스 변환방법의 기본원리를 설명하는 다이어그램;

도 17 은 입력/출력 정보와 사용 플래그의 조합을 포함하는 데이터 구조의 다른 예를 나타내는 설명도;

도 18 은 비휘발성 용량성 소자가 SRAM 셀과 결합되어 있는 메모리셀의 구조의 일례를 나타내는 회로도;

도 19a 와 19b 는 메모리장치를 판매하고 메모리 특성정보를 제공하는 방법을 나타내는 설명도;

도 20 은 본 발명에 따른 데이터 유지시간을 향상하는 효과를 나타내는 시뮬레이션 결과를 나타내는 도면;

도 21 은 본 발명에 따른 데이터 유지전류의 저감효과를 나타내는 시뮬레이션 결과를 나타내는 도면;

도 22 는 본 발명에 따른 어드레스 변환에 의한 비결함률의 향상효과를 나타내는 시뮬레이션 결과를 나타내는 도면;

도 23 은 종래기술에 따른 메모리셀 구제방법을 설명하는 설명도;

도 24 는 종래기술에 따른 어소시에이티브 메모리를 사용하는 메모리셀 구제방법을 설명하는 설명도;

도 25 는 종래기술에 따른 어소시에이티브 방법을 사용하는 메모리셀 구제방법이 적용된 경우에 반도체 메모리장치의 구조를 나타내는 블럭도; 및

도 26 은 어소시에이티브 메모리가 종래기술에 따라 사용되는 경우에 치환용 메모리셀 어레이의 회로구조를 나타내는 블럭도이다.

* 도면의 주요부분에 대한 부호의 설명 *

100, 100a, 100b, 100c : 반도체 메모리장치

110 : 기본 메모리 111 : 어드레스 버퍼

112 : I/O 버퍼

200, 200a, 200c : 비휘발성 메모리

201 : 메모리셀 어레이 202 : 디코더

본 발명의 일양태에 따르면, 치환될 비트셀을 식별하기 위한 복수의 정보를저장하고, 이들 정보에 따라 기본 메모리내에 존재하는 임의의 메모리셀을 비트 단위로 치환하기 위한 메모리셀을 제공하는 구제용 메모리셀 어레이; 상기 기본 메모리에 공급될 어드레스 신호를 인덱스부와 태그부로 배분하고 상기 인덱스부로 배분된 어드레스를 디코딩하는 디코더; 상기 태그부로 배분된 어드레스를, 상기 구제용 메모리셀 어레이내에 저장되어 있는 치환될 비트셀을 식별하기 위한 정보 중에서 상기 디코더의 출력에 의해 특정된 정보와 비교하는 비교기; 및 상기 비교기의 출력에 기초하여, 상기 기본 메모리내의 메모리셀과 상기 구제용 메모리셀 어레이내의 메모리셀 중 어느 하나를 선택하여 외부와 접속시키는 셀렉터를 구비하는 반도체 메모리장치가 제공된다.

이 경우에, 기본 메모리를 구제용 메모리셀 어레이가 배치되어 있는 동일한 칩상에 배치할 수 있다.

치환될 상기 비트셀을 식별하기 위한 정보가 반도체 메모리장치의 전원이 턴온될 때 비휘발성 메모리로부터 상기 구제용 메모리셀 어레이 내부로 기입되는 것이 바람직하다.

또한, 기본 메모리와 비휘발성 메모리가 구제용 메모리셀 어레이가 배치되어 있는 동일칩 상에 배치되는 것이 바람직하다.

반도체 메모리장치가, 기본 메모리에 공급될 어드레스 신호를 상기 인덱스부와 상기 태그부로 배분하는 회로수단으로서 어드레스 변환기를 더 구비하며, 상기 어드레스 변환기는, 상기 기본 메모리에 공급될 어드레스 신호를 상기 인덱스부와 상기 태그부로 배분할 때, 비휘발성 메모리내에 저장된 상기 정보에 기초하여 어드레스 신호를 재배열하는 것을 포함하는 어드레스 변환을 실행하는 것이 유리하다.

또한, 어드레스 신호를 재배열하기 위한 정보는 상기 기본 메모리의 동작 테스트의 결과에 기초하여 상기 비휘발성 메모리에 저장된 정보인 것이 바람직하다.

어드레스 신호를 재배열하기 위한 정보를 저장하는 상기 비휘발성 메모리와 치환될 상기 비트셀을 식별하기 위한 정보를 저장하는 비휘발성 메모리가 동일칩 상에 배치되는 것이 더 바람직하다.

구제용 메모리셀 어레이는, 치환될 비트셀을 식별하기 위한 상기 복수의 정보를 저장하는 것에 부가하여, 치환될 비트셀을 식별하기 위한 상기 복수의 정보 각각이 유효한지 여부를 나타내는 플래그 정보도 저장하는 것이 바람직하다.

또한, 플래그 정보가 치환될 비트셀을 식별하기 위한 상기 정보와 조합되는 것이 바람직하다.

기본 메모리와 구제용 메모리셀 어레이는 메모리를 유지하는 리프레시 동작을 요구하는 메모리로 형성되고, 리프레시 동작이 상기 기본 메모리에 대한 것보다 상기 구제용 메모리셀 어레이에 대해 빈번하게 실행되는 것이 바람직하다.

또한, 비휘발성 메모리내에 저장되어 있는, 치환될 상기 비트셀을 식별하기 위한 상기 정보는, DRAM 으로 이루어진 상기 기본 메모리에서 데이터 유지특성이 나쁜 비트셀에 대응하는 데이터인 것이 바람직하다.

기본 메모리와 비휘발성 메모리 중 적어도 하나는 상기 반도체 메모리장치의 칩 외부에 배치되는 것이 바람직하다.

또한, 어드레스 변환은 상기 구제용 메모리셀 어레이의 결함부를 사용하는것을 회피하도록 실행되는 것이 바람직하다.

구제용 메모리셀 어레이는, 각각 SRAM 셀과 강유전체 커패시터 소자의 조합을 갖는 메모리셀을 포함하는 메모리셀 어레이를 갖는 것이 더 바람직하다.

본 발명의 다른 양태에 따르면, 기본 메모리부; 치환될 비트셀을 식별하기 위한 복수의 정보를 저장하고, 이들 정보에 따라 상기 기본 메모리부내에 존재하는 임의의 메모리셀을 비트 단위로 치환하기 위한 메모리셀을 제공하는 구제용 메모리셀 어레이; 치환될 비트셀을 식별하기 위한 상기 정보를 상기 구제용 메모리셀 어레이에 공급하는 비휘발성 메모리; 상기 기본 메모리부에 공급될 어드레스 신호를 인덱스부와 태그부로 배분하고 상기 인덱스부로 배분된 어드레스를 디코딩하는 디코더; 상기 태그부로 배분된 어드레스를, 상기 구제용 메모리셀 어레이내에 저장되어 있는 치환될 비트셀을 식별하기 위한 상기 정보 중에서 상기 디코더의 출력에 의해 특정된 정보와 비교하는 비교기; 및 상기 비교기의 출력에 기초하여, 상기 기본 메모리부내의 메모리셀과 상기 구제용 메모리셀 어레이내의 메모리셀 중 어느 하나를 선택하여 외부와 접속시키는 셀렉터를 구비하는 반도체 메모리 시스템이 제공된다.

이 경우에, 기본 메모리부와 상기 비휘발성 메모리 중 적어도 하나는 상기 반도체 메모리 시스템의 다른 부분의 칩 외부에 배치되는 것이 바람직하다.

또한, 기본 메모리부는 복수의 메모리칩을 구비하는 것이 바람직하다.

비휘발성 메모리와 상기 구제용 메모리셀 어레이를 대신하여, 각각 SRAM 셀과 강유전체 커패시터 소자의 조합을 갖는 메모리셀을 구비하는 메모리셀 어레이를구비하는 것이 더 바람직하다.

본 발명의 또다른 양태에 따르면, 반도체 메모리장치에 일련번호 정보를 동반하는 단계; 상기 일련번호 정보가 동반된 상기 반도체 메모리장치를 판매하는 단계; 및 상기 일련번호 정보와 관련하여 상기 반도체 메모리장치의 특성정보를 제공하는 단계를 구비하는 반도체 메모리장치의 판매방법이 제공된다.

이 경우에, 반도체 메모리장치의 상기 특성정보가 상기 일련번호 정보와 관련하여 인터넷상에서 제공되는 것이 바람직하다.

본 발명의 실시예들을 다음의 도면을 참조하여 설명한다. 도 1 은 본 발명에 따른 반도체 메모리장치를 사용하는 반도체 메모리장치 시스템의 구조의 일례를 나타내는 블럭도이다. 도 1 의 시스템은 하나의 칩으로 이루어지는 반도체 메모리장치 (100) 및 상기 반도체 메모리장치 (100) 외부에 설치되며 복수의 신호선으로 상기 반도체 메모리장치 (100) 에 접속되는 비휘발성 메모리 (200) 로 구성되어 있다. 상기 반도체 메모리장치 (100) 는 기본 구성부분과 용장 구성부분으로 이루어지며, 상기 기본 구성부분은, DRAM 으로 이루어진 메모리 본체 즉, 기본 메모리 (110), 외부 어드레스버스와 기본 메모리 (110) 사이에 형성된 어드레스 버퍼 (111) 및 외부 데이터버스와 기본 메모리 (110) 사이에 형성된 I/O 버퍼 (112) 로 이루어지고, 상기 용장 구성부분은 기본 메모리 (110) 에 예비 메모리셀을 제공한다.

상기 용장 구성부분은, 기본 메모리 (110) 와 동일한 DRAM 으로 이루어지고 복수 세트의 예비 메모리셀 어레이 (이하, 복수 세트는 n 웨이 (n은 자연수) 로 기재함) 를 갖는 구제용 메모리셀 어레이 (201); 어드레스 변환기 (203) 로부터 출력된 인덱스 어드레스를 입력으로 하여 워드라인 신호를 구제용 메모리셀 어레이 (201) 로 출력하는 디코더 (202); 비휘발성 메모리 (200) 로부터 공급되는 어드레스 변환정보에 기초하여 어드레스 버퍼 (111) 로부터 공급되는 어드레스 데이터를 인덱스 어드레스와 태그 어드레스로 분배하여 변환하는 어드레스 변환기 (203); 메모리셀 어레이 (201) 내부의 TAG 정보와 어드레스 변환기 (203) 로부터 출력되는 태그 어드레스를 서로 비교하는 복수의 비교기 (204); 기본 메모리 (110) 의 데이터 버스와 I/O 버퍼 (112) 내측의 입력/출력 버스 사이에 설치되고, 비교기 (204) 로부터 출력되는 히트 플래그, 메모리셀 어레이 (201) 내의 I/O 정보 및 메모리셀 어레이 (201) 의 데이터부내의 용장데이터를 입력으로 하고, I/O 버퍼 (112) 내측의 입력/출력 버스의 각 비트라인에 대해, 기본 메모리 (110) 내의 데이터와 메모리셀 어레이 (201) 의 용장데이터 중 어느 하나를 선택적으로 접속하는 셀렉터 (205); 및 비휘발성 메모리로부터 메모리셀 어레이 (201) 내부에 기입될 데이터용 버퍼인 기입버퍼 (206) 로 이루어진다.

상술된 구성에 있어서, 전원이 턴온된 시점에서는, 데이터 유지특성이 나쁜 비트셀의 어드레스 정보가 기입버퍼 (206) 를 통해 외부 비휘발성 메모리 (200) 로부터 메모리셀 어레이 (201) 내부로 기입된다. 기본 메모리 (110) 가 외부로부터 억세스되면, 메모리셀 어레이 (201) 내부의 데이터와 어드레스 버퍼 (111) 를 통해 외부 어드레스 버스로부터 입력된 입력 어드레스가 세트-어소시에이티브(set-associative) 방법으로 서로 비교되고, 그들이 서로 히트(hit)된 경우에, 비교기 (204) 로부터의 비트 플래그가 세트되고 메모리셀 어레이 (201) 내부의 대응하는 용장 데이터를 사용하여 비트 치환이 셀렉터 (205) 에 의해 실행된다. 이 때, 어드레스 변환정보에 기초하여 어드레스 변환기 (203) 가 입력어드레스를 인덱스측 또는 TAG 측으로 배분한다.

외부에서 보았을 때, 반도체 메모리장치 (100) 가 사용되는 경우, 어드레스가 외부로부터 기본 메모리 (110) 로 입력된다. 외부 어드레스가 기본 메모리측과 메모리셀 어레이측으로 출력되고, 기본 메모리 (110) 로부터 출력되는 데이터 또는 메모리셀 어레이 (201) 로부터 출력되는 구제용 데이터가 셀렉터 (205) 에 의해 선택되어 출력되지만, 반도체 메모리장치 (100) 에 대한 억세스는 용장 구성부분의 존재에 의해 변경되지 않는다.

어드레스 변환기 (203) 를 사용하는 변환방법은 비휘발성 메모리 (200) 내부의 어드레스 변환정보에 의해 설정될 수 있고 각 디바이스에 대해 변경될 수 있다. 또한, 메모리셀 어레이 (201) 의 데이터 유지시간은, 메모리셀 어레이 (201) 를 기본 메모리 (110) 보다 빈번하게 리프레시함으로써, 소정값보다 짧아지지 않게 확보될 수 있도록 하는 것이 바람직하다. 또한, 상술된 구성에서, 메모리셀 어레이 (201) 는 기본 메모리 (110) 와 독립적으로 입력/출력 버스를 가지며 비트셀 구제 데이터를 제공한다. 이러한 메모리셀 어레이 (201) 는 도 1 에 도시된 바와 같이 기본 메모리 (110) 가 위치되어 있는 동일 칩상에 설치될 수 잇다, 즉, 온-칩으로 설치될 수 있지만, 반도체 메모리장치 (100) 외부에 오프-칩으로 설치될 수도 있다.

이제, 본 발명에 따른 세트-어소시에이티브 방법의 상술된 어드레스 비교를 상세히 설명한다. 도 21 에 도시된 종래예는 결함 비트셀을 비트마다 구제하기 위해 어소시에이티브 메모리를 사용하는 치환수단을 제공하지만, 본 발명은 세트-어소시에이티브 방법에 의한 구제메모리와 어드레스 비교수단을 제공한다. 도 2 는 이의 개념적인 다이어그램이다. 도 2 는 메모리셀 어레이 (201) 의 1 웨이분과 1 인덱스분의 회로를 나타낸다. 도 2 의 회로에서, 어드레스들은 인덱스측 (A0_ext, A1_ext, …, A12_ext) 과 태그측 (A14_ext, …, A17_ext) 으로 분할되고, 외부 어드레스의 인덱스측 어드레스가 디코더 (202) 내에 존재하는 단순한 디코더 (AND 게이트) 로 입력된다. 여기서, 신호 A0_ext, A1_ext, …, A17_ext 는 각각 최상위 비트, 최상위 다음의 비트, …, 최상위로부터 16번째 비트에 대응한다. 또한, 본 실시예에서는, 디코더 (202) 내에 전체적으로, 디코더 (301) 와 유사한 AND 게이트와 상이한 인덱스 어드레스를 선택하기 위한 복수의 인버터와 결합된 2¹⁴개의 디코더가 존재한다.

워드라인 신호가 디코더 (301) 로부터 출력될 때, 이 출력에 의해 선택된 메모리셀 (314 내지 317) 에 기억되어 있는 태그측의 어드레스가 판독되고, 4 개의 EOR 게이트 (302, 302, …) 와 NOR 게이트 (303) 에 의해 어드레스가 외부 어드레스의 태그부와 비트로 일치하는지 여부가 판정된다. 일치검출신호가 NOR 게이트 (303) 로부터 출력되면, 어소시에이티브 메모리가 도 21 에 도시된 바와 같이 사용된 경우와 동일하게 대응하는 메모리셀 (메모리셀 데이터) 에 의한 비트 치환이 메모리셀 (318; 메모리셀 A18), …, (329; 메모리셀 A29), (330; 메모리셀 데이터) 및 (331; 메모리셀 플래그)에 따라 실행된다.

이런 식으로, 본 발명의 세트-어소시에이티브 방법을 사용하는 구조에 따르면, 구제 메모리의 셀어레이 (메모리셀 어레이 (210)) 가 구조상 매우 간단할 수 있고, 디코더도 구조상 매우 간단하게 만들어질 수 있고, 일치검출용 EOR 게이트의 개수가 종래에서 보다 훨씬 적어질 수 있는 등의 이점을 얻을 수 있다. 그러므로, 도 21 에 도시된 바와 같이 어소시에이티브 메모리와 동일한 기능을 수행하는데 매우 작은 면적만이 필요하다. 그러나, 도 21 에 도시된 어소시에이티브 메모리를 사용하는 방법과 비교할 때 데이터 치환속도가 다소 느려지지만, 대용량의 예비메모리가 쉽게 얻어질 수 있기 때문에, 본 발명의 방법은 특히 DRAM 등의 SRAM 에 비해 빠른 속도가 요구되지 않는 반도체 메모리장치에서 다수의 비트 치환을 실행하는데 사용되는 것이 바람직하다.

도 3a 와 3b 는 도 2 에 도시된 본 발명에 따른 세트-어소시에이티브 방법(도 3a 참조) 과 도 26 에 도시된 어소시에이티브 메모리를 사용하는 종래의 방법 (도 3b 참조) 을 서로 비교하는 다이어그램이다. 도 3a 와 3b 는 다음의 조건에서 어드레스 변환에서의 어드레스 배분, 치환용 메모리셀 어레이의 구성 및 비교기의 구성의 일례를 나타낸다. 즉, 기본 메모리 (110) 의 용량이 1 Gbit (외부 어드레스가 30 비트를 갖고 일 섹터가 512 바이트(섹터 어드레스는 18 비트이고 섹터내 어드레스는 12 비트이다))이고, 1 기가비트 메모리의 약 0.06 퍼센트 (= 약 600 킬로비트) 에 대응하는 치환용 데이터 용량을 갖는 치환용 메모리셀 어레이가 준비된다.

도 3a 는 1 Gbit 의 기본 메모리에 대한 18 비트의 섹터 어드레스 중에서 14 비트를 인덱스 어드레스 (셀어레이 어드레스) 로 하고, 4 비트를 태그 어드레스로 하고, 메모리셀 어레이 (201) 를 64-웨이 구성으로 한 경우를 나타낸다. 이 경우, 치환용 메모리셀 어레이 (도 1 의 메모리셀 어레이 (201) 에 대응) 의 용량은 18 Mbit 로 되고 행방향의 비트수는 16 kbit (= 214 비트 (인덱스 어드레스 (14 비트)) 에 대응) 이고 열방향의 비트수는 1,152 비트 (18 비트 (메모리셀) ×64 웨이) 이다. 또한, 18 비트의 섹터 어드레스로부터 임의의 일 섹터 어드레스를 선택하는 비교수단은 14 비트의 인덱스 어드레스를 디코딩하는 16 k 디코딩 회로 (도 1 의 디코더 (202) 에 대응) 와 (64 웨이에 대응하는) 64 개의 4 비트 (태그 어드레스에 대응) 비교기 (도 1 의 비교기 (204) 에 대응) 의 조합으로 이루어진다.

상술된 바와 같이, 14 비트를 인덱스 어드레스로 취하는 경우에, 치환용 메모리셀 어레이에 판독 및 기입 가능한 메모리셀이 치환용 일 비트 데이터 (용장 데이터) 에 대해 18 비트로 된다. 이 경우에, 18 비트의 메모리셀은 4 비트의 태그 정보, 12 비트의 섹터 어드레스 정보, 1 비트의 데이터 및 1 비트의 사용 플래그를 포함한다. 여기서, 4 비트의 태그 정보는 도 1 의 메모리셀 어레이 (201) 내부의 태그 (TAG) 정보에 대응하고, 1 비트의 사용 플래그는 I/O 정보에 대응하고, 1 비트의 데이터는 상기 데이터 (용장 데이터) 에 대응한다. 또한, 18 비트의 메모리셀 중에서 4 비트의 태그 정보, 12 비트의 섹터 내(in-sector) 어드레스 정보 및 1 비트의 I/O 정보가 일 데이터 비트 각각에 대해 도 1 의 비휘발성 메모리 (200) 에기억된다.

그런데, 도 3a 에 도시된 바와 같이, 64 웨이의 세트-어소시에이티브 방법, 14 비트 인덱스 어드레스 및 4 비트 태그 어드레스의 경우에, 1 Gbit 의 메모리 중 약 0.06 퍼센트를 구제하기 위해, 18 Mbit 용량을 갖는 치환 메모리 어레이를 준비하는 것으로 충분하지만, 1 Gbit 의 비결함 메모리 장치를 제조하는 것과 18 Mbit 의 비결함 메모리 장치를 제조하는 것 사이의 곤란성의 커다란 차이가 있다. 그러나, 치환용 18 Mbit 에 대해 긴 데이터 유지시간을 각각 갖는 비트셀을 준비해야 하므로, 예를 들어, 상술된 바와 같이 이들 비트만을 빈번하게 리프레시하거나 또는 이들 비트셀을 용장으로 구성하는 것이 가능하다. 예를 들어, 리프레시 동작이 빈번하게 실행되는 경우에, 18 Mbit 의 작은 영역이 리프레시를 위해 전류를 그렇게 많이 소모하지 않으므로, 전류소모 특성이 전체적으로 크게 악화되지 않는다.

다른 한편으로, 도 3b 에 도시된 종래기술은 18 비트의 약 620, 000 개의 비교기와 19.6 Mbit 의 메모리 (32 비트의 메모리셀) 를 필요로 한다. 본 발명의 구성과 종래발명의 구성은 비교기의 개수에서 분명히 상이하다. 대용량의 메모리 장치의 경우에, 본 발명과 같은 세트-어소시에이티브 방법이 압도적으로 유리하다. 도 3b 에 도시된 종래기술에 따른 어소시에이티브 메모리를 사용하는 메모리 리프레시 방법은, 본 발명의 세트-어소시에이티브 방법에 대해, 풀 어소시에이티브 방법으로 불리우는 기술이다.

다음으로, 도 1 에 도시된 어드레스 변환기 (203) 의 동작을 본 발명에 따른 세트-어소시에이티브 방법에서의 어드레스 변환의 기본 개념에 대한 설명과 함께 기재한다. 본 발명에 따른 세트-어소시에이티브 방법은 디코더 (202) 에 의한 디코딩에 의해서만 인덱스 어드레스부와 메모리셀 어레이 (201) 의 워드라인의 대응을 특정하므로, 기억된 결함 비트셀의 어드레스 (짧은 데이터 유지시간을 갖는 비트셀도 결함 비트셀로 지칭) 가 균일하게 분포되어 있는 것이 요구되는 전제조건이다. 예를 들어, 도 3b 에 도시된 바와 같은 어소시에이티브 메모리를 사용하는 방법에서는, 치환가능 비트셀의 개수가 치환용 메모리셀 어레이의 용량으로만 제한되는 반면, 도 3a 의 구조에서는, 웨이 당 하나의 결함 비트셀만이 동일한 섹터에 치환될 수 있는 제한이 있다. 그러므로, 치환될 비트셀이 부분적으로 분포될 때, 치환의 효율이 저하된다. 따라서, 본 발명에서는, 메모리셀 어레이가 복수의 웨이를 갖게 하고, 외부 어드레스에 대해 어드레스 변환을 실시하는 어드레스 변환기 (203) 를 제공함으로써 결함 비트셀이 가능한 한 균일하게 분포되는 어드레스들의 조합 (어드레스 변환방법)을 얻도록 하고 있다.

본 발명의 어드레스 변환방법의 기본적인 개념을 도 4 와 5 를 참조하여 설명한다. 여기서, 인덱스측과 태그측의 어드레스들을 서로 치환하는 경우가 본 발명의 어드레스 변환방법의 일례로서 설명된다. 1 웨이의 경우 (다이렉트 매핑방법으로 지칭) 가 다음에 설명된다. 세트-어소시에이티브 방법은, 어레이가 도 5 에 도시된 바와 같이 분할될 때 결함 비트셀이 각 섹터에 하나씩 개별적으로 존재해야 하는 것이 전제조건으로 요구된다. 여기에 도시된 세트-어소시에이티브 방법은, 도 5 에 "x" 의 어드레스 (결함 비트셀, 즉, 짧은 데이터 유지시간을 갖는 메모리셀) 를 기억하는 경우에, 각 섹터에 주어진 어드레스를 인덱스로서 그리고각 섹터 내부의 어드레스를 태그로서 사용한다.

예를 들어, "0033" 의 어드레스값은, 메모리셀 어레이 내부에서 "00" (인덱스) 의 어드레스내에 "33" (태그) 이 데이터로서 존재함을 나타낸다(도 1 참조). 그러므로, "0033" 이 외부 어드레스로서 입력되면, "00" 이 인덱스로서 추출되고, 외부 어드레스의 태그부와 구제 셀 어레이로부터 출력되는 태그가 "33" 과 비교되며, 그들이 일치하면, 구제용 메모리셀 어레이의 "데이터" 메모리셀내에 기억된 데이터가 용장 데이터로서 사용된다. 다른 한편으로, 구제 셀 어레이로부터 독출된 태그 정보가 예를 들어 "22" 이면, 그들 양쪽이 일치하지 않기 때문에, 구제 셀 어레이측의 "데이터" 는 사용되지 않는다.

상술된 구성에서, 1 웨이의 경우에, 일 섹터내에 2 이상의 결함 비트셀이 있으면, 결함 비트셀은 구제될 수 없다. 반면에, 본 실시예는 "x" 가 각 섹터에 가능한 한 균일하게 하나씩 위치되도록 어드레스 변환기 (203) 에 의해 어드레스 변경함으로써 결함을 구제하는 가능성을 향상시킨다.

예를 들어, 전체적으로 4 개의 결함 비트셀이 있을 때, 도 4 에서 인덱스 "00" 의 섹션에 2 개의 결함 셀이 있으므로, 세트-어소시에이티브 방법이 실패했다. 이 때, 2 개의 결함 셀의 어드레스가, 예를 들어, 각각 "0010" 과 "0011" 이라고 가정하자. 이 경우에, 인덱스측과 태그측의 어드레스가 서로 치환되면, 각 어드레스는 "1000" 과 "1100" 으로 되고, 이 경우의 결함셀은, 예를 들어, 도 5 에 도시된 바와 같이 분산되게 되고, 따라서 메모리셀이 구제될 수 있다. 이런 식으로, 본 실시예는 각 칩에 대해 실행된 결함 검출결과에 따라 각 칩에 대해 도 4 로부터 도 5 까지 어드레스 변환을 실행하는 어드레스 변환방법(규칙)을 발견하고 발견된 변환방법을 어드레스 변환정보로서 어드레스 변환기 (203) 내부에 기입하려고 한다. 그럼으로써, 본 실시예에서는, 어드레스 변환정보로 특정된 변환이 어드레스 변환기 (203) 에 의해 실행된다.

어드레스 변환방법으로서, 결함을 균일하게 분포시킬 수 있는 것만으로도 충분하고, 결함이 이미 균일하게 분포되어 있다면 어드레스 변환을 실행하는데 어려움을 겪을 필요는 없다(어드레스 변환기 (203) 자체가 생략되어도 된다). 어드레스를 재배열하는 것은 그 자체로 중요하며, 인덱스와 태그부를 서로 치환하는 것은 구체적인 예일 뿐이다.

64 웨이의 세트-어소시에이티브 방법을 채택함으로써, 일 섹션내에 최대 64 개의 결함셀이 허용될 수 있다. 말하자면, n 웨이의 세트-어소시에이티브 방법을 채택하는 경우에, 일 섹션내에 최대 n 개의 결함 비트셀 (예를 들어, 512 바이트) 가 구제될 수 있다. 또한, 타겟으로서, 예를 들어, 0.06 퍼센트의 결함셀을 구제하기 위해, 기본 메모리의 0.06 퍼센트가 아니라 0.06 퍼센트 이상, 예를 들어, 기본 메모리의 약 1 퍼센트 (약 2 배)인 구제 셀어레이를 준비하는 것이 바람직하다. 이러한 구성이 사용되어도, 디코더의 개수가 보다 작기 때문에, 본 발명은 종래기술보다 유리하다. 이것은, 어소시에이티브 메모리가 완전히 사용될 수 있지만, 세트-어소시에이티브 방법에서는, 구제 셀어레이가 완전히 사용될 수 없기 때문이다.

도 6 은 어드레스 변환기 (203) 의 구체적인 회로구성의 일례를 나타낸다.도 6 에서는, 신호 A0_EXT, 신호 A1_EXT, 신호 A2_EXT 및 신호 A3_EXT 가 도 1 의 어드레스 변환기 (203) 로의 입력신호이고, 외부 어드레스의 상위 4 비트에 대응한다. 또한, 신호 A0_INT, 신호 A1_INT, 신호 A2_INT 및 신호 A3_INT 는 도 1 의 어드레스 변환기 (203) 의 출력신호이고, 인덱스 어드레스의 상위 4 비트에 대응한다. 또한, 신호 A0_REG_0, 신호 A0_REG_1, 신호 A1_REG_0, 신호 A1_REG_1, 신호 A2_REG_0, 신호 A2_REG_1, 신호 A3_REG_0 및 신호 A3_REG_1 은 도 1 의 비휘발성 메모리 (200) 로부터 출력되는 어드레스 변환정보에 대응하는 신호들이다. 또한, 도면부호 351 은 신호 DEVICE_ACTIVE 로 입력데이터를 래치하는 레지스터를 나타내고, 도면부호 352 는 인버터 게이트를 나타내고, 도면부호 353 은 NAND 게이트를 나타내고, 도면부호 354 는 전송 게이트 (ON/OFF 스위치)를 나타낸다.

도 6 에 도시된 어드레스 변환기는 입력된 어드레스의 각 비트들에 대한 입력라인들과 어드레스 변환기의 출력라인 사이의 접속을 신호 A0_REG_0, …, A3_REG_1 에 기초하여 임의의 접속방법으로 변경한다. 각 스위치 (354) 가 어떻게 스위치될 것인지를 지정하기 위해 복수의 레지스터 (351) 가 준비되고, 전원이 턴온되면, 변환방법의 데이터가 사전에 기입되었던 비휘발성 메모리 (200) 로부터, 변환 후의 어드레스들이 메모리셀 어레이 (201) 로 로드되고 어드레스 변환방법의 정보가 어드레스 변환기 (203) 내부로 로드되고, 치환될 비트셀들의 어드레스와 변환방법이 결정된다. 따라서, 시스템은 결함셀들이 구제될 수 있는 상태로 된다.

어드레스 변환기 (203) 의 세팅은 칩에 의존하여 변경된다. 이것은, 어드레스 변환이 결함셀이 나타나는 위치에 의존하여 실행되어야 하기 때문이다. 또한, 어드레스들의 변환은 기본 메모리 (110) 가 외부로부터 사용될 때 실행된다. 어드레스 변환방법이 기본 메모리 (110) 의 결함 비트셀 검출 테스트의 결과에 따라 결정되어도, 결함셀 구제 메모리 자체가 비결함 (만족스런 데이터 유지시간을 가짐) 이라는 것을 사전에 체크해야 한다.

상술된 기재에서는, 치환용 메모리셀 어레이를 기본 메모리 보다 빈번하게 리프레시하는 것이 바람직하다고 설명했다. 이것은, 본 실시예는 데이터 유지특성이 나쁜 비트셀들을 구제하는 것을 목적으로 하고, 이것이 본 발명의 특징 중 하나이기 때문이다. 또한, 본 발명이 DRAM 에 적용되는 경우에 특히, 데이터 유지특성이 나쁜 비트셀들을 구제하기 위하여 대용량의 결함 비트셀을 구제할 필요가 있다. 종래의 방법은 칩 면적이 증대되는 등의 문제점이 있고, 채택하기 곤란했지만, 본 발명에서는 결함 비트셀에 대한 메모리 치환이 세트-어소시에이티브 방법을 채택함으로써 실행되기 때문에, 본 발명은 DRAM 에 쉽게 적용될 수 있다.

상술된 바와 같이, 본 발명의 반도체 메모리장치와 이를 사용하는 시스템에 따르면, 예를 들어, DRAM 에서 데이터 유지특성을 향상시키는 것이 목적이어도, 치환 데이터가 DRAM 셀에 유지될 수 있기 때문에, 치환 데이터용 메모리셀이 쉽게 온-칩으로 될 수 있다. 또한, 세트-어소시에이티브 방법을 채택함으로써 치환에 필요한 칩 면적을 줄일 수 있다. 게다가, 어드레스 변환에 의해 치환 효율을 향상시킬 수 있다. 이들 특징 때문에, 단위 시간당 리프레시 동작의 횟수가 데이터 유지특성이 나쁜 다수의 셀을 최종적으로 치환함으로써 감소될 수 있고, 데이터 유지전류를 감소시킬 수 있다.

다음으로, 본 발명의 다른 실시예를 설명한다. 도 7 에 도시된 실시예는, 비휘발성 메모리 (200a) 가 반도체 메모리장치 (100a) 에, 즉 동일칩에 위치되고, 도 1 에 도시된 기입 버퍼 (206) 가 생략되어 있다. 각 구성요소의 기능은 도 1 에 도시된 실시예에서와 동일하다. 비휘발성 메모리 (200a) 가 도 7 에 도시된 바와 같이 기본 메모리 (110) 와 혼재될 수 있는 경우는, 기본 메모리 (110) 를 구성하는 DRAM 과 플래시 메모리를 함께 제조하는 프로세스가 사용되는 경우, 반도체 메모리장치가 전체적으로 기본 메모리 (110) 를 포함하여 플래시 메모리 자체로 구성되는 경우, 비휘발성 메모리 (200a) 가 안티-퓨즈 시스템을 사용함으로써 기본 메모리 (DRAM 등) 와 동일한 메모리로 형성되는 경우, 등을 포함한다.

도 8 은 본 발명의 또다른 실시예를 나타내는 다이어그램이다. 이 도면에 도시된 반도체 메모리장치 시스템은, 도 1 의 구성으로부터 기본 메모리 (110) 가 생략되어 있는 반도체 메모리장치 (100b) 및 각각 상기 반도체 메모리장치 (100b) 와 별도의 몸체로서 제공되는 복수의 메모리 장치 (110b) 로 구성된다. 메모리 장치 (110b, …) 는, 메모리를 치환하는 부분을 형성하는 반도체 메모리장치 (100b) 와 별도의 몸체로서 그들 각각이 제공되는 점을 제외하고 도 1 의 기본 메모리 (110) 와 동일한 구성을 갖는다.

도 9 는 도 8 에 도시된 시스템을 형성하는 구성의 일례를 모듈 (메모리 모듈 (360)) 로서 나타내는 평면도이다. 도 8 의 구성은 동일 기판상에 탑재된 반도체 메모리장치 (100b), 비휘발성 메모리 (200), 및 복수의 메모리 장치 (110b) 를 갖는다. 복수의 메모리 장치 (110b) 는 예를 들어, DRAM 으로 구성될 수 있고, 결함셀들의 어드레스를 저장하는 비휘발성 메모리 (200) 는 플래시 메모리로 구성될 수 있다. 그러나, 비휘발성 메모리 (200) 는 플래시 메모리로 제한되지 않고 비휘발성 메모리라면 어느 메모리도 된다. 또한, 반도체 메모리장치 (100b) 내부에 메모리셀 어레이 (201) 를 사용하는 대신, 치환 어드레스가 플래시 메모리로부터 직접 판독되는 방법도 가능하다. 이 경우에, 반도체 메모리장치 (100b) 의 면적이 작아질 수 있다. 그러나, 플래시 메모리의 동작속도가 일반적으로 느리기 때문에, 동작속도의 관점에서 SRAM 등으로 메모리셀 어레이 (201) 를 형성하여, 치환 어드레스를 이러한 메모리셀 어레이 (201) 내부로 로드하는 것이 바람직하다.

도 10 은 본 발명의 또다른 실시예를 나타내는 다이어그램이다. 이 도면에 도시된 반도체 메모리장치 시스템은, 비휘발성 메모리 (200c) 가 반도체 메모리장치 (100c) 와 함께 배치되어 있다는 것을 제외하고 도 8 의 구성과 동일한 구성을 갖는다.

다음으로, 도 11 을 참조하여, 도 1 의 비교기 (204) 와 셀렉터 (205) 내의 구조예를 설명한다. 예를 들어, 메모리셀 어레이 (201) 가 도 1 에 도시된 실시예와 같이 복수의 웨이를 갖도록 형성되는 경우에, 모든 I/O 정보와 용장 데이터가 셀렉터 (205) 에 접속될 때 데이터 라인의 개수가 커지기 때문에, 칩 내부의 배선이 복잡해지는 것으로 생각된다. 이러한 단점을 회피하기 위한 대책으로서, 예를 들어, I/O 정보와 용장 데이터가 각 웨이에 대해 사전에 선택되고 그들이 셀렉터 (205) 에 접속될 모든 웨이에서 와이어드-OR (wired-OR) 되는 구성도 가능하다.도 11 은 이러한 구성이 사용될 때 비교기 (204) 와 셀렉터 (205) 의 내부 구성의 일례를 나타낸다.

DQ 버퍼 (375) 는 도 1 의 I/O 버퍼 (112) 에 대응하는 구성성분으로, 외부 데이터 버스에 접속되어야 하는 64 개의 외부핀에 접속되어 있다. 최종 DQ 셀렉터 (376) 는 각 웨이에 대해 각각이 제공되는 복수의 웨이 내(in-way) DQ 셀렉터 (374) 와 관련하여 도 1 의 셀렉터 (205) 에 대응하는 구성성분을 형성하고, DQ 버퍼 (375) 로부터 공급되는 64 개의 데이터 라인을 기본 메모리 (110) 에 접속된 통상의 데이터 라인 (64 개 라인) 과 웨이 내 DQ 셀렉터 (374) 를 통해 메모리셀 어레이 (201) 에 접속된 용장 데이터 라인 (64 개 라인) 중 어느 하나에 선택적으로 접속하도록 기능한다. 최종 DQ 셀렉터 (376) 에 접속된 용장 활성 플래그 라인 (64 개 라인) 은 도 1 의 히트 플래그 정보와 I/O 정보 양쪽을 포함하고, 최종 DQ 셀렉터 (376) 는 이들 64 개의 용장 활성 플래그 라인으로부터 공급되는 데이터에 기초하여 데이터 라인을 선택한다.

외부 핀의 개수는 64 이고, 이들 핀을 통해 입력되고 출력되는 데이터가 DQ0 내지 DQ63 이고, 각 데이터가 도 12 에 도시된 바와 같이 버스트 모드로 순차적으로 입력되고 출력된다고 가정한다. 또한, 도 11에서, 용장 데이터 라인 (64 개 라인) 이 와이어드-OR 방식으로 각 웨이 사이에서 웨이 내 DQ 셀렉터 (374) 에 접속되어 있다. 도 11 의 제어회로 (377) 는 반복적으로 버스트 신호의 전송 순서를 결정하는 6 비트의 버스트 순서 신호를 출력한다. 각 웨이에 대해 제공되어 있는 각각의 제어기 (370, 370, …) 내에는, TAG 비교기 (371) 및 버스트 순서 비교기 (372) 가 제공되어 있다. TAG 비교기 (371) 는 메모리셀 어레이 (201) 내의 TAG 정보 (4 비트) 와 사용 플래그 (1 비트) 을 입력으로 받아 TAG 정보와 어드레스 변환기 (203) 로부터 출력되는 어드레스 데이터내의 태그부를 비교하고, 그들이 일치하면, TAG 일치신호를 출력한다. 버스트 순서 비교기 (372) 는 버스트 순서신호와 어느 버스트 순서로 각 신호들이 전송되어야 하는지를 지정하는 버스트 어드레스 (6 비트) 를 비교하여, 그들이 일치하는 경우 버스트 순서 일치신호를 출력한다.

DQ 번호 디코더 (373) 는 TAG 일치신호와 이들 비교기로부터 출력되는 버스트 순서 일치신호 및 입력/출력 데이터가 64 개의 외부 핀 중 어느 핀에 대응하는가를 지정하는 6 비트의 DQ 어드레스를 입력으로 받아, 대응하는 버스트 타이밍에서 1 비트의 용장 활성 플래그를 64 개의 용장 활성 플래그 라인 중 대응하는 어느 하나로 출력한다. 웨이 내 DQ 셀렉터 (374) 는, DQ 번호 디코더 (373) 의 출력에 기초하여 웨이 내에서 데이터 비트를 선택하여, 대응하는 버스트 타이밍에서 그것을 64 개의 용장 데이터 라인 중 대응하는 하나의 데이터 라인에 접속한다.

도 13 은 도 3a 에 도시된 어드레스 배분과 메모리셀 어레이의 구성예가 다중값 메모리에 적용될 때의 구성예를 나타내는 다이어그램이다. 다중값 메모리에서는, 예를 들어, 그것이 4 값 메모리일 때, 2 비트의 정보가 일 메모리셀에 포함되기 때문에, 그것의 데이터는 2 비트이고 섹터 내 어드레스의 비트 수는 12 비트 (2 값 메모리의 경우) 에서 11 비트 (4 값 메모리의 경우) 로 저감된다. 데이터를 2 비트로 하여 어드레스를 1 비트 줄이는 것은 본래의 상태와 비트수에서 등가이다. 이 기술은 일반적인 디코더 등에서 종종 사용된다.

도 14 는 비휘발성 메모리가 DRAM 에 함께 집적된 경우에 메모리셀의 구성예를 나타내고, 안티-퓨즈 시스템을 사용하는 일례를 나타낸다. 안티-퓨즈는 사용 퓨즈의 상태와 반대의 상태, 즉 회로단락 상태로 되는 소자이다. 데이터의 기입시, 워드라인 WL, 비트라인 BL 및 셀 플레이트에 인가되는 전압이 제어되어 "LOW" 로 설정되는 DRAM 의 메모리셀 S1 이 파괴되고 전류가 고의로 누출됨으로써, 메모리셀의 값이 "LOW" 로 설정된다. 그렇게 함으로써, DRAM 이 비휘발성 메모리로서 사용될 수 있다. 구체적으로, 기입시에, 워드라인 WL 이 5 V 로 설정되고 셀 플레이트가 10 V 로 설정된다. 또한, "LOW" 가 기입될 경우, 비트 라인 BL 은 0 V 이고, "HIGH" 가 설정 (비기입) 되는 경우, 비트라인 BL 은 3.3 V 로 설정된다. 데이터가 판독될 경우, 대응하는 셀이 매회 한번 3.3 V 로 기입된다. 셀 플레이트가 0 V 로 설정되어 있는 상태에서, "LOW" 로 설정되어 있는 셀은 리크 전류에 의해 전압이 0 V 로 되기 때문에 "LOW" 로 인식되고, 한편으로, "HIGH" 로 설정되어 있는 셀은 리크 전류가 적기 때문에 "HIGH" 로 인식된다.

상술된 바와 같이, 본 발명에 따른 반도체 메모리장치와 이를 사용하는 시스템은, 기본 메모리가, 예를 들어, DRAM, 플래시 메모리 등의 치환회로의 동작에 대해 속도에 대한 마진이 있는 디바이스로 형성되는 경우에 사용되는 것이 바람직하다. 특히, 데이터 유지특성의 저하가 DRAM 에서 보여지는 간단한 리크 현상에 의해 발생되는 경우에, 메모리의 구제에 의한 불이익을 거의 받지 않는다고 생각된다. 이것은, 이러한 리크현상이 원자 레벨에서 발생하고 전체 디바이스의 나쁜품질을 향상시키기 위해 구제가 수행되지 않기 때문이다. 즉, 디바이스 혹은 회로의 형성 상태가 물리적으로 결함이 있기 때문에 데이터 유지시간이 단축되는 것이 아니고 원자 하나가 확산층에 들어가 있는가 아닌가의 레벨에서 데이터 유지시간이 단순히 단축된다. 그러므로, 결함 비트셀을 비트마다 치환함으로써 대량의 셀을 완전히 구제하는 것은 충분히 의미있다. 또한, 플래시 메모리에서, 리크 현상이 때때로 유사한 레벨에서 일어난다. 그 경우에, 플래시 메모리에서 메모리 구제가 실행될 때는, 도 7 에 도시된 구성이 바람직하다고 생각된다.

또한, 본 발명과 관련된 기술로서 캐시 메모리 억세스 기술이 있다. 캐시 메모리는 동적이지만, 본 발명은 정적이다. 본 발명에서는, 결함의 맵이 결함이 있는 칩을 테스트함으로써 얻어지고 상기 맵이 비휘발성 메모리 내부에 기입된다. 즉, 칩이 사용되는 한, 그 칩의 결함 맵의 내용이 변경되지 않는다는 것은 본 발명의 기본이다. 다른 한편으로, 캐시메모리는 전체 메모리 공간 중 사용될 메모리 공간을 마이크로프로세서에 가까운 것으로 준비하는 기술이고, 맵의 내용이 수시로 변경된다. 캐시메모리는 중요한 (비결함) 셀 정보를 저장하지만, 본 발명의 메모리 시스템은 불필요한 (결함) 셀 정보를 기억하고, 이런 의미에서 양쪽은 본질적으로 다른 기술이다.

다음에 본 발명을 요약하면, 본 발명에 따른 반도체 메모리장치와 이를 이용하는 시스템은, 예를 들어, DRAM 에서 데이터 유지특성이 나쁜 비트셀을 비트 단위로 치환함으로써 용이하게 구제할 수 있다. 본 발명에서는, 기본 메모리에 부가하여 비트 구제 데이터용 메모리셀 어레이가 온-칩 또는 오프-칩으로 제공된다.또한, 전원이 턴온되면, 본 발명은 온-칩 또는 오프-칩 비휘발성 메모리로부터 메모리셀 어레이 내부로 데이터를 기입한다. 이들 데이터와 입력 어드레스가 세트-어소시에이티브 방법에 의해 서로 비교되고 그들이 히트되면, 비트 치환이 실행된다. 여기서, 개개의 어드레스를 인덱스측 또는 TAG 측에 위치시키는 것이 디바이스에 의존하는 어드레스 변환기의 세팅을 변경함으로써 변경된다. 치환 어레이를 정상 어레이보다 빈번하게 리프레시하는 것이 바람직하다. 또한, I/O 정보를 치환 데이터 어레이 내부에 부가적으로 저장함으로써 효율이 향상된다. 또한, 본 발명에 따른 시스템의 바람직한 실시예의 일례는 치환 데이터용 플래시 메모리와 기본 메모리인 DRAM 을 MCP (multi-chip package) 로 제조하는 것이다. 치환용 셀어레이를 많은 부분으로 분할함으로써 고속으로 만드는 것이 바람직하다.

상기 설명에서는, 기본 메모리 (110) 의 결함 메모리셀이 구제용 메모리셀 어레이의 메모리셀로 치환됨으로써 구제된다. 그러나, 구제용 메모리셀 어레이 자체가 결함 메모리셀을 포함할 가능성이 있다. 상술된 바와 같이, 구제용 메모리셀 어레이, 즉, 결함셀 구제 메모리는 비결함인지가 사전에 테스트된다. 그러므로, 구제용 메모리셀 어레이에 대한 용장 회로를 제공함으로써, 구제용 메모리셀을 비결함으로 만들 수 있다. 그러나, 상술된 바와 같이, 세트-어소시에이티브 방법을 사용하는 본 발명에 따른 메모리 시스템에서는, 구제용 메모리셀 어레이의 모든 메모리셀이 사용되는 경우는 아니다. 그러므로, 메모리셀 어레이의 결함부가 사용되지 않는 부분으로 배분될 수 있으면, 구제용 메모리셀 어레이에 대해 용장 회로를 사용하는 것을 회피할 수 있고, 메모리칩의 면적을 절약할 수 있다.

예로서, 어드레스 변환이 도 4 의 조건으로부터 도 5 의 조건으로 실행되는 경우와 동일한 조건에서, 구제용 메모리셀 어레이의 인덱스 어드레스 "11" 에, 심볼 "▲"로 나타낸 결함 셀이 존재할 때, 어드레스 비트들이 인덱스 어드레스부에서 치환된다. 그럼으로써, 배분의 조건이 도 5 에 도시된 것으로부터 도 16 에 도시된 것으로 된다. 즉, 어드레스 "11" 이 어드레스 "13" 으로 변환된다. 어드레스 변환 방법 (규칙) 이 결정된 경우, 구제용 메모리셀 어레이의 결함부가 알려지면, 구제용 메모리셀 어레이의 결함부를 사용한 것을 회피할 수 있다.

본 발명에서는, 구제용 메모리셀 어레이에서 사용되지 않은 데이터 면적은 사용 플래그들로 나타내며, 상기 사용 플래그들 중 하나가 예를 들어, 도 3a 에 도시되어 있다. 또한, 입력/출력부의 구성 개수 즉, 출력 핀 중에서 비트 수가 도 1 에 도시된 I/O 정보로서 저장되거나 또는 도 3a 에 도시된 섹터 어드레스의 일부로서 저장된다. 버스트 순서 또는 메모리셀의 어드레스는 보통 2 의 배수이다. 그러나, 입력/출력부의 구성 개수는 때때로 9 의 배수, 즉 9, 18, 36, …, 으로 되는데, 그 이유는 패리티 비트 또는 비트들이 부가되기 때문이다. 그 경우에, 사용 플래그로서 독립적인 일 비트를 사용하는 대신, 사용 플래그와 입력/출력부의 구성 개수를 도 17 에 도시된 바와 같이 조합된 정보로서 나타낼 수 있고, 그럼으로써, 구제용 메모리셀 어레이의 용량을 절약할 수 있다.

또한, 최근에, 비휘발성 메모리 장치로서, 강유전체 메모리가 주목되고 있다. 강유전체 메모리 장치의 한 종류는 도 18 에 도시된 메모리셀을 갖는 강유전체 RAM (FeRAM) 으로, 상기 메모리셀은 강유전체 커패시터와 SRAM 셀의 조합이다.이러한 FeRAM 이, 비휘발성 메모리, 예를 들어, 플래시 메모리와 SRAM 의 조합을 대신하여, 또는 SRAM 을 대신하여, 본 발명에 사용될 수 있다. FeRAM 장치의 메모리셀 면적은 SRAM 장치의 메모리셀 보다 커진다. 그러나, SRAM 장치의 거의 모든 데이터가 비휘발성 메모리로부터 로드되는 본 발명의 일 실시예의 경우에, 각각 강유전체 커패시터와 SRAM 셀의 조합으로 구성된 메모리셀을 갖는 메모리 어레이의 면적이 플래시 메모리의 면적과 SRAM 의 면적의 합보다 작아질 가능성이 있다. 이러한 유리한 효과를 얻기 위해, International Electron Device Meeting (IEDM) Technical Digest, Amanuma, et al, 1998, pp 363-366 의 도 1 에 도시된 메모리셀을 사용하는 것이 바람직하다. 이 메모리셀은 트랜지스터층 상에 유전체 커패시터를 적층하여 제조된다. 이 메모리셀에서는, LOAD 신호 (도 18 참조) 가 하이(high)인 시간 동안, 데이터가 유전체 커패시터와 SRAM 셀 사이에 전송된다.

본 발명에 따른 반도체 메모리장치에서, 하나 이상의 기본 메모리와 구제 메모리, 구제 검출회로 및 비휘발성 메모리와 같은 다른 회로가 개별적인 칩으로 구성되는 경우, 기본 메모리칩과 다른 회로를 포함하는 칩이 다른 제조업자에 의해 제조될 가능성이 있다. 그 경우에, 기본 메모리칩의 특성 정보를 메모리 시스템 제조업자에게 정확하게 알릴 필요가 있다. 기본 메모리칩의 특성 정보는 예를 들어, 기본 메모리칩에서 데이터 유지특성이 나쁜 메모리셀들의 어드레스이다.

이 경우에, 데이터 유지시간의 결핍 정도를 나타내는 정보를 포함하는, 각 기본 메모리의 특성 정보가 메모리 시스템 제조업자에게 설명되는 것이 바람직하다. 이것은, 데이터 유지특성이 나쁜 메모리 시스템이 사용될 수 있는 장비 또는회로가 있기 때문이다.

이들 특성정보를 기본 메모리 각각에 부가된 일련번호와 관련시킬 수 있다. 기본 메모리의 장치의 패키지상에 일련번호를 인쇄하거나 또는 기본 메모리에 일련번호를 저장하여 특정 동작모드에서 판독할 수 있게 만들 수 있다.

또한, 이들 특성정보의 손실을 회피하기 위해, 이들 특성정보가 인터넷 상에서 기본 메모리의 제조업자의 데이터 베이스로부터 얻어질 수 있는 것도 바람직하다. 도 19a 에 도시된 바와 같이, 기본 메모리 제조업자 (401) 가 기본 메모리를 메모리 시스템 제조업자 (403) 에게 판매할 때, 기본 메모리 제조업자 (401) 도 기본 메모리 장치의 메모리 일련번호를 메모리 시스템 제조업자 (403) 에게 알린다. 기본 메모리 장치를 획득한 후, 메모리 시스템 제조업자 (403) 는 메모리 시스템 제조업자의 터미널 (407) 로부터 기본 메모리 제조업자의 서버 (405) 에 억세스한다. 메모리 시스템 제조업자 (403) 는 메모리 시스템 제조업자의 터미널 (407) 로부터 기본 메모리 제조업자의 서버 (405) 로 기본 메모리 장치의 일련번호를 주고, 그로부터 메모리 특성정보를 받는다.

(시뮬레이션 결과)

도 1 에 도시된 본 발명의 실시예의 이로운 효과에 대해, 시뮬레이션에 의해 본 발명과 종래기술을 비교하여 얻어진 결과에 대해 설명한다. 도 20 은 DRAM 메모리셀 (64 Mbit) 의 각 비트셀의 데이터 유지시간을 나타낸다. 종축은 로그 스케일로 메모리셀의 개수를 나타내고, 횡축은 로그 스케일로 시간을 나타낸다. 이 도면은 64 메가 셀의 각각의 데이터 유지시간의 분포를 나타낸 것으로, 구제가 실행되지 않은 경우에 비해, 전체 메모리의 0.06 퍼센트 (%) 의 메모리셀을 구제함으로써 데이터 유지시간이 약 10 배 이상으로 길어질 수 있음을 나타낸다. 이 도면은 데이터 유지시간에 대해 종래예와 본 발명에서 실제적인 사양(사양( specification) 의 하한)의 위치를 나타내고 있다. 말하자면, 데이터 유지시간이 종래기술과 본 발명에서 동일한 마진을 갖는 위치에 표시되어 있다. 0.06 퍼센트의 예는 일례이고 이 값은 칩에 의존하여 변한다.

도 21 은 데이터 유지특성이 나쁜 메모리셀들이 도 1 에 도시된 실시예에 따라 구제된 경우와 종래예의 경우 (구제가 실행되지 않은 경우)에, 데이터 유지전류와 리프레시 간격을 서로 비교한 결과를 나타내는 다이어그램이다. 본 발명의 실시예에 의해 얻어진 데이터 유지시간은 종래예의 것과 비교할 때 약 10 배 이상 길었다. 데이터 유지시간이 보다 길어진다는 사실은 리프레시 동작 사이의 간격이 보다 길어진다는 것을 의미한다. DRAM 의 리프레시 동작은 비교적 큰 전류를 소비하므로, 긴 간격의 리프레시는 전류를 감소시킬 수 있고 데이터 유지전류가 도 21 에 도시된 바와 같이 크게 감소된다. 이 경우, 데이터 유지시간이 10 배 길어져도, 리프레시 전류 이외의 전류도 흐르기 때문에, 전체 전류는 1/10 로 되지 않는다. 그러나, 전체 전류가 1/6 또는 1/7 로 되기 때문에, 본 실시예는 예를 들어, 휴대용 장비에 적용될 수 있다.

도 22 는, 도 1 에 도시된 어드레스 변환기 (203) 등에 의한 어드레스 변환이 실행된 경우와 어드레스 변환이 실행되지 않은 경우 사이에서, 구제가능한 결함 비트셀의 개수에 차이가 있는지 여부를 조사하는 시뮬레이션 결과를 나타내는 다이어그램이다. 종축은 비트 치환에 의한 구제 후 비결함 셀의 비율 (%) 을 나타내고, 횡축은 기본 메모리의 비트 결함의 비율 (%) 을 나타낸다. 시뮬레이션 결과는, 기본 메모리가 1 Gbit 의 DRAM 이고, 일 섹터가 512 바이트이고, 인덱스 어드레스가 14 비트이고, 치환용 어레이가 64 개의 웨이라고 가정하고, 난수에 의해 무작위로 발생되는 결함 셀에 비트 치환을 적용하여 얻어지는 비결함율을 100 회 구하여, 그 평균을 취한 것이다. 어드레스 변환이 실행된 경우와 어드레스 변환이 실행되지 않은 경우의 차이는 도 22 에 도시된 바와 같다. 도 22 로부터, 0.06 % 의 결함셀이 발생될 때, 15 % 의 비결함율 (어드레스 변환이 실행되지 않은 경우) 이 100 % 의 비결함율 (어드레스 변환이 실행된 경우) 로 개선되는 효과를 확인했다.

본 발명에 따른 반도체 메모리장치는, 치환될 비트셀을 식별하는 복수의 정보를 저장하고 이들 정보에 따라 기본 메모리에 존재하는 임의의 메모리셀을 비트 단위로 치환하는 메모리셀을 제공하는 구제용 메모리셀 어레이; 기본 메모리에 공급될 어드레스 신호들을 인덱스부와 태그부로 배분하는 어드레스 변환기; 어드레스 변환기에 의해 배분된 인덱스부를 디코딩하는 디코더; 어드레스 변환기에 의해 배분된 태그부와 구제용 메모리셀 어레이내에 저장되어 있는, 치환될 비트셀을 식별하기 위한 정보 중에서 디코더의 출력에 의해 특정된 정보를 비교하는 비교기; 비교기의 출력에 기초하여 기본 메모리내의 메모리셀과 메모리셀 어레이내의 메모리셀 중 어느 하나를 선택하여 외부로 접속하는 셀렉터를 구비함으로써, 세트-어소시에이티브 방법에 의해 비트 단위로 메모리셀을 치환할 수 있다. 그러므로, 반도체 메모리장치는 종래기술에 비해 대량의 메모리셀을 비트 단위로 치환할 수 있는 예비 메모리를 제공할 수 있고, DRAM 등의 데이터 유지특성을 쉽게 향상시킬 수 있다.

이전의 명세에서, 본 발명은 특정한 실시예를 참조하여 설명되었다. 그러나, 당분야의 당업자는 아래의 청구범위에 기재된 본 발명의 범위에서 벗어남이 없이 다양한 변형과 변경이 행해질 수 있음을 알 수 있다. 따라서, 본 명세와 도면은 제한적인 의미 보다는 예시적인 의미로 간주되며, 그러한 모든 변형들은 본 발명의 범위내에 포함될 것이다. 그러므로, 본 발명은 첨부된 청구항의 범위내에 떨어지는 모든 변경 및 변형을 포함한다.

Claims (20)

1. 치환될 비트셀을 식별하기 위한 복수의 정보를 저장하고, 이들 정보에 따라 기본 메모리내에 존재하는 임의의 메모리셀을 비트 단위로 치환하기 위한 메모리셀을 제공하는 구제용 메모리셀 어레이;

   상기 기본 메모리에 공급될 어드레스 신호를 인덱스부와 태그부로 배분하며, 상기 기본 메모리에 공급될 어드레스 신호를 인덱스부와 태그부로 배분할 때에 비휘발성 메모리내에 저장된 정보에 기초한 어드레스 신호의 재배열을 포함하는 어드레스 변환을 수행하는 어드레스 변환기;

   상기 인덱스부로 배분된 어드레스를 디코딩하는 디코더;

   상기 태그부로 배분된 어드레스를, 상기 구제용 메모리셀 어레이내에 저장되어 있는 치환될 비트셀을 식별하기 위한 정보 중에서 상기 디코더의 출력에 의해 특정된 정보와 비교하는 비교기; 및

   상기 비교기의 출력에 기초하여, 상기 기본 메모리내의 메모리셀과 상기 구제용 메모리셀 어레이내의 메모리셀 중 어느 하나를 선택하여 외부와 접속시키는 셀렉터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
2. 제 1 항에 있어서, 상기 기본 메모리는 상기 구제용 메모리셀 어레이가 배치되어 있는 동일한 칩상에 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
3. 제 1 항에 있어서, 치환될 상기 비트셀을 식별하기 위한 상기 정보는 상기 반도체 메모리장치의 전원이 턴온되면 비휘발성 메모리로부터 상기 구제용 메모리셀 어레이 내부에 기입되는 것을 특징으로 하는 반도체 메모리장치.
4. 제 3 항에 있어서, 상기 기본 메모리와 상기 비휘발성 메모리는 상기 구제용 메모리셀 어레이가 배치되어 있는 동일한 칩상에 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
5. 삭제
6. 제 5 항에 있어서, 어드레스 신호를 재배열하기 위한 상기 정보는 상기 기본 메모리의 동작 테스트의 결과에 기초하여 상기 비휘발성 메모리에 저장된 정보인 것을 특징으로 하는 반도체 메모리장치.
7. 제 5 항에 있어서, 어드레스 신호를 재배열하기 위한 상기 정보를 저장하는 상기 비휘발성 메모리와 치환될 상기 비트셀을 식별하기 위한 정보를 저장하는 비휘발성 메모리가 동일칩 상에 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
8. 제 1 항에 있어서, 상기 구제용 메모리셀 어레이는, 치환될 비트셀을 식별하기 위한 상기 복수의 정보를 저장하는 것에 부가하여, 치환될 비트셀을 식별하기 위한 상기 복수의 정보 각각이 유효한지 여부를 나타내는 플래그 정보를 또한 저장하는 것을 특징으로 하는 반도체 메모리장치.
9. 제 8 항에 있어서, 상기 플래그 정보가 치환될 비트셀을 식별하기 위한 상기 정보와 조합되는 것을 특징으로 하는 반도체 메모리장치.
10. 제 1 항에 있어서, 상기 기본 메모리와 상기 구제용 메모리셀 어레이는 메모리를 유지하는 리프레시 동작을 요구하는 메모리로 형성되고, 리프레시 동작이 상기 기본 메모리에 대한 것보다 상기 구제용 메모리셀 어레이에 대해 빈번하게 실행되는 것을 특징으로 하는 반도체 메모리장치.
11. 제 3 항에 있어서, 상기 비휘발성 메모리내에 저장되어 있는, 치환될 상기 비트셀을 식별하기 위한 상기 정보는, DRAM 으로 이루어진 상기 기본 메모리에서 데이터 유지특성이 나쁜 비트셀에 대응하는 데이터인 것을 특징으로 하는 반도체 메모리장치.
12. 제 3 항에 있어서, 상기 기본 메모리와 상기 비휘발성 메모리 중 적어도 하나는 상기 반도체 메모리장치의 칩 외부에 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
13. 제 5 항에 있어서, 상기 어드레스 변환은 상기 구제용 메모리셀 어레이의 결함부를 사용하는 것을 회피하도록 실행되는 것을 특징으로 하는 반도체 메모리장치.
14. 제 1 항에 있어서, 상기 구제용 메모리셀 어레이는, 각각 SRAM 셀과 강유전체 커패시터 소자의 조합을 갖는 메모리셀을 포함하는 메모리셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리장치.
15. 기본 메모리부;

    치환될 비트셀을 식별하기 위한 복수의 정보를 저장하고, 이들 정보에 따라 상기 기본 메모리부내에 존재하는 임의의 메모리셀을 비트 단위로 치환하기 위한 메모리셀을 제공하는 구제용 메모리셀 어레이;

    치환될 비트셀을 식별하기 위한 상기 정보를 상기 구제용 메모리셀 어레이에 공급하는 비휘발성 메모리;

    상기 기본 메모리부에 공급될 어드레스 신호를 인덱스부와 태그부로 배분하며, 상기 기본 메모리부에 공급될 어드레스 신호를 인덱스부와 태그부로 배분할 때에 상기 비휘발성 메모리내에 저장된 정보에 기초한 어드레스 신호의 재배열을 포함하는 어드레스 변환을 수행하는 어드레스 변환기;

    상기 인덱스부로 배분된 어드레스를 디코딩하는 디코더;

    상기 태그부로 배분된 어드레스를, 상기 구제용 메모리셀 어레이내에 저장되어 있는 치환될 비트셀을 식별하기 위한 상기 정보 중에서 상기 디코더의 출력에 의해 특정된 정보와 비교하는 비교기; 및

    상기 비교기의 출력에 기초하여, 상기 기본 메모리부내의 메모리셀과 상기 구제용 메모리셀 어레이내의 메모리셀 중 어느 하나를 선택하여 외부와 접속시키는 셀렉터를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
16. 제 15 항에 있어서, 상기 기본 메모리부와 상기 비휘발성 메모리 중 적어도 하나는 상기 반도체 메모리 시스템의 다른 부분의 칩 외부에 배치되어 있는 것을 특징으로 하는 반도체 메모리 시스템.
17. 제 15 항에 있어서, 상기 기본 메모리부는 복수의 메모리칩을 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
18. 제 15 항에 있어서, 상기 비휘발성 메모리와 상기 구제용 메모리셀 어레이를 대신하여, 각각 SRAM 셀과 강유전체 커패시터 소자의 조합을 갖는 메모리셀을 구비하는 메모리셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
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