KR100329680B1 - 멀티레벨계층을가진메모리아키텍쳐 - Google Patents

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Abstract

본 발명은 다수의 외부 접속 포트를 가지는 멀티 레벨 계층을 갖춘 메모리 셀로 구성된 메모리 아키텍쳐에 관한 것이다. 그런 종류의 메모리는 일반적으로 멀티-포트-메모리로도 표시된다. 멀티 레벨 계층을 가지는 제시된 멀티-포트-메모리 아키텍쳐는 전형적으로 최하위의 계층 레벨의 1-포트-메모리 셀을 갖는다. 더 높은 계층 레벨의 메모리 블록들은 더 낮은 계층 레벨의 메모리 블록들로 이루어진다. 멀티 레벨 계층을 가지는 제시된 멀티-포트-메모리 아키텍쳐를 통해 칩 상의 표면 비용이 감소될 수 있다. 이 때 계층 레벨의 메모리 블록들은 메모리 블록 매트릭스에서의 조건들에 따라 스위칭-네트워크 식으로, 뱅킹-기술-배열 등으로 배열된다. 그러므로 최대 가능한 디자인 자유는 이용에 따라 제공된다. 또한 멀티-포트-메모리 아키텍쳐는 액세스 충돌을 처리하기 위한 회로 장치를 갖는다. 제공된 메모리 아키텍쳐는 모든 메모리 테크놀로지에 및 로직 테크놀로지에 적용될 수 있다.

Description

멀티 레벨 계층을 가진 메모리 아키텍쳐
본 발명은 멀티 레벨 계층을 가지는 메모리 셀로 이루어진 메모리 아키텍쳐에 관한 것이다.
장래의 마이크로 전자 회로는 1012내지 1015의 범위에 있는 복잡한 시스템을 실현할 것이다. 예를 들어 병렬 프로세서 시스템, 인공 지능의 시스템 또는 멀티미디어 시스템과 같은 이러한 시스템은 일반적으로 데이터 처리를 위한 다수의 협력 서브시스템을 포함한다. 이런 장래 시스템을 효과적으로 구현하는데 있어 중요한 문제점은 처리하려는 데이터의 저장뿐만 아니라 이들 데이터를 처리하는 프로그램에 있다. 메모리가 시간적으로 병렬로 그리고 높은 대역을 가지고 액세스 될 수 있도록 이용된다면, 서브시스템은 가장 강력한 시스템으로 확실히 실현될 수 있다. 외부 접속부로서 다수의 포트를 가지며 또한 외부 소자와 시간적으로 병렬로 액세스될 수 있는 종류의 메모리를 일반적으로 멀티-포트-메로미라 칭한다.
경제적인 면에 있어 특히 중요한 주변 조건으로는 물론 칩(chip) 상의 표면영역을 가능한 적게 사용하는 것이다. 그 밖의 주변 조건들로는 메모리 셀 또는 포트로의 액세스 시간 단축 및 전체 메모리 시스템의 가능한 적은 전력 손실의 요구에서 나타난다.
L. A. Glasser와 D.W.Dobberpohl의 "The Design and Analysis of VLSI-Circuits", Addison-Wesley, ISBN 0-201-12580-3, 388-390 쪽에, 이러한 종류의 멀티-포트 메모리가 제시되어 있다. 이 문헌은 개별 메모리 셀 각각에서 원하는 수의 외부 포트를 실현하는 멀티-포트-메모리를 개시하고 있다. 따라서 이 개별 메모리 셀 각각은 많은 칩 영역을 차지하고 있다. 그 외에도 여기에서는 각각의 포트에 대한 상당한 디코딩 비용이 발생되어, 최종 분석에서의 완전한 멀티포트메모리는 표면 영역의 관점에서 상당한 비용이 들게 되었다. 따라서, 멀티포트 메모리의 가장 간단한 형태는 표면 면적에 대해 바람직하지 않고 고가의 형태를 나타내게 된다.
K. Guttag, J. Gove, J.R. van Aken의 "A Single Chip Multiprocessor for Multimedia: The MVP", IEEE Computer Graphics & App., vol.12, 1992, 53-64쪽에 그외 멀티-포트-메모리가 공지되어 있다. 전술한 문제점은 크로스 레일 디스트리뷰터를 통해 해결되며, 상기 크로스 레일 디스트리뷰터의 입력 쪽에는 원하는 외부 포트가 위치하며 출력쪽에는 1-포트-메모리 셀을 가진 종래의 다수 메모리 블록들이 접속되어 있다. 이러한 부착물은 1-포트-메모리 셀과 함께 동작하는 것이 유리하지만, 종종 스위칭 네트워크라 불리는 크로스 레일 디스트리뷰터는 실제로 많은 칩 영역을 필요로 하며, 배선 길이가 길기 때문에 큰 전력 손실을 가져온다. 따라서, 다수의 메모리 블록이 접속될 수 없기 때문에, 하나 이상의 포트가 동시에 특정 메모리 블록에 액세스되는 경우, 실패하게 되는 액세스 수가 상대적으로 높다.
계층식으로 형성된 메모리 아키텍쳐의 이용은 다른 목적을 위해서도 공지되어 있다. 이들 목적 중 가장 중요한 것은 지금까지 종래의 단일 외부 포트에 의한 효과적인 액세스 시간의 단축이었다. 효과적인 액세스 시간의 단축은 특히 원칙적으로 느린 다이나믹 메모리(DRAMs)에 있어서 중요하여, 오늘날 표준 방식으로 이용되는 마이크로프로세서의 클록 레이트와 관련하여 큰 차이를 생기게 하지 않는다. 메모리 장치에 있어서 액세스 시간은 워드 라인에서 데이터 신호의 진행 시간 및 메모리 커패시턴스의 재충전 시간이다. 따라서, 계층 배열은 액서스 시간을 단축시키기 위해서 컨덕터 트랙의 실효 길이를 단축시키기 위해 시도되었다.
뱅킹-기술에 따라 동작하는 메모리 장치는 어느 정도는 계층식으로 구성된 메모리이다. 뱅킹-기술에 있어서, 데이터 버스 상의 데이터 전송이 메모리 액세스보다도 빠르다는 사실이 이용된다. 따라서 다수의 메모리 블록들로부터 데이터를 병렬로 독출(讀出)할 수 있으며, 빠른 레지스터에 중간 저장할 수 있으며 및 빠른 속도로 데이터 버스에 의해 외부에 제공할 수 있다. 그러나 뱅킹 기술의 이용에 있어 중요한 것은, 차후 요구되는 데이터가 다른 블록에 위치될 가능성이 높다는 것이다. 그렇치 않다면, 액세스가 거부될 수밖에 없다. 따라서 이 뱅킹 기술에서 중요한 요소는 개별 메모리 블록들에 저장된 데이터를 배분하기 위한 알고리즘이다. 실제로, 뱅킹 기술에서 메모리 블록 수는 상대적으로 적은 수, 일반적으로 32개의 메모리 블록으로 제한된다. 또한, 개별 메모리 블록에 대한 액세스 시간이 느리다.
또한 메모리 계층을 이용하는 메모리 아키텍쳐는 EP 0 393 434 B1에 공지되어 있다. 이 경우 멀티 레벨 계층에 구성된 메모리가 제공되며, 이것은 종래의 단일 외부 포트를 갖는다. 이는, 메모리가 다수의 계층 레벨로 분할될 때, 중요한 전도 경로에서의 신호 진행 시간이 단축될 수 있다는 사실을 이용한 것이다. 그러나, 메모리의 계층적 분배는 중요한 경로의 부담(burdening)을 방지하기 위한 것이다. 워드 라인 및 비트 라인에서 기생 커패시턴스 및 저항이 높기 때문에 신호 교환 시간이 느려 외부 포트로의 액세스 시간이 길어지게 된다.
계층식으로 구성된 1-포트-메모리-아키텍쳐의 그외 세부 사항 및 특징, 장점들과 관련하여 유럽 특허 EP 0 393 434 B1이 언급되어 있으며 완전히 참고가 된다.
본 발명의 목적은 다수의 외부 포트를 가지는 멀티 레벨 계층을 가진 메모리 아키텍쳐를 제공하는데 있다.
본 발명에 따라 상기 목적은
- 다수의 계층 레벨(H1, H2)과,
- 상기 계층 레벨(H1, H2) 각각에 있는 적어도 하나의 메모리 블록(SB1, SB2)을 포함하는데, 최하위 계층 레벨(H1)의 메모리 블록(SB1)은 개별 메모리 셀을 포함하며, 바로 상위의 계층 레벨은 각각 바로 하위의 계층 레벨(H1)의 메모리 블록(SB1)에 의해 형성된 메모리 블록(SB1)을 포함하며,
- 메모리 블록(SB1, SB2)을 구동시키고, 판독하고 기록하기 위한 각각의 계층 레벨(H1, H2)의 디코더 장치(WLD, BLD, RAG,SAG)와,
-서로 병렬로 동시에 독립적으로 구동될 수 있는 다수의 I/O 포트(D1-DN)를 갖는 적어도 하나의 I/O 인터페이스(IOP)와,
- 계층 레벨(H1, H2)중 적어도 하나에 있는 어드레스 선택 회로(ASS) 및 포트선택 버퍼 회로(PAP)를 포함하는 메로리 아키텍쳐를 통해 달성된다.
따라서 본 발명에 따라 멀티레벨 계층을 갖춘 메모리 아키텍쳐는 동시에 완전히 병렬로 제어될 수 있는 다수의 외부 접속 포트를 포함한다.
계층 레벨 각각은 다수의 다양한 메모리 블록들을 갖는다. 최하위 계층 레벨에 있는 메모리 블록들은 다수의 메모리 셀을 포함한다. 최하위 계층 레벨은 단 하나의 메모리 셀만을 ㅍ함하는 것도 생각해 볼 수 있다. 일반적으로 대개의 조건들에 대한 2개의 계층 레벨의 이용이면 완전히 충분하다. 그러나 최하위 계층 레벨의 메모리 블록은 최소한 다수의 메모리 셀로 이루어진다.
본 발명에 따른 멀티-포트-메모리 아키텍쳐는 최하위 계층 레벨의 1-포트-메모리 셀을 이용하는 것이 바람직하다. 물론 2-포트 또는 멀티-포트-메모리 셀을 이용할 수도 있다. 그러나 전기적 도체 트랙(워드라인 및 비트라인) 때문에 표면영역 최적화의 이유로 1-포트-메모리 셀의 이용이 특히 바람직하다는 것으로 증명되었다. SRAM-디자인 데이터를 기초로, 멀티-포트-메모리 셀의 이용과 비교할 때. 포트의 수에 따라 2개의 포트인 경우 약 30%의 면적 절약의 증가가, 16개의 포트인 경우 약 70%의 면적 절약이 달성된다. 따라서, 이러한 종류의 스태틱 1-포트-메모리 셀(SRAM-메모리 셀)의 이용은 특히 비용면에서 양호한 것으로 증명되고 있다.
다양한 계층 레벨에서 메모리 블록들의 배열이 다양하게 이루어질 수 있다. 특히 바람직한 것은 계층 레벨의 메모리 블록들이 매트릭스 형상으로 배열된다는 것이다. 이 때 특히 바람직한 것은 메모리 블록 매트릭스의 칼럼 및 로우(row)의 수는 2의 배수가 된다는 것이다.
그러나, 계층 레벨의 메모리 블록들은 스위칭-네트워크-배열, 뱅킹-기술 등으로 배열된다. 이 때 다양한 계층 레벨 내에 다양한 메모리 블록들의 배열은 시스템 디자인의 자유도를 따른다. 다양한 계층 레벨 각각에서 메모리 블록의 다양한 배열이 이용될 수 있다.
시스템 집적화에서 이용과 더불어 본 발명은 표면 면적의 면에서 바람직한 멀티-포트-메모리 칩에 대해서도 이용될 수 있다. 이것은 어떠한 특수한 메모리 종류에 국한되지 않으며 모든 종류의 비휘발성 메모리, 스태틱 및 다이나믹 메모리 및 기초가 되는 메모리 기술에 대해서도 이용될 수 있다. 특히 본 발명은 스태틱 메모리(SRAM) 및 다이나믹 메모리(DRAM)에 바람직하다. 그러나 본 발명은 논리 메모리, 예를 들어 모든 종류의 프로그램 가능한 PROM, EPROM, EEPROM에서도 바람직하다. 더 나아가서 본 발명에 따른 메모리 아키텍쳐는 종래의 ROM-메모리에서도 중요하다. ROM-메모리는 프로세서 소자에서 선호되며 및 계층식 아키텍쳐의 이용은 이 경우 공간상의 이유에서 특히 바람직하다.
다양한 레벨에서 상이한 기술이 이용될 수 있다. 예를 들어 소위 "내장형 (embedded)" 메모리에 대해, 최하위 레벨이 메모리 기술로 그리고 상측 계층 레벨이 논리 기술로 만들어질 수도 있을 것이다. 따라서 이용된 메모리 아키텍쳐는 이용되는 기술과 독립적이다. 메모리 셀의 캐패시턴스가 상대적으로 작게 구성될 수 있고, 실효 라인 길이가 짧아지기 때문데. 본 발명은 특히 다이나믹 메모리 장치 (RAM)에 바람직하다.
다수의 계층 레벨에서의 메모리 배열에도 불구하고 포트 당 액세스 시간은 악화되지 않는다. 여기서는 반대로 전개의 효과가 나타나다. 예를 들어, 부가의 멀티플렉스와 같은, 부가의 게이트는 부가적인 진행 시간 때문에 액세스 시간이 악화된다. 그러나 개별 메모리 블록 및 이의 도체 트랙의 치수가 작을수록 액세스 시간은 단축됨을 나타낸다. 중요한 라인 경로에서 기생 커패시턴스 및 저항이 감소되기 때문에, 상기 액세스 시간이 개선된다.
포트 마다 그리고 액세스 마다 상부 계층 레벨의 단일 메모리 블록만이 활성화되며, 이용되지 않는 다른 메모리 블록은 일정하게 스위칭 오프된다는 사실이 전체 메모리 아키텍쳐의 성능 손실의 감소를 야기시킨다. 이용되지 않는 나머지 메모리 블록들은 말하자면 스위칭 오프되어 있다.
또한 종래 기술에 따른 멀티-포트-메모리 아키텍쳐는 소위 로우(row) 및 칼럼 디코더 회로로 이루어진 소위 매트릭스 회로로 디자인이 제한된다. 특히 다수의 접속 포트가 제공되는 경우, 드라이버를 가지는 디코더 회로의 제어 라인은 그에 상응하는 메로리 셀을 야기시킬 수 없다. 따라서, 이런 종류의 멀티-포트-메모리 아키텍쳐의 접속 포트의 수는 디자인에 의해 제한된다. 본 발명을 통해 멀티-포트-메모리 아키텍쳐의 디자인을 제공된 자리 공간 조건에 부합시킬 수 있다. 다양한 매트릭스 회로는 다수의 계층 레벨에 분배될 수 있다. 따라서 제공된 멀티 레벨 계층은 임의의 디자인 자유도를 허용한다.
그 외 종속항들은 상기 메모리의 선호되는 구성들 및 그외 형성에 맞춰져 있다.
본 발명은 하기에서 도면에 도시된 실시예들을 이용해 상술된다.
도 1은 스태틱 멀티-포트 메모리 셀(b)과 비교한 스태틱 1-포트-메모리 셀 (a).
도 2는 멀티 레벨 계층을 가진 본 발명에 따른 멀티-포트-메모리 아키텍쳐의 한 예.
* 도면의 주요 부분에 대한 부호의 설명 *
A12, ..., AN2 : 어드레스 라인 AAS : 어드레스 선택 회로
AT1, AT2, AT3, AT4 : 선택 트랜지스터
B1, B2 : 데이터 라인 BLD : 비트 라인 디코더
(H1) : 제 1의 (최하위의) 계층 레벨
H2 : 제 2의 (최상위의) 계층 레벨
I1, I2 : 인버터 m1, m2 : 어드레스 비트의 수
N : 포트의 수 PAP : 포트 선택 버퍼 회로
도 1 (a)에는 본 실시예에서 2개의 접속 포트를 갖는 스태틱 멀티-포트-메모리 셀(b)과 비교한 스태틱 1-포트-메모리 셀이 도시되어 있다.
도 1의 1-포트 메모리 셀(a)은 2개의 선택 트랜지스터(AT1, AT2) 및 2개의 인버터(I1, I2)를 갖는다. 이 때 제 1의 선택 트랜지스터(AT1)는 정보의 독입(讀入)과 독출(讀出)을 위한 데이터 라인(B1)과 제 1 인버터(I1)의 입력 사이에 연결되어 있으며, 이 경우 제 2의 인버터(I2)는 상기 인버터(I1)에 병렬로 피드백 연결되어 있다. 상기 메모리 셀의 제2의 선택 트랜지스터(AT2)는 제 1 인버터(I1)의 출력과 데이터 라인(B-1) 사이에 연결되어 있으며, 이 경우 제 2 데이터 라인(B-1)은 제 1의 데이터 라인(B1)에 반전되는 신호들을 갖는다. 이 선택 트랜지스터(AT1, AT2)의 제어 접속부들은 부가적으로 워드 라인(WL1)과 연결되어 있다. 이 워드 라인(WL1)을 통해 상기 선택 트랜지스터(AT1, AT2)는 도전 상태와 차단 상태 사이에서 선택적으로 스위칭 가능하다.
도 1 (b)에서 하나의 멀티-포트-메모리 셀이 제공되어 있으며, 이것은 본 실시예에서 2개의 포트를 갖는다. 소위 상기 2-포트-메모리 셀은 도 1(a)의 1-포트- 메모리 셀과 구조적으로 유사하다. 2-포트-메모리 셀은 부가적으로 2개의 기타의 선택 트랜지스터(AT3, AT4)를 가지며, 이 선택 트랜지스터는 상기 선택 트랜지스터 (AT1, AT2)처럼 상기 메모리 셀의 2개 인버터(I1, I2)와 연결되어 있다. 또한 도 1(b)의 2-포트-메모리 셀은 제2의 워드 라인(WL2) 및 2개의 그 외 데이터 라인 (B2, B-2)를 갖는다. 이 워드 라인(WL2) 및 데이터 라인(B2, B-2)는 도 1(a)에서처럼 그에 상응하는 선택 트랜지스터(AT3, AT4)와 연결되어 있다.
이 때 상기 라인들(WL1, B1, B-1)은 메모리 셀의 제 1 포트를 형성하며 라인들(WL2, B2, B-2)은 메모리 셀의 제 2 포트를 형성한다. 멀티-포트-메모리 셀 및 그에 상응하는 수의 출력 포트가 도 1의 메모리 셀에서 시작하여 그에 상응하는 수의 선택 트랜지스터 및 라인들을 가지고 있다. 따라서 메모리 셀의 포트 수가 증가함에 따라 상기 설명된 것처럼 배선 설치 비용이 증가된다. 따라서, 표면 면적 비용과 관련하여 1-포트-메모리 셀은 표면에 대해 가장 경제적인 형태가 된다.
메모리 셀 각각에 설치된 하나의 포트로부터 멀티-포트-메모리의 외부 포트로의 전이를 실현하기 위해, 본 발명 메모리 아키텍처는 메모리 내부에 2-레벨-계층을 이용한다. 멀티-레벨 계층을 가진 본 발명에 따른 멀티-포트-메모리 셀의 원리는 도 2에 도시되어 있다. 본 실시예에서 2개의 계층 레벨 및 N개의 출력 포트가 도시되어 있다.
본 실시예에서, 본 발명에 따라 멀티 레벨 계층을 갖는 메모리 아키텍쳐는 2개의 계층 레벨((H1), H2)을 갖는다. 본 발명의 메모리 아키텍쳐를 실현시키기 위해 2개 이상의 계층 레밸이 사용될 수 있다. 제 1 계층 레벨은 H1로 표기되어 있는 반면, 제 2 계층 레벨은 H2로 표기되어 있다. 또한 제 1의 계층 레벨 (H1)의 엘리먼트들은 1로 표기되어 있는 반면, 제 2 계층 레벨(H2)의 엘리먼트는 2로 표기되어 있다.
간략화를 위해, 모든 계층 레벨(H1, H2) 각각에서는, 배선 라인, 및 특히 워드 라인 및 비트 라인은 표기되어 있지 않다.
본 실시예에서 2개의 계층 레벨(H1, H2)는 유사한 형태로 구성되며, 각각은 각각의 메모리 블록 매트릭스 뿐만 아니라 개별 메모리 블록의 선택적 판독을 위한 선택 수단을 포함하며, 상기 선택 수단은 본 실시예에서 로우 디코더와 칼럼 디코 더로서 구현된다. 또한 다음 높은 계층 레벨을 갖는 인터페이스가 제공된다.
물론 다양한 계층 레벨에서의 메모리 블록이 상이한 방식으로 배열될 수 있다. 예를 들어, 계층 레벨중 하나에 이는 메모리 블록은 스위칭 네트워크 배열 방식으로 배열되는 한편, 또다른 계층 레벨에 있는 메모리 블록은 예를 들어 공지된 메모리 블록 매트릭스로 배열된다. 따라서. 다양한 계층 레벨(H1, H2)이 서로 동일하게 배열되는 것이 절대적으로 필요한 것은 아니다. 따라서 다양한 계층 레벨에 있는 메모리 블록의 배열은 용도에 따라 또는 사용자의 요구사항에 따라 조절될 수 있어 메모리 아키텍쳐의 디자인에서의 또다른 하나의 자유도가 된다.
제 1의 계층 레벨(H1)은 제 1의 메모리 블록 매트릭스(SBM1)를 포함한다. 또한 제 1 계층 레벨(H1)은 워드 라인 디코더(WLD), 비트 라인 디코더(BLD), 포트 선택 버퍼 회로(PAP), 및 어드레스 선택 회로(AAS)를 포함한다.
본 실시예에서 제 1 계층 레벨(H1)의 메모리 블록 매트릭스(SBM1)은 매트릭스로 배열된 M1=2ml수의 상이한 메모리 블록(SB1)을 포함한다. 실시예에서 메모리 블록 매트릭스(SBM1)은 2ml-rl수의 칼럼과 2rl수의 로우(row)을 포함한다. 따라서 메모리 블록 매트릭스(SBM1)의 로우 및 칼럼의 수는 2의 배수가 된다. 반드시 필요한 것은 아니지만, 이런 형태의 메모리 블록 매트릭스가 바람직하다.
제 1 계층 레벨(H1)의 메모리 블록(SB1)은 상이한 메모리 셀을 포함한다. 본 실시예에서 제 1 계층 레벨에서의 메모리 셀은 단일의 기록/판독-포트를 갖춘 1-포트-메모리 셀이 된다. 물론 상기 메모리 셀은 판독/기록 포트와 상응하는 수의 멀티포트 메모리 셀이라 불린다. 그러나 배경 기술 및 도 1과 관련한 상세한 설명에서는 최하위 계층(H1)에서의 1-포트-메모리 셀의 이용이 특히 바람직하다. 물론, 액세스 시간 및 디자인에서의 표면 면적 최적화와 같은 일정 조건에 대하여 최하위의 계층 레벨(H1)에서 이러한 멀티-포트-메모리 셀의 이용이 유리하다. 특히 메모리 블록들의 수가 적은 경우 상위 계층 레벨 중 하나에 액세스의 충돌(conflict) 확률을 줄일 수 있다.
제 1 계층 레벨(H1)에서의 메모리 셀은 임의의 비휘발성 메모리 셀(예를 들어 EEPROM-셀), 스태틱 메모리 셀(예를 들어 SRAM-셀) 또는 다이나믹 메모리 셀(예를 들어 DRAM-셀)로서 형성될 수도 있다. 물론 메모리 블록의 주변 회로는 선택된 형식의 메모리 셀에 적합하게 형성된다.
최하위 계층 레벨(H1)에서의 단일 또는 다수의 메모리 셀을 선택하기 위해, 비트 라인 디코더(BLD) 및 워드 라인 디코더(WLD)가 제공된다. 본 실시예에서 비트 라인 디코더(BLD)는 m1-r1 수의 어드레스 비트를 가지며, 워드 라인 디코더 (WLD) 는 r1 개수의 어드레스 비트를 갖는다. 또한 제 1 계층 레벨(H1)은 어드레스 선택 회로(AAS)를 가지며, 이것은 N개의 상이한 어드레스(A11 내지 AN1)에 의해 제어된다. 어드레스 각각은 ml-어드레스 비트의 폭을 갖는다.
또한 제 1의 계층 레벨(H1)은 N개의 상이한 출력 포트(D1-DN)를 갖느 포트 선택 버퍼 회로(PAP)를 갖는다.
판독 동작에 있어, 제 1 계층 레벨(H1)의 메모리 장치의 작동 모드는 다음과 같이 이루어진다; 어드레스 워드는 어드레스 포트(A11 내지 AN1)를 경유하여 어드레스 선택 회로(AAS)로 입력된다. 입력 어드레스 워드로부터 시작하여, 워드 라인 디코더(WLD) 및 비트 라인 디코더(BLD)는 데이타 워드가 판독될 수 있는 방식으로 메모리 블록 매트릭스(SBM1)의 각각의 메모리 셀을 제어한다. 데이터 워드가 포트선택 버퍼 회로(PAP)에 제공된다. 포트 선택 버퍼 회로(PAP)는 데이터 워드를 출력 포트(D1-DN) 중 하나에 할당한다. 기록 동작을 위해, 이러한 사이클이 대응되게 역방향으로 이루어진다.
또한 도 2의 메모리 셀 아키텍쳐는 제 2 계층 레벨(H2)을 갖는다. 제 2 계층 레벨(H2)은 제 2 메모리 블록 매트릭스(SBM2), 로우-선택 발생기(RAG), 칼럼 선택 발생기(SAG), 및 입/출-버퍼 회로(IOP)를 갖는다. 제 2 계층 레벨(H2)에서, 본 실시예에서의 메모리 블록(SB2)은 마찬가지로 메모리 블록 매트릭스(SBM2)로서 형성되어 있다.
제 2 계층 레벨(H2)에서의 제 2 메모리 블록 매트릭스(SBM2)의 구성은 제 1의 계층 레벨(H1)의 구성과 같다. 물론 여기에서도 메모리 블록들의 다른 배열, 예를 들어 스위칭-네트워크 또는 소위 뱅킹 기술(banking-technic)로 배열된 메모리 블록들을 생각할 수 있다. 본 실시예에서, 메모리 블록 매트릭스 SBM2는 2m2-r2개의 상이한 칼럼 및 2r2개의 상이한 로우을 갖는다. 제 1 메모리 블록 매트릭스(SBM1)에서 처럼 제 2 메모리 블록 매트릭스(SBM2)에서 로우 및 칼럼의 수는 2의 배수이나, 적절한 다른 수의 로우 및 칼럼이 사용될 수도 있다.
또한 제 2 계층 레벨(H2)은 제 2 메모리 블록 매트릭스(SBM2)에 있는 다양한로우를 선택을 위한 로우 선택 발생기(RAG) 및 다양한 칼럼의 선택을 위한 칼럼 선택 발생기(SAG)를 가지고 있다. 따라서 로우 선택 발생기 RAG는 각각 r2개의 상이한 어드레스 비트를 갖는 N개의 상이한 포트를 갖는다. 칼럼 선택 발생기(SAG)는각각 m2-r2개 어드레스 비트를 갖는 N개의 상이한 포트를 갖는다.
제 2 계층 레벨(H2)에 있는 메모리 블록(SB2)의 선택은 소위 입/출-버퍼 회로(IOP)(I/O-버퍼 회로)에 의해 이루어진다. 마찬가지로 I/O-버퍼 회로(IOP)는 N개의 상이한 출력 포트(D1-DN)을 갖는다. 따라서 출력 포트는 멀티포트-메모리 아키텍쳐의 출력 포트로서의 역할을 한다.
하나 이상의 계층 레벨(H1, H2)각각은 단지 하나의 메모리 블록만으로 이루어질 수도 있다. 최하위 계층 레벨(H1)의 경우, 메모리 블록 매트릭스(SBM1)은 단일 메모리 블록(SB1)으로 감소되어 단일 메모리 셀로 감소된다.
본 발명에 따라, 제 2 계층 레벨(H2)의 메모리 블록(SB2)은 각각 메모리 블록들(SB1)과 제 1 계층 레벨(H1)의 주변 유니트들로 이루어진다.
메모리 아키텍쳐가 다수의 계층 레벨로 구성된다면, 메모리의 레이아웃은 다음과 같이 이루어진다: 최하위 계층 레벨(H1)에서, 메모리 블록(SB1)은 적어도 하나의 메모리 셀로 이루어진다. 워드 라인 디코더(WLD), 비트 라인 디코더(BLD), 포트 선택 버퍼 회로(PAP), 어드레스 선택 회로(AAS)와 같은 해당 주변 유니트는 계층 레벨에서의 메모리 블록의 배열에 부합한다. 다음 상위 계층 레벨 각각은 다음 하위 계층 레벨의 메모리 블록으로 이루어진다. 최상의 계층 레벨은 부가적으로 메모리 아키텍쳐의 출력 포트와 상응하는 I/O-버퍼 회로를 갖는다. N개의 상이한 출력 포트(D1-DN)은 멀티-포트-메모리 아키텍쳐의 포트가 된다.
따라서 제 2 계층 레벨(H2)는 M2=2m2개의 상이한 메모리 블록들(SB2)로 이루어진다; 각각의 개별 메모리 블록(SB2)은 M1=2m1개의 상이한 메모리 셀을 포함한다. 메모리 아키텍쳐에서의 메모리 셀의 전체 수는 따라서 M=M1*M2=2m으로 계산되고, 여기서 m = m1 + m2이다.
본 발명에 따라 계층 레벨(H2)에 엑세스 충돌을 처리하기 위한 회로 장치가 제공된다. 특히 멀티포트 메모리 아키텍쳐에서, 예를 들어 2개 이상의 포트가 동일한 메모리 블록에 액세스되는 경우, 소위 액세스 충돌 평가 회로는 반드시 필요하다.
이러한 경우 액세스 선택의 우선 순위 결정이 이루어져야 한다. 따라서 액세스 충돌 평가 회로(ZKAS)는 종래의 모든 N-포트-메모리 아키텍쳐에서 그리고 단일 N-포트-메모리 셀에 있어서 필요한데, 이는 2개 이상의 포트에 의해 적어도 기록을 하는 동안에는, 동일 메모리 셀로의 액세스는 충돌을 허용하지 않고 나타내지 않기 때문이다.
이하 가장 중요한 부분 회로들의 기능들이 상술된다. N-포트를 경유한 액세스 동안의 N-포트-메모리 아키텍쳐의 기능이 간략히 상술된다. 아키텍쳐에 제공되는 대개의 회로들에 대해 일반적으로 종래 기술에 따라 공지된 그리고 이용된 방법이 있다.
로우 선택 발생기(RAG) 및 칼럼 선택 발생기(SAG)는 N 포트 각각에 대해, 제 2 계층 레벨(H2)의 m2-어드레스 비트로부터 로우 및 칼럼 선택 신호를 발생시킨다. 이와 동시에, 액세스 충돌 평가 회로(ZKAS)는 1개 이상의 충돌 상황에서 제 2 계층레벨(H2)의 어드레스 비트를 검사한다. 상응하는 메모리 블록(SB2)의 활성화는, 액세스 충돌 검사가 종료되고 난후 액서스 충돌이 발생하는 경우, 예정된 우선순위 알고리즘에 따라 하나의 포트가 액세스 인에이블되도록 선택된다. 따라서 제 2 계층 레벨(H2)에서 포트 당 단지 하나의 메모리 블록(SB2)만이 활성화된다.
N-포트-메모리 아키텍쳐에서, 예를 들어 N-포트-메모리 셀의 경우에, 액세스 충돌은 지금까지 순차적으로 해결되었다. 그러나 순차적 액세스 충돌 해결은 N-포트-메모리 아키텍쳐에 있어서 불리한 것으로 증명되는데, 이는 특히 다수의 액세스 충돌이 발생하는 경우에 전체 메모리 아키텍쳐의 성능이 떨어지기 때문이다.
이러한 이유로, 액세스 충돌은 시간적으로 완전히 동시에 끝나는 것이 바람직하다. 이와 같은 액세스 충돌들의 동시 종료는 예를 들어 우선 순위 결정 알고리즘에 의해 이루어지며, 이 알고리즘은 액세스 능력 있는 것으로서 동시에 하나의 포트를 선택한다. 우선 순위 결정 알고리즘에 대해 예를 들어 이들의 중요도에 따라 포트의 간단한 등급 분류가 이루어진다. 충돌이 발생하는 경우, 가장 중요한 포트가 항상 액세스되는 권리를 갖는다. 상태 신호에 따라, 현재의 액세스가 성공적이거나 또는 거절될지라도 각각의 포트에 대해 외부로 신호가 보내진다.
제 1 계층 레벨(H1)에서는, 단지 단일 포트의 m1-어드레스 비트가 워드 라인 디코더(WLD) 및 비트 라인 디코더(BLD)에 제공된다. 메모리 블록(SB1)의 활성 신호는 따라서 활성화되는 포트에 관한 정보만을 포함하고 있다. 이 정보는 어드레스 선택 회로(AAS)에 의해 이용되어, 해당 포트의 어드레스 비트를 그에 상응하는 디코더에 스위칭한다. 포트 선택 버퍼 회로(PAP)는 동시에 비트 라인 디코더(BLD)의출력과 상기 포트에 속하는 데이터 라인을 연결시킨다. 또한 비트 라인 디코더 (BLD)는 집적 가중(weighting) 회로 뿐만 아니라 신호를 증폭시키는 드라이버 수단을 포함하고 있다.
3개의 회로들, 포트 선택 버퍼 회로(PAP), 어드레스 선택 회로(AAS) 및 액세스 충돌 평가 회로(ZKAS)는 종래 방식에 따라 종래 회로 기술에서 실현될 수 있다. 제 1의 2개 회로, 즉 포트 선택 버퍼 회로(PAP) 및 어드레스 선택 회로(AAS)는 간단한 멀티플렉서 및 디멀티플렉서 회로이다.
상기 액세스 충돌 평가 회로(ZKAS)는 물론 기초가 되는 우선 순위 결정 알고리즘에 의존한다. 특히 최후의 동시적 액세스 충돌 해결에 있어서, 스위칭이 어드레스 비트와 비교를 기초로 하여 EXOR-게이트를 통해 이루어진다. 기초가 되는 우선 순위 결정 알고리즘은 EXOR-게이트의 출력들이 그에 상응하는 포트 인에이블 신호의 발생을 위해 어떻게 연결되는지를 결정한다.
도 2에는 이해를 위해 포트당 한 비트의 워드 폭이 취해져 있다. 당연히 워드 폭은 제시된 메모리 아키텍쳐 내에서 임의의 값을 취할 수 있다. 그 외 구성은 종래 기술의 방식에 따라 이루어진다.
그 외 구성에 있어서 물론 종래 모든 기술들은 종래 기술에 따라 액세스 시간의 단축을 위해 이용될 수 있어, 멀티 레벨 계층을 가진 본 발명에 따른 멀티 포트 메모리 아키텍쳐를 구성할 수 있다. 그러나 도 2에는 다양한 계층 레벨에 있는 메모리 블록들을 위한 가장 간단한 계층 배열이 제시되어 있다. 그러나 이 계층 레벨 각각에 내부에도 액세스 시간의 단축을 위한 종래 기술, 예를 들어 캐싱(caching), 뱅킹 (banking) 등이 이용될 수 있다.
본 발명에 의해 다수의 외부 포트를 가지는 멀티 레벨 계층을 가진 메모리 아키텍쳐가 제공된다.

Claims (14)

  1. - 다수의 계층 레벨(H1, H2)과
    -상기 계층 레벨(H1, H2) 각각에 있는 적어도 하나의 메모리 블록(SB1, SB2) 을 포함하는데, 최하위 계층 레벨(H1)의 메모리 블록(SB1)은 개별 메모리 셀을 포함하며, 다음 상위 계층 레벨 각각은 다음 하위 계층 레벨(H1)의 메모리 블록(SB1)에 의해 형성된 메모리 블록(SB2)을 포함하며,
    -메모리 블록(SB1, SB2)을 구동시키고, 판독하고 기록하기 위한 각각의 계층레벨(H1, H2)의 디코더 장치(WLD, BLD, RAG, SAG)와,
    -서로 병렬로 동시에 독립적으로 구동될 수 있는 다수의 I/O 포트(D1- DN)를갖는 적어도 하나의 I/O 인터페이스(IOP)와,
    -계층 레벨(H1, H2)중 적어도 하나에 있는 어드레스 선택 회로(AAS) 및 포트 선택 버퍼 회로(PAP)를 포함하는 것을 특징으로 하는 메모리 아키텍쳐.
  2. 제 1항에 있어서, 상기 최하위 계층 레벨(H1)의 상기 메모리 블록(SB1)은 1-포트-메모리 셀을 포함하는 것을 특징으로 하는 메모리 아키텍쳐.
  3. 제 1항 또는 2항에 있어서. 상기 계층 레벨(H1, H2) 중 적어도 하나는 액세스 충돌 평가 회로(ZKAS)를 더 포함하며, 상기 액서스 충돌 평가 회로는 다수의 I/O 포트(D1-DN)가 동일한 메모리 블록(SB1, SB2)에서 액서스 충돌이 발생하는 경우, 액서스에 참여한 I/O-포트(D1-DN)중 하나는 인에이블시키고 액세스 충돌에 참여한 나머지 I/O-포트(D1-DN)는 차단시키는 것을 특징으로 하는 메모리 아키텍쳐.
  4. 제 3항에 있어서, 상기 액세스 충돌 평가 회로(ZKAS)는 우선순위 결정 알고리즘에 따른 중요도에 따라 I/O-포트(D1-DN)의 우선순위를 결정하는 것을 특징으로 하는 메모리 아키텍쳐.
  5. 제 1항 또는 2항에 있어서, 상기 계층 레벨(H1, H2)중 적어도 하나의 상기 메모리 블록(SB1, SB2)은 제 1 개수의 매트릭스 로우 및 제 2 개수의 매트릭스 칼럼을 가지는 메모리 블록 매트릭스(SBM1, SBM2)에 매트릭스 형태로 배열되는 것을 특징으로 하는 메모리 아키텍쳐.
  6. 제 5항에 있어서, 상기 제 1 개수 및/또는 제 2 개수는 2의 배수인 것을 특징으로 하는 메모리 아키텍쳐.
  7. 제 6항에 있어서, 상기 메모리 블록 매트릭스(SBM1, SBM2)는 상응하는 어드레스 비트를 통해 상기 메모리 블록 매트릭스(SBM1, SBM2)의 로우를 선택하는 적어도 하나의 디코더(RAG, WLD)를 포함하는 것을 특징으로 하는 메모리 아키텍쳐.
  8. 제 6항에 있어서, 상기 메모리 블록 매트릭스(SBM1, SBM2)는 상응하는 어드레스 비트를 통해 상기 메모리 블록 매트릭스(SBM1, SBM2)의 칼럼을 선택하는 적어도 하나의 칼럼 디코더(SAG, BLD)를 포함하는 것을 특징으로 하는 메모리 아키텍쳐.
  9. 제 1항 또는 2항에 있어서, 논리 소자내에 사용되는 것을 특징으로 하는 메모리 아키텍쳐.
  10. 제 9항에 있어서, EEPROM-메모리 셀을 포함하는 것을 특징으로 하는 메모리 아키텍쳐.
  11. 제 1항 또는 2항에 있어서. 다이나믹 또는 스태틱 메모리 소자내에 사용되는 것을 특징으로 하는 메모리 아키텍쳐.
  12. 제 11항에 있어서, 다이나믹 DRAM-메모리 셀을 포함하는 것을 특징으로 하는 메모리 아키텍쳐.
  13. 제 11항에 있어서, 스태틱 SRAM-메모리 셀을 포함하는 것을 특징으로 하는 메모리 아키텍쳐.
  14. 제 1항 또는 2항에 있어서, ROM-메모리내에 사용되는 것을 특징으로 하는 메모리 아키텍쳐.
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