DE69223046T2

DE69223046T2 - Integrierter CMOS-statischer RAM

Info

Publication number: DE69223046T2
Application number: DE1992623046
Authority: DE
Inventors: Giancarlo Sada; Cristina Silvano
Original assignee: Bull HN Information Systems Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1992-07-16
Filing date: 1992-07-16
Publication date: 1998-02-26
Anticipated expiration: 2012-07-17
Also published as: EP0578900B1; EP0578900A1; DE69223046D1

Description

Die vorliegende Erfindung bezieht sich auf einen statischen integrierten CMOS-RAM, der durch eine hierarchische und modulare Struktur charakterisiert ist, woraus sich eine hohe Geschwindigkeit und Flexibilität bei der Anpassung an ASIC- Anforderungen ergibt. Bekanntlicherweise stehen die Akronyme CMOS, RAM und ASIC für "Complementary Metal Oxide Semiconductor" (Complementary Metal Oxide Semiconductor = Komplementärer Metall-Oxid-Halbleiter), "Random Access Memory" (Random Access Memory Speicher mit wahlfreiem Zugriff) und "Application Specific Integrated Circuit" (Application Specific Integrated Circuit = anwendungsspezifische integrierte Schaltung).
Die US-A-4,768,172 offenbart eine Speicherzelle, welche als ein Dreitorelement (d. h. ein Nur-Schreib-Tor und zwei Nur- Lese-Tore) arbeitet. Die Speicherzelle weist eine bistabile Schaltung auf, welche aus zwei Invertierern besteht und drei Bitleitungen und drei Wortleitungen aufweist. Eine der Bitleitungen wird verwendet, um Daten in die Speicherzelle zu schreiben, und ist über ein Übertragungsgatter, welches auf ein Signal auf einer entsprechenden Wortleitung anspricht, mit dem Eingang des ersten Invertierers verbunden. Die anderen zwei Bitleitungen werden verwendet, um Daten aus der Speicherzelle zu lesen, wobei beide über getrennte Übertragungsgatter und Wortleitungen mit dem Ausgang des ersten Invertierers verbunden sind.
Der statische RAM der Erfindung kann ferner in einer bevorzugten Form eines Ausführungsbeispiels als Dual- oder Mehrtorspeicher implementiert sein. Sowohl Eintor- als auch Mehrtor-RAM-Speicher sind bei ASIC-Anwendungen notwendig, die geteilte oder ungeteilte On-Chip-Speicherresourcen erfordern und durch eine hohe Geschwindigkeit und eine hohe Integrationsstufe charakterisiert sind.
Bei dem ASIC-Entwurf richtet sich der gegenwärtige Trend auf die Verwendung von "Standardzellen", deren physisches Layout (Strukturentwurf), deren Größensituation und elektrische Parameter vorbestimmt, in einer computerisierten Bibliothek beschrieben sind und automatisch kompiliert werden.
Die Entwurfstätigkeit kann daher auf die Architekturdefinition begrenzt werden, wodurch sich eine einfache und schnelle Verwirklichung des Projekts und dessen Implementierung ergibt, welche größtenteils mit automatischen computerisierten Verfahren hergestellt werden kann.
Für den Fall von ASICs, die On-Chip-Speicher erfordern, kann diesem Lösungsansatz nicht gefolgt werden, da das Speicherverhalten und die Entwurfsanforderungen vor allem von der globalen Arrayabmessung oder Speicherkapazität abhängen. Daher muß der Speicherzellenentwurf auf die Speichergröße und die Ges chwindigkeitsanforderungen zugeschnitten werden.
Zusätzlich dazu ist das erreichbare Verhalten größtenteils durch die Speichergröße bedingt, wobei die Betriebsgeschwindigkeit des Speichers immer umgekehrt proportional zu der Speichergröße ist.
Diese Einschränkungen werden von dem statischen integrierten CMOS-RAM der vorliegenden Erfindung überwunden, welcher eine erfindungsgemäße Architektur aufweist, die ein Verhalten liefert, das im wesentlichen von der globalen Arrayabmessung unabhängig ist, wobei mittlerweile die Verwendung von Speicherzellen ermöglicht wurde, die eine feste Abmessung und einen festen Entwurf aufweisen, wobei die Zellen auch einen erfindungsgemäßen Entwurf aufweisen.
Die vorliegende Erfindung schafft einen statischen integrierten CMOS-RAM gemäß Anspruch 1.
Diese Vorteile werden durch eine Architektur erreicht, die auf einer modularen und hierarchischen Struktur basiert, bei der Teilbitleitungen verwendet werden und spezifische Schaltungen, um die Teilmodule zu trennen, die nicht direkt von der gegenwärtigen Operation betroffen sind, eingefügt sind.
Ferner bieten die modulare Architektur und die Trennung der Bitleitungen für Lese- und Schreiboperationen weitere Vorteile hinsichtlich der Optimierung der verwendeten Fläche und der Betriebsgeschwindigkeit, da dies eine Verwendung von Transistoren mit reduzierter Größe in der Basiszelle ermöglicht und den Bedarf nach Erfassungsverstärkern und einer Vorladungsschaltungsanordnung, die gewöhnlicherweise in einem statischen RAM vorhanden sind, ebenso wie nach Lesetaktsignalen vermeidet.
Die modulare und hierarchische Struktur der Erfindung basiert auf Speicherzellen, die in struktursymmetrischen Paaren angeordnet sind, um Elemente zu bilden, die als Grundelemente der Struktur betrachtet werden können.
Die Zellenpaare werden daraufhin in N-Paarstrukturen linear organisiert (wobei die Anzahl N der Zellenpaare eine vorbestimmte Anzahl ist, die von der Speichergröße unabhängig ist und für eine Optimierung des Verhaltens als Funktion der verwendeten Technologie auswählbar ist), um eine zweite Hierarchieebene zu bilden.
Die N-Paarstrukturen werden daraufhin in parallelen lesbaren/schreibbaren Sätzen mit einer Anzahl M gruppiert, die von der erforderlichen Parallelität des Speichers abhängt.
Die Sätze der N-Paarstrukturen werden daraufhin in einer Mehrzahl von Teilmodulen organisiert, um eine dritte Hierarchieebene zu bilden.
Folglich wird eine Auswahl der Speicherzellen (Adressierung) mittels drei Decodierungsebenen erreicht, d. h. ein Teilmodul, eine N-Paarstruktur in dem Teilmodul und eine Speicherzelle in der N-Paarstruktur.
Die Decodierer können die Hierarchieebenen durch ein- oder ausschalten einiger bestimmter Durchlaßtransistoren verbinden oder trennen. Indem während der momentanen Operation lediglich die Durchlaßtransistoren in der ausgewählten Kette eingeschaltet werden, wird die kapazitive Last, die die Speicherzelle zu treiben hat, reduziert.
Die Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung einer bevorzugten Form eines Ausführungsbeispiels und den aufgenommenen Zeichnungen offensichtlicher. Es zeigen:
Fig. 1 das elektrische Ersatzschaltbild eines Speicherzellenpaars, das gemäß der vorliegenden Erfindung als Grundelement des statischen integrierten CMOS-RAM der Erfindung entworfen ist.
Fig. 2 ein Blockdiagramm und Layoutdiagramm einer N-Paarstruktur gemäß der Erfindung.
Fig. 3 in einem Blockdiagramm eine bevorzugte Form eines Ausführungsbeispiels eines statischen integrierten CMOS-RAM gemäß der Erfindung.
Fig. 4 in einem Blockdiagramm eine weitere Form eines Ausführungsbeispiels eines statischen RAM mit einer weiteren Hierarchieebene gemäß der Erfindung.
Fig. 5 das elektrische Ersatzschaltbild eines Speicherzellenpaars, das gemäß der vorliegenden Erfindung entworfen ist und die Implementierung von Dualtorspeichern unterstützt.
Fig. 1 zeigt das elektrische Ersatzschaltbild eines Speicherzellenpaars, das gemäß der vorliegenden Erfindung als Grundelement des statischen integrierten CMOS-RAM der Erfindung entworfen ist.
Fig. 1 kann als Darstellung einer schematischen Form des effektiven Layouts des Zellenpaars betrachtet werden.
Jede Speicherzelle in dem Paar weist auf eine bekannte Art und Weise einen ersten Invertierer 1 bzw. 2 und einen zweiten Invertierer 3 bzw. 4 auf, wobei der Ausgang des ersten Invertierers 1, 2 mit dem Eingang des zweiten Invertierers 3 bzw. 4 gekoppelt ist; der Ausgang des zweiten Invertierers 3, 4 ist mit dem Eingang des ersten Invertierers 1 bzw. 2 gekoppelt, um eine elektrische, logische Schleife zu bilden, welche (offensichtlicherweise, wenn dieselbe betrieben ist) ihren Status selbständig beibehält.
Eine Schreibsteuerleitung W1 ist an der linken Seite des Invertierers vertikal gezeichnet und elektrisch mit dem Steuereingang eines Durchlaßgatters 5 verbunden, welches den Ausgang des Invertierers 1 mit einer Bitschreibleitung BW koppelt, die horizontal über den Invertierern und dem Durchlaßgatter 5 gezeichnet ist. Eine Schreibsteuerleitung W2 ist ebenfalls vertikal an der rechten Seite des Invertierers 2 gezeichnet und elektrisch mit dem Steuereingang eines Durchlaßgatters 6 verbunden, welches den Ausgang des Invertierers 2 mit der Bitschreibleitung BW koppelt.
Eine Lesesteuerleitung RC ist in der Mitte des Zellenpaars vertikal gezeichnet und elektrisch mit dem Steuereingang von zwei Durchlaßgattern 7 bzw. 8 verbunden, die den Ausgang der Invertierer 3 und 4 mit einer ersten Bitleseleitung BR1 und einer zweiten Bitleseleitung BR2 koppeln, die horizontal unter den Invertierern und den Gattern 7, 8 gezeichnet sind.
Die gestrichelte Linie 10 definiert einen rechtwinkligen Bereich, welcher als die Zellenpaarfläche betrachtet werden kann, die für ein Layout der Struktur auf dem Halbleiterchip erforderlich ist. Der Bereich ist durch die Lesesteuerleitung RC in zwei gleiche Teile unterteilt, wobei die zwei Teile ein symmetrisches Layout bezüglich der Lesesteuerleitung RC aufweisen (mit Ausnahme der Verbindung der Durchlaßgatter 7, 8 mit den Bitleseleitungen).
Im Unterschied zu herkömmlichen Speicherzellenstrukturen, bei denen eine Auswahl einer Zelle mittels Reihen- und Spaltensteuersignalleitungen, die sowohl für Lese- als auch Schreiboperationen verwendet werden, durchgeführt wird und dieselbe Bitleitung sowohl zum Lesen als auch Schreiben von Informationen verwendet wird, werden bei dem in Fig. 1 dargestellten Zellenpaar unterschiedliche Steuerleitungen, um eine Zelle zum Schreiben auszuwählen und um eine Zelle zum Lesen auszuwählen, ebenso wie unterschiedliche Bitleitungen zum Eingeben von zu speichernden Bits oder zum Auslesen von gespeicherten Bits verwendet. Außerdem wird eine einzige Lesesteuerleitung RC verwendet, um gleichzeitig zwei Zellen auszuwählen, die jeweils die Leseinformationen auf ihrer eigenen Bitleseleitung BR1, BR2 treiben.
Es treten mehrere Auswirkungen auf, die sich aus der in Fig. 1 gezeigten Architektur ergeben:
Eine erste besteht darin, daß jeder der Invertierer 1 und 2 lediglich die Last zu treiben hat, die von der Ausgangskapazität des Durchlaßgatters 5 bzw. 6 und der Eingangsimpedanz des Invertierers 3 bzw. 4 gebildet wird, wenn sich die Bitschreibleitung BW von den Bitleseleitungen unterscheidet.
Folglich können die Invertierer 1 und 2 als sehr kleine Komponenten dimensioniert werden, wobei lediglich eine sehr geringe Leistung von denselben entnommen wird.
Eine weitere Auswirkung besteht darin, daß durch Vorsehen von zwei unterschiedlichen Bitleseleitungen BR1 und BR2 eine einzige Lesesteuerleitung RC verwendet werden kann, um beide Zellen des Paars auszuwählen, wobei die Auswahl eines Bits in dem Bitpaarausgangssignal von dem Zellenpaar mittels Schaltungen durchgeführt werden kann, welche später beschrieben werden.
Folglich wird der zusätzliche Raum, der erforderlich ist, um zwei Bitleseleitungen auf dem Chip zu ziehen, durch das Einsparen der Lesesteuerleitungen kompensiert.
Es ist ferner offensichtlich, daß die Größe der Invertierer 3, 4 zum Treiben der Last, die an den Bitleseleitungen angefügt sind, geeignet sein muß, woraus sich bezüglich des Stands der Technik eine Halbierung der Last ergibt, wenn dieselben wirksam und konzeptmäßig aufgeteilt sind.
Die Last ist ferner durch die strukturelle Anordnung der Zellenpaare in N-Paarstrukturen begrenzt, wie es im folgenden beschrieben wird. Mehrere Speicherzellenpaare, wie das in Fig. 1 gezeigte, auf die jeweils durch das Bezugszeichen 10 verwiesen wird, sind vorteilhaft organisiert, um eine wie die in Fig. 2 gezeigte N-Paarstruktur zu bilden.
In Fig. 2 sind acht Zellenpaare linear in einer Reihe angeordnet, wobei die Bitschreibleitungen jeder Zelle miteinander verbunden sind, um einen Bitschreibverteiler BWD zu bilden.
Die Bitleseleitungen BR1 der Zellenpaare sind miteinander verbunden, um eine erste Teilbitlesekollektoreinrichtung PBR1 zu bilden.
Die Bitleseleitungen BR2 der Zellenpaare sind miteinander verbunden, um eine zweite Teilbitlesekollektoreinrichtung PBR2 zu bilden.
Die N-Paarstruktur weist zusätzlich zu den acht Zellenpaaren eine weitere Zelle 11 mit einer Puffer- und Auswahlfunktion auf.
Die Zelle 11 kann an der linken oder wie gezeigt an der rechten Seite angeordnet sein und einen ersten und einen zweiten Invertierer 12, 13, der die Funktion von Ausgangspuffereinrichtungen durchführt, und zwei Durchlaßgatter 14, 15 aufweisen.
Der Eingang des ersten Puffers 12 ist mit der ersten Teilbitlesekollektoreinrichtung PBR1 gekoppelt. Der Eingang des zweiten Puffers 13 ist mit der zweiten Teilbitlesekollektoreinrichtung PBR2 gekoppelt.
Der Ausgang des ersten Puffers 12 ist mit dem Eingang des Durchlaßgatters 14 verbunden, wobei der Ausgang des zweiten Puffers 13 mit dem Eingang des Durchlaßgatters 15 verbunden ist.
Die Ausgänge der Durchlaßgatter 14, 15 sind mit einer leitfähigen Leitung verbunden, die an der Basis der N-Paarstruktur gezogen ist, und bilden eine Vollbitlesekollektoreinrichtung BC.
Vertikale Auswahlleitungen Φ1, Φ2 sind in der Zelle 11 gezogen und jeweils mit dem Steuereingang des Durchlaßgatters 14 und 15 verbunden. Die elektronischen Komponenten der Zelle 11, die als Pufferinvertierer und Durchlaßgatter gezeigt sind, um deren Funktion als Puffereinrichtungen und Auswahlgatter klar zu definieren, können offensichtlicherweise als NAND-Gatter, AND-Gatter oder NOR-Gatter implementiert werden.
Die in Fig. 2 gezeigte Architektur weist verschiedene Auswirkungen auf.
Da die Teilbitlesekollektoreinrichtungen mittels der Puffereinrichtungen 12, 13 von der Vollbitlesekollektoreinrichtung entkoppelt sind, muß jeder Invertierer, wie z. B. der Invertierer 3 oder 4 der Zellenpaare, eine Last treiben, welche auf die Eingangsimpedanz des Invertierers 1 oder 2, mit welchem derselbe gekoppelt ist, und über das zusammenhängende Durchlaßgatter 7 oder 8 auf die vorbestimmte Impedanz der Teilbitleseeinrichtung, mit welcher derselbe gekoppelt ist, begrenzt ist, wie es sich aus der Teilbitlesekollektoreinrichtung ergibt, die mit dem Ausgang einer begrenzten und vorbestimmten Anzahl (N-1) von Durchlaßgattern in einem ausgeschalteten Zustand und mit dem Eingang einer Puffereinrichtung verbunden ist.
Folglich können sogar Invertierer, wie z. B. die Invertierer 3 und 4, bezüglich einer herkömmlichen dualen Invertiererspeicherzellenstruktur als sehr kleine elektronische Komponenten dimensioniert werden, obwohl aufgrund der begrenzten zu treibenden Last viel größere Invertierer als die Invertierer 1, 2 ein sehr schnelles Umschaltverhalten erreichen können.
Außerdem sind weder ein Erfassungsverstärker noch Vorladungsschaltungen für eine Leseoperation erforderlich.
Fig. 3 zeigt beispielhaft eine bevorzugte Form eines Ausführungsbeispiels eines integrierten statischen RAM mit einer hierarchischen Struktur, der eine Kapazität von 4K-Bit und eine Parallelität von 2 Byte (16 Bit) aufweist.
Die N-Paarstrukturen weisen jeweils acht Zellenpaare auf, wobei der RAM aus 256 N-Paarstrukturen zusammengesetzt ist.
Die N-Paarstrukturen sind in 16 Spalten aus 16 N-Paarstrukturen angeordnet, wobei jede Spalte einen Satz von Strukturen bildet, welcher parallel gelesen oder beschrieben werden kann. Zur Vereinfachung sind lediglich zwei Spalten und zwei Strukturen pro Spalte gezeigt.
In jedem Satz sind die Lesesteuerleitungen RC1 des ersten Zellenpaars jeder Struktur miteinander verbunden, wobei dasselbe für die Lesesteuerleitungen des zweiten Zellenpaars jeder Struktur, des dritten Zellenpaars und usw. gilt.
Zur Vereinfachung sind lediglich die Lesesteuerleitungen RC1 und RC8 gezeigt.
Dasselbe gilt für die Schreibsteuerleitungen W1, W2, ... W15, W16 jeder Zelle, welche in demselben Satz jeweils miteinander verbunden sind.
Zur Vereinfachung sind lediglich die Schreibsteuerleitungen W1, W2, W15, W16 gezeigt.
Die Bitschreibverteilerleitungen BW1 der oberen Struktur jeder Spalte sind miteinander verbunden, wobei dasselbe für die Bitschreibverteilerleitungen entsprechender Strukturen gilt, die in derselben Reihe jeder Spalte angeordnet sind.
Zur Vereinfachung sind lediglich die Leitungen BW1, BW16 gezeigt.
Ähnliche Verbindungen sind für die Bitlesekollektoreinrichtungen der verschiedenen Strukturen vorgesehen, von denen lediglich die Kollektoreinrichtungen BC1 und BC16 gezeigt sind. Eine Auswahl der Zellen, welche gelesen oder beschrieben werden sollen, wird von einem ersten Decodierer 16 durchgeführt, welcher einen ersten Abschnitt einer Adresse als Eingangssignal empfängt, der bei dem Beispiel die Bits A0-2 einer Adresse aufweist. Der Decodierer 16 gibt auf einer der acht Zuleitungen ein Auswahlsignal aus. Zur Vereinfachung sind lediglich zwei Zuleitungen 17, 18 von den acht gezeigt.
Die Zuleitung 17 ist mit dem Eingang der 16 Puffereinrichtungen verbunden, von denen jede die Lesesteuerleitung RC1 in jedem der Struktursätze treibt. Zur Vereinfachung sind lediglich die Puffereinrichtungen 19, 20 gezeigt.
Alle weiteren Zuleitungen sind jeweils mit dem Eingang der 16 Puffereinrichtungen verbunden, von denen jede eine Lesesteuerleitung RC1 in jedem der Struktursätze treibt. Zur Vereinfachung sind lediglich die Zuleitung 18 und deren Verbindung mit den Puffereinrichtungen 21, 22 gezeigt.
Folglich wird für jede Adressierungsoperation ein Zellenpaar in jeder der N-Paarstrukturen ausgelesen, wobei Bitinformationen auf den Teilbitleseleitungen der verschiedenen Strukturen verfügbar gemacht werden.
Welche Informationen auf den Bitlesekollektoreinrichtungen ausgegeben werden müssen, wird durch eine zweite Decodierungsebene eingerichtet, welche einen Satz von Strukturen aus den verschiedenen Sätzen und entweder die erste oder die zweite Zelle der ausgewählten Paare in jedem Satz auswählt.
Die zweite Decodierungsebene wird von einem zweiten Decodierer 23 durchgeführt, welcher einen zweiten Abschnitt einer Adresse als Eingangssignal empfängt, der bei dem Beispiel die Bits A3-7 der Adresse aufweist.
Der Decodierer 23 gibt auf einer der 32 Zuleitungen (es sind lediglich die Zuleitungen 24, 25, 26, 27 gezeigt) jeweils ein Auswahlsignal Φ1, Φ2, ..., Φ32 aus, welches ein Durchlaßgatter (wie z. B. 14, 15 in Fig. 2) freigibt, um eine Teilbitleseleitung einer Struktur mit der zusammenhängenden Bitlesekollektoreinrichtung zu verbinden.
Das Freigeben wird in allen Strukturen desselben Satzes oder derselben Spalte der Strukturen durchgeführt.
Folglich gibt der ausgewählte Satz von Strukturen parallele (zwei Bytes) Bitinformationen auf den Bitlesekollektoreinrichtungen aus, welche gemeinsam einen parallelen Lesedatenbus RDB bilden.
Diese Informationen können von dem RAM-Block mittels geeigneter Treiber (nicht gezeigt) ausgegeben werden, wobei dieselben für den Fall einer RAM-Adressierung für eine Schreiboperation ignoriert oder an dem Ausgang mittels geeigneter Steuergatter (nicht gezeigt) sogar gesperrt werden können.
Bei der in Fig. 3 gezeigten RAM-Architektur erfordern Schreiboperationen Schreibsteuerschaltungen, auf die gemeinsam durch das Bezugszeichen 28 verwiesen wird und die eine Mehrzahl von UND-Schaltungen oder äquivalenten Steuergattern aufweisen. Die Zuleitungen 24, 25, ..., 26, 27, welche einen Struktursatz aus den Sätzen auswählen, sind jeweils mit einem Eingang der Gatter 29, 30, ..., 31, 32 verbunden. Jedes dieser Gatter empfängt an einem zweiten Eingang ein Schreibsteuersignal W.
Der Ausgang des Gatters 29 ist mit einem Eingang einer Mehrzahl von UND-Gattern (die Anzahl beträgt 8) verbunden, von denen zwei gezeigt sind und auf die durch die Bezugszeichen 33, 34 verwiesen wird.
Das Gatter 33 weist einen zweiten Eingang auf, der mit der Lesesteuerleitung RC1 des ersten Satzes der Strukturen verbunden ist.
Das Gatter 34 weist einen zweiten Eingang auf, der mit der Lesesteuerleitung RC8 des ersten Satzes der Strukturen verbunden ist.
Weitere Gatter, die zu den Gattern 33, 34 äquivalent und nicht gezeigt sind, sind mit den anderen Lesesteuerleitungen des ersten Satzes der Strukturen verbunden. Der Ausgang des Gatters 30 ist mit einem Eingang einer Mehrzahl von UND-Gattern (die Anzahl beträgt 8) verbunden, von denen zwei gezeigt sind und auf die durch die Bezugszeichen 35, 36 verwiesen wird.
Ein zweiter Eingang der Gatter 35, 36 ist wiederum mit den Lesesteuerleitungen RC1 bzw. RC8 des ersten Satzes der Strukturen verbunden, wobei ähnliche Verbindungen für die Gatter, die nicht gezeigt sind, vorgesehen sind. Dieselbe Steuerschaltungsarchitektur ist für alle weiteren Sätze der Strukturen vorgesehen, wobei insbesondere der Ausgang des Gatters 31 mit dem Eingang der UND-Gatter 37, 38 verbunden ist, die einen zweiten Eingang aufweisen, der jeweils mit den Lesesteuerleitungen RC1, RC8 des 16. Satzes der Strukturen verbunden ist, während der Ausgang des Gatters 32 mit einem Eingang der UND-Gatter 39, 40 verbunden ist, wobei der zweite Eingang derselben mit den Lesesteuerleitungen RC1, RC8 des 16. Satzes der Strukturen verbunden ist.
Der Ausgang der verschiedenen Gatter, wie z. B. der Gatter 33, 34, ..., 39, 40, ist mit einer unterschiedlichen der mehreren Schreibsteuerleitungen W1, W2, ..., W15, W16 der verschiedenen Sätze verbunden.
Es ist daher offensichtlich, daß die Schreibsteuerschaltungen als Reaktion auf einen Schreibbefehl W und auf eine Adresse, die von den Decodierern 16, 23 decodiert wird, die Auswahl einer Zelle in jeder der Strukturen derselben Spalte liefern und das Hineinschreiben von zwei Informationsbytes ermöglichen, die über die mehreren Bitschreibverteiler BW1, ..., BW16 eingegeben werden, die gemeinsam einen Schreibdatenbus WDB bilden.
Das wesentliche Merkmal dieser RAM-Architektur besteht darin, daß jede Auswahlebene Verbindungsleitungen mit einer begrenzten Länge und einer begrenzten Last treiben muß.
Beispielsweise muß jeder Ausgang des Decodierers 16 eine begrenzte Anzahl von Puffereinrichtungen treiben, wobei jede Puffereinrichtung eine begrenzte Anzahl von Lesedurchlaßgattern und zwei UND-Gatter, wie z. B. 33, 35, treiben muß.
Ebenso muß jeder Ausgang des Decodierers 23 eine begrenzte Anzahl von Durchlaßgattern in einem einzigen Satz von Strukturen plus zwei UND-Gatter, wie z. B. 29, 30, treiben.
Die Belastung der aktiven Elemente des RAM ist daher gleichmäßig verteilt und führt aufgrund der Verwendung derselben Strukturgrundblöcke zu einer Optimierung und Standardisierung der aktiven Elemente bezüglich der Größe, des Verhaltens und der Anpassung an spezifische Anforderungen. Falls die erforderliche RAM-Kapazität einen Pegel übersteigt, welcher nicht durch eine gleichmäßige Verteilung der Belastungen aufrechterhalten werden kann, die mit zwei Decodierungsebenen und der Abtrennung der Lese/Schreibwege erreicht wird, kann insbesondere eine dritte Decodierungsebene hinzugefügt werden, wie es in Fig. 4 gezeigt ist. In Fig. 4 ist der RAM in einem Satz von Teilmodulen 41, 42, 43, 44 organisiert, wobei jedes Teilmodul eine Mehrzahl von N-Paarstrukturen aufweist, die wie in Fig. 3 gezeigt angeordnet sind, wobei derselbe als RAM betrachtet werden kann, der in einem einzigen Teilmodul organisiert ist, auf das global durch das Bezugszeichen 70 verwiesen wird.
Jedes Teilmodul 41, 42, 43, 44 ist mit Schreibsteuerschaltungen 28A, 28B, 28C, 28D versehen, die jeweils mit den Steuerschaltungen identisch sind, auf die gemeinsam als Bezugszeichen 28 in Fig. 3 verwiesen wird.
Ein erster Decodierer 16 mit zusammenhängenden Puffereinrichtungen 16A und ein zweiter Decodierer 23 liefern dieselben Auswahlfunktionen, die bezugnehmend auf Fig. 3 betrachtet wurden, die jedoch in diesem Fall auf die Mehrzahl von Teilmodulen erweitert sind. Jedes Teilmodul weist jeweils seinen eigenen Lesebus RBA, RBB, RBC, RBD und seinen eigenen Schreibbus WBA, WBB, WBC, WBD auf.
Ein dritter Decodierer 45, der beispielsweise die Bits A8-9 einer Adresse empfängt, liefert auf einer von vier Ausgangszuleitungen 46, 47, 48, 49 ein Teilmodulauswahisignal, welches mittels der Gatter 50, 51, 52, 53, ..., 57 lediglich die Lese/Schreibbusse des ausgewählten Teilmoduls freigibt.
Das Teilmodulauswahlsignal wird ferner verwendet, um zu ermöglichen, daß ein Schreibbefehl WW mittels der UND-Gatter 58, 59, 60, 61 zu dem ausgewählten Teilmodul durchgelassen wird.
Bei der vorhergehenden Beschreibung sind das Speicherzellenpaar, die N-Paarstrukturen und die RAM-Anordnung, die sich aus deren Verwendung ergibt, bezüglich des Ausführungsbeispiels mit Eintor-Speichern betrachtet worden.
Die Erfindung ist jedoch nicht auf Eintor-Implementierungen begrenzt, sondern auch für die Implementierung von Mehrtor- Speichern geeignet. Fig. 5 zeigt insbesondere den Entwurf eines Zellenpaars, der die Implementierung eines Dualtor- Speichers unterstützt.
In Fig. 5 ist die Bitschreibleitung auf zwei Bitschreibleitungen BWA, BWB verdoppelt.
Das Durchlaßgatter 5 ist mit der Leitung BWA verbunden und durch das Vorsehen eines weiteren Durchlaßgatters 65, das mit der Leitung BWB verbunden ist, verdoppelt.
Dasselbe gilt für das Durchlaßgatter 6, das mit der Leitung BWA verbunden ist und ein Duplikat 66 aufweist, das mit der Leitung BWB verbunden ist.
Die Teillesebitleitungen BR1, BR2 sind ebenso unterteilt (BR1A, BR2A, BR1B, BR2B) wie die Schreibleitungen (W1A, W2A, W1B, W2B). Die Durchlaßgatter 7, 8 von Fig. 1 sind in Durchlaßgatter 71, 72 bzw. 81, 82 unterteilt und auf die in Fig. 5 gezeigte Art und Weise, welche selbsterklärend ist, mit den Lesesteuerleitungen und den Teilbitleseleitungen verbunden.
Obwohl es nicht unbedingt notwendig ist, ermöglicht eine Unterteilung der Decodierer, wie z. B. der Decodierer 16, 23, 45, und der Schreibsteuerschaltungen, wie z. B. 28, einen Entwurf von Mehrtor-RAMs, bei denen ein gleichzeitiger Zugriff auf alle Tore für Lese-Schreib-Operationen durchgeführt werden kann.
In diesem Fall muß eine Konkurrenzentscheidungslogik vorgesehen werden, die einen mehrfachen gleichzeitigen Schreibzugriff auf dieselbe Position verhindert.
Die bevorzugte Anzahl N von Zellenpaaren, die eine N-Paarstruktur bilden, befindet sich bei dem gegenwärtigen Stand der CMOS-Technologie in dem Bereich von 8 bis 16, wobei jedoch die erwarteten Verbesserungen bei der Submikrometer- Technologie in naher Zukunft zu einer möglichen Zunahme dieses Bereichs auf bis zu 32 oder 64 als das vorteilhafteste Ausführungsbeispiel führen können.

Claims

1. Ein statischer integrierter CMOS-RAM, der eine Mehrzahl von Speicherzellen aufweist, wobei jede Speicherzelle einen ersten Invertierer (1, 2) und einen zweiten Invertierer (3, 4) mit einem Eingang und einem Ausgang aufweist, wobei der Eingang des ersten Invertierers mit dem Ausgang des zweiten Invertierers verbunden ist, wobei der Eingang des zweiten Invertierers mit dem Ausgang des ersten Invertierers verbunden ist, wobei

die Speicherzellen in struktursymmetrischen Paaren (10) angeordnet sind, die in Gruppen von N Paaren linear angeordnet sind, um N-Paarstrukturen zu bilden, wobei N eine Ganzzahl ist, die größer oder gleich 1 ist,

jede der Zellen eine Schreibsteuerleitung (W1, W2) aufweist,

jedes der Zellenpaare (10) eine Bitschreibleitung (BW), eine Lesesteuerleitung (RC), eine erste Bitleseleitung (BR1) für eine erste Zelle (1, 3) in dem Paar und eine zweite Bitleseleitung (BR2) für die zweite Zelle (2, 4) in dem Paar aufweist,

jede der Zellen ein erstes Durchlaßgatter (5, 6) mit einem Steuergatter, das mit der Schreibsteuerleitung (W1, W2) verbunden ist, zum Koppeln des Ausgangs des ersten Invertierers (1, 2) mit der Bitschreibleitung (BW) aufweist,

die erste und zweite Zelle in jedem der Paare jeweils ein zweites Durchlaßgatter (7, 8) mit einem Steuergatter aufweisen, das mit der Lesesteuerleitung (RC) verbunden ist, zum jeweiligen Koppeln des Ausgangs des zweiten Invertierers (3) der ersten Zelle mit der ersten Bitleseleitung (BR1) und des Ausgangs des zweiten Invertierers (4) der zweiten Zelle mit der zweiten Bitleseleitung (BR2),

die Bitschreibleitungen in jeder der N-Paarstrukturen miteinander verbunden sind, um eine Bitschreibverteilungseinrichtung (BWD) zu bilden,

die ersten Bitleseleitungen (BR1) in jeder der N- Paarstrukturen miteinander verbunden sind, um eine erste Teilbitlesekollektoreinrichtung (PBR1) zu bilden,

die zweiten Bitleseleitungen (BR2) in jeder der N- Paarstrukturen miteinander verbunden sind, um eine zweite Teilbitlesekollektoreinrichtung (PBR2) zu bilden, und

jede der N-Paarstrukturen eine Vollbitlesekollektoreinrichtung (BC) umfaßt, wobei eine erste Puffer- und Gattereinrichtung (12, 14) einen Eingang, der mit der ersten Teilbitlesekollektoreinrichtung (PBR1) gekoppelt ist, und einen Ausgang aufweist, der mit der Vollbitlesekollektoreinrichtung (BC) gekoppelt ist, wobei eine zweite Puffer- und Gattereinrichtung (13, 15) einen Eingang aufweist, der mit der zweiten Teilbitlesekollektoreinrichtung (PBR2) verbunden ist, und einen Ausgang aufweist, der mit der Vollbitlesekollektoreinrichtung (BC) gekoppelt ist, wobei die erste und die zweite Puffer- und Gattereinrichtung jeweils einen Steuereingang (Φ1, Φ2) zum Empfangen eines Steuersignals aufweisen.

2. Ein statischer integrierter CMOS-RAM gemäß Anspruch 1, bei dem der erste Invertierer (1, 2) kleiner dimensioniert ist als der zweite Invertierer (3, 4).

3. Ein statischer integrierter CMOS-RAM gemäß Anspruch 1, bei dem die Schreibsteuerleitung (W1, W2), die Bitschreibleitung (BW), die Lesesteuerleitung (RC) 1 die erste und die zweite Lesebitleitung (BR1, BR2), das erste und zweite Durchlaßgatter (5 - 8), die Bitschreibverteileinrichtung (BWD), die erste und zweite Teilbitlesekollektoreinrichtung (PBR1, PBR2), die erste und zweite Puffer- und Gattereinrichtung (12 - 15) und die Vollbitlesekollektoreinrichtung (BC) mit identischen Verbindungen unterteilt sind, um eine Mehrtorfähigkeit liefern.

4. Ein statischer integrierter CMOS-RAM gemäß Anspruch 1, bei dem die N-Paarstrukturen linear in einer Mehrzahl von parallelen lesbaren/schreibbaren Sätzen von N-Paarstrukturen angeordnet sind, wobei die Vollbitlesekollektoreinrichtungen in jedem Satz einen parallelen Lesekollektoreinrichtungsbus (RDB) bilden, wobei die Bitschreibverteileinrichtungen in jedem Satz einen parallelen Schreibverteileinrichtungsbus (WDB) bilden.

5. Ein statischer integrierter CMOS-RAM gemäß Anspruch 4, der ferner folgende Merkmale aufweist:

einen ersten Decodierer (16), der einen ersten Abschnitt einer Adresse empfängt und ein Bitauswahlsignal (17, 18) an einem der N Ausgänge ausgibt, die jeweils über eine Puffereinrichtung (19 - 22) mit einer der Lesesteuerleitungen (RC) in jeder der N- Paarstrukturen gekoppelt sind,

einen zweiten Decodierer (23), der einen zweiten Abschnitt einer Adresse empfängt und einen parallelen Satz von Auswahlsignalen (Φ1 - Φ32) an einer Mehrzahl von Ausgängen ausgibt, wobei jeder Ausgang jeweils mit dem Steuereingang entweder der ersten oder der zweiten Puffer- und Gattereinrichtung (12 - 15) in einem zusammenhängenden der parallelen Sätze der N-Paarstrukturen verbunden ist,

eine Schreibsteuereinrichtung (28), die einen Schreibbefehl (W) empfängt und mit dem ersten und dem zweiten Decodiererausgang und mit den Schreibsteuerleitungen aller Zellen gekoppelt ist, zum Empfangen des Bitauswahlsignals und des parallelen Satzes der Auswahlsignale als Eingangssignal und zum Ausgeben eines Schreibsteuersignals auf der Schreibsteuerleitung eines Satzes von Zellen, die in einem parallelen Satz der N-Paarstrukturen ausgewählt sind.

6. Ein statischer integrierter CMOS-RAM gemäß Anspruch 5, bei dem die parallelen Sätze von N-Paarstrukturen in einer Mehrzahl von Teilmodulen (41 - 44) angeordnet sind, wobei die parallelen Lesekollektoreinrichtungsbusse desselben Teilmoduis alle miteinander verbunden sind, um einen Teilmodullesedatenbus (RBA) zu bilden, wobei die parallelen Schreibverteilungseinrichtungsbusse desselben Teilmoduls alle miteinander verbunden sind, um einen Teilmodulschreibdatenbus (WBA) zu bilden, wobei der RAM ferner folgende Merkmale aufweist:

eine Decodier- und Steuereinrichtung (45), die einen dritten Abschnitt einer Adresse empfängt und als Reaktion auf den dritten Adressenabschnitt den Schreibdatenbus eines ausgewählten Teilmoduls aus den Teilmodulen und den Lesedatenbus des ausgewählten Teilmoduls mit den Eingangs/Ausgangsanschlüssen des integrierten RAM selektiv koppelt, wobei die Decodier- und Steuereinrichtung ferner einen Schreibbefehl von einem Eingangsanschluß des RAM empfängt und den Schreibbefehl zu der Schreibsteuereinrichtung des ausgewählten Teilmoduls durchläßt.