JPH09115286A

JPH09115286A - マルチポートメモリ

Info

Publication number: JPH09115286A
Application number: JP7268440A
Authority: JP
Inventors: Hiroaki Nanbu; 博昭南部; Kazuo Kanetani; 一男金谷; Su Yamazaki; 枢山崎; Takeshi Kusunoki; 武志楠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-10-17
Filing date: 1995-10-17
Publication date: 1997-05-02

Abstract

(57)【要約】【課題】マルチポートメモリにおいて、競合の発生する
確率を低減することと、消費電力及び占有面積を低減す
ることにある。また、半導体で構成した場合に、スイッ
チに競合が発生しても貫通電流が流れないようにして、
消費電力の増大を防止する【解決手段】ｍポートメモリを、ｐ（ｐはｍ＋１以上の
整数）個のサブメモリに分割し、アドレス信号内のある
ビットの信号及び／またはサブメモリのアクセス・デー
タを用いて、ｐ個のサブメモリの内の１つをそれぞれ選
択する。さらに、サブメモリを選択するスイッチを、ア
ドレスバッファとメモリセルアレーの間及び／またはメ
モリセルアレーと出力バッファの間に設ける。さらにス
イッチのオン・オフを制御する複数の信号に、優先順位
を付加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチポート半導
体メモリに係り、特にアドレス信号がｍ（ｍは２以上の
整数）組入力され、これらアドレス信号に対応するｍ組
のメモリセルが選択され、情報の読み出し又は書き込み
が並列に行われるマルチポートメモリに関するものであ
る。

【０００２】

【従来の技術】従来のメモリは、一般にアドレスバッフ
ァ、デコーダ、センス回路、出力回路等が１個ずつしか
配置されていなかったので、アクセスが複数存在して
も、同時には１つしかアクセスできなかった。例えば、
特開平２−１６６６９６号公報に記載のメモリが、この
ような例を示している。図２は、上記従来例を示すメモ
リの構成図であり、従来からよく知られているメモリの
構成を示している。図２において、Ａ１〜Ａ４はアドレ
ス入力端子、ＤＯはデータ出力端子、ＤＩはデータ入力
端子である。またＡＢはアドレスバッファ、ＤＥＣはデ
コーダ、ＭＡはメモリセルアレー、ＳＡはセンスアン
プ、ＷＡは書き込み回路、ＯＢは出力バッファ、ＷＢは
データ入力信号ＤＩ及び書き込み信号ＷＥ（本図では省
略してある）用のバッファである。図２で括弧で示した
端子及び回路は、書き込み時に必要な端子及び回路であ
り、ＤＩ，ＷＡ，ＷＢはそれぞれＤＯ，ＳＡ，ＯＢと並
列に設けるべきものであるが、ここでは省略して示して
いる。また、ドライバ回路の記載も図では省略されてい
る。ところで、近年プロセッサの高性能化を図るため
に、演算処理の並列化が進んでいる。演算処理の並列化
が進むと、演算に必要なデータの読み出し及び演算結果
の書き込みのため、メモリへのアクセスが頻繁に発生す
る。しかし、図２に示したメモリでは、入出力ポートが
１つしかないため、メモリへのアクセスを並列化するこ
とができず、プロセッサの性能を制限するようになって
きている。

【０００３】

【発明が解決しようとする課題】そこで、発明者等は、
本発明に先立って、メモリへのアクセスを並列化するこ
とができる２ポートのメモリを検討した。図３は、本発
明に先立って検討したマルチポートメモリの例を示す構
成図である。図３で、Ａ１１〜Ａ１４、ＤＯ１、ＤＩ１
は第１のポートに対応するアドレス入力端子、データ出
力端子、データ入力端子であり、Ａ２１〜Ａ２４、ＤＯ
２、ＤＩ２は第２のポートに対応するアドレス入力端
子、データ出力端子、データ入力端子である。また、本
図ではアドレス入力信号Ａ１４及びＡ２４で制御される
スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を設けてい
る。例えば、スイッチＳＷ１はＡ１４が”０”の時、Ａ
１１〜Ａ１４がＡＢ１に入力され、Ａ２４が”０”の
時、Ａ２１〜Ａ２４がＡＢ１に入力されるように制御さ
れる。また、スイッチＳＷ２はＡ１４が”１”の時、Ａ
１１〜Ａ１４がＡＢ２に入力され、Ａ２４が”１”の
時、Ａ２１〜Ａ２４がＡＢ２に入力されるように制御さ
れる。また、スイッチＳＷ３はＡ１４が”０”の時、Ｏ
Ｂ１（ＷＢ１）がデータ出力端子ＤＯ１（データ入力端
子ＤＩ１）に接続され、Ａ２４が”０”の時、ＯＢ１
（ＷＢ１）がデータ出力端子ＤＯ２（データ入力端子Ｄ
Ｉ２）に接続されされるように制御される。また、スイ
ッチＳＷ４はＡ１４が”１”の時、ＯＢ２（ＷＢ２）が
データ出力端子ＤＯ１（データ入力端子ＤＩ１）に接続
され、Ａ２４が”１”の時、ＯＢ２（ＷＢ２）がデータ
出力端子ＤＯ２（データ入力端子ＤＩ２）に接続されさ
れるように制御される。メモリをこのように構成する
と、メモリへのアクセスを並列化することができるの
で、プロセッサの性能向上が期待できる。

【０００４】しかしながら、本図のメモリを用いた場合
の性能を概算したところ、当初期待した程、性能が向上
しないことが明らかとなった。その原因を調べた結果、
Ａ１４及びＡ２４が共に”０”または”１”になったと
き、すなわち、競合の発生する確率（競合率）が５０％
であるため、メモリへのアクセスの並列化が実質的には
半分しか行えないためであることがわかった。また、本
図の構成では、アドレスバッファ、デコーダ、センスア
ンプ、出力バッファ等が２セット必要であるため、消費
電力及び占有面積が増加することがわかった。また、上
記スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４をＭＯＳト
ランジスタで構成した場合、上記競合が発生すると貫通
電流が流れ、消費電力が増大することがわかった。本発
明の目的は、このような従来の課題を解決し、上記アク
セス競合の発生する確率を低減し、かつ消費電力及び占
有面積の増加を低減することが可能なマルチポートメモ
リを提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明が用いる第１の手段は、ｎ（ｎは２以上の整
数）ビットのアドレス信号がｍ（ｍは２以上の整数）組
入力され、これらアドレス信号に対応するｍ組のメモリ
セルが選択され、情報の読み出し又は書き込みが並列に
行われるマルチポートメモリにおいて、上記マルチポー
トメモリを、ｐ（ｐはｍ＋１以上の整数）個のサブメモ
リに分割し、上記ｍ組のアドレス信号が入力された時、
それぞれのアドレス信号のｎビット内のあるｑ（ｑは１
以上の整数）ビットの信号及び／またはそれぞれのサブ
メモリのアクセス・データを用いて、ｐ個のサブメモリ
の内の１つをそれぞれ選択するようにすることである。
また、第２の手段は、アドレス入力端子とメモリセルア
レーの間及びメモリセルアレーとデータ出力端子の間に
それぞれスイッチを設け、上記ｑビットの信号でこれら
スイッチのオン・オフを制御することにより、ｐ個のサ
ブメモリの内の１つをそれぞれ選択するようにする。さ
らに、第３の手段は、上記アドレス入力端子とメモリセ
ルアレーの間に設けるスイッチを、アドレスバッファと
メモリセルアレーの間に設けるとともに、上記メモリセ
ルアレーとデータ出力端子の間に設けるスイッチを、メ
モリセルアレーと出力バッファの間に設けることであ
る。さらに、第４の手段は、上記スイッチのオン・オフ
を制御する複数の信号に、優先順位を付加することであ
る。

【０００６】

【発明の実施の形態】本発明において、上記第１の手段
を用いた場合、ｐを分割されたサブメモリの数、ｍを入
力ポートの数、ｐ＾ｍをｐのｍ乗とすると、競合の発生
する確率Ｐは、Ｐ＝１−ｐ！／（ｐ−ｍ）！／ｐ＾ｍと
なる。ｐはｍ＋１以上の整数なので、例えば２ポートの
メモリ（ｍ＝２）ではＰ＜０．５、すなわち、競合の発
生する確率を５０％未満にできる。また、上記第２の手
段および第３の手段を用いた場合、アドレスバッファ、
デコーダ、センスアンプ、出力バッファ等がｍセットし
か必要でないため、消費電力及び占有面積の増加を低減
できる。また、上記第４の手段を用いた場合、上記スイ
ッチをＭＯＳトランジスタで構成したとき、上記競合が
発生しても貫通電流が流れないので、消費電力の増大を
防止することができる。結局、本発明においては、競合
の発生する確率を５０％未満にでき、消費電力及び占有
面積の増加を低減できる。

【０００７】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の第１の実施例を示すマルチ
ポートメモリの構成図である。ここでは、ｎビットのア
ドレス信号が２組入力され、これらアドレス信号に対応
する２組のメモリセルが選択され、情報の読み出し又は
書き込みが並列に行われる２ポートメモリを示してい
る。本図で、Ａ１１〜Ａ１ｎ、ＤＯ１、ＤＩ１は第１の
ポートに対応するアドレス入力端子、データ出力端子、
データ入力端子であり、Ａ２１〜Ａ２ｎ、ＤＯ２、ＤＩ
２は第２のポートに対応するアドレス入力端子、データ
出力端子、データ入力端子である。本実施例では、マル
チポートメモリを４個のサブメモリＭＡ１〜ＭＡ４に分
割し、上記２組のアドレス信号が入力された時、それぞ
れのアドレス信号のＡ１３〜Ａ１ｎ及びＡ２３〜Ａ２ｎ
を用いて、４個のサブメモリの内の１つをそれぞれ選択
するようにしている（請求項１参照）。具体的には、ア
ドレス入力端子Ａ１１〜Ａ１ｎ，Ａ２１〜Ａ２ｎとメモ
リセルアレーＭＡ１〜４の間及びメモリセルアレーＭＡ
１〜４とデータ出力端子Ｄ０１，Ｄ０２の間にスイッチ
ＳＷ１〜ＳＷ８を設け、アドレス入力信号Ａ１３〜Ａ１
ｎ及びＡ２３〜Ａ２ｎでこれらのスイッチのオン・オフ
を制御することにより、４個のサブメモリＭＡ１〜ＭＡ
４の内の１つをそれぞれ選択するようにしている（請求
項２参照）。メモリをこのように構成すると、メモリへ
のアクセスを並列化することができるので、プロセッサ
の性能向上が期待できる。さらに、競合の発生する確率
Ｐは、入力ポート数ｍ＝２，分割サブメモリ数ｐ＝４な
ので、Ｐ＝１−ｐ！／（ｐ−ｍ）！／ｐ＾ｍ＝１−４！
／（４−２）！／４＾２＝０．２５（２５％）となり、
競合の発生率を図３に示すマルチポートメモリの場合の
１／２に減少できる。

【０００８】図４は、本発明の第２の実施例を示すマル
チポートメモリの構成図である。図４が図１と異なる第
１点目は、図４では、アドレス入力端子とメモリセルア
レーの間に設けるスイッチＳＷ１〜ＳＷ４を、アドレス
バッファＡＢ１，ＡＢ２とデコーダＤＥＣ１〜ＤＥＣ４
の間に設けた点である（請求項３参照）。このようにメ
モリを構成すると、アドレスバッファの数を低減できる
ので（図４の例では４個から２個に低減）、その分だけ
消費電力及び占有面積を低減できる。図４が図１と異な
る第２点目は、図４では、メモリセルアレーとデータ出
力端子の間に設けるスイッチＳＷ５〜ＳＷ８を、センス
アンプＳＡ１〜ＳＡ４と出力バッファＯＢ１，ＯＢ２の
間に設けた点である（請求項４参照）。このようにメモ
リを構成すると、出力バッファの数を低減できるので
（図４の例では４個から２個に低減）、その分だけ消費
電力及び占有面積を低減できる。

【０００９】図５は、本発明の第３の実施例を示すマル
チポートメモリの構成図である。図５が図１と異なる第
１点目は、図５では、アドレス入力端子とメモリセルア
レーの間に設けるスイッチＳＷ１〜ＳＷ４を、デコーダ
ＤＥＣ１〜ＤＥＣ２とメモリセルアレーＭＡ１〜ＭＡ４
の間に設けた点である（請求項３参照）。このようにメ
モリを構成すると、アドレスバッファ及びデコーダの数
を低減できるので（図５の例ではそれぞれ４個から２個
に低減）、その分だけ消費電力及び占有面積を低減でき
る。図５が図１と異なる第２点目は、図５では、メモリ
セルアレーとデータ出力端子の間に設けるスイッチＳＷ
５〜ＳＷ８を、メモリセルアレーＭＡ１〜ＭＡ４とセン
スアンプＳＡ１〜ＳＡ２の間に設けた点である（請求項
４参照）。このようにメモリを構成すると、センスアン
プ及び出力バッファの数を低減できるので（図５の例で
はそれぞれ４個から２個に低減）、その分だけ消費電力
及び占有面積を低減できる。

【００１０】図６は、本発明の第４の実施例を示すマル
チポートメモリのスイッチの構成図である。すなわち、
図６（ａ）は上記スイッチの１個を示しており、図６
（ｂ）は（ａ）に示したスイッチをＭＯＳトランジスタ
で構成した例を示している。図６の例では、通常のＭＯ
ＳトランジスタのスイッチＭ１，Ｍ２にインバータＮＯ
Ｔ１とＡＮＤ回路ＡＮＤ１を付加し、制御信号ＣＮＴ１
がＣＮＴ２に優先するようにしている（請求項５参
照）。もし、ＮＯＴ１とＡＮＤ１が無いと、例えばＡ
＝”１”（すなわち高電位）、Ｂ＝”０”（すなわち低
電位）で、競合（すなわちＣＮＴ１及びＣＮＴ２の両方
が高電位）が発生すると、Ａの端子からＭ１，Ｃ，Ｍ２
を介してＢの端子に貫通電流が流れ、消費電力が著しく
増大する。しかし、インバータＮＯＴ１とＡＮＤ回路Ａ
ＮＤ１を付加すると、ＣＮＴ１が高電位の時、Ｍ２は必
ずオフするので、貫通電流が流れ消費電力が増大するの
を防止することができる。

【００１１】図７は、本発明の第５の実施例を示すマル
チポートメモリのスイッチの他の構成図である。図７で
は、図６（ａ）に示したスイッチを複数のＭＯＳトラン
ジスタで構成した場合である。ＭＯＳトランジスタＭ１
〜Ｍ８及びインバータＮＯＴ１，ＮＯＴ２で構成された
インバータ・タイプのスイッチにインバータＮＯＴ３と
ＡＮＤ回路ＡＮＤ１を付加し、制御信号ＣＮＴ１がＣＮ
Ｔ２に優先するようにしている（請求項５参照）。も
し、ＮＯＴ３とＡＮＤ１が無いと、例えばＡ＝”１”
（すなわち高電位）、Ｂ＝”０”（すなわち低電位）
で、競合（すなわちＣＮＴ１及びＣＮＴ２の両方が高電
位）が発生すると、電源端子ＶＤＤからＭ５，Ｍ６，／
Ｃ，Ｍ３，Ｍ４を介して電源端子ＶＳＳに貫通電流が流
れ、消費電力が著しく増大する。しかし、ＮＯＴ３とＡ
ＮＤ１を付加すると、ＣＮＴ１が高電位の時、Ｍ６，Ｍ
７は必ずオフするので、貫通電流が流れ消費電力が増大
するのを防止することができる。

【００１２】図８は、本発明の第６の実施例を示すマル
チポートメモリの構成図である。図８の例では、図１、
図４、および図５に示したメモリセルアレーＭＡ１の他
の構成を示している。図８が図４と異なる点は、図８で
は、アドレス信号Ａ０１，Ａ０２を追加し、メモリセル
アレーの縦方向の選択を可能にしている点である。すな
わち、Ａ０１，Ａ０２の２ビットで、メモリセルアレー
ＭＡを縦方向に００，０１，１０，１１の最大４つに分
割することができるので、Ａ１１〜Ａ１ｎから入力され
る同じアドレス信号でも、Ａ０１，Ａ０２のアドレス信
号により異なった領域をアクセスすることができる。こ
のようにメモリセルアレーを構成すると、同じアドレス
でも縦方向に異なった領域をアクセスできるので、メモ
リ構成の変更が容易に行えるという長所がある。なお、
アドレス入力端子Ａ０１，Ａ０２とメモリセルアレーＭ
Ａ１〜４の間に上記スイッチＳＷを設けてもよい。すな
わち、スイッチＳＷを切り替えることにより、縦方向の
アドレス指定をＭＡ１〜ＭＡ４のいずれかに入力するこ
とができる。

【００１３】図９は、本発明の第７の実施例を示すマル
チポートメモリの構成図である。図９では、図１、図
４、および図５に示したメモリセルアレーＭＡ１の他の
構成例を示している。図９が図４と異なる点は、図９で
は、メモリセルアレーを通常のデータ・アレーＭＡ１と
アクセス・データ・アレーＡＤ１とで構成している点で
ある（請求項６参照）。ここで、アクセス・データ・ア
レーＡＤ１には、データ・アレー内のデータが有効か無
効かを示す有効ビット、またはデータ・アレー内のデー
タが最近アクセスされたかどうかを示すＭＲＵ（Most R
ecently Used）またはＬＲＵ（Least Recently Used）
情報、またはデータ・アレー内のデータに対する保護情
報、またはセット・アソシアティブ方式のメモリで必要
となるアドレス・タグ等が記憶されている。通常、これ
らの情報を基に、アクセスされたデータ・アレーＭＡ１
内のデータを処理するので、これらの情報をデータ・ア
レーＭＡ１内のデータと並列にアクセスすると、同時に
１回のアクセスで済むので、メモリシステム全体の高性
能化が可能となる。

【００１４】図１０は、本発明の第８の実施例を示すマ
ルチポートメモリの構成図である。図１０では、図１、
図４、および図５に示したメモリセルアレーＭＡ１の他
の構成例を示している。図１０が図９と異なる点は、図
１０では、アドレス信号Ａ０１，Ａ０２を追加し、メモ
リセルアレーの縦方向の選択を可能にしている点であ
る。すなわち、図９と同じように、アクセス・データ・
アレーＡＤ１を設けるとともに、データ・アレーＭＡ１
の縦方向に最大４つまで分割して、Ａ１１〜Ａ１ｎとは
別のアドレス信号Ａ０１，Ａ０２を入力することによ
り、分割された領域の１つを指定することができる。こ
のようにメモリセルアレーを構成すると、メモリ構成の
変更が容易に行えるという長所がある。なお、アドレス
入力端子Ａ０１，Ａ０２とメモリセルアレーＭＡ１〜４
の間に上記スイッチを設けてもよい。

【００１５】図１１は、本発明の第９の実施例を示すマ
ルチポートメモリのスイッチ制御回路の構成図である。
図１１では、図１、図４、および図５に示したスイッチ
制御回路ＣＮＴの構成例を示している。ここでは、２組
のアドレス信号（Ａ１１〜Ａ１４，Ａ２１〜Ａ２４）が
入力された時、それぞれのアドレス信号の４ビット内の
ある２ビット（Ａ１３，Ａ１４及び、Ａ２３，Ａ２４）
をデコードすることにより、４個のサブメモリの内の１
つをそれぞれ選択するようにしている（請求項７参
照）。また、ＣＯＮＦＤは競合の有無を検出する回路で
あり、競合が発生すると出力ＣＯＮＦが”１”となる。
ＣＯＮＦ出力は、このメモリアレーを制御するメモリ制
御回路（図示省略）に送出されることにより、メモリ制
御回路の制御でアクセスを中止させる。

【００１６】図１２は、本発明の第１０の実施例を示す
マルチポートメモリのスイッチ制御回路の構成図であ
る。図１２では、図１、図４、および図５に示したスイ
ッチ制御回路ＣＮＴの他の構成例を示している。ここで
は、２組のアドレス信号（Ａ１１〜Ａ１６，Ａ２１〜Ａ
２６）が入力された時、それぞれのアドレス信号の６ビ
ット内のある４ビット（Ａ１３〜Ａ１６，Ａ２３〜Ａ２
６）と、４個のサブメモリが保持しているデータに対応
するアドレス・タグ（ＴＡＧ１１，ＴＡＧ２１）とを比
較することにより、４個のサブメモリの内の１つをそれ
ぞれ選択するようにしている（請求項８参照）。すなわ
ち、アドレス信号の内の特定の４ビットはアドレス・タ
グＴＡＧ１１からセンスアンプＳＡ１１を介して読み出
されたデータとエクスクルッシブＮＯＲゲートでそれぞ
れ比較され、ＡＮＤゲートを介してスイッチＳＷ１〜Ｓ
Ｗ８に出力されて、これらスイッチＳＷ１〜８を制御す
ることにより４個のサブメモリの１つを選択している。
アドレス信号とアドレス・タグのデータとが一致した場
合には、そのアドレス信号に該当するデータがサブメモ
リ内の１つに格納されていることを意味している。ま
た、ＣＯＮＦＤは競合の有無を検出する回路であり、競
合が発生すると出力ＣＯＮＦが”１”となる。ＣＯＮＦ
出力は、マルチポートメモリを制御するメモリ制御回路
に送出される。

【００１７】図１３は、本発明の第１１の実施例を示す
マルチポートメモリのスイッチ制御回路の構成図であ
る。図１３では、図１、図４、および図５に示したスイ
ッチ制御回路ＣＮＴの他の構成例を示している。図１３
が図１２と異なる点は、図１３では、アドレス・タグＴ
ＡＧ１１を２組のアドレス信号（Ａ１３〜Ａ１６，Ａ２
３〜Ａ２６）に対して共通に１個設けている点である。
各アドレス信号の特定の４ビットがアドレス・タグのデ
ータと一致すれば、サブメモリの１つに該当するデータ
が格納されているので、該当するスイッチＳＷ１〜８の
１つを制御することにより該当サブメモリをアクセスす
る。このようにスイッチ制御回路を構成すると、回路の
占有面積及び消費電力を小さくできる。

【００１８】図１４は、本発明の第１２の実施例を示す
スイッチ制御回路の構成図である。図１４では、図１、
図４、および図５に示したスイッチ制御回路ＣＮＴの他
の構成例を示しており、特に、図１１の構成と図１２の
構成を組み合わせた構成になっている。すなわち、２組
のアドレス信号（Ａ１１〜Ａ１７，Ａ２１〜Ａ２７）が
入力された時、それぞれのアドレス信号の７ビット内の
ある１ビット（Ａ１３及びＡ２３）をデコードし、さら
に、それぞれのアドレス信号の７ビット内のある４ビッ
ト（Ａ１４〜Ａ１７，Ａ２４〜Ａ２７）と、４個のサブ
メモリが保持しているデータに対応するアドレス・タグ
（ＴＡＧ１１，ＴＡＧ１２及びＴＡＧ２１，ＴＡＧ２２
（ＴＡＧ２１，ＴＡＧ２２は図示してない））とを比較
することにより、４個のサブメモリの内の１つをそれぞ
れ選択するようにしている。すなわち、ここでは、アド
レス信号の１ビットＡ１３をデコーダＤＥＣ１１，ＤＥ
Ｃ１２に入力してデコードするとともに、そのＡ１３を
他のデコーダＤＥＣ２１に入力してデコードしている。
前者のデコーダＤＥＣ１１，１２では、アドレス・タグ
ＴＡＧ１１，ＴＡＧ１２内の２つに分割された区域のい
ずれか一方を選択し、その区域のデータをセンスアンプ
ＳＡ１１，１２を介して読み出す。後者のデコーダＤＥ
Ｃ２１では、スイッチＳＷ１〜ＳＷ８のいずれを制御す
るかをデコードして選択する。アドレス信号の特定ビッ
トがアドレス・タグのデータと一致したものを選択する
とともに、デコーダＤＥＣ２１でデコードし、それらの
結果の組合わせによりスイッチＳＷ１〜８を制御するこ
とになる。

【００１９】図１５は、本発明の第１３の実施例を示す
マルチポートメモリのスイッチ制御回路の構成図であ
る。図１５では、図１２、図１３、および図１４に示し
たスイッチ制御回路ＣＮＴ内のスイッチＳＷ１，ＳＷ５
を制御する部分の他の構成例を示している。ここでは、
アドレス・タグＴＡＧ１１の他にアクセス・データ・ア
レーＡＤ１１’を設けている。なお、アクセス・データ
・アレーには、データ・アレー（メモリアレー）内のデ
ータが有効か無効かを示す有効ビット、またはデータ・
アレー内のデータが最近アクセスされたかどうかを示す
ＭＲＵ（Most Recently Used）またはＬＲＵ（Least Re
cently Used）情報、またはデータ・アレー内のデータ
に対する保護情報等が記憶されている。通常、これらの
情報を基に、アクセスされたデータ・アレー内のデータ
を処理するので、これらの情報のアクセスをデータ・ア
レー内のデータにアクセスする前に、アドレス・タグへ
のアクセスと並列に行うと、メモリシステム全体の高性
能化が可能となる。ここでは、スイッチＳＷ１〜８のう
ちのＳＷ１とＳＷ５のうちの１つを制御する回路を示し
ており、他のスイッチＳＷ２〜４，ＳＷ６〜８を制御す
る回路は別に設けられている。なお、本図のＡＮＡは、
アクセス・データ・アレーＡＤ１１′が記憶している上
記情報を解析し、その結果を基にスイッチＳＷ１，ＳＷ
５を制御する信号の一部を発生する回路である。

【００２０】図１６は、本発明の第１４の実施例を示す
マルチポートメモリのスイッチ制御回路の構成図であ
る。図１６では、図１２、図１３、および図１４に示し
たスイッチ制御回路ＣＮＴ内のスイッチＳＷ１，ＳＷ５
を制御する部分の他の構成例を示している。ここでは、
アドレス・タグＴＡＧ１１の代わりにアクセス・データ
・アレーＡＤ１１’を設けている。ここで、アクセス・
データ・アレーＡＤ１１′には、有効ビット、またはＭ
ＲＵまたはＬＲＵ情報、または保護情報等が記憶されて
いる。通常、これらの情報を基に、アクセスされたデー
タ・アレー内のデータを処理するので、これらの情報の
アクセスをデータ・アレー内のデータにアクセスする前
に行うと、メモリシステム全体の高性能化が可能とな
る。データが有効であれば、次に別個のアドレス・タグ
等と比較することにより、サブメモリの１つを選択す
る。ここでは、スイッチＳＷ１〜８のうちのＳＷ１とＳ
Ｗ５のうちの１つを制御する回路を示しており、他のス
イッチＳＷ２〜４，ＳＷ６〜８を制御する回路は別に設
けられている。なお、本図のＡＮＡは、アクセス・デー
タ・アレーＡＤ１１′が記憶している上記情報を解析
し、その結果を基にスイッチＳＷ１，ＳＷ５を制御する
信号を発生する回路である。

【００２１】

【発明の効果】以上述べたように、本発明によれば、競
合の発生する確率Ｐは、Ｐ＝１−ｐ！／（ｐ−ｍ）！／
ｐ＾ｍで示され、ｐはｍ＋１以上の整数であるため、例
えば２ポートのメモリ（ｍ＝２）ではＰ＜０．５、つま
り競合の発生する確率を５０％未満にすることができ
る。また、アドレスバッファ、デコーダ、センスアン
プ、出力バッファ等がｍセットしか必要でないため、消
費電力及び占有面積の増加を低減できる。さらに、スイ
ッチをＭＯＳトランジスタで構成した場合、上記競合が
発生しても貫通電流が流れないので、消費電力の増大を
防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すマルチポートメモ
リの構成図である。

【図２】従来例を示すメモリの構成図である。

【図３】本発明に先立って検討したマルチポートメモリ
の構成例を示す図である。

【図４】本発明の第２の実施例を示すマルチポートメモ
リの構成図である。

【図５】本発明の第３の実施例を示すマルチポートメモ
リの構成図である。

【図６】本発明の第４の実施例を示すスイッチの構成図
である。

【図７】本発明の第５の実施例を示すスイッチの構成図
である。

【図８】本発明の第６の実施例を示すマルチポートメモ
リの構成図である。

【図９】本発明の第７の実施例を示すマルチポートメモ
リの構成図である。

【図１０】本発明の第８の実施例を示すマルチポートメ
モリの構成図である。

【図１１】本発明の第９の実施例を示すスイッチ制御回
路の構成図である。

【図１２】本発明の第１０の実施例を示すスイッチ制御
回路の構成図である。

【図１３】本発明の第１１の実施例を示すスイッチ制御
回路の構成図である。

【図１４】本発明の第１２の実施例を示すスイッチ制御
回路の構成図である。

【図１５】本発明の第１３の実施例を示すスイッチ制御
回路の構成図である。

【図１６】本発明の第１４の実施例を示すスイッチ制御
回路の構成図である。

【符号の説明】

Ａ１１〜Ａ２ｎ……アドレス入力端子、ＤＯ１〜ＤＯ２
……データ出力端子、ＤＩ１〜ＤＩ２……データ入力端
子、ＡＢ１〜ＡＢ４……アドレスバッファ、ＤＥＣ１〜
ＤＥＣ２１……デコーダ、ＭＡ１〜ＭＡ４……メモリセ
ルアレー、ＳＡ１〜ＳＡ１１……センスアンプ、ＷＡ１
〜ＷＡ４……書き込み回路、ＯＢ１〜ＯＢ４……出力バ
ッファ、ＳＷ１〜ＳＷ８……スイッチ、ＷＢ１〜ＷＢ４
……データ入力信号及び書き込み信号用のバッファ、Ａ
０１，Ａ０２……別のアドレス入力端子、ＣＮＴ１，２
……制御信号、ＮＯＴ１，２，３……インバータ、ＡＮ
Ｄ１…アンド回路、ＴＡＧ１１,１２……アドレス・タ
グ、ＡＤ１１′……アクセスデータアレー、ＡＮＡ……
アクセスデータアレー解析部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者楠武志千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】ｎ（ｎは２以上の整数）ビットのアドレス
信号がｍ（ｍは２以上の整数）組、アドレスバッファに
入力され、これらアドレス信号に対応するｍ組のメモリ
セルが選択され、出力バッファへの情報の読み出し又は
入力バッファからメモリセルへの書き込みが並列に行わ
れるマルチポートメモリにおいて、ｐ（ｐはｍ＋１以上の整数）個のサブメモリに分割され
たメモリ部と、上記ｍ組のアドレス信号が入力された時、それぞれのア
ドレス信号のｎビット内のあるｑ（ｑは１以上の整数）
ビットの信号及び／またはそれぞれのサブメモリのアク
セス・データを用いて、上記ｐ個のサブメモリの内の１
つをそれぞれ選択するアクセス制御部とを備えたことを
特徴とするマルチポートメモリ。
【請求項２】前記アクセス制御部には、アドレス入力端
子とメモリセルアレーの間及びメモリセルアレーとデー
タ出力端子の間にスイッチを設け、上記ｑビットの信号
でこれらスイッチのオン・オフを制御することにより、
ｐ個のサブメモリの内の１つをそれぞれ選択することを
特徴とする請求項１記載のマルチポートメモリ。
【請求項３】前記アドレス入力端子とメモリセルアレー
の間に設けたスイッチを、アドレスバッファとメモリセ
ルアレーの間に設けたことを特徴とする請求項２記載の
マルチポートメモリ。
【請求項４】前記メモリセルアレーとデータ出力端子の
間に設けたスイッチを、メモリセルアレーと出力バッフ
ァの間に設けたことを特徴とする請求項２記載のマルチ
ポートメモリ。
【請求項５】前記スイッチのオン・オフを制御する複数
の信号に、優先順位を付加したことを特徴とする請求項
２記載のマルチポートメモリ。
【請求項６】前記サブメモリは、通常のデータ・アレー
と、該データ・アレーのデータが有効か否かを示す有効
ビット、該データのＭＲＵあるいはＬＲＵ情報、あるい
は保護情報、あるいは、アドレス・タグが記憶されてい
るアクセス・データ・アレーとで構成されていることを
特徴とする請求項１記載のマルチポートメモリ。
【請求項７】前記ｍ組のアドレス信号が入力された時、
それぞれのアドレス信号のｎビット内のあるｑ（ｐ≧２
＾ｑ＝２のｑ乗。ｑは２以上の整数）ビットをデコード
することにより、上記ｐ個のサブメモリの内の１つをそ
れぞれ選択するようにしたことを特徴とする請求項１記
載のマルチポートメモリ。
【請求項８】前記ｍ組のアドレス信号が入力された時、
それぞれのアドレス信号のｎビット内のあるｑビット
と、上記ｐ個のサブメモリが保持しているデータに対応
するアドレス・タグとを比較することにより、上記ｐ個
のサブメモリの内の１つをそれぞれ選択するようにした
ことを特徴とする請求項１記載のマルチポートメモリ。