[第1実施形態]
本発明の第1実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図1乃至図22を用いて説明する。
(不揮発性半導体記憶装置)
まず、本実施形態による不揮発性半導体記憶装置について図1乃至図6を用いて説明する。図1は、本実施形態による不揮発性半導体記憶装置を示す回路図である。
図1に示すように、本実施形態による不揮発性半導体記憶装置は、選択トランジスタSTと、選択トランジスタSTに接続されたメモリセルトランジスタMTとによりメモリセルMCが構成されている。選択トランジスタSTのソースは、メモリセルトランジスタMTのドレインに接続されている。より具体的には、選択トランジスタSTのソースとメモリセルトランジスタMTのドレインとは、1つの不純物拡散層により一体に形成されている。
複数のメモリセルMCは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルMCにより、メモリセルアレイ10が構成されている。
同一の列に存在する複数の選択トランジスタSTのドレインは、ビット線BLにより共通接続されている。
同一の行に存在する複数のメモリセルトランジスタMTのコントロールゲートは、第1のワード線WL1により共通接続されている。
同一の行に存在する複数の選択トランジスタSTのセレクトゲートは、第2のワード線WL2により共通接続されている。
同一の行に存在する複数のメモリセルトランジスタMTのソースは、ソース線SLにより共通接続されている。
選択トランジスタSTのドレインを共通接続する複数のビット線BLは、列デコーダ12に接続されている。列デコーダ12は、選択トランジスタSTのドレインを共通接続する複数のビット線BLの電位を制御するためのものである。列デコーダ12には、ビット線BLに流れる電流を検出するためのセンスアンプ13が接続されている。列デコーダ12は、比較的低い電圧で動作する低電圧回路により構成されている。低電圧回路は、耐圧が比較的低い一方、高速で動作し得る回路である。低電圧回路のトランジスタ(図示せず)のゲート絶縁膜(図示せず)は、比較的薄く形成されている。このため、列デコーダ12に用いられている低電圧回路のトランジスタは比較的高速で動作し得る。本実施形態において列デコーダ12に低電圧回路を用いているのは、選択トランジスタSTのドレインには高電圧を印加する必要がない一方、メモリセルトランジスタMTに書き込まれた情報を読み出す際に選択トランジスタSTを高速で動作させることが必要なためである。本実施形態では、列デコーダ12に低電圧回路が用いられているため、選択トランジスタSTを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
メモリセルトランジスタMTのコントロールゲートを共通接続する複数の第1のワード線WL1は、第1の行デコーダ(電圧印加回路)14に接続されている。第1の行デコーダ14は、メモリセルトランジスタMTのコントロールゲートを共通接続する複数の第1のワード線WL1の電位をそれぞれ制御するためのものである。第1の行デコーダ14は、高電圧回路(高耐圧回路)により構成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が比較的高い回路である。高電圧回路のトランジスタ(図示せず)のゲート絶縁膜(図示せず)は、十分な耐圧を確保すべく、比較的厚く形成されている。このため、高電圧回路のトランジスタは、低電圧回路のトランジスタと比較して、動作速度が遅い。本実施形態において第1の行デコーダ14に高電圧回路を用いているのは、メモリセルトランジスタMTに情報を書き込む際やメモリセルトランジスタMTに書き込まれた情報を消去する際に、第1のワード線WL1に高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1のワード線WL1には常に電源電圧VCCが印加されている。このため、第1の行デコーダ14に用いられている高電圧回路の動作速度が比較的遅くても、特段の問題はない。
選択トランジスタSTのセレクトゲートを共通接続する複数の第2のワード線WL2は、第2の行デコーダ16に接続されている。第2の行デコーダ16は、選択トランジスタSTのセレクトゲートを共通接続する複数の第2のワード線WL2の電位を制御するためのものである。第2の行デコーダ16は、低電圧回路(低耐圧回路)により構成されている。本実施形態において第2の行デコーダ16に低電圧回路を用いているのは、選択トランジスタSTのセレクトゲートには高電圧を印加する必要がない一方、選択トランジスタSTを高速で動作させることが重要なためである。本実施形態では、第2の行デコーダ16に低電圧回路が用いられているため、選択トランジスタSTを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
メモリセルトランジスタMTのソースを共通接続する複数のソース線SLは、第3の行デコーダ18に接続されている。第3の行デコーダ18は、メモリセルトランジスタMTのソースを共通接続する複数のソース線SLの電位を制御するためのものである。第3の行デコーダ18は、高電圧回路(高耐圧回路)により構成されている。本実施形態において第3の行デコーダ18に高電圧回路を用いているのは、メモリセルトランジスタMTに情報を書き込む際に、ソース線SLに高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、ソース線SLは常に接地されている。このため、第3の行デコーダ18の動作速度が比較的遅くても、特段の問題はない。
次に、本実施形態による不揮発性半導体記憶装置のメモリセルアレイの構造を図2乃至図5を用いて説明する。図2は、本実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図3は、図2のA−A′断面図である。図4は、図2のB−B′断面図である。図5は、図2のC−C′断面図である。
半導体基板20には、素子領域21を画定する素子分離領域22が形成されている。半導体基板20としては、例えばP型のシリコン基板が用いられている。素子分離領域22は、例えばSTI(Shallow Trench Isolation)法により形成されている。
素子分離領域22が形成された半導体基板20内には、N型の埋め込み拡散層24が形成されている。N型の埋め込み拡散層24の上側の部分は、P型ウェル26となっている。
半導体基板20上には、トンネル絶縁膜28aを介してフローティングゲート30aが形成されている。フローティングゲート30aは、各々の素子領域21毎に電気的に分離されている。
フローティングゲート30a上には、絶縁膜32aを介してコントロールゲート34aが形成されている。同一の行に存在するメモリセルトランジスタMTのコントロールゲート34aは、共通接続されている。換言すれば、フローティングゲート30上には、絶縁膜32を介して、コントロールゲート34aを共通接続する第1のワード線WL1が形成されている。
半導体基板20上には、フローティングゲート30aと並行して、選択トランジスタSTのセレクトゲート30bが形成されている。同一の行に存在する選択トランジスタSTのセレクトゲート30bは、共通接続されている。換言すれば、半導体基板20上には、ゲート絶縁膜28bを介して、セレクトゲート30bを共通接続する第2のワード線WL2が形成されている。選択トランジスタSTのゲート絶縁膜28bの膜厚は、メモリセルトランジスタMTのトンネル絶縁膜28aの膜厚と等しくなっている。
セレクトゲート30b上には、絶縁膜32bを介して、ポリシリコン層34bが形成されている。
フローティングゲート30aの両側の半導体基板20内、及び、セレクトゲート30bの両側の半導体基板20内には、N型の不純物拡散層36a、36b、36cが形成されている。
メモリセルトランジスタMTのドレインを構成する不純物拡散層36bと選択トランジスタSTのソースを構成する不純物拡散層36bとは、同一の不純物拡散層36bにより構成されている。
フローティングゲート30aとコントロールゲート34aとを有する積層体の側壁部分には、サイドウォール絶縁膜37が形成されている。
また、セレクトゲート30bとポリシリコン層34bとを有する積層体の側壁部分には、サイドウォール絶縁膜37が形成されている。
メモリセルトランジスタMTのソース領域36a上、選択トランジスタSTのドレイン領域36c上、コントロールゲート34aの上部、及び、ポリシリコン層34bの上部には、例えばコバルトシリサイドより成るシリサイド層38a〜38dがそれぞれ形成されている。ソース電極36a上のシリサイド層38aは、ソース電極として機能する。ドレイン電極36c上のシリサイド層38cは、ドレイン電極として機能する。
こうして、フローティングゲート30aとコントロールゲート34aとソース/ドレイン拡散層36a、36bとを有するメモリセルトランジスタMTが構成されている。
また、セレクトゲート30bとソース/ドレイン拡散層36b、36cとを有する選択トランジスタSTが構成されている。選択トランジスタSTは、NMOSトランジスタである。本実施形態では、選択トランジスタSTとして、PMOSトランジスタより動作速度が速いNMOSトランジスタが用いられているため、動作速度の向上に寄与することができる。
メモリセルトランジスタMT及び選択トランジスタSTが形成された半導体基板20上には、シリコン窒化膜(図示せず)とシリコン酸化膜(図示せず)とから成る層間絶縁膜40が形成されている。
層間絶縁膜40には、ソース電極38a、ドレイン電極38bにそれぞれ達するコンタクトホール42が形成されている。
コンタクトホール42内には、例えばタングステンより成る導体プラグ44が埋め込まれている。
導体プラグ44が埋め込まれた層間絶縁膜40上には、配線(第1金属配線層)46が形成されている。
配線46が形成された層間絶縁膜40上には、層間絶縁膜48が形成されている。
層間絶縁膜48には、配線46に達するコンタクトホール50が形成されている。
コンタクトホール50内には、例えばタングステンより成る導体プラグ52が埋め込まれている。
導体プラグ52が埋め込まれた層間絶縁膜48上には、配線(第2金属配線層)54が形成されている。
配線54が形成された層間絶縁膜48上には、層間絶縁膜56が形成されている。
層間絶縁膜56には、配線54に達するコンタクトホール58が形成されている。
コンタクトホール58内には、例えばタングステンより成る導体プラグ60が埋め込まれている。
導体プラグ60が埋め込まれた層間絶縁膜56上には、配線(第3金属配線層)62が形成されている。
こうして、本実施形態による不揮発性半導体記憶装置のメモリセルアレイ10(図1参照)が構成されている。
なお、ここでは、図1に示すように、各々の行のメモリセルトランジスタMTが各々の行に設けられたソース線SLにそれぞれ接続されている場合を例に説明したが、後に図65を用いて詳述する第11実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタMTのソースを、共通のソース線SLにより接続してもよい。図2に示す平面図は、互いに隣接する行に存在するメモリセルMTのソースを、共通のソース線SLにより接続した場合に対応している。互いに隣接する行に存在するメモリセルトランジスタMTのソースを共通のソース線SLにより接続すれば、メモリセルアレイ領域2の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第3の行デコーダ18により制御すべきソース線SLの本数を少なくすることができるため、第3の行デコーダ18の簡素化を実現することができる。
(不揮発性半導体記憶装置の動作)
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図6を用いて説明する。図6は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図6において括弧内は非選択線の電位を示している。また、図6においてFはフローティングを示している。
(読み出し方法)
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図6を用いて説明する。
メモリセルトランジスタMTに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルMCに接続されているビット線BLの電位をVCCとする。一方、選択されたビット線以外のビット線BLの電位を0Vとする。ソース線SLの電位は、いずれも0Vとする。第1のワード線WL1の電位は、読み出し待機時において、いずれも常時VCCとする。選択すべきメモリセルMCに接続されている第2のワード線WL2の電位をVCCとする。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位を0Vとする。ウェル26の電位はいずれも0Vとする。本実施形態では、ソース線SLの電位が読み出し待機時において0Vに設定されており、第1のワード線WL1の電位が読み出し待機時において常時VCCに設定されているため、ビット線BLの電位と第2のワード線WL2の電位とを制御するだけで、メモリセルトランジスタMTに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線BLの電位を制御する列デコーダ12が上述したように低電圧回路により構成されているため、ビット線BLが高速で制御される。また、第2のワード線WL2の電位を制御する第2の行デコーダ16が上述したように低電圧回路により構成されているため、第2のワード線WL2が高速で制御される。このため、本実施形態によれば、メモリセルトランジスタMTに書き込まれた情報を高速で読み出すことができる。
メモリセルトランジスタMTに情報が書き込まれている場合、即ち、メモリセルトランジスタMTの情報が0”の場合には、メモリセルトランジスタMTのフローティングゲート30aに電荷が蓄積されている。この場合には、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電流が流れず、選択された一のビット線BLには電流が流れない。この場合には、メモリセルトランジスタMTの情報は“0”であると判断される。
一方、メモリセルトランジスタMTに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“1”の場合には、メモリセルトランジスタMTのフローティングゲート30aに電荷が蓄積されていない。この場合には、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電流が流れ、選択された一のビット線BLに電流が流れる。選択された一のビット線BLに流れる電流は、センスアンプ13により検出される。この場合には、メモリセルトランジスタMTの情報が“1”であると判断される。
(書き込み方法)
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図6を用いて説明する。
メモリセルトランジスタMTに情報を書き込む際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルMCに接続されているビット線BLの電位を0Vとする。一方、選択されたビット線BL以外のビット線BLの電位をフローティングとする。また、選択すべきメモリセルMCに接続されているソース線SLの電位を例えば5V(第2の電位)とする。一方、選択されたソース線SL以外のソース線SLの電位を0V又はフローティングとする。また、選択すべきメモリセルMCに接続されている第1のワード線WL1の電位を例えば9V(第3の電位)とする。一方、選択された第1のワード線WL1以外の第1のワード線W1の電位を0V又はフローティングとする。また、選択すべきメモリセルMCに接続された第2のワード線WL2の電位をVCC(第1の電位)とする。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位をフローティングとする。ウェルの電位はいずれも0Vとする。
各部の電位を上記のように設定すると、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電子が流れ、メモリセルトランジスタMTのフローティングゲート30a内に電子が導入される。これにより、メモリセルトランジスタMTのフローティングゲート30aに電荷が蓄積され、メモリセルトランジスタMTに情報が書き込まれることとなる。
(消去方法)
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図6を用いて説明する。
メモリセルアレイ10に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。即ち、ビット線BLの電位はいずれもフローティングとする。ソース線SLの電位はいずれもフローティングとする。第1のワード線WL1の電位は、いずれも例えば−9Vとする。第2のワード線WL2の電位は、いずれもフローティングとする。ウェル26の電位は、いずれも例えば+9Vとする。
各部の電位を上記のように設定すると、メモリセルトランジスタMTのフローティングゲート30aから電荷が引き抜かれる。これにより、メモリセルトランジスタMTのフローティングゲート30aに電荷が蓄積されていない状態となり、メモリセルトランジスタMTの情報が消去されることとなる。
このように本実施形態によれば、選択トランジスタSTのドレイン拡散層36cを共通接続するビット線BLの電位を制御する列デコーダ12が、高速動作が可能な低電圧回路により構成されており、選択トランジスタSTのセレクトゲート30bを共通接続する第2のワード線WL2の電位を制御する第2の行デコーダが、高速動作が可能な低電圧回路により構成されており、ビット線BLと第2のワード線WL2のみの電位を制御することにより、メモリセルトランジスタMTに書き込まれた情報を読み出すことができる。ビット線BLと第2のワード線WL2が高速で制御され得るため、本実施形態によれば、メモリセルトランジスタMTに書き込まれた情報を高速で読み出し得る不揮発性半導体記憶装置を提供することができる。
また、本実施形態では、選択トランジスタSTがNMOSトランジスタにより構成されているため、PMOSトランジスタにより選択トランジスタを構成する場合と比較して、動作速度の高速化に寄与することができる。
(不揮発性半導体記憶装置の製造方法)
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図7乃至図22を用いて説明する。図7乃至図22は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。図7(a)、図8(a)、図9(a)、図10(a)、図11(a)、図12(a)、図13(a)、図14(a)、図15(a)及び図16(a)、図17、図19及び図21は、メモリセルアレイ領域(コア領域)2を示している。図7(a)、図8(a)、図9(a)、図10(a)、図11(a)、図12(a)、図13(a)、図14(a)、図15(a)、図16(a)、図17、図19及び図21の紙面左側の図は、図2のC−C′断面に対応している。図7(a)、図8(a)、図9(a)、図10(a)、図11(a)、図12(a)、図13(a)、図14(a)、図15(a)、図16(a)、図17、図19及び図21の紙面右側は、図2のA−A′断面に対応している。図7(b)、図8(b)、図9(b)、図10(b)、図11(b)、図12(b)、図13(b)、図14(b)、図15(b)、図16(b)、図18、図20及び図22は、周辺回路領域4を示している。図7(b)、図8(b)、図9(b)、図10(b)、図11(b)、図12(b)、図13(b)、図14(b)、図15(b)、図16(b)、図18、図20及び図22の紙面左側は、高耐圧トランジスタが形成される領域6を示している。高耐圧トランジスタが形成される領域6のうちの紙面左側は高耐圧Nチャネルトランジスタが形成される領域6Nを示している。高耐圧Nチャネルトランジスタが形成される領域6Nの紙面右側は、高耐圧Pチャネルトランジスタが形成される領域6Pを示している。高耐圧Pチャネルトランジスタが形成される領域6Pの紙面右側は、高耐圧Nチャネルトランジスタが形成される領域6Nを示している。図7(b)、図8(b)、図9(b)、図10(b)、図11(b)、図12(b)、図13(b)、図14(b)、図15(b)、図16(b)、図18、図20及び図22の紙面右側は、低電圧トランジスタが形成される領域8を示している。低電圧トランジスタが形成される領域8のうちの紙面左側は低電圧Nチャネルトランジスタが形成される領域8Nを示しており、低電圧トランジスタが形成される領域8のうちの紙面右側は低電圧Pチャネルトランジスタが形成される領域8Pを示している。
まず、半導体基板20を用意する。かかる半導体基板20としては、例えばP型のシリコン基板を用意する。
次に、全面に、例えば熱酸化法により、膜厚15nmの熱酸化膜64を形成する。
次に、全面に、例えばCVD法により、膜厚150nmのシリコン窒化膜66を形成する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部(図示せず)を形成する。かかる開口部は、シリコン窒化膜66をパターニングするためのものである。
次に、フォトレジスト膜をマスクとして、シリコン窒化膜66をパターニングする。これにより、シリコン窒化膜より成るハードマスク66が形成される。
次に、ドライエッチングにより、ハードマスク66をマスクとして、半導体基板20をエッチングする。これにより、半導体基板20に溝68が形成される(図7参照)。半導体基板20に形成する溝68の深さは、半導体基板20の表面から例えば400nmとする。
次に、熱酸化法により、半導体基板20のうちの露出している部分を酸化する。これにより、半導体基板20のうちの露出している部分にシリコン酸化膜(図示せず)が形成される。
次に、図8に示すように、全面に、高密度プラズマCVD法により、膜厚700nmのシリコン酸化膜22を形成する。
次に、図9に示すように、CMP(Chemical Mechanical Polishing、化学的機械的研磨)法により、シリコン窒化膜66の表面が露出するまでシリコン酸化膜22を研磨する。こうして、シリコン酸化膜より成る素子分離領域22が形成される。
次に、素子分離領域22を硬化させるための熱処理を行う。熱処理条件は、例えば窒素雰囲気中で900℃、30分とする。
次に、ウエットエッチングにより、シリコン窒化膜66を除去する。
次に、図10に示すように、熱酸化法により、半導体基板20の表面に犠牲酸化膜69を成長する。
次に、図11に示すように、メモリセルアレイ領域2に、N型のドーパント不純物を深く注入することにより、N型の埋め込み拡散層24を形成する。この際、高耐圧Nチャネルトランジスタが形成される領域6Nにも、N型のドーパント不純物を深く注入することにより、N型の埋め込み拡散層24を形成する。また、メモリセルアレイ領域2に、埋め込み拡散層24よりも浅くP型のドーパント不純物を注入することにより、P型のウェル26を形成する。また、高耐圧Nチャネルトランジスタが形成される領域6Nに、埋め込み拡散層24よりも浅くP型のドーパント不純物を注入することにより、P型のウェル72Pを形成する。
次に、高耐圧Nチャネルトランジスタが形成される領域6Nに、N型の拡散層70を枠状に形成する。かかる枠状の拡散層70は、半導体基板20の表面から埋め込み拡散層24の周縁部に至るように形成する。P型のウェル72Pは、埋め込み拡散層24と拡散層70とにより囲まれた状態となる。また、図示しないが、メモリセルアレイ領域2のP型のウェル26も、埋め込み拡散層24と枠状の拡散層70により囲まれた状態となる。
次に、高耐圧Pチャネルトランジスタが形成される領域6Pに、N型のドーパント不純物を導入することにより、N型のウェル72Nを形成する。
次に、メモリセルアレイ領域2に、チャネルドーピングを行う(図示せず)。
次に、高耐圧Nチャネルトランジスタが形成される領域6Nと、高耐圧Pチャネルトランジスタが形成される領域6Pとに、チャネルドーピングを行う(図示せず)。
次に、半導体基板20の表面に存在する犠牲酸化膜69をエッチング除去する。
次に、全面に、熱酸化法により、膜厚10nmのトンネル絶縁膜28を形成する。
次に、全面に、例えばCVD法により、膜厚90nmのポリシリコン膜30を形成する。かかるポリシリコン膜30としては、不純物がドープされたポリシリコン膜を形成する。
次に、周辺回路領域4に存在するポリシリコン膜30をエッチング除去する。
次に、全面に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して成る絶縁膜(ONO膜)32を形成する。かかる絶縁膜32は、フローティングゲート30aとコントロールゲート34aとを絶縁するためのものである。
次に、図12に示すように、低電圧Nチャネルトランジスタが形成される領域8Nに、P型のドーパント不純物を導入することにより、P型のウェル74Pを形成する。
次に、低電圧Pチャネルトランジスタが形成される領域8Pに、N型のドーパント不純物を導入することにより、N型のウェル74Nを形成する。
次に、低電圧Nチャネルトランジスタが形成される領域8Nと、低電圧Pチャネルトランジスタが形成される領域8Pとに、チャネルドーピングを行う(図示せず)。
次に、周辺回路領域4に存在する絶縁膜(ONO膜)32をエッチング除去する。
次に、全面に、熱酸化法により、例えば膜厚15nmのゲート絶縁膜76を形成する。
次に、ウエットエッチングにより、低電圧トランジスタが形成される領域8に存在するゲート絶縁膜76を除去する。
次に、全面に、熱酸化法により、例えば膜厚3nmのゲート絶縁膜78を形成する。これにより、低電圧トランジスタが形成される領域8においては、例えば膜厚3nmのゲート絶縁膜が形成される。一方、高耐圧トランジスタが形成される領域6においては、ゲート絶縁膜76の膜厚は例えば16nm程度となる。
次に、全面に、例えばCVD法により、例えば膜厚180nmのポリシリコン膜34を形成する。
次に、全面に、反射防止膜80を形成する。
次に、図13に示すように、フォトリソグラフィ技術を用い、反射防止膜80、ポリシリコン膜34、絶縁膜32及びポリシリコン膜30をドライエッチングする。これにより、ポリシリコンより成るフローティングゲート30aと、ポリシリコンより成るコントロールゲート34aとを有する積層体が、メモリセルアレイ領域2内に形成される。また、ポリシリコンより成るセレクトゲート30bと、ポリシリコン膜34bとを有する積層体がメモリセルアレイ領域2内に形成される。
次に、配線(第1金属配線)46とセレクトゲート30bとを接続すべき領域において、ポリシリコン膜34bをエッチング除去する(図示せず)。
次に、図14に示すように、熱酸化法により、フローティングゲート30aの側壁部分、コントロールゲート34aの側壁部分、セレクトゲート30bの側壁部分及びポリシリコン膜34bの側壁部分に、シリコン酸化膜(図示せず)を形成する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域2を露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、フローティングゲート30aの両側の半導体基板20内、及び、セレクトゲート30bの両側の半導体基板20内に、不純物拡散層36a〜36cが形成される。この後、フォトレジスト膜を剥離する。
こうして、フローティングゲート30aとコントロールゲート34aとソース/ドレイン拡散層36a、36bとを有するメモリセルトランジスタMTが形成される。また、コントロールゲート30bとソース/ドレイン拡散層36b、36cとを有する選択トランジスタSTが形成される。
次に、熱酸化法により、フローティングゲート30aの側壁部分、コントロールゲート34bの側壁部分、セレクトゲート30bの側壁部分及びポリシリコン膜34bの側壁部分に、シリコン酸化膜82を形成する。
次に、例えばCVD法により、膜厚50nmのシリコン窒化膜84を形成する。
次に、ドライエッチングにより、シリコン窒化膜84を異方性エッチングすることにより、シリコン窒化膜より成るサイドウォール絶縁膜84を形成する。この際、反射防止膜80がエッチング除去されることとなる。
次に、フォトリソグラフィ技術を用い、高耐圧トランジスタが形成される領域6と低電圧トランジスタが形成される領域8のポリシリコン膜34をパターニングする。これにより、ポリシリコン膜34より成る高耐圧トランジスタのゲート電極34cが形成される。また、ポリシリコン34より成る低電圧トランジスタのゲート電極34dが形成される。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Nチャネルトランジスタが形成される領域6Nを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、高耐圧Nチャネルトランジスタのゲート電極34cの両側の半導体基板20内に、N型の低濃度拡散層86が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Pチャネルトランジスタが形成される領域6Pを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、P型のドーパント不純物を半導体基板20内に導入する。これにより、高耐圧Pチャネルトランジスタのゲート電極34cの両側の半導体基板20内に、P型の低濃度拡散層88が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Nチャネルトランジスタが形成される領域8Nを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、低電圧Nチャネルトランジスタのゲート電極34dの両側の半導体基板20内に、N型の低濃度拡散層90が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Pチャネルトランジスタが形成される領域8Pを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、P型のドーパント不純物を半導体基板20内に導入する。これにより、低電圧Pチャネルトランジスタのゲート電極34dの両側の半導体基板20内に、P型の低濃度拡散層92が形成される。この後、フォトレジスト膜を剥離する。
次に、例えばCVD法により、膜厚100nmのシリコン酸化膜93を形成する。
次に、ドライエッチングにより、シリコン酸化膜93を異方性エッチングする。これにより、フローティングゲート30aとコントロールゲート34aとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜93が形成される(図15参照)。また、セレクトゲート30bとポリシリコン膜34bとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜93が形成される。また、ゲート電極34cの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜93が形成される。また、ゲート電極34dの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜93が形成される。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Nチャネルトランジスタが形成される領域6Nを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、高耐圧Nチャネルトランジスタのゲート電極34cの両側の半導体基板20内に、N型の高濃度拡散層94が形成される。N型の低濃度拡散層86とN型の高濃度拡散層94とにより、LDD構造のN型のソース/ドレイン拡散層96が形成される。こうして、ゲート電極34cとソース/ドレイン拡散層96とを有する高耐圧Nチャネルトランジスタ110Nが形成される。高耐圧Nチャネルトランジスタ110Nは、高電圧回路(高耐圧回路)に用いられる。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Pチャネルトランジスタが形成される領域6Pを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、P型のドーパント不純物を半導体基板20内に導入する。これにより、高耐圧Pチャネルトランジスタのゲート電極34cの両側の半導体基板20内に、P型の高濃度拡散層98が形成される。P型の低濃度拡散層88とP型の高濃度拡散層98とにより、LDD構造のP型のソース/ドレイン拡散層100が形成される。こうして、ゲート電極34cとソース/ドレイン拡散層100とを有する高耐圧Pチャネルトランジスタ110Pが形成される。高耐圧Pチャネルトランジスタ110Pは、高電圧回路(高耐圧回路)に用いられる。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Nチャネルトランジスタが形成される領域8Nを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、低電圧Nチャネルトランジスタのゲート電極34dの両側の半導体基板20内に、N型の高濃度拡散層102が形成される。N型の低濃度拡散層90とN型の高濃度拡散層102とにより、LDD構造のN型のソース/ドレイン拡散層104が形成される。こうして、ゲート電極34dとソース/ドレイン拡散層104とを有する低電圧Nチャネルトランジスタ112Nが形成される。低電圧Nチャネルトランジスタ112Nは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Pチャネルトランジスタが形成される領域8Pを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、P型のドーパント不純物を半導体基板20内に導入する。これにより、低電圧Pチャネルトランジスタのゲート電極34dの両側の半導体基板20内に、P型の高濃度拡散層106が形成される。P型の低濃度拡散層92とP型の高濃度拡散層106とにより、LDD構造のP型のソース/ドレイン拡散層108が形成される。こうして、ゲート電極34dとソース/ドレイン拡散層108とを有する低電圧Pチャネルトランジスタ112Pが形成される。低電圧Pチャネルトランジスタ112Pは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
次に、例えばスパッタリング法により、全面に、膜厚10nmのコバルト膜を形成する。
次に、熱処理を行うことにより、半導体基板20の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、コントロールゲート34cの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ポリシリコン膜34dの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極34c、34dの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース/ドレイン拡散層36a、36c上にコバルトシリサイド膜38a、38bが形成される(図16参照)。また、コントロールゲート34a上にコバルトシリサイド膜38cが形成される。また、ポリシリコン膜34b上にコバルトシリサイド膜38dが形成される。また、ソース/ドレイン拡散層96、100、104、108上にコバルトシリサイド膜38eが形成される。また、ゲート電極34c、34d上にコバルトシリサイド膜38fが形成される。
次に、未反応のコバルト膜をエッチング除去する。
選択トランジスタSTのドレイン拡散層36c上に形成されたコバルトシリサイド膜38bは、ドレイン電極として機能する。
メモリセルトランジスタMTのソース拡散層36a上に形成されたコバルトシリサイド膜38aは、ソース電極として機能する。
高耐圧トランジスタ110N、110Pのソース/ドレイン拡散層96、100上に形成されたコバルトシリサイド膜38eは、ソース/ドレイン電極として機能する。
低電圧トランジスタ112N、112Pのソース/ドレイン拡散層104、108上に形成されたコバルトシリサイド膜38eは、ソース/ドレイン電極として機能する。
次に、図17及び図18に示すように、全面に、例えばCVD法により、膜厚100nmのシリコン窒化膜114を形成する。シリコン窒化膜114は、エッチングストッパとして機能するものである。
次に、全面に、CVD法により、膜厚1.6μmのシリコン酸化膜116を形成する。こうして、シリコン窒化膜114とシリコン酸化膜116とから成る層間絶縁膜40が形成される。
次に、CMP法により、層間絶縁膜40の表面を平坦化する。
次に、フォトリソグラフィ技術を用い、ソース/ドレイン電極38a、38bに達するコンタクトホール42、コバルトシリサイド膜38eに達するコンタクトホール42、及び、コバルトシリサイド膜38fに達するコンタクトホール42を形成する(図19、図20参照)。
次に、全面に、スパッタリング法により、Ti膜とTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜44を形成する。
次に、CMP法により、層間絶縁膜40の表面が露出するまでタングステン膜44及びバリア膜を研磨する。こうして、コンタクトホール42内に、例えばタングステンより成る導体プラグ44が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ44が埋め込まれた層間絶縁膜40上に、Ti膜、TiN膜、Al膜、Ti膜及びTiN膜を順次積層して成る積層膜46を形成する。
次に、フォトリソグラフィ技術を用い、積層膜46をパターニングする。これにより、積層膜より成る配線(第1金属配線層)46が形成される。
次に、図21及び図22に示すように、例えば高密度プラズマCVD法により、膜厚700nmのシリコン酸化膜118を形成する。
次に、TEOSCVD法により、シリコン酸化膜120を形成する。シリコン酸化膜118とシリコン酸化膜120とにより層間絶縁膜48が形成される。
次に、フォトリソグラフィ技術を用い、配線46に達するコンタクトホール50を層間絶縁膜48に形成する。
次に、全面に、スパッタリング法により、Ti膜とTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜52を形成する。
次に、CMP法により、層間絶縁膜48の表面が露出するまでタングステン膜52及びバリア膜を研磨する。こうして、コンタクトホール50内に、例えばタングステンより成る導体プラグ52が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ52が埋め込まれた層間絶縁膜48上に、Ti膜、TiN膜、Al膜、Ti膜及びTiN膜を順次積層して成る積層膜54を形成する。
次に、フォトリソグラフィ技術を用い、積層膜54をパターニングする。これにより、積層膜より成る配線(第2金属配線層)54が形成される。
次に、例えば高密度プラズマCVD法により、シリコン酸化膜122を形成する。
次に、TEOSCVD法により、シリコン酸化膜124を形成する。シリコン酸化膜122とシリコン酸化膜124とにより層間絶縁膜56が形成される。
次に、フォトリソグラフィ技術を用い、配線54に達するコンタクトホール58を層間絶縁膜56に形成する。
次に、全面に、スパッタリング法により、Ti膜とTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜60を形成する。
次に、CMP法により、層間絶縁膜56の表面が露出するまでタングステン膜60及びバリア膜を研磨する。こうして、コンタクトホール58内に、例えばタングステンより成る導体プラグ60(図22参照)が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ60が埋め込まれた層間絶縁膜56上に、積層膜62を形成する。
次に、フォトリソグラフィ技術を用い、積層膜62をパターニングする。これにより、積層膜より成る配線(第3金属配線層)62が形成される。
次に、例えば高密度プラズマCVD法により、シリコン酸化膜126を形成する。
次に、TEOSCVD法により、シリコン酸化膜128を形成する。シリコン酸化膜126とシリコン酸化膜128とにより層間絶縁膜130が形成される。
次に、フォトリソグラフィ技術を用い、配線62に達するコンタクトホール132を層間絶縁膜130に形成する。
次に、全面に、スパッタリング法により、Ti膜とTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜134を形成する。
次に、CMP法により、層間絶縁膜130の表面が露出するまでタングステン膜134及びバリア膜を研磨する。こうして、コンタクトホール132内に、例えばタングステンより成る導体プラグ(図示せず)134が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ134が埋め込まれた層間絶縁膜130上に、積層膜136を形成する。
次に、フォトリソグラフィ技術を用い、積層膜136をパターニングする。これにより、積層膜より成る配線(第4金属配線層)136が形成される。
次に、例えば高密度プラズマCVD法により、シリコン酸化膜138を形成する。
次に、TEOSCVD法により、シリコン酸化膜140を形成する。シリコン酸化膜138とシリコン酸化膜140とにより層間絶縁膜142が形成される。
次に、フォトリソグラフィ技術を用い、配線136に達するコンタクトホール143を層間絶縁膜142に形成する。
次に、全面に、スパッタリング法により、Ti膜とTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜146を形成する。
次に、CMP法により、層間絶縁膜142の表面が露出するまでタングステン膜146及びバリア膜を研磨する。こうして、コンタクトホール143内に、例えばタングステンより成る導体プラグ144が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ144が埋め込まれた層間絶縁膜142上に、積層膜145を形成する。
次に、フォトリソグラフィ技術を用い、積層膜145をパターニングする。これにより、積層膜より成る配線(第5金属配線層)145が形成される。
次に、例えば高密度プラズマCVD法により、シリコン酸化膜146を形成する。
次に、プラズマCVD法により、膜厚1μmのシリコン窒化膜148を形成する。
こうして本実施形態による不揮発性半導体記憶装置が製造される。
[第2実施形態]
本発明の第2実施形態による不揮発性半導体記憶装置の書き込み方法を図23乃至図25を用いて説明する。図23は、本実施形態による不揮発性半導体記憶装置の一部を示す回路図である。図24は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図24において括弧内は非選択線の電位を示している。また、図24においてFはフローティングを示している。図25は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。図1乃至図22に示す第1実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置の構成は、図1を用いて上述した第1実施形態による不揮発性半導体記憶装置の構成と同様である。
本実施形態による不揮発性半導体記憶装置の書き込み方法は、非選択のビット線に電源電圧VCC(第1の電圧)を印加し、非選択の第2のワード線の電位を0V(接地)とすることに主な特徴がある。
メモリセルトランジスタMTに情報を書き込む際には、図25に示すタイムチャートに従い、各部の電位を図23及び図24に示すように設定する。なお、情報を書き込むべきメモリセルトランジスタMTは、図23において実線の丸印で囲まれている。
まず、選択すべきメモリセルMCに接続されているビット線BL(SELECT)の電位、即ち、選択列のビット線BL(SELECT)の電位を0Vとする。一方、選択されたビット線BL(SELECT)以外のビット線BLの電位、即ち、非選択列のビット線BLの電位をVCC(第1の電位)とする。この際、全ての第2のワード線WL2の電位は、0V(接地)となっている。
次に、選択すべきメモリセルMCに接続された第2のワード線WL2(SELECT)の電位、即ち、選択行の第2のワード線WL2(SELECT)の電位を、VCC(第1の電位)とする。一方、選択された第2のワード線WL2(SELECT)以外の第2のワード線WL2の電位、即ち、非選択行の第2のワード線WL2の電位は、0V(接地)のままとする。
次に、選択すべきメモリセルMCに接続されている第1のワード線WL1(SELECT)の電位、即ち、選択行の第1のワード線WL1(SELECT)の電位を、例えば9V(第3の電位)とする。一方、選択された第1のワード線WL1(SELECT)以外の第1のワード線WL1の電位、即ち、非選択行の第1のワード線WL1の電位を、0V又はフローティングとする。
次に、選択すべきメモリセルMCに接続されているソース線SL(SELECT)の電位、即ち、選択行のソース線SL(SELECT)の電位を、例えば5V(第2の電位)とする。一方、選択されたソース線SL(SELECT)以外のソース線SLの電位、即ち、非選択行のソース線SLの電位を0V又はフローティングとする。なお、図23において、選択行のソース線SL(SELECT)に隣接する他の行のソース線SLの電位が5V(第2の電位)となっているのは、ソース線SLが2行毎に共通になっているためである。
なお、ウェル26の電位は常に0V(接地)とする。
各部の電位を上記のように設定すると、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電子が流れ、メモリセルトランジスタMTのフローティングゲート30a内に電子が導入される。これにより、メモリセルトランジスタMTのフローティングゲート30aに電荷が蓄積され、メモリセルトランジスタMTに情報が書き込まれることとなる。
なお、本実施形態による不揮発性半導体記憶装置の読み出し方法及び消去方法は、第1実施形態による不揮発性半導体記憶装置の読み出し方法及び消去方法と同様であるので説明を省略する。
本実施形態において、非選択のビット線BLの電位をVCCとするのは、以下のような理由によるものである。即ち、非選択のビット線BLの電位を第1実施形態のようにフローティングにした場合には、選択された行と同じ行に存在している非選択のメモリセルトランジスタMTに誤って情報が書き込まれる虞がある。例えば、図23において符号Bで示されたメモリセルトランジスタMTに、誤って情報が書き込まれる虞がある。本実施形態では、非選択のビット線BLの電位をVCCとするため、選択トランジスタSTのセレクトゲート30bの電位と選択トランジスタSTのドレイン拡散層36cの電位とが等しくなる。このため、本実施形態によれば、選択トランジスタSTを確実にオフ状態にすることができる。従って、本実施形態によれば、選択された行と同じ行に存在している非選択のメモリセルトランジスタMTに誤って情報が書き込まれるのを防止することができる。
また、本実施形態において、非選択の第2のワード線WL2の電位を0V(接地)とするのは、以下のような理由によるものである。即ち、非選択の第2のワード線WL2の電位を第1実施形態のようにフローティングにした場合には、選択された行以外の行に存在している非選択のメモリセルトランジスタMTに誤って情報が書き込まれる虞がある。例えば、図23において符号A、Cで示されたメモリセルトランジスタMTに、誤って情報が書き込まれる虞がある。本実施形態では、非選択の第2のワード線WL2の電位を0V(接地)とするため、選択トランジスタSTのセレクトゲート30bの電位が選択トランジスタSTのドレイン拡散層36cの電位より低くなる。このため、本実施形態によれば、選択トランジスタSTを確実にオフ状態にすることができる。従って、本実施形態によれば、選択された行と異なる行に存在している非選択のメモリセルトランジスタMTに誤って情報が書き込まれるのを防止することができる。
また、本実施形態において、各部の電位を図25に示すタイムチャートに従って設定するのは、第1のワード線WL1及びソース線SLに電圧が印加される前に、非選択のメモリセルMCの選択トランジスタSLをオフ状態にするためである。
このように本実施形態によれば、非選択のビット線に電源電圧VCC(第1の電圧)を印加し、非選択の第2のワード線の電位を0V(接地)とするため、非選択のメモリセルMCに誤って情報が書き込まれるのを防止することができる。
[第3実施形態]
本発明の第3実施形態による不揮発性半導体記憶装置の書き込み方法を図26及び図27を用いて説明する。図26は、本実施形態による不揮発性半導体記憶装置の一部を示す回路図である。図27は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図27において括弧内は非選択線の電位を示している。また、図27においてFはフローティングを示している。図27は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。図1乃至図25に示す第1又は第2実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置の構成は、図1を用いて上述した第1実施形態による不揮発性半導体記憶装置の構成と同様である。
本実施形態による不揮発性半導体記憶装置の書き込み方法は、選択すべきメモリセルMCに接続された第2のワード線WL2(SELECT)の電位を、非選択のビット線BLの電位であるVCCより低い電位VCC′とすることに主な特徴がある。
メモリセルトランジスタMTに情報を書き込む際には、図25に示すタイムチャートに従い、各部の電位を図26及び図27に示すように設定する。
まず、選択すべきメモリセルMCに接続されているビット線BL(SELECT)の電位は0Vとする。一方、選択されたビット線BL(SELECT)以外のビット線BLの電位をVCC(第4の電位)とする。
次に、選択すべきメモリセルMCに接続された第2のワード線WL2(SELECT)の電位を、非選択のビット線BLの電位VCC(第4の電位)より低い電位VCC′(第1の電位)とする。換言すれば、非選択のビット線BLの電位VCC(第4の電位)は、選択された第2のワード線WL2(SELECT)の電位VCC′(第1の電位)より高く設定されている。選択された第2のワード線WL2(SELECT)の電位VCC′(第1の電位)は、非選択のビット線BLの電位VCC(第4の電位)より例えば0.2〜0.5V程度低い電位とする。一方、選択された第2のワード線WL2(SELECT)以外の第2のワード線WL2の電位は0V(接地)とする。
次に、選択すべきメモリセルMCに接続されている第1のワード線WL1(SELECT)の電位を例えば9V(第3の電位)とする。一方、選択された第1のワード線WL1(SELECT)以外の第1のワード線W1の電位は0V又はフローティングとする。
次に、選択すべきメモリセルMCに接続されているソース線SL(SELECT)の電位を例えば5V(第2の電位)とする。一方、選択されたソース線SL(SELECT)以外のソース線SLの電位は0V又はフローティングとする。なお、図26において、選択行に隣接する行のソース線SLが5V(第2の電位)になっているのは、2行毎にソース線SLが共通になっているためである。
なお、ウェル26の電位は常に0V(接地)とする。
本実施形態において、選択すべきメモリセルMCに接続された第2のワード線WL2(SELECT)の電位VCC′(第1の電位)を、非選択のビット線BLの電位VCC(第4の電位)より低い電位とするのは、以下のような理由によるものである。即ち、非選択のビット線BLの電位を第1実施形態のようにフローティングにした場合には、選択された行と同じ行に存在している非選択のメモリセルトランジスタMTに誤って情報が書き込まれる虞がある。例えば、図26において符号Bで示されたメモリセルトランジスタMTに、誤って情報が書き込まれる虞がある。本実施形態では、選択された第2のワード線WL2(SELECT)の電位VCC′(第1の電位)を、非選択のビット線BLの電位VCC(第4の電位)より低い電位とするため、選択トランジスタSTのセレクトゲート30bの電位が選択トランジスタSTのドレイン拡散層36cの電位より低くなる。このため、本実施形態によれば、選択トランジスタSTをより確実にオフ状態にすることができる。従って、本実施形態によれば、選択された行と同じ行に存在している非選択のメモリセルトランジスタMTに誤って情報が書き込まれるのを、より確実に防止することができる。
このように、本実施形態によれば、選択すべきメモリセルMCに接続された第2のワード線WL2(SELECT)の電位を、非選択のビット線BLの電位であるVCCより低い電位VCC′とするため、選択された行と同じ行に存在している非選択のメモリセルトランジスタMTに誤って情報が書き込まれるのを、より確実に防止することができる。
[第4実施形態]
本発明の第4実施形態による不揮発性半導体記憶装置の書き込み方法を図28乃至図30を用いて説明する。図28は、本実施形態による不揮発性半導体記憶装置の一部を示す回路図である。図29は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図29において括弧内は非選択線の電位を示している。また、図29においてFはフローティングを示している。図30は、コントロールゲート電圧と閾値電圧との差と、メモリセルトランジスタのソース/ドレイン間電圧との関係を示すグラフである。図1乃至図27に示す第1乃至第3実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置の構成は、図1を用いて上述した第1実施形態による不揮発性半導体記憶装置の構成と同様である。
本実施形態による不揮発性半導体記憶装置の書き込み方法は、選択すべきメモリセルMCに接続された第1のワード線WL1(SELECT)の電位を徐々に上昇させながら、選択すべきメモリセルMCに接続されたソース線(SELECT)に電圧をパルス状に印加することにより、選択されたメモリセルMCのメモリセルトランジスタMTに情報を書き込むことに主な特徴がある。
メモリセルトランジスタMTに情報を書き込む際には、図28に示すように、選択すべきメモリセルMCに接続されているビット線BL(SELECT)の電位を0Vとする。一方、選択されたビット線BL(SELECT)以外のビット線BLの電位をVCC(第1の電位)とする。
また、選択すべきメモリセルMCに接続されている第2のワード線WL2(SELECT)の電位をVCC(第1の電位)とする。一方、選択された第2のワード線WL2(SELECT)以外の第2のワード線WL2の電位を0V(接地)とする。
また、選択すべきメモリセルMCに接続されている第1のワード線WL1(SELECT)に、図29に示すように、徐々に上昇する第1の電圧Vstepを印加する。一方、選択された第1のワード線WL1(SELECT)以外の第1のワード線WL1の電位を0V又はフローティングとする。
また、選択すべきメモリセルMCに接続されているソース線SL(SELECT)に、図29に示すようにパルス状に第2の電圧を印加する。ソース線SL(SELECT)に印加するパルス状の第2の電圧は、例えば5Vとする。一方、選択されたソース線SL(SELECT)以外のソース線SLの電位を0V又はフローティングとする。
なお、ウェル26の電位は常に0V(接地)とする。
本実施形態において、選択行の第1のワード線WL1(SELECT)に印加する第1の電圧Vstepを徐々に上昇させながら、選択列のソース線SL(SELECT)に電圧をパルス状に印加するのは、以下のような理由によるものである。即ち、メモリセルトランジスタMTのコントロールゲート34bに高電圧を印加した場合には、メモリセルトランジスタMTのソース/ドレイン間における電気抵抗が小さくなる。そうすると、メモリセルトランジスタMTのソース/ドレイン間の電気抵抗が、選択トランジスタSTのソース/ドレイン間の電気抵抗と比較して小さくなる。そうすると、選択トランジスタのソース/ドレイン間に大きい横方向電界が印加される一方、メモリセルトランジスタMTのソース/ドレイン間には十分な横方向電界が印加されないこととなる。メモリセルトランジスタMTのソース/ドレイン間に十分な横方向電界が印加されないと、メモリセルトランジスタMTのソース/ドレイン間において電子が加速されず、書き込み速度が遅くなってしまう。本実施形態では、書き込みの初期の段階では、選択行の第1のワード線WL1(SELECT)に比較的低い電圧を印加するため、メモリセルトランジスタMTのソース/ドレイン間の電気抵抗が過度に小さくなってしまうことはない。そして、選択列のソース線SL(SELECT)に電圧をパルス状に印加すると、メモリセルトランジスタMTのフローティングゲート30aに電荷が注入される。この後、選択行の第1のワード線WL1(SELECT)の電圧を徐々に上昇させながら、選択列のソース線SL(SELECT)に電圧をパルス状に印加すると、メモリセルトランジスタMTのフローティングゲート30aに電荷が徐々に注入されていく。選択行の第1のワード線WL1(SELECT)に印加される第1の電圧Vstepは徐々に上昇していくが、フローティングゲート30aに蓄積される電荷も徐々に増加していくため、メモリセルトランジスタMTのソース/ドレイン間における電気抵抗が過度に小さくなってしまうことはない。このため、本実施形態によれば、メモリセルトランジスタMTに情報を書き込む際の書き込み速度を高速化することができる。
本実施形態による不揮発性半導体記憶装置では、ホットキャリアを発生させ、発生したホットキャリアをメモリセルトランジスタMTのフローティングゲート30aに注入することにより、メモリセルトランジスタMTに情報が書き込まれる。ホットキャリアを利用して書き込みを行うためには、トンネル絶縁膜28aの障壁の高さ、即ち、3.2Vを超えるエネルギーが必要であり、メモリセルトランジスタMTのソース/ドレイン間の電位差によってホットキャリアを、このエネルギー以上に加速する必要がある。図30は、コントロールゲート電圧と閾値電圧との差と、メモリセルトランジスタのソース/ドレイン間電圧との関係を示すグラフである。なお、図30は、シミュレーションにより求めたものである。シミュレーションを行う際の条件は、選択トランジスタSTのセレクトゲート30bに印加する電圧を1.5Vとし、ソース線に印加する電圧を5Vとした。図30から分かるように、メモリセルトランジスタMTのコントロールゲート34aの電圧とメモリセルトランジスタMTの閾値電圧との差が2.5V以下の場合には、メモリセルトランジスタMTのソース/ドレイン間の電圧は3.2V以上となる。一方、メモリセルトランジスタMTのチャネルに大きい電流を流し、書き込み速度を速くする観点からは、メモリセルトランジスタMTの閾値電圧に対してメモリセルトランジスタMTのコントロールゲート34aの電圧をできるだけ高く設定することが望ましい。従って、メモリセルトランジスタMTのコントロールゲート34aの電圧がメモリセルトランジスタMTの閾値電圧に対して常に2.5V高くなるように、メモリセルトランジスタMTのコントロールゲート34aに印加する第1の電圧Vstepを徐々に上昇させることが望ましい。換言すれば、メモリセルトランジスタMTのコントロールゲート34aの電圧がメモリセルトランジスタMTの閾値電圧に対して常に2.5V高くなるように、選択行の第1のワード線WL1(SELECT)に印加する第1の電圧Vstepを徐々に上昇させることが望ましい。
なお、ここでは、選択行の第1のワード線WL1(SELECT)に印加する電圧がメモリセルトランジスタMTの閾値電圧に対して常に2.5V高くなるように、選択行の第1のワード線WL1(SELECT)に印加する第1の電圧Vstepを徐々に上昇させる場合を例に説明したが、選択行の第1のワード線WL1(SELECT)に印加する第1の電圧VstepとメモリセルトランジスタMTの閾値電圧との差はこれに限定されるものではない。選択行の第1のワード線WL1(SELECT)に印加する第1の電圧VstepがメモリセルトランジスタMTの閾値電圧に対して2〜3V高くなるように、選択行の第1のワード線WL1(SELECT)に印加する第1の電圧Vstepを徐々に上昇させてもよい。
[第5実施形態]
本発明の第5実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図31及び図32を用いて説明する。図31は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図1乃至図30に示す第1乃至第4実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(不揮発性半導体記憶装置)
まず、本実施形態による不揮発性半導体記憶装置について図31を用いて説明する。
本実施形態による不揮発性半導体記憶装置は、ビット線BLが第1の保護トランジスタ150を介して列デコーダ12に接続されており、第2のワード線WL2が第2の保護トランジスタ152を介して第2の行デコーダ16に接続されており、メモリセルアレイ10に書き込まれた情報を消去する際に、列デコーダ12がビット線BLから電気的に分離され、第2の行デコーダ16が第2のワード線WL2から電気的に分離されることに主な特徴がある。
図31に示すように、各々のビット線BLは、第1の保護トランジスタ150を介して列デコーダ12に接続されている。換言すれば、第1の保護トランジスタ150のソース/ドレインの一方がビット線BLに接続されており、第1の保護トランジスタ150のソース/ドレインの他方が列デコーダ12に接続されている。
各々の第1の保護トランジスタ150のゲートは、第1の制御線CL1を介して制御回路154に接続されている。各々の第1の保護トランジスタ150は、制御回路154により制御される。
第1の保護トランジスタ150のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。第1の保護トランジスタ150のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、第1の保護トランジスタ150の耐圧を十分に確保するためである。
なお、ここでは、第1の保護トランジスタ150のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、第1の保護トランジスタ150のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第1の保護トランジスタ150のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
また、各々の第2のワード線WL2は、第2の保護トランジスタ152を介して第2の行デコーダ16に接続されている。換言すれば、第2の保護トランジスタ152のソース/ドレインの一方が第2のワード線WL2に接続されており、第2の保護トランジスタ152のソース/ドレインの他方が第2の行デコーダ16に接続されている。
各々の第2の保護トランジスタ152のゲートは、第2の制御線CL2を介して制御回路154に接続されている。各々の第2の保護トランジスタ152は、制御回路154により制御される。
第2の保護トランジスタ152のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。第2の保護トランジスタ152のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、第2の保護トランジスタ152の耐圧を十分に確保するためである。
なお、ここでは、第2の保護トランジスタ152のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、第2の保護トランジスタ152のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第2の保護トランジスタ152のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
なお、ここでは、図31に示すように、各々の行のメモリセルトランジスタMTが各々の行に設けられたソース線SLにそれぞれ接続されている場合を例に説明したが、後に図65を用いて詳述する第11実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタMTのソースを、共通のソース線SLにより接続してもよい。互いに隣接する行に存在するメモリセルトランジスタMTのソースを共通のソース線SLにより接続すれば、メモリセルアレイ領域2の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第3の行デコーダ18により制御すべきソース線SLの本数を少なくすることができるため、第3の行デコーダ18の簡素化を実現することができる。
(不揮発性半導体記憶装置の動作)
次に、本実施形態による不揮発性半導体記憶装置の動作について図32を用いて説明する。図32は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図32において括弧内は非選択線の電位を示している。また、図32においてFはフローティングを示している。
(読み出し方法)
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図32を用いて説明する。
本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1の制御線CL1の電位を5Vとし、第2の制御線CL2の電位を5Vとする。即ち、本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1の保護トランジスタ150及び第2の保護トランジスタ152をオン状態とする。また、ビット線BLの電位、ソース線SLの電位、第1のワード線WL1の電位、第2のワード線WL2の電位、及び、ウェル26の電位は、第1実施形態による不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。
第1の保護トランジスタ150及び第2の保護トランジスタ152がオン状態となっているため、ビット線BLは第1実施形態による不揮発性半導体記憶装置と同様に列デコーダ12に電気的に接続されており、第2のワード線WL2は第1実施形態による不揮発性半導体記憶装置と同様に第2の行デコーダ16に電気的に接続されている。このため、本実施形態による不揮発性半導体記憶装置は、第1実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタMTに書き込まれた情報を読み出すことができる。
(書き込み方法)
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図32を用いて説明する。
本実施形態では、メモリセルトランジスタMTに情報を書き込む際には、第1の制御線CL1の電位を5Vとし、第2の制御線CL2の電位を5Vとする。即ち、本実施形態では、メモリセルトランジスタMTに情報を書き込む際には、第1の保護トランジスタ150及び第2の保護トランジスタ152をオン状態とする。また、ビット線BLの電位、ソース線SLの電位、第1のワード線WL1の電位、第2のワード線WL2の電位、及び、ウェル26の電位は、第2実施形態による不揮発性半導体記憶装置の書き込み方法における各部の電位と同様とする。
第1の保護トランジスタ150及び第2の保護トランジスタ152がオン状態となっているため、ビット線BLは第2実施形態による不揮発性半導体記憶装置と同様に列デコーダ12に電気的に接続されており、第2のワード線WL2は第2実施形態による不揮発性半導体記憶装置と同様に第2の行デコーダ16に電気的に接続されている。このため、本実施形態による不揮発性半導体記憶装置は、第2実施形態による不揮発性半導体記憶装置の書き込み方法と同様にして、メモリセルトランジスタMTに情報を書き込むことができる。
(消去方法)
次に、本実施形態による不揮発性半導体記憶装置の消去方法について図32を用いて説明する。
メモリセルアレイ10に書き込まれた情報を消去する際には、第1の制御線CL1の電位を0Vとし、第2の制御線CL2の電位を0Vとする。即ち、本実施形態では、メモリセルトランジスタMTに書き込まれた情報を消去する際には、第1の保護トランジスタ150及び第2の保護トランジスタ152をオフ状態とする。また、ビット線BLの電位、ソース線SLの電位、第1のワード線WL1の電位、第2のワード線WL2の電位、及び、ウェル26の電位は、第1実施形態による不揮発性半導体記憶装置の消去方法における各部の電位と同様とする。
メモリセルアレイ10に書き込まれた情報を消去する際には、第1のワード線WL1とウェル26に高電圧が印加される。列デコーダ12及び第2の行デコーダ16は低電圧回路により構成されているため、列デコーダ12や第2の行デコーダ16がメモリセルアレイ10に電気的に接続された状態でメモリセルアレイ10の情報を消去した場合には、列デコーダ12や第2の行デコーダ16が破壊されてしまう虞がある。本実施形態では、メモリセルアレイ10に書き込まれた情報を消去する際に、第1の保護トランジスタ150及び第2の保護トランジスタ152をオフ状態とするため、ビット線BLが列デコーダ12から電気的に分離され、第2のワード線WL2が第2の行デコーダ16から電気的に分離される。即ち、本実施形態では、メモリセルアレイ10に書き込まれた情報を消去する際に、低電圧回路より成る列デコーダ12及び第2の行デコーダ16が、メモリセルアレイ10から電気的に分離される。このため、本実施形態によれば、メモリセルアレイ10に書き込まれた情報を消去する際に、耐圧の低い列デコーダ12及び第2の行デコーダ16が破壊されるのを防止することができる。
このように本実施形態によれば、ビット線BLが第1の保護トランジスタ150を介して列デコーダ12に接続されており、第2のワード線WL2が第2の保護トランジスタ152を介して第2の行デコーダ16に接続されており、メモリセルアレイ10に書き込まれた情報を消去する際に、列デコーダ12がビット線BLから電気的に分離され、第2の行デコーダ16が第2のワード線WL2から電気的に分離される。このため、このため、本実施形態によれば、メモリセルアレイ10に書き込まれた情報を消去する際に、耐圧の低い列デコーダ12及び第2の行デコーダ16が破壊されるのを防止することができる。
[第6実施形態]
本発明の第6実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図33及び図34を用いて説明する。図33は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図1乃至図32に示す第1乃至第5実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(不揮発性半導体記憶装置)
まず、本実施形態による不揮発性半導体記憶装置について図33を用いて説明する。
本実施形態による不揮発性半導体記憶装置は、第2のワード線WL2が第2の行デコーダ16のみならず、高電圧回路より成る第4の行デコーダにも接続されており、メモリセルトランジスタMTに情報を書き込む際に、第2の行デコーダ16が第2のワード線WL2から電気的に分離され、第4の行デコーダ156により第2のワード線WL2に電圧が印加されることに主な特徴がある。
図33に示すように、各々のビット線BLは、第1の保護トランジスタ150を介して行デコーダ12に接続されている。換言すれば、第1の保護トランジスタ150のソース/ドレインの一方がビット線BLに接続されており、第1の保護トランジスタ150のソース/ドレインの他方が列デコーダ12に接続されている。
各々の第1の保護トランジスタ150のゲートは、第1の制御線CL1を介して制御回路154に接続されている。各々の第1の保護トランジスタ150は、制御回路154により制御される。
第1の保護トランジスタ150のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。第1の保護トランジスタ150のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、第1の保護トランジスタ150の耐圧を十分に確保するためである。
なお、ここでは、第1の保護トランジスタ150のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、第1の保護トランジスタ150のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第1の保護トランジスタ150のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
また、各々の第2のワード線WL2は、第2の保護トランジスタ152を介して第2の行デコーダ16に接続されている。換言すれば、第2の保護トランジスタ152のソース/ドレインの一方が第2のワード線WL2に接続されており、第2の保護トランジスタ152のソース/ドレインの他方が第2の行デコーダ16に接続されている。
各々の第2の保護トランジスタ152のゲートは、第2の制御線CL2を介して制御回路154に接続されている。各々の第2の保護トランジスタ152は、制御回路154により制御される。
第2の保護トランジスタ152のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。第1の保護トランジスタ152のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、第1の保護トランジスタ152の耐圧を十分に確保するためである。
なお、ここでは、第2の保護トランジスタ152のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、第2の保護トランジスタ152のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第2の保護トランジスタ152のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
また、各々の第2のワード線WL2は、第4の行デコーダ156に更に接続されている。
第4の行デコーダ156は、複数の第2のワード線WL2の電位を制御するためのものである。第4の行デコーダ156は、高電圧回路(高耐圧回路)により構成されている。本実施形態において第4の行デコーダ156に高電圧回路を用いているのは、メモリセルトランジスタMTに情報を書き込む際に、第2のワード線WL2に高電圧を印加するためである。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
なお、ここでは、図33に示すように、各々の行のメモリセルトランジスタMTが各々の行に設けられたソース線SLにそれぞれ接続されている場合を例に説明したが、後に図65を用いて詳述する第11実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタMTのソースを、共通のソース線SLにより接続してもよい。互いに隣接する行に存在するメモリセルトランジスタMTのソースを共通のソース線SLにより接続すれば、メモリセルアレイ領域2の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第3の行デコーダ18により制御すべきソース線SLの本数を少なくすることができるため、第3の行デコーダ18の簡素化を実現することができる。
(不揮発性半導体記憶装置の動作)
次に、本実施形態による不揮発性半導体記憶装置の動作について図34を用いて説明する。図34は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図34において括弧内は非選択線の電位を示している。また、図34においてFはフローティングを示している。
(読み出し方法)
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図34を用いて説明する。
本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1の制御線CL1の電位を5Vとし、第2の制御線CL2の電位を5Vとする。即ち、本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1の保護トランジスタ150及び第2の保護トランジスタ152をオン状態とする。また、ビット線BLの電位、ソース線SLの電位、第1のワード線WL1の電位、第2のワード線WL2の電位、及び、ウェル26の電位は、第1実施形態による不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。
第1の保護トランジスタ150及び第2の保護トランジスタ152がオン状態となっているため、ビット線BLは第1実施形態による不揮発性半導体記憶装置と同様に列デコーダ12に電気的に接続されており、第2のワード線WL2は第1実施形態による不揮発性半導体記憶装置と同様に第2の行デコーダ16に電気的に接続されている。このため、本実施形態による不揮発性半導体記憶装置は、第1実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタMTに書き込まれた情報を読み出すことができる。
(書き込み方法)
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図34を用いて説明する。
メモリセルトランジスタMTに情報を書き込む際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルMCに接続されているビット線BLの電位を0Vとする。一方、選択されたビット線BL以外のビット線BLの電位をフローティングとする。また、選択すべきメモリセルMCに接続されているソース線SLの電位を例えば5V(第2の電位)とする。一方、選択されたソース線SL以外のソース線SLの電位を0V又はフローティングとする。また、選択すべきメモリセルMCに接続されている第1のワード線WL1の電位を例えば9V(第3の電位)とする。一方、選択された第1のワード線WL1以外の第1のワード線W1の電位を0V又はフローティングとする。また、選択すべきメモリセルMCに接続された第2のワード線WL2の電位を例えば4V(第1の電位)とする。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位を0V(接地)とする。第1の制御線CL1の電位を例えば5Vとする。第2の制御線CL2の電位を例えば5Vとする。即ち、本実施形態では、メモリセルトランジスタMTに情報を書き込む際には、第1の保護トランジスタ150をオン状態とし、第2の保護トランジスタ152をオフ状態とする。ウェル26の電位はいずれも0Vとする。
本実施形態では、高電圧回路より成る第4の行デコーダ156を用いて第2のワード線WL2に電圧を印加するため、選択トランジスタSTのセレクトゲート30bに比較的高い電圧を印加することができる。このため、本実施形態によれば、選択トランジスタSTのチャネルに流れる電流を増加させることができ、書き込み速度を速くすることができる。一方、メモリセルトランジスタMTに情報を書き込む際には、第2の保護トランジスタ152をオフ状態とするため、低電圧回路より成る第2の行デコーダ16が第2のワード線WL2から電気的に分離される。このため、本実施形態によれば、メモリセルトランジスタMTに情報を書き込む際に、低電圧回路より成る第2の行デコーダ16が破壊されるのを防止することができる。
(消去方法)
まず、本実施形態による不揮発性半導体記憶装置の消去方法を図34を用いて説明する。
本実施形態では、メモリセルアレイ10に書き込まれた情報を消去する際には、各部の電位を、第5実施形態による不揮発性半導体記憶装置の消去方法における各部の電位と同様とする。
このため、本実施形態による不揮発性半導体記憶装置は、第5実施形態による不揮発性半導体記憶装置の消去方法と同様にして、メモリセルトランジスタMTに書き込まれた情報を消去することができる。
このように、本実施形態によれば、第2のワード線WL2が第2の行デコーダ16のみならず、高電圧回路より成る第4の行デコーダにも接続されており、メモリセルトランジスタMTに情報を書き込む際に、第2の行デコーダ16が第2のワード線WL2から電気的に分離され、第4の行デコーダにより第2のワード線WL2に電圧が印加される。このため、本実施形態によれば、メモリセルトランジスタMTに情報を書き込む際に、選択トランジスタSTのチャネルに高電圧を印加することができ、選択トランジスタSTに流れる電流を増加させることができ、書き込み速度を速くすることができる。また、メモリセルトランジスタMTに情報を書き込む際に、第2の行デコーダ16が第2のワード線WL2から電気的に分離されるため、低電圧回路より成る第2の行デコーダ16が破壊されるのを防止することができる。
[第7実施形態]
本発明の第7実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図35及び図36を用いて説明する。図35は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図1乃至図34に示す第1乃至第6実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(不揮発性半導体記憶装置)
まず、本実施形態による不揮発性半導体記憶装置について図35を用いて説明する。
本実施形態による不揮発性半導体記憶装置は、第2のワード線WL2とソース線SLとの間にバイパストランジスタ158が設けられており、メモリセルトランジスタMTに情報を書き込む際に、第2の行デコーダ16が第2のワード線WL2から電気的に分離され、バイパストランジスタ158によりソース線SLと第2のワード線WL2とが電気的に接続され、第3の行デコーダ18により第2のワード線WL2に電圧が印加されることに主な特徴がある。
図35に示すように、各々のビット線BLは、第1の保護トランジスタ150を介して列デコーダ12に接続されている。換言すれば、第1の保護トランジスタ150のソース/ドレインの一方がビット線BLに接続されており、第1の保護トランジスタ150のソース/ドレインの他方が列デコーダ12に接続されている。
各々の第1の保護トランジスタ150のゲートは、第1の制御線CL1を介して第1の制御回路154に接続されている。各々の第1の保護トランジスタ150は、第1の制御回路154により制御される。
第1の保護トランジスタ150のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。第1の保護トランジスタ150のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、第1の保護トランジスタ150の耐圧を十分に確保するためである。
なお、ここでは、第1の保護トランジスタ150のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、第1の保護トランジスタ150のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第1の保護トランジスタ150のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
また、各々の第2のワード線WL2は、第2の保護トランジスタ152を介して第2の行デコーダ16に接続されている。換言すれば、第2の保護トランジスタ152のソース/ドレインの一方が第2のワード線WL2に接続されており、第2の保護トランジスタ152のソース/ドレインの他方が第2の行デコーダ16に接続されている。
各々の第2の保護トランジスタ152のゲートは、第2の制御線CL2を介して第2の制御回路154に接続されている。各々の第2の保護トランジスタ152は、第2の制御回路154により制御される。
第2の保護トランジスタ152のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。第1の保護トランジスタ152のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、第1の保護トランジスタ152の耐圧を十分に確保するためである。
なお、ここでは、第2の保護トランジスタ152のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、第2の保護トランジスタ152のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第2の保護トランジスタ152のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
第2のワード線WL2とソース線SLとの間には、バイパストランジスタ158がそれぞれ設けられている。換言すれば、バイパストランジスタ158のソース/ドレインの一方が第2のワード線WL2に接続されており、バイパストランジスタ158のソース/ドレインの他方がソース線SLに接続されている。
各々のバイパストランジスタ158のゲートは、第3の制御線CL3を介して第2の制御回路160に接続されている。各々のバイパストランジスタ158は、第3の制御回路160により制御される。
バイパストランジスタ158のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。バイパストランジスタ158のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、バイパストランジスタ158の耐圧を十分に確保するためである。
なお、ここでは、バイパストランジスタ158のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、バイパストランジスタ158のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。バイパストランジスタ158のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
本実施形態において、第2のワード線WL2をバイパストランジスタ158を介して第3の行デコーダ18に接続しているのは、メモリセルトランジスタMTに情報を書き込む際に、第2のワード線WL2に高電圧を印加するためである。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
なお、ここでは、図35に示すように、各々の行のメモリセルトランジスタMTが各々の行に設けられたソース線SLにそれぞれ接続されている場合を例に説明したが、後に図65を用いて詳述する第11実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタMTのソースを、共通のソース線SLにより接続してもよい。互いに隣接する行に存在するメモリセルトランジスタMTのソースを共通のソース線SLにより接続すれば、メモリセルアレイ領域2の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第3の行デコーダ18により制御すべきソース線SLの本数を少なくすることができるため、第3の行デコーダ18の簡素化を実現することができる。
(不揮発性半導体記憶装置の動作)
次に、本実施形態による不揮発性半導体記憶装置の動作について図36を用いて説明する。図36は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図36において括弧内は非選択線の電位を示している。また、図36においてFはローティングを示している。
(読み出し方法)
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図36を用いて説明する。
本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1の制御線CL1の電位を5Vとし、第2の制御線CL2の電位を5Vとする。即ち、本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1の保護トランジスタ150及び第2の保護トランジスタ152をオン状態とする。また、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第3の制御線CL3の電位を0Vとする。即ち、本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、バイパストランジスタ158をオフ状態とする。また、ビット線BLの電位、ソース線SLの電位、第1のワード線WL1の電位、第2のワード線WL2の電位、及び、ウェル26の電位は、第1実施形態による不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。
第1の保護トランジスタ150及び第2の保護トランジスタ152がオン状態となっているため、ビット線BLは第1実施形態による不揮発性半導体記憶装置と同様に列デコーダ12に電気的に接続されており、第2のワード線WL2は第1実施形態による不揮発性半導体記憶装置と同様に第2の行デコーダ16に電気的に接続されている。また、バイパストランジスタ158がオフ状態となっているため、第2のワード線WL2は第1実施形態による不揮発性半導体記憶装置と同様にソース線SLから電気的に分離されている。このため、本実施形態による不揮発性半導体記憶装置は、第1実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタMTに書き込まれた情報を読み出すことができる。
(書き込み方法)
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図36を用いて説明する。
メモリセルトランジスタMTに情報を書き込む際には、各部の電位を以下のように設定する。
即ち、選択すべきメモリセルMCに接続されているビット線BLの電位を0Vとする。一方、選択されたビット線BL以外のビット線BLの電位をフローティングとする。
また、選択すべきメモリセルMCに接続されているソース線SLの電位を例えば5V(第1の電位)とする。一方、選択されたソース線SL以外のソース線SLの電位を0V又はフローティングとする。
また、選択すべきメモリセルMCに接続されている第1のワード線WL1の電位を例えば9V(第2の電位)とする。一方、選択された第1のワード線WL1以外の第1のワード線W1の電位を0V又はフローティングとする。
また、バイパストランジスタ158をオン状態とすることにより、ソース線SLと第2のワード線WL2とを電気的に接続する。これにより、選択すべきメモリセルMCに接続された第2のワード線WL2の電位が、ソース線SLの電位と等しくなる。ここでは、選択されたソース線SLの電位を例えば5V(第1の電位)とするため、選択された第2のワード線WL2の電位も例えば5V(第1の電位)となる。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位は0V(接地)となる。
また、第1の制御線CL1の電位を例えば5Vとする。また、第2の制御線CL2の電位を例えば0Vとする。即ち、本実施形態では、メモリセルトランジスタMTに情報を書き込む際には、第1の保護トランジスタ150をオン状態とし、第2の保護トランジスタ152をオフ状態とする。
また、第3の制御線CL3の電位を例えば6V(第3の電位)とする。第3の制御線CL3の電位(第3の電位)は、選択されたソース線SLの電位である第1の電位より高い電位とする。第3の制御線CL3の電位(第3の電位)を選択されたソース線SLの電位(第1の電位)より高く設定するのは、第2のワード線WL2の電位とソース線SLの電位とを確実に等しくするためである。
ウェル26の電位はいずれも0Vとする。
本実施形態では、メモリセルトランジスタMTに情報を書き込む際には、高電圧回路より成る第3の行デコーダ18を用いて第2のワード線WL2に電圧を印加するため、選択トランジスタSTのセレクトゲート30bに比較的高い電圧を印加することができる。このため、本実施形態によれば、選択トランジスタSTのチャネルに流れる電流を増加させることができ、書き込み速度を速くすることができる。また、メモリセルトランジスタMTに情報を書き込む際には、第2の保護トランジスタ152をオフ状態とするため、低電圧回路より成る第2の行デコーダ16が第2のワード線WL2から電気的に分離される。このため、本実施形態によれば、メモリセルトランジスタMTに情報を書き込む際に、低電圧回路より成る第2の行デコーダ16が破壊されるのを防止することができる。
(消去方法)
まず、本実施形態による不揮発性半導体記憶装置の消去方法を図36を用いて説明する。
本実施形態では、メモリセルアレイ10に書き込まれた情報を消去する際には、第1の制御線CL1の電位を0Vとし、第2の制御線CL2の電位を0Vとする。即ち、本実施形態では、メモリセルアレイ10に書き込まれた情報を消去する際には、第1の保護トランジスタ150及び第2の保護トランジスタ152をオフ状態とする。また、メモリセルアレイ10に書き込まれた情報を消去する際には、第3の制御線CL3の電位を0Vとする。即ち、本実施形態では、メモリセルアレイ10に書き込まれた情報を消去する際には、バイパストランジスタ158をオフ状態とする。また、ビット線BLの電位、ソース線SLの電位、第1のワード線WL1の電位、第2のワード線WL2の電位、及び、ウェル26の電位は、第1実施形態による不揮発性半導体記憶装置の消去方法における各部の電位と同様とする。
第1の保護トランジスタ150及び第2の保護トランジスタ152がオフ状態となっているため、ビット線BLは第5実施形態と同様に列デコーダ12から電気的に分離されており、第2のワード線WL2は第5実施形態による不揮発性半導体記憶装置と同様に第2の行デコーダ16から電気的に分離されている。このため、本実施形態による不揮発性半導体記憶装置は、第5実施形態による不揮発性半導体記憶装置の消去方法と同様にして、メモリセルアレイ10に書き込まれた情報を消去することができる。
[第8実施形態]
本発明の第8実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図37及び図38を用いて説明する。図37は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図1乃至図36に示す第1乃至第7実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(不揮発性半導体記憶装置)
まず、本実施形態による不揮発性半導体記憶装置について図37を用いて説明する。
本実施形態による不揮発性半導体記憶装置は、第1のワード線WL1と第2のワード線WL2との間にバイパストランジスタ158が設けられており、メモリセルトランジスタMTに情報を書き込む際に、第2の行デコーダ16が第2のワード線WL2から電気的に分離され、バイパストランジスタ158により第1のワード線WL1と第2のワード線WL2とが電気的に接続され、第1の行デコーダ(電圧印加回路)14により第1のワード線WL1及び第2のワード線WL2に電圧が印加されることに主な特徴がある。
図37に示すように、各々のビット線BLは、第1の保護トランジスタ150を介して列デコーダ12に接続されている。換言すれば、第1の保護トランジスタ150のソース/ドレインの一方がビット線BLに接続されており、第1の保護トランジスタ150のソース/ドレインの他方が列デコーダ12に接続されている。
各々の第1の保護トランジスタ150のゲートは、第1の制御線CL1を介して第1の制御回路154に接続されている。各々の第1の保護トランジスタ150は、第1の制御回路154により制御される。
第1の保護トランジスタ150のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。第1の保護トランジスタ150のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、第1の保護トランジスタ150の耐圧を十分に確保するためである。
なお、ここでは、第1の保護トランジスタ150のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、第1の保護トランジスタ150のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第1の保護トランジスタ150のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
また、各々の第2のワード線WL2は、第2の保護トランジスタ152を介して第2の行デコーダ16に接続されている。換言すれば、第2の保護トランジスタ152のソース/ドレインの一方が第2のワード線WL2に接続されており、第2の保護トランジスタ152のソース/ドレインの他方が第2の行デコーダ16に接続されている。
各々の第2の保護トランジスタ152のゲートは、第2の制御線CL2を介して第2の制御回路154に接続されている。各々の第2の保護トランジスタ152は、第2の制御回路154により制御される。
第2の保護トランジスタ152のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。第1の保護トランジスタ152のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、第1の保護トランジスタ152の耐圧を十分に確保するためである。
なお、ここでは、第2の保護トランジスタ152のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、第2の保護トランジスタ152のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第2の保護トランジスタ152のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
第1のワード線WL1と第2のワード線WL2との間には、バイパストランジスタ158がそれぞれ設けられている。換言すれば、バイパストランジスタ158のソース/ドレインの一方が第1のワード線WL1に接続されており、バイパストランジスタ158のソース/ドレインの他方が第2のワード線WL2に接続されている。
各々のバイパストランジスタ158のゲートは、第3の制御線CL3を介して第2の制御回路160に接続されている。各々のバイパストランジスタ158は、第2の制御回路160により制御される。
バイパストランジスタ158のゲート絶縁膜(図示せず)の膜厚は、選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定されている。バイパストランジスタ158のゲート絶縁膜の膜厚を、選択トランジスタSLのゲート絶縁膜28bの膜厚と同様に比較的厚く設定しているのは、バイパストランジスタ158の耐圧を十分に確保するためである。
なお、ここでは、バイパストランジスタ158のゲート絶縁膜(図示せず)の膜厚を選択トランジスタSLのゲート絶縁膜28bの膜厚と等しく設定する場合を例に説明したが、バイパストランジスタ158のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。バイパストランジスタ158のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
本実施形態において、第1のワード線WL1をバイパストランジスタ158を介して第2のワード線WL2に接続しているのは、メモリセルトランジスタMTに情報を書き込む際に、第2のワード線WL2に高電圧を印加するためである。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
なお、ここでは、図37に示すように、各々の行のメモリセルトランジスタMTが各々の行に設けられたソース線SLにそれぞれ接続されている場合を例に説明したが、後に図65を用いて詳述する第11実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタMTのソースを、共通のソース線SLにより接続してもよい。互いに隣接する行に存在するメモリセルトランジスタMTのソースを共通のソース線SLにより接続すれば、メモリセルアレイ領域2の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第3の行デコーダ18により制御すべきソース線SLの本数を少なくすることができるため、第3の行デコーダ18の簡素化を実現することができる。
(不揮発性半導体記憶装置の動作)
次に、本実施形態による不揮発性半導体記憶装置の動作について図38用いて説明する。図38は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図38において括弧内は非選択線の電位を示している。また、図38においてFはローティングを示している。
(読み出し方法)
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図38を用いて説明する。
本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1の制御線CL1の電位を5Vとし、第2の制御線CL2の電位を5Vとする。即ち、本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1の保護トランジスタ150及び第2の保護トランジスタ152をオン状態とする。
また、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第3の制御線CL3の電位を0Vとする。即ち、本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、バイパストランジスタ158をオフ状態とする。
また、ビット線BLの電位、ソース線SLの電位、第1のワード線WL1の電位、第2のワード線WL2の電位、及び、ウェル26の電位は、第1実施形態による不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。
第1の保護トランジスタ150及び第2の保護トランジスタ152がオン状態となっているため、ビット線BLは第1実施形態による不揮発性半導体記憶装置と同様に列デコーダ12に電気的に接続されており、第2のワード線WL2は第1実施形態による不揮発性半導体記憶装置と同様に第2の行デコーダ16に電気的に接続されている。また、バイパストランジスタ158がオフ状態となっているため、第2のワード線WL2は第1実施形態による不揮発性半導体記憶装置と同様にソース線SLから電気的に分離されている。このため、本実施形態による不揮発性半導体記憶装置は、第1実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタMTに書き込まれた情報を読み出すことができる。
(書き込み方法)
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図38を用いて説明する。
メモリセルトランジスタMTに情報を書き込む際には、各部の電位を以下のように設定する。
即ち、選択すべきメモリセルMCに接続されているビット線BLの電位を0Vとする。一方、選択されたビット線BL以外のビット線BLの電位をフローティングとする。
また、選択すべきメモリセルMCに接続されているソース線SLの電位を例えば5V(第1の電位)とする。一方、選択されたソース線SL以外のソース線SLの電位を0V又はフローティングとする。
また、選択すべきメモリセルMCに接続されている第1のワード線WL1の電位を例えば9V(第2の電位)とする。一方、選択された第1のワード線WL1以外の第1のワード線WL1の電位を0Vとする。
また、バイパストランジスタ158をオン状態とすることにより、第1のワード線WL1と第2のワード線WL2とを電気的に接続する。これにより、選択すべきメモリセルMCに接続された第2のワード線WL2の電位が、第1のワード線WL1の電位と等しくなる。ここでは、選択されたワード線WL1の電位を例えば9V(第2の電位)とするため、選択された第2のワード線WL2の電位も例えば9V(第2の電位)となる。また、選択された第2のワード線WL2以外の第2のワード線WL2の電位は0V(接地)となる。
また、第1の制御線CL1の電位を例えば5Vとする。また、第2の制御線CL2の電位を例えば0Vとする。即ち、本実施形態では、メモリセルトランジスタMTに情報を書き込む際には、第1の保護トランジスタ150をオン状態とし、第2の保護トランジスタ152をオフ状態とする。
また、第3の制御線CL3の電位を例えば10V(第3の電位)とする。第3の制御線CL3の電位(第3の電位)は、選択された第1のワード線WL1及び第2のワード線WL2の電位である第2の電位より高い電位とする。第3の制御線CL3の電位(第3の電位)を選択された第1のワード線WL1及び第2のワード線WL2の電位(第2の電位)より高く設定するのは、バイパストランジスタ158をオン状態にするためである。
ウェル26の電位はいずれも0Vとする。
本実施形態では、メモリセルトランジスタMTに情報を書き込む際には、高電圧回路より成る第1の行デコーダ14を用いて第1のワード線WL1及び第2のワード線WL2に電圧を印加するため、選択トランジスタSTのセレクトゲート30bに比較的高い電圧を印加することができる。このため、本実施形態によれば、選択トランジスタSTのチャネルに流れる電流を増加させることができ、書き込み速度を速くすることができる。また、メモリセルトランジスタMTに情報を書き込む際に、第2の保護トランジスタ152をオフ状態とするため、低電圧回路より成る第2の行デコーダ16が第2のワード線WL2から電気的に分離される。このため、本実施形態によれば、メモリセルトランジスタMTに情報を書き込む際に、低電圧回路より成る第2の行デコーダ16が破壊されるのを防止することができる。
(消去方法)
まず、本実施形態による不揮発性半導体記憶装置の消去方法を図38を用いて説明する。
本実施形態では、メモリセルアレイ10に書き込まれた情報を消去する際には、第1の制御線CL1の電位を0Vとし、第2の制御線CL2の電位を0Vとする。即ち、本実施形態では、メモリセルアレイ10に書き込まれた情報を消去する際には、第1の保護トランジスタ150及び第2の保護トランジスタ152をオフ状態とする。また、メモリセルアレイ10に書き込まれた情報を消去する際には、第3の制御線CL3の電位を0Vとする。即ち、本実施形態では、メモリセルアレイ10に書き込まれた情報を消去する際には、バイパストランジスタ158をオフ状態とする。また、ビット線BLの電位、ソース線SLの電位、第1のワード線WL1の電位、第2のワード線WL2の電位、及び、ウェル26の電位は、第1実施形態による不揮発性半導体記憶装置の消去方法における各部の電位と同様とする。
第1の保護トランジスタ150及び第2の保護トランジスタ152がオフ状態となっているため、ビット線BLは第5実施形態と同様に列デコーダ12から電気的に分離されており、第2のワード線WL2は第5実施形態による不揮発性半導体記憶装置と同様に第2の行デコーダ16から電気的に分離されている。このため、本実施形態による不揮発性半導体記憶装置は、第5実施形態による不揮発性半導体記憶装置の消去方法と同様にして、メモリセルアレイ10に書き込まれた情報を消去することができる。
[第9実施形態]
本発明の第9実施形態による不揮発性半導体記憶装置及びその書き込み方法を図39及び図40を用いて説明する。図39は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図40は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図40において括弧内は非選択線の電位を示している。また、図40においてFはフローティングを示している。図1乃至図38に示す第1乃至第8実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(不揮発性半導体記憶装置)
まず、本実施形態による不揮発性半導体記憶装置及びその読み出し方法を図39を用いて説明する。
本実施形態による不揮発性半導体記憶装置は、N型のソース拡散層36aが形成された領域にP型のドーパント不純物が導入されており、これによりP型の不純物拡散層35が形成されていることに主な特徴がある。
図39に示すように、N型のソース拡散層36aが形成された領域を含む領域には、P型のドーパント不純物が導入されている。これにより、N型のソース拡散層36aが形成された領域を含む領域に、P型の不純物拡散層35が形成されている。
本実施形態において、N型のソース拡散層36aが形成された領域を含む領域にP型の不純物拡散層35を形成しているのは、以下のような理由によるものである。
即ち、N型のソース拡散層36aが形成された領域を含む領域にP型の不純物拡散層35を形成すると、N型のソース拡散層36aからの空乏層の拡がりが抑制される。N型のソース拡散層36aからの空乏層の拡がりが抑制されると、N型のソース拡散層36aの近傍において電界強度が強くなり、N型のソース拡散層36aの近傍においてキャリアを急激に加速することが可能となる。本実施形態では、キャリアを急激に加速することができるため、メモリセルトランジスタMTへの情報の書き込み速度を向上させることができる。
なお、選択トランジスタSTのソース/ドレイン拡散層36b、36cが形成されている領域にはP型のドーパント不純物が導入されていないため、選択トランジスタSTはP型のドーパント不純物の影響を受けることはない。このため、選択トランジスタSTの閾値電圧が高くなることはなく、選択トランジスタSTは高速動作することが可能である。
(読み出し方法)
本実施形態による不揮発性半導体記憶装置の読み出し方法は、第1のワード線WL1にロジック回路の電源電圧VCCより高い電圧Vrを印加することに主な特徴がある。
本実施形態では、メモリセルトランジスタMTのN型のソース拡散層36aを含む領域にP型の不純物拡散層35が形成されているため、メモリセルトランジスタMTの閾値電圧が比較的高くなっている。このため、第1のワード線WL1に比較的低い電圧であるVCCを印加した場合には、メモリセルトランジスタMTのソース/ドレイン間に十分な電流が流れない虞がある。
このため、本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、ロジック回路の電源電圧VCCより高い電圧Vrを第1のワード線WL1に印加する。第1のワード線WL1に比較的高い電圧Vrが印加されるため、メモリセルトランジスタMTのソース/ドレイン間に十分な電流を流すことができ、メモリセルトランジスタMTに書き込まれた情報を安定して読み出すことが可能となる。
[第10実施形態]
本発明の第10実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図41乃至図64を用いて説明する。図1乃至図40に示す第1乃至第9実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
(不揮発性半導体記憶装置)
まず、本実施形態による不揮発性半導体記憶装置について図41乃至43を用いて説明する。図41は、本実施形態による不揮発性半導体記憶装置を示す回路図である。
本実施形態による不揮発性半導体記憶装置の回路図は、図1を用いて上述した不揮発性半導体記憶装置の回路図と同様である。
即ち、図41に示すように、本実施形態による不揮発性半導体記憶装置は、選択トランジスタSTと、選択トランジスタSTに接続されたメモリセルトランジスタMTとによりメモリセルMCが構成されている。選択トランジスタSTのソースは、メモリセルトランジスタMTのドレインに接続されている。より具体的には、選択トランジスタSTのソースとメモリセルトランジスタMTのドレインとは、1つの不純物拡散層により一体に形成されている。
複数のメモリセルMCは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルMCにより、メモリセルアレイ10が構成されている。
同一の列に存在する複数の選択トランジスタSTのドレインは、ビット線BLにより共通接続されている。
同一の行に存在する複数のメモリセルトランジスタMTのコントロールゲートは、第1のワード線WL1により共通接続されている。
同一の行に存在する複数の選択トランジスタSTのセレクトゲートは、第2のワード線WL2により共通接続されている。
同一の行に存在する複数のメモリセルトランジスタMTのソースは、ソース線SLにより共通接続されている。
選択トランジスタSTのドレインを共通接続する複数のビット線BLは、列デコーダ12に接続されている。列デコーダ12は、選択トランジスタSTのドレインを共通接続する複数のビット線BLの電位を制御するためのものである。列デコーダ12には、ビット線BLに流れる電流を検出するためのセンスアンプ13が接続されている。列デコーダ12は、比較的低い電圧で動作する低電圧回路により構成されている。低電圧回路は、耐圧が比較的低い一方、高速で動作し得る回路である。低電圧回路のトランジスタ(図示せず)のゲート絶縁膜(図示せず)は、比較的薄く形成されている。このため、列デコーダ12に用いられている低電圧回路のトランジスタは比較的高速で動作し得る。本実施形態において列デコーダ12に低電圧回路を用いているのは、選択トランジスタSTのドレインには高電圧を印加する必要がない一方、メモリセルトランジスタMTに書き込まれた情報を読み出す際に選択トランジスタSTを高速で動作させることが必要なためである。本実施形態では、列デコーダ12に低電圧回路が用いられているため、選択トランジスタSTを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
メモリセルトランジスタMTのコントロールゲートを共通接続する複数の第1のワード線WL1は、第1の行デコーダ(電圧印加回路)14に接続されている。第1の行デコーダ14は、メモリセルトランジスタMTのコントロールゲートを共通接続する複数の第1のワード線WL1の電位をそれぞれ制御するためのものである。第1の行デコーダ14は、高電圧回路(高耐圧回路)により構成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が比較的高い回路である。高電圧回路のトランジスタ(図示せず)のゲート絶縁膜(図示せず)は、十分な耐圧を確保すべく、比較的厚く形成されている。このため、高電圧回路のトランジスタは、低電圧回路のトランジスタと比較して、動作速度が遅い。本実施形態において第1の行デコーダ14に高電圧回路を用いているのは、メモリセルトランジスタMTに情報を書き込む際やメモリセルトランジスタMTに書き込まれた情報を消去する際に、第1のワード線WL1に高電圧を印加する必要があるためである。なお、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、第1のワード線WL1には常に電源電圧VCCが印加されている。このため、第1の行デコーダ14に用いられている高電圧回路の動作速度が比較的遅くても、特段の問題はない。
選択トランジスタSTのセレクトゲートを共通接続する複数の第2のワード線WL2は、第2の行デコーダ16に接続されている。第2の行デコーダ16は、選択トランジスタSTのセレクトゲートを共通接続する複数の第2のワード線WL2の電位を制御するためのものである。第2の行デコーダ16は、低電圧回路(低耐圧回路)により構成されている。本実施形態において第2の行デコーダ16に低電圧回路を用いているのは、選択トランジスタSTのセレクトゲートには高電圧を印加する必要がない一方、選択トランジスタSTを高速で動作させることが重要なためである。本実施形態では、第2の行デコーダ16に低電圧回路が用いられているため、選択トランジスタSTを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
メモリセルトランジスタMTのソースを共通接続する複数のソース線SLは、第3の行デコーダ18に接続されている。第3の行デコーダ18は、メモリセルトランジスタMTのソースを共通接続する複数のソース線SLの電位を制御するためのものである。第3の行デコーダ18は、高電圧回路(高耐圧回路)により構成されている。本実施形態において第3の行デコーダ18に高電圧回路を用いているのは、メモリセルトランジスタMTに情報を書き込む際に、ソース線SLに高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、ソース線SLは常に接地されている。このため、第3の行デコーダ18の動作速度が比較的遅くても、特段の問題はない。
次に、本実施形態による不揮発性半導体記憶装置のメモリセルアレイの構造を図42及び図43を用いて説明する。図42は、本実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図43は、図42のA−A′断面図である。
半導体基板20には、素子領域21を画定する素子分離領域22が形成されている。
素子分離領域22が形成された半導体基板20内には、N型の埋め込み拡散層24が形成されている。N型の埋め込み拡散層24の上側の部分は、P型ウェル26となっている。
半導体基板20上には、例えばONO膜より成る電荷蓄積層162を介してゲート電極164が形成されている。電荷蓄積層162を構成するONO膜は、第1のシリコン酸化膜166と、第1のシリコン酸化膜166上に形成されたシリコン窒化膜168と、シリコン窒化膜168上に形成された第2のシリコン酸化膜170とにより構成されている。
同一の行に存在するメモリセルトランジスタMTのゲート電極164は、共通接続されている。換言すれば、半導体基板20上には、電荷蓄積層162を介して、ゲート電極164を共通接続する第1のワード線WL1が形成されている。
半導体基板20上には、メモリセルトランジスタMTのゲート電極164と並行して、選択トランジスタSTのゲート電極172が形成されている。同一の行に存在する選択トランジスタSTのセレクトゲート172は、共通接続されている。換言すれば、半導体基板20上には、ゲート絶縁膜174を介して、ゲート電極172を共通接続する第2のワード線WL2が形成されている。選択トランジスタSTのゲート絶縁膜174の膜厚は、例えば5〜7nm程度とする。即ち、選択トランジスタSTのゲート絶縁膜174の膜厚は、比較的薄く設定されている。
第1乃至第9実施形態による不揮発性半導体記憶装置においては、セレクトトランジスタSTのゲート絶縁膜28bとメモリセルトランジスタMTのトンネル絶縁膜28aとが同一絶縁膜により形成されていたため、セレクトトランジスタSTのゲート絶縁膜28bの膜厚は、メモリセルトランジスタMTのトンネル絶縁膜28aの膜厚と等しくなっていた。このため、第1乃至第9実施形態においては、選択トランジスタSTのチャネルに流れる電流は必ずしも十分に大きくはなく、また、選択トランジスタSTの動作速度は必ずしも十分に速くはなかった。
これに対し、本実施形態によれば、選択トランジスタSTのゲート絶縁膜174の膜厚が比較的薄く設定されているため、選択トランジスタSTのチャネルに流れる電流を増加させることができ、また、選択トランジスタSTの動作速度を速くすることが可能となる。
メモリセルトランジスタMTのゲート電極164の両側の半導体基板20内、及び、選択トランジスタSTのゲート電極164の両側の半導体基板20内には、N型の不純物拡散層36a、36b、36cが形成されている。
メモリセルトランジスタMTのドレインを構成する不純物拡散層36bと選択トランジスタSTのソースを構成する不純物拡散層36bとは、同一の不純物拡散層36bにより構成されている。
メモリセルトランジスタMTのゲート電極164の側壁部分には、サイドウォール絶縁膜37が形成されている。
また、選択トランジスタSTのゲート電極172の側壁部分には、サイドウォール絶縁膜37が形成されている。
メモリセルトランジスタMTのソース領域36a上、選択トランジスタSTのドレイン領域36c上、メモリセルトランジスタMTのゲート電極164の上部、及び、選択トランジスタSTのゲート電極172の上部には、例えばコバルトシリサイドより成るシリサイド層38a〜38dがそれぞれ形成されている。ソース電極36a上のシリサイド層38aは、ソース電極として機能する。ドレイン電極36c上のシリサイド層38cは、ドレイン電極として機能する。
こうして、電荷蓄積層162とゲート電極164とソース/ドレイン拡散層36a、36bとを有するメモリセルトランジスタMTが構成されている。
また、ゲート電極172とソース/ドレイン拡散層36b、36cとを有する選択トランジスタSTが構成されている。選択トランジスタSTは、NMOSトランジスタである。本実施形態では、選択トランジスタSTとして、PMOSトランジスタより動作速度が速いNMOSトランジスタが用いられているため、動作速度の向上に寄与することができる。
メモリセルトランジスタMT及び選択トランジスタSTが形成された半導体基板20上には、シリコン窒化膜(図示せず)とシリコン酸化膜(図示せず)とから成る層間絶縁膜40が形成されている。
層間絶縁膜40には、ソース電極38a、ドレイン電極38bにそれぞれ達するコンタクトホール42が形成されている。
コンタクトホール42内には、例えばタングステンより成る導体プラグ44が埋め込まれている。
導体プラグ44が埋め込まれた層間絶縁膜40上には、配線(第1金属配線層)46が形成されている。
配線46が形成された層間絶縁膜40上には、層間絶縁膜48が形成されている。
層間絶縁膜48には、配線46に達するコンタクトホール50が形成されている。
コンタクトホール50内には、例えばタングステンより成る導体プラグ52が埋め込まれている。
導体プラグ52が埋め込まれた層間絶縁膜48上には、配線(第2金属配線層)54が形成されている。
配線54が形成された層間絶縁膜48上には、層間絶縁膜56が形成されている。
層間絶縁膜56には、配線54に達するコンタクトホール(図示せず)が形成されている。
コンタクトホール(図示せず)内には、例えばタングステンより成る導体プラグ(図示せず)が埋め込まれている。
導体プラグ(図示せず)が埋め込まれた層間絶縁膜56上には、配線(第3金属配線層)62が形成されている。
こうして、本実施形態による不揮発性半導体記憶装置のメモリセルアレイ10a(図41参照)が構成されている。
なお、ここでは、図41に示すように、各々の行のメモリセルトランジスタMTが各々の行に設けられたソース線SLにそれぞれ接続されている場合を例に説明したが、後に図65を用いて詳述する第11実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタMTのソースを、共通のソース線SLにより接続してもよい。図42に示す平面図は、互いに隣接する行に存在するメモリセルMTのソースを、共通のソース線SLにより接続した場合に対応している。互いに隣接する行に存在するメモリセルトランジスタMTのソースを共通のソース線SLにより接続すれば、メモリセルアレイ領域2の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第3の行デコーダ18により制御すべきソース線SLの本数を少なくすることができるため、第3の行デコーダ18の簡素化を実現することができる。
(不揮発性半導体記憶装置の動作)
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図44を用いて説明する。図44は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図44において括弧内は非選択線の電位を示している。
(読み出し方法)
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図44を用いて説明する。
メモリセルトランジスタMTに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルMCに接続されているビット線BLの電位をVCC(第1の電位)とする。一方、選択されたビット線以外のビット線BLの電位を0Vとする。ソース線SLの電位は、いずれも0Vとする。第1のワード線WL1の電位は、読み出し待機時において、いずれも常時VCCとする。選択すべきメモリセルMCに接続されている第2のワード線WL2の電位をVCCとする。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位を0Vとする。ウェル26の電位はいずれも0Vとする。本実施形態では、ソース線SLの電位が読み出し待機時において0Vに設定されており、第1のワード線WL1の電位が読み出し待機時において常時VCCに設定されているため、ビット線BLの電位と第2のワード線WL2の電位とを制御するだけで、メモリセルトランジスタMTに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線BLの電位を制御する列デコーダ12が上述したように低電圧回路により構成されているため、ビット線BLが高速で制御される。また、第2のワード線WL2の電位を制御する第2の行デコーダ16が上述したように低電圧回路により構成されているため、第2のワード線WL2が高速で制御される。しかも、選択トランジスタSTのゲート絶縁膜174が比較的薄く設定されているため、選択トランジスタSTは高速で動作し得る。このため、本実施形態によれば、メモリセルトランジスタMTに書き込まれた情報を高速で読み出すことができる。
メモリセルトランジスタMTに情報が書き込まれている場合、即ち、メモリセルトランジスタMTの情報が“0”の場合には、メモリセルトランジスタMTの電荷蓄積層162に電荷が蓄積されている。この場合には、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電流が流れず、選択された一のビット線BLには電流が流れない。この場合には、メモリセルトランジスタMTの情報は“0”であると判断される。
一方、メモリセルトランジスタMTに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“1”の場合には、メモリセルトランジスタMTの電荷蓄積層162に電荷が蓄積されていない。この場合には、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電流が流れ、選択された一のビット線BLに電流が流れる。選択された一のビット線BLに流れる電流は、センスアンプ13により検出される。この場合には、メモリセルトランジスタMTの情報が“1”であると判断される。
(書き込み方法)
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図44乃至図48を用いて説明する。図45は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
メモリセルトランジスタMTに情報を書き込む際には、各部の電位を以下のように設定する。
即ち、選択すべきメモリセルMCに接続されているビット線BLの電位を0V(接地)とする。一方、選択されたビット線BL以外のビット線BLの電位をVCCとする。
また、選択すべきメモリセルMCに接続されているソース線SLに、図45に示すようにパルス状に第2の電圧を印加する。ソース線SLに印加するパルス状の第2の電圧は、例えば5.5Vとする。一方、選択されたソース線SL以外のソース線SLの電位を0V(接地)とする。
また、選択すべきメモリセルMCに接続されている第1のワード線WL1に、図45に示すように、徐々に上昇する第1の電圧Vstepを印加する。一方、選択された第1のワード線WL1以外の第1のワード線WL1の電位を0V(接地)とする。
また、選択すべきメモリセルMCに接続された第2のワード線WL2の電位をVCC(第1の電位)とする。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位を0V(接地)とする。
ウェルの電位はいずれも0V(接地)とする。
本実施形態において、選択行の第1のワード線WL1に印加する第1の電圧Vstepを徐々に上昇させながら、選択列のソース線SLに電圧をパルス状に印加するのは、以下のような理由によるものである。
即ち、メモリセルトランジスタMTのゲート電極164に高電圧を印加した場合には、メモリセルトランジスタMTのソース/ドレイン間における電気抵抗が小さくなる。そうすると、メモリセルトランジスタMTのソース/ドレイン間の電気抵抗が、選択トランジスタSTのソース/ドレイン間の電気抵抗と比較して小さくなる。そうすると、選択トランジスタSTのソース/ドレイン間に大きい横方向電界が印加される一方、メモリセルトランジスタMTのソース/ドレイン間には十分な横方向電界が印加されないこととなる。メモリセルトランジスタMTのソース/ドレイン間に十分な横方向電界が印加されないと、メモリセルトランジスタMTのソース/ドレイン間において電子が加速されず、書き込み速度が遅くなってしまう。
本実施形態では、書き込みの初期の段階では、選択行の第1のワード線WL1に比較的低い電圧を印加するため、メモリセルトランジスタMTのソース/ドレイン間の電気抵抗が過度に低くなってしまうことはない。そして、選択列のソース線SLに電圧をパルス状に印加すると、メモリセルトランジスタMTの電荷蓄積層162に電荷が注入される。この後、選択行の第1のワード線WL1の電圧を徐々に上昇させながら、選択列のソース線SLに電圧をパルス状に印加すると、メモリセルトランジスタMTの電荷蓄積層162に電荷が徐々に注入されていく。選択行の第1のワード線WL1に印加される第1の電圧Vstepは徐々に上昇していくが、電荷蓄積層162に蓄積される電荷も徐々に増加していくため、メモリセルトランジスタMTのソース/ドレイン間における電気抵抗が過度に低くなってしまうことはない。このため、本実施形態によれば、メモリセルトランジスタMTに情報を書き込む際の書き込み速度を高速化することができる。
本実施形態による不揮発性半導体記憶装置では、ホットキャリアを発生させ、発生したホットキャリアをメモリセルトランジスタMTの電荷蓄積層162に注入することにより、メモリセルトランジスタMTに情報が書き込まれる。ホットキャリアを利用して書き込みを行うためには、シリコン酸化膜166(図43参照)の障壁の高さを超えるエネルギーが必要であり、メモリセルトランジスタMTのソース/ドレイン間の電位差によってホットキャリアを、このエネルギー以上に加速する必要がある。
図46は、メモリセルトランジスタのゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係を示すグラフである。なお、図46は、実験により求めたものである。シミュレーションを行う際の条件は、選択トランジスタSTの閾値電圧を0.8Vとし、選択トランジスタSTのゲート電極172に印加する電圧を1.8Vとした。即ち、選択トランジスタSTのゲート電極172に印加する電圧を選択トランジスタSTの閾値電圧より1.0V高く設定した。
図46から分かるように、メモリセルトランジスタMTのゲート電圧を閾値電圧に対して4〜5V程度高く設定すると、メモリセルトランジスタMTの閾値電圧の変化量は最も大きくなり、電荷蓄積層162に電荷が最も蓄積されやすくなる。
なお、メモリセルトランジスタMTのゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係は、上記のような条件で実験を行った場合のものであり、メモリセルトランジスタMTのゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係は、選択トランジスタSTのチャネル長、メモリセルトランジスタMTのチャネル長、ソース/ドレイン拡散層36a〜36cへのドーパント不純物の注入量等によって異なる値となる。
なお、ここでは、図45に示すように、選択された第1のワード線WL1に印加する電圧を段階的に上昇させる場合を例に説明したが、選択された第1のワード線WL1に印加する電圧は、図45に示すような電圧に限定されるものではない。
図47は、本実施形態による不揮発性半導体記憶装置の書き込み方法の他の例を示すタイムチャート(その1)である。
図47に示すように、電圧を上昇させた後に一時的に電圧を低下させ、更に高い電圧を印加するようにしてもよい。
図48は、本実施形態による不揮発性半導体記憶装置の書き込み方法の他の例を示すタイムチャート(その2)である。
図48に示すように、選択された第1のワード線WL1に印加する電圧を連続的に上昇させてもよい。
(消去方法)
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図45を用いて説明する。
メモリセルアレイ10に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。
即ち、ビット線BLの電位はいずれも0V(接地)とする。ソース線SLの電位はいずれも5Vとする。第1のワード線WL1の電位は、いずれも例えば−5Vとする。第2のワード線WL2の電位は、0V(接地)とする。ウェル26の電位は、0V(接地)とする。
各部の電位を上記のように設定すると、メモリセルトランジスタMTの電荷蓄積層162から電荷が引き抜かれる。これにより、メモリセルトランジスタMTの電荷蓄積層162に電荷が蓄積されていない状態となり、メモリセルトランジスタMTの情報が消去されることとなる。
このように本実施形態によれば、選択トランジスタSTのドレイン拡散層36cを共通接続するビット線BLの電位を制御する列デコーダ12が、高速動作が可能な低電圧回路により構成されており、選択トランジスタSTのセレクトゲート30bを共通接続する第2のワード線WL2の電位を制御する第2の行デコーダが、高速動作が可能な低電圧回路により構成されている。しかも、本実施形態では、選択トランジスタSTのゲート絶縁膜174の膜厚が比較的薄く形成されているため、選択トランジスタSTは高速動作が可能である。そして、ビット線BLと第2のワード線WL2のみの電位を制御することにより、メモリセルトランジスタMTに書き込まれた情報を読み出すことが可能である。ビット線BLと第2のワード線WL2が高速で制御され、しかも、選択トランジスタSTが高速で動作し得るため、本実施形態によれば、メモリセルトランジスタMTに書き込まれた情報を高速で読み出し得る不揮発性半導体記憶装置を提供することができる。
(不揮発性半導体記憶装置の製造方法)
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図49乃至図64を用いて説明する。図49乃至図64は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。図49(a)、図50(a)、図51(a)、図52(a)、図53(a)、図54(a)、図55(a)、図56(a)、図57(a)、図58(a)、図59(a)、図60(a)、図61及び図63は、メモリセルアレイ領域(コア領域)2を示している。図49(a)、図50(a)、図51(a)、図52(a)、図53(a)、図54(a)、図55(a)、図56(a)、図57(a)、図58(a)、図59(a)、図60(a)、図61及び図63の紙面左側の図は、図42のE−E′断面に対応している。図49(a)、図50(a)、図51(a)、図52(a)、図53(a)、図54(a)、図55(a)、図56(a)、図57(a)、図58(a)、図59(a)、図60(a)、図61及び図63の紙面右側の図は、図42のD−D′断面に対応している。図49(b)、図50(b)、図51(b)、図52(b)、図53(b)、図54(b)、図55(b)、図56(b)、図57(b)、図58(b)、図59(b)、図60(b)、図62は及び図64は、周辺回路領域4を示している。図49(b)、図50(b)、図51(b)、図52(b)、図53(b)、図54(b)、図55(b)、図56(b)、図57(b)、図58(b)、図59(b)、図60(b)、図62及び図64の紙面左側は、高耐圧トランジスタが形成される領域6を示している。高耐圧トランジスタが形成される領域6のうちの紙面左側は高耐圧Nチャネルトランジスタが形成される領域6Nを示している。高耐圧Nチャネルトランジスタが形成される領域6Nの紙面右側は、高耐圧Pチャネルトランジスタが形成される領域6Pを示している。高耐圧Pチャネルトランジスタが形成される領域6Pの紙面右側は、高耐圧Nチャネルトランジスタが形成される領域6Nを示している。図49(b)、図50(b)、図51(b)、図52(b)、図53(b)、図54(b)、図55(b)、図56(b)、図57(b)、図58(b)、図59(b)、図60(b)、図62及び図64の紙面右側は、低電圧トランジスタが形成される領域8を示している。低電圧トランジスタが形成される領域8のうちの紙面左側は低電圧Nチャネルトランジスタが形成される領域8Nを示しており、低電圧トランジスタが形成される領域8のうちの紙面右側は低電圧Pチャネルトランジスタが形成される領域8Pを示している。
まず、半例えばP型のシリコン基板より成る導体基板20を用意する。
次に、全面に、例えば熱酸化法により、膜厚15nmの熱酸化膜64を形成する。
次に、全面に、例えばCVD法により、膜厚150nmのシリコン窒化膜66を形成する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部(図示せず)を形成する。かかる開口部は、シリコン窒化膜66をパターニングするためのものである。
次に、フォトレジスト膜をマスクとして、シリコン窒化膜66をパターニングする。これにより、シリコン窒化膜より成るハードマスク66が形成される。
次に、ドライエッチングにより、ハードマスク66をマスクとして、半導体基板20をエッチングする。これにより、半導体基板20に溝68が形成される(図49参照)。半導体基板20に形成する溝68の深さは、半導体基板20の表面から例えば300nmとする。
次に、熱酸化法により、半導体基板20のうちの露出している部分を酸化する。これにより、半導体基板20のうちの露出している部分にシリコン酸化膜(図示せず)が形成される。
次に、図50に示すように、全面に、高密度プラズマCVD法により、膜厚700nmのシリコン酸化膜22を形成する。
次に、図51に示すように、CMP法により、シリコン窒化膜66の表面が露出するまでシリコン酸化膜22を研磨する。こうして、シリコン酸化膜より成る素子分離領域22が形成される。
次に、素子分離領域22を硬化させるための熱処理を行う。熱処理条件は、例えば窒素雰囲気中で900℃、30分とする。
次に、ウエットエッチングにより、シリコン窒化膜66を除去する。
次に、図52に示すように、熱酸化法により、半導体基板20の表面に犠牲酸化膜69を成長する。
次に、図53に示すように、メモリセルアレイ領域2に、N型のドーパント不純物を深く注入することにより、N型の埋め込み拡散層24を形成する。この際、高耐圧Nチャネルトランジスタが形成される領域6Nにも、N型のドーパント不純物を深く注入することにより、N型の埋め込み拡散層24を形成する。また、メモリセルアレイ領域2に、埋め込み拡散層24よりも浅くP型のドーパント不純物を注入することにより、P型のウェル26を形成する。また、高耐圧Nチャネルトランジスタが形成される領域6Nに、埋め込み拡散層24よりも浅くP型のドーパント不純物を注入することにより、P型のウェル72Pを形成する。
次に、高耐圧Nチャネルトランジスタが形成される領域6Nに、N型の拡散層70を枠状に形成する。かかる枠状の拡散層70は、半導体基板20の表面から埋め込み拡散層24の周縁部に至るように形成する。P型のウェル72Pは、埋め込み拡散層24と拡散層70とにより囲まれた状態となる。また、図示しないが、メモリセルアレイ領域2のP型のウェル26も、埋め込み拡散層24と枠状の拡散層70により囲まれた状態となる。
次に、高耐圧Pチャネルトランジスタが形成される領域6Pに、N型のドーパント不純物を導入することにより、N型のウェル72Nを形成する。
次に、低電圧Nチャネルトランジスタが形成される領域8Nに、P型のドーパント不純物を導入することにより、P型のウェル74Pを形成する。
次に、低電圧Pチャネルトランジスタが形成される領域8Pに、N型のドーパント不純物を導入することにより、N型のウェル74Nを形成する。
次に、メモリセルアレイ領域2に、チャネルドーピングを行う(図示せず)。
次に、高耐圧Nチャネルトランジスタが形成される領域6Nと、高耐圧Pチャネルトランジスタが形成される領域6Pとに、チャネルドーピングを行う(図示せず)。
次に、低電圧Nチャネルトランジスタが形成される領域8Nと、低電圧Pチャネルトランジスタが形成される領域8Pとに、チャネルドーピングを行う(図示せず)。
次に、半導体基板20の表面に存在する犠牲酸化膜69をエッチング除去する。
次に、全面に、熱酸化法により、第1のシリコン酸化膜166を形成する。
次に、全面に、CVD法により、シリコン窒化膜168を形成する。
次に、全面に、シリコン窒化膜168の表面を熱酸化法により酸化することにより、第2のシリコン酸化膜170を形成する。
こうして、例えば膜厚4nmの第1のシリコン酸化膜166と、第1のシリコン酸化膜166上に形成された例えば膜厚5nmのシリコン窒化膜168と、シリコン窒化膜168上に形成された例えば膜厚7nmの第2のシリコン酸化膜170とから成るONO膜162が形成される(図54参照)。ONO膜162は、メモリセルトランジスタMTの電荷蓄積層となるものである。
次に、高耐圧トランジスタが形成される領域6に存在しているONO膜162をエッチング除去する。
次に、高電圧トランジスタが形成される領域6に、熱酸化法により、例えば膜厚15nmのゲート絶縁膜76を形成する(図55参照)。
次に、選択トランジスタSTが形成される領域に存在しているONO膜162をエッチング除去する。
次に、選択トランジスタSTが形成される領域における半導体基板20上に、熱酸化法により、例えば膜厚5〜7nmのゲート絶縁膜174を形成する(図56参照)。
次に、低電圧トランジスタが形成される領域8に存在しているONO膜162をエッチング除去する。
次に、低電圧トランジスタが形成される領域8に、熱酸化法により、例えば膜厚3nmのゲート絶縁膜78を形成する(図57参照)。
次に、全面に、例えばCVD法により、例えば膜厚180nmのポリシリコン膜34を形成する。
次に、フォトリソグラフィ技術を用い、ポリシリコン膜34をパターニングする。これにより、ポリシリコンより成るメモリセルトランジスタMTのゲート電極164が、メモリセルアレイ領域2内に形成される。また、ポリシリコンより成る選択トランジスタSTのゲート電極172が、メモリセルアレイ領域2内に形成される。また、ポリシリコンより成る高耐圧トランジスタ110N、110Pのゲート電極34cが、高耐圧トランジスタが形成される領域6内に形成される。また、ポリシリコン34より成る低電圧トランジスタ112N、112Pのゲート電極34dが、低耐圧トランジスタが形成される領域内8に形成される。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Nチャネルトランジスタが形成される領域6Nを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、高耐圧Nチャネルトランジスタのゲート電極34cの両側の半導体基板20内に、N型の低濃度拡散層86が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Pチャネルトランジスタが形成される領域6Pを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、P型のドーパント不純物を半導体基板20内に導入する。これにより、高耐圧Pチャネルトランジスタのゲート電極34cの両側の半導体基板20内に、P型の低濃度拡散層88が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Nチャネルトランジスタが形成される領域8Nを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、低電圧Nチャネルトランジスタのゲート電極34dの両側の半導体基板20内に、N型の低濃度拡散層90が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Pチャネルトランジスタが形成される領域8Pを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、P型のドーパント不純物を半導体基板20内に導入する。これにより、低電圧Pチャネルトランジスタのゲート電極34dの両側の半導体基板20内に、P型の低濃度拡散層92が形成される。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域2を露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、イオン注入法により、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えば砒素を用いる。加速エネルギーは、例えば20keVとする。ドーズ量は、例えば1×1014〜1×1015とする。こうして、ゲート電極164の両側の半導体基板20内、及び、ゲート電極172の両側の半導体基板20内に、不純物拡散層31a〜31cが形成される。この後、フォトレジスト膜を剥離する(図58参照)。
次に、例えばCVD法により、膜厚100nmのシリコン酸化膜93を形成する。
次に、ドライエッチングにより、シリコン酸化膜93を異方性エッチングする。これにより、メモリセルトランジスタMTのゲート電極164の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜93が形成される。また、選択トランジスタSTのゲート電極172の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜93が形成される。また、ゲート電極34cの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜93が形成される。また、ゲート電極34dの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜93が形成される。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Nチャネルトランジスタが形成される領域6Nを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、高耐圧Nチャネルトランジスタのゲート電極34cの両側の半導体基板20内に、N型の高濃度拡散層94が形成される。N型の低濃度拡散層86とN型の高濃度拡散層94とにより、LDD構造のN型のソース/ドレイン拡散層96が形成される。こうして、ゲート電極34cとソース/ドレイン拡散層96とを有する高耐圧Nチャネルトランジスタ110Nが形成される。高耐圧Nチャネルトランジスタ110Nは、高電圧回路(高耐圧回路)に用いられる。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、高耐圧Pチャネルトランジスタが形成される領域6Pを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、P型のドーパント不純物を半導体基板20内に導入する。これにより、高耐圧Pチャネルトランジスタのゲート電極34cの両側の半導体基板20内に、P型の高濃度拡散層98が形成される。P型の低濃度拡散層88とP型の高濃度拡散層98とにより、LDD構造のP型のソース/ドレイン拡散層100が形成される。こうして、ゲート電極34cとソース/ドレイン拡散層100とを有する高耐圧Pチャネルトランジスタ110Pが形成される。高耐圧Pチャネルトランジスタ110Pは、高電圧回路(高耐圧回路)に用いられる。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Nチャネルトランジスタが形成される領域8Nを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Nチャネルトランジスタが形成される領域8Nを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、低電圧Nチャネルトランジスタのゲート電極34dの両側の半導体基板20内に、N型の高濃度拡散層102が形成される。N型の低濃度拡散層90とN型の高濃度拡散層102とにより、LDD構造のN型のソース/ドレイン拡散層104が形成される。こうして、ゲート電極34dとソース/ドレイン拡散層104とを有する低電圧Nチャネルトランジスタ112Nが形成される。低電圧Nチャネルトランジスタ112Nは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、低電圧Pチャネルトランジスタが形成される領域8Pを露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、P型のドーパント不純物を半導体基板20内に導入する。これにより、低電圧Pチャネルトランジスタのゲート電極34dの両側の半導体基板20内に、P型の高濃度拡散層106が形成される。P型の低濃度拡散層92とP型の高濃度拡散層106とにより、LDD構造のP型のソース/ドレイン拡散層108が形成される。こうして、ゲート電極34dとソース/ドレイン拡散層108とを有する低電圧Pチャネルトランジスタ112Pが形成される。低電圧Pチャネルトランジスタ112Pは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜(図示せず)を形成する。
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域2を露出する開口部(図示せず)をフォトレジスト膜に形成する。
次に、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板20内に導入する。これにより、メモリセルトランジスタMTのゲート電極164の一方の側の半導体基板20内に、N型の高濃度拡散層33aが形成され、選択トランジスタSTのゲート電極172の一方の側の半導体基板20内に、N型の高濃度拡散層33bが形成される。N型の低濃度拡散層31aとN型の高濃度拡散層33aとにより、LDD構造のN型のソース拡散層36aが形成される。また、N型の低濃度拡散層31cとN型の高濃度拡散層33bとにより、LDD構造のN型のドレイン拡散層36cが形成される。また、N型の低濃度拡散層31bより成るN型のソース/ドレイン拡散層36bが形成される。この後、フォトレジスト膜を剥離する。
こうして、電荷蓄積層162とゲート電極164とソース/ドレイン拡散層36a、36bとを有するメモリセルトランジスタMTが形成される。また、ゲート電極172とソース/ドレイン拡散層36b、36cとを有する選択トランジスタSTが形成される(図59参照)。
次に、例えばスパッタリング法により、全面に、膜厚10nmのコバルト膜を形成する。
次に、熱処理を行うことにより、半導体基板20の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極164の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極172の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極34c、34dの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース/ドレイン拡散層36a、36c上にコバルトシリサイド膜38a、38bが形成される。また、ゲート電極164上にコバルトシリサイド膜38cが形成される。また、ゲート電極ポリシリコン膜172上にコバルトシリサイド膜38dが形成される。また、ソース/ドレイン拡散層96、100、104、108上にコバルトシリサイド膜38eが形成される。また、ゲート電極34c、34d上にコバルトシリサイド膜38fが形成される。
次に、未反応のコバルト膜をエッチング除去する(図60参照)。
選択トランジスタSTのドレイン拡散層36c上に形成されたコバルトシリサイド膜38bは、ドレイン電極として機能する。
メモリセルトランジスタMTのソース拡散層36a上に形成されたコバルトシリサイド膜38aは、ソース電極として機能する。
高耐圧トランジスタ110N、110Pのソース/ドレイン拡散層96、100上に形成されたコバルトシリサイド膜38eは、ソース/ドレイン電極として機能する。
低電圧トランジスタ112N、112Pのソース/ドレイン拡散層104、108上に形成されたコバルトシリサイド膜38eは、ソース/ドレイン電極として機能する。
次に、図61及び図62に示すように、全面に、例えばCVD法により、膜厚20nmのシリコン窒化膜114を形成する。シリコン窒化膜114は、エッチングストッパとして機能するものである。
次に、全面に、CVD法により、膜厚1.6μmのシリコン酸化膜116を形成する。こうして、シリコン窒化膜114とシリコン酸化膜116とから成る層間絶縁膜40が形成される。
次に、CMP法により、層間絶縁膜40の表面を平坦化する。
次に、フォトリソグラフィ技術を用い、ソース/ドレイン電極38a、38bに達するコンタクトホール42、ソース/ドレイン電極38eに達するコンタクトホール42、及び、コバルトシリサイド膜38fに達するコンタクトホール42を形成する(図63、図64参照)。
次に、全面に、スパッタリング法により、Ti膜とTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜44を形成する。
次に、CMP法により、層間絶縁膜40の表面が露出するまでタングステン膜44及びバリア膜を研磨する。こうして、コンタクトホール42内に、例えばタングステンより成る導体プラグ44が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ44が埋め込まれた層間絶縁膜40上に、Ti膜、TiN膜、Al膜、Ti膜及びTiN膜を順次積層して成る積層膜46を形成する。
次に、フォトリソグラフィ技術を用い、積層膜46をパターニングする。これにより、積層膜より成る配線(第1金属配線層)46が形成される。
次に、例えば高密度プラズマCVD法により、例えば膜厚720nmのシリコン酸化膜118を形成する。
次に、TEOSCVD法により、例えば膜厚1.1μmのシリコン酸化膜120を形成する。シリコン酸化膜118とシリコン酸化膜120とにより層間絶縁膜48が形成される。
次に、例えばCMP法により、層間絶縁膜48の表面を平坦化する。
次に、フォトリソグラフィ技術を用い、配線46に達するコンタクトホール50を層間絶縁膜48に形成する。
次に、全面に、スパッタリング法により、例えば膜厚10nmのTi膜と例えば膜厚7nmのTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜52を形成する。
次に、CMP法により、層間絶縁膜48の表面が露出するまでタングステン膜52及びバリア膜を研磨する。こうして、コンタクトホール50内に、例えばタングステンより成る導体プラグ52が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ52が埋め込まれた層間絶縁膜48上に、Ti膜、TiN膜、Al膜、Ti膜及びTiN膜を順次積層して成る積層膜54を形成する。
次に、フォトリソグラフィ技術を用い、積層膜54をパターニングする。これにより、積層膜より成る配線(第2金属配線層)54が形成される。
次に、例えば高密度プラズマCVD法により、シリコン酸化膜122を形成する。
次に、TEOSCVD法により、シリコン酸化膜124を形成する。シリコン酸化膜122とシリコン酸化膜124とにより層間絶縁膜56が形成される。
次に、フォトリソグラフィ技術を用い、配線54に達するコンタクトホール58を層間絶縁膜56に形成する。
次に、全面に、スパッタリング法により、Ti膜とTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜60を形成する。
次に、CMP法により、層間絶縁膜56の表面が露出するまでタングステン膜60及びバリア膜を研磨する。こうして、コンタクトホール58内に、例えばタングステンより成る導体プラグ60が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ60が埋め込まれた層間絶縁膜56上に、積層膜62を形成する。
次に、フォトリソグラフィ技術を用い、積層膜62をパターニングする。これにより、積層膜より成る配線(第3金属配線層)62が形成される。
次に、例えば高密度プラズマCVD法により、シリコン酸化膜126を形成する。
次に、TEOSCVD法により、シリコン酸化膜128を形成する。シリコン酸化膜126とシリコン酸化膜128とにより層間絶縁膜130が形成される。
次に、フォトリソグラフィ技術を用い、配線62に達するコンタクトホール132を層間絶縁膜130に形成する。
次に、全面に、スパッタリング法により、Ti膜とTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜134を形成する。
次に、CMP法により、層間絶縁膜130の表面が露出するまでタングステン膜134及びバリア膜を研磨する。こうして、コンタクトホール132内に、例えばタングステンより成る導体プラグ134が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ134が埋め込まれた層間絶縁膜130上に、積層膜136を形成する。
次に、フォトリソグラフィ技術を用い、積層膜136をパターニングする。これにより、積層膜より成る配線(第4金属配線層)136が形成される。
次に、例えば高密度プラズマCVD法により、シリコン酸化膜138を形成する。
次に、TEOSCVD法により、シリコン酸化膜140を形成する。シリコン酸化膜138とシリコン酸化膜140とにより層間絶縁膜142が形成される。
次に、フォトリソグラフィ技術を用い、配線136に達するコンタクトホール143を層間絶縁膜142に形成する。
次に、全面に、スパッタリング法により、Ti膜とTiN膜とから成るバリア層(図示せず)を全面に形成する。
次に、全面に、例えばCVD法により、膜厚300nmのタングステン膜146を形成する。
次に、CMP法により、層間絶縁膜142の表面が露出するまでタングステン膜146及びバリア膜を研磨する。こうして、コンタクトホール143内に、例えばタングステンより成る導体プラグ144が埋め込まれる。
次に、例えばスパッタリング法により、導体プラグ144が埋め込まれた層間絶縁膜142上に、積層膜145を形成する。
次に、フォトリソグラフィ技術を用い、積層膜145をパターニングする。これにより、積層膜より成る配線(第5金属配線層)145が形成される。
次に、例えば高密度プラズマCVD法により、シリコン酸化膜146を形成する。
次に、プラズマCVD法により、膜厚1μmのシリコン窒化膜148を形成する。
こうして本実施形態による不揮発性半導体記憶装置が製造される。
[第11実施形態]
本発明の第11実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法を図65及び図66を用いて説明する。図65は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図1乃至図64に示す第1乃至第10実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、互いに隣接する行に存在するメモリセルトランジスタMTのソースが、共通のソース線SLにより接続されていることに主な特徴がある。
図65に示すように、n行目には、複数のメモリセルMCnが配列されている。また、n+1行目には、複数のメモリセルMCn+1が配列されている。また、n+2行目には、複数のメモリセルMCn+2が配列されている。また、n+3行目には、複数のメモリセルMCn+3が配列されている。なお、同様にして、n+m行目には、複数のメモリセルMCn+mが配列されている。
n行目のメモリセルMCnのメモリセルトランジスタMTのソースと、n+1行目のメモリセルMCn+1のメモリセルトランジスタMTのソースとは、共通のソース線SLにより接続されている。
また、n+2行目のメモリセルMCn+2のメモリセルトランジスタMTのソースと、n+3行目のメモリセルMCn+3のメモリセルトランジスタMTのソースとは、共通のソース線SLにより接続されている。
即ち、本実施形態では、互いに隣接する行に存在するメモリセルトランジスタMTのソースが、共通のソース線SLにより接続されている。
各々のソース線は、第3の行デコーダ18に接続されている。
本実施形態によれば、互いに隣接する行に存在するメモリセルトランジスタMTのソースが共通のソース線SLにより接続されているため、メモリセルアレイ領域2の面積を小さくすることができ、不揮発性半導体記憶装置の小型化に寄与することができる。
また、本実施形態によれば、第3の行デコーダ18により制御すべきソース線SLの本数を少なくすることができるため、第3の行デコーダ18の簡素化を実現することができる。
(不揮発性半導体記憶装置の動作)
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図66を用いて説明する。図66は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図66において括弧内は非選択線の電位を示している。
(読み出し方法)
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図66を用いて説明する。
メモリセルトランジスタMTに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルMCnに接続されているビット線BLの電位をVCC(第1の電位)とする。一方、選択されたビット線以外のビット線BLの電位を0Vとする。ソース線SLの電位は、いずれも0Vとする。第1のワード線WL1の電位は、読み出し待機時において、いずれも常時VCCとする。選択すべきメモリセルMCnに接続されている第2のワード線WL2の電位をVCCとする。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位を0Vとする。ウェル26の電位はいずれも0Vとする。本実施形態では、ソース線SLの電位が読み出し待機時において0Vに設定されており、第1のワード線WL1の電位が読み出し待機時において常時VCCに設定されているため、ビット線BLの電位と第2のワード線WL2の電位とを制御するだけで、メモリセルトランジスタMTに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線BLの電位を制御する列デコーダ12が上述したように低電圧回路により構成されているため、ビット線BLが高速で制御される。また、第2のワード線WL2の電位を制御する第2の行デコーダ16が上述したように低電圧回路により構成されているため、第2のワード線WL2が高速で制御される。しかも、選択トランジスタSTのゲート絶縁膜174が比較的薄く設定されているため、選択トランジスタSTは高速で動作し得る。このため、本実施形態によれば、メモリセルトランジスタMTに書き込まれた情報を高速で読み出すことができる。
メモリセルトランジスタMTに情報が書き込まれている場合、即ち、メモリセルトランジスタMTの情報が“0”の場合には、メモリセルトランジスタMTの電荷蓄積層162に電荷が蓄積されている。この場合には、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電流が流れず、選択された一のビット線BLには電流が流れない。この場合には、メモリセルトランジスタMTの情報は“0であると判断される。
一方、メモリセルトランジスタMTに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“1”の場合には、メモリセルトランジスタMTの電荷蓄積層162に電荷が蓄積されていない。この場合には、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電流が流れ、選択された一のビット線BLに電流が流れる。選択された一のビット線BLに流れる電流は、センスアンプ13により検出される。この場合には、メモリセルトランジスタMTの情報が“1”であると判断される。
(書き込み方法)
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図66を用いて説明する。
メモリセルトランジスタMTに情報を書き込む際には、各部の電位を以下のように設定する。
即ち、選択すべきメモリセルMCnに接続されているビット線BLの電位を0V(接地)とする。一方、選択されたビット線BL以外のビット線BLの電位をVCCとする。
また、選択すべきメモリセルMCnに接続されているソース線SLに、図45に示すようにパルス状に第2の電圧を印加する。ソース線SLに印加するパルス状の第2の電圧は、例えば5.5Vとする。一方、選択されたソース線SL以外のソース線SLの電位を0V(接地)とする。
また、選択すべきメモリセルMCnに接続されている第1のワード線WL1に、図45、図47又は図48に示すように、徐々に上昇する第1の電圧Vstepを印加する。一方、選択された第1のワード線WL1以外の第1のワード線WL1の電位を0V(接地)とする。
また、選択すべきメモリセルMCnに接続された第2のワード線WL2の電位をVCC(第1の電位)とする。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位を0V(接地)とする。
ウェルの電位はいずれも0V(接地)とする。
こうして、選択されたメモリセルMCnのメモリセルトランジスタMTに情報が書き込まれる。
(消去方法)
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図66を用いて説明する。
メモリセルアレイ10に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。
即ち、ビット線BLの電位はいずれも0V(接地)とする。ソース線SLの電位はいずれも5Vとする。第1のワード線WL1の電位は、いずれも例えば−5Vとする。第2のワード線WL2の電位は、0V(接地)とする。ウェル26の電位は、0V(接地)とする。
各部の電位を上記のように設定すると、メモリセルトランジスタMTの電荷蓄積層162から電荷が引き抜かれる。これにより、メモリセルトランジスタMTの電荷蓄積層162に電荷が蓄積されていない状態となり、メモリセルトランジスタMTの情報が消去されることとなる。
[第12実施形態]
本発明の第12実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法を図67及び図68を用いて説明する。図67は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図1乃至図66に示す第1乃至第11実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、複数の第1のワード線WL1の電圧を電圧印加回路15により一括して制御することに主な特徴がある。
図67に示すように、n行目には、複数のメモリセルMCnが配列されている。また、n+1行目には、複数のメモリセルMCn+1が配列されている。また、n+2行目には、複数のメモリセルMCn+2が配列されている。また、n+3行目には、複数のメモリセルMCn+3が配列されている。なお、同様にして、n+m行目には、複数のメモリセルMCn+mが配列されている。
n行目のメモリセルMCnのメモリセルトランジスタMTのソースと、n+1行目のメモリセルMCn+1のメモリセルトランジスタMTのソースとは、共通のソース線SLにより接続されている。
また、n+2行目のメモリセルMCn+2のメモリセルトランジスタMTのソースと、n+3行目のメモリセルMCn+3のメモリセルトランジスタMTのソースとは、共通のソース線SLにより接続されている。
即ち、本実施形態では、互いに隣接する行に存在するメモリセルトランジスタMTのソースが、共通のソース線SLにより接続されている。
各々のソース線は、第3の行デコーダ18に接続されている。
n行目に存在する複数のメモリセルMCnの各々のメモリセルトランジスタMTは、n行目の第1のワード線WL1nにより接続されている。
n+1行目に存在する複数のメモリセルMCn+1の各々のメモリセルトランジスタMTは、n+1行目の第1のワード線WL1n+1により接続されている。
n+2行目に存在する複数のメモリセルMCn+2の各々のメモリセルトランジスタMTは、n+2行目の第1のワード線WL1n+2により接続されている。
n+3行目に存在する複数のメモリセルMCn+3の各々のメモリセルトランジスタMTは、n+3行目の第1のワード線WL1n+3により接続されている。
n行目の第1のワード線WL1n、n+1行目の第1のワード線WL1n+1、n+2行目の第1のワード線WL1n+2、n+3行目の第1のワード線WL1n+3に印加される電圧は、電圧印加回路15により一括して制御されるようになっている。
なお、ここでは、4本の第1のワード線WL1n〜WL1n+4の電位を電圧印加回路15により一括して制御する場合を例に説明したが、誤動作が生じない範囲であれば、更に多くの第1のワード線を電圧印加回路15により一括して制御するようにしてもよい。例えば、8本の第1のワード線の電位を電圧印加回路15により一括して制御するようにしてもよい。更には、16本の第1のワード線WL1の電位を電圧印加回路15により一括して制御するようにしてもよい。
本実施形態によれば、複数の第1のワード線WL1の電位を電圧印加回路15により一括して制御する。複数の第1のワード線WL1の電位を一括して制御しうる電圧印加回路15は、各々の第1のワード線WL1の電位を制御する第1の行デコーダ14(図1参照)と比較して回路構成が簡略である。従って、本実施形態によれば、不揮発性半導体記憶装置の小型化、低コスト化に寄与することができる。
(不揮発性半導体記憶装置の動作)
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図68を用いて説明する。図68は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図68において括弧内は非選択線の電位を示している。
(読み出し方法)
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図68を用いて説明する。
メモリセルトランジスタMTに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルMCnに接続されているビット線BLの電位をVCC(第1の電位)とする。一方、選択されたビット線以外のビット線BLの電位を0Vとする。ソース線SLの電位は、いずれも0Vとする。第1のワード線WL1の電位は、読み出し待機時において、いずれも常時VCCとする。第1のワード線WL1の電位は、電圧印加回路15により一括して制御される。選択すべきメモリセルMCnに接続されている第2のワード線WL2の電位をVCCとする。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位を0Vとする。ウェル26の電位はいずれも0Vとする。本実施形態では、ソース線SLの電位が読み出し待機時において0Vに設定されており、第1のワード線WL1の電位が読み出し待機時において常時VCCに設定されているため、ビット線BLの電位と第2のワード線WL2の電位とを制御するだけで、メモリセルトランジスタMTに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線BLの電位を制御する列デコーダ12が上述したように低電圧回路により構成されているため、ビット線BLが高速で制御される。また、第2のワード線WL2の電位を制御する第2の行デコーダ16が上述したように低電圧回路により構成されているため、第2のワード線WL2が高速で制御される。しかも、選択トランジスタSTのゲート絶縁膜174が比較的薄く設定されているため、選択トランジスタSTは高速で動作し得る。このため、本実施形態によれば、メモリセルトランジスタMTに書き込まれた情報を高速で読み出すことができる。
メモリセルトランジスタMTに情報が書き込まれている場合、即ち、メモリセルトランジスタMTの情報が“0”の場合には、メモリセルトランジスタMTの電荷蓄積層162に電荷が蓄積されている。この場合には、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電流が流れず、選択された一のビット線BLには電流が流れない。この場合には、メモリセルトランジスタMTの情報は“0”であると判断される。
一方、メモリセルトランジスタMTに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“1”の場合には、メモリセルトランジスタMTの電荷蓄積層162に電荷が蓄積されていない。この場合には、メモリセルトランジスタMTのソース拡散層36aと選択トランジスタSTのドレイン拡散層36cとの間に電流が流れ、選択された一のビット線BLに電流が流れる。選択された一のビット線BLに流れる電流は、センスアンプ13により検出される。この場合には、メモリセルトランジスタMTの情報が“1”であると判断される。
(書き込み方法)
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図68を用いて説明する。
メモリセルトランジスタMTに情報を書き込む際には、各部の電位を以下のように設定する。
即ち、選択すべきメモリセルMCnに接続されているビット線BLの電位を0V(接地)とする。一方、選択されたビット線BL以外のビット線BLの電位をVCCとする。
また、選択すべきメモリセルMCnに接続されているソース線SLに、図45に示すようにパルス状に第2の電圧を印加する。ソース線SLに印加するパルス状の第2の電圧は、例えば5.5Vとする。一方、選択されたソース線SL以外のソース線SLの電位を0V(接地)とする。
また、第1のワード線WL1に、図45、図47又は図48に示すように、徐々に上昇する第1の電圧Vstepを印加する。第1のワード線WL1の電位は、電圧印加回路15により一括して制御される。
また、選択すべきメモリセルMCnに接続された第2のワード線WL2の電位をVCC(第1の電位)とする。一方、選択された第2のワード線WL2以外の第2のワード線WL2の電位を0V(接地)とする。
ウェルの電位はいずれも0V(接地)とする。
こうして、選択されたメモリセルMCnのメモリセルトランジスタMTに情報が書き込まれる。
(消去方法)
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図66を用いて説明する。
メモリセルアレイ10に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。
即ち、ビット線BLの電位はいずれも0V(接地)とする。ソース線SLの電位はいずれも5Vとする。第1のワード線WL1の電位は、いずれも例えば−5Vとする。第1のワード線WL1の電位は、電圧印加回路15により一括して制御される。第2のワード線WL2の電位は、0V(接地)とする。ウェル26の電位は、0V(接地)とする。
各部の電位を上記のように設定すると、メモリセルトランジスタMTの電荷蓄積層162から電荷が引き抜かれる。これにより、メモリセルトランジスタMTの電荷蓄積層162に電荷が蓄積されていない状態となり、メモリセルトランジスタMTの情報が消去されることとなる。
[第13実施形態]
本発明の第13実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法を図69を用いて説明する。図69は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図1乃至図68に示す第1乃至第12実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図69を用いて説明する。図69は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図69において括弧内は非選択線の電位を示している。
(読み出し方法)
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図69を用いて説明する。
メモリセルトランジスタMTに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルMCに接続されているビット線BLの電位をVCC(第1の電位)とする。一方、選択されたビット線以外のビット線BLの電位を0Vとする。ソース線SLの電位は、いずれも0Vとする。第1のワード線WL1の電位は、読み出し待機時において、いずれも常時Vrとする。Vrは、ロジック回路の電源電圧VCCより高い電圧である。
不揮発性半導体記憶装置に供給される電源が2種類存在する場合には、これら2種類の電源のうちの高い方の電源を用いて、第1のワード線に電圧Vrを印加することが可能である。また、不揮発性半導体記憶装置に供給される電源がロジック回路の電源電圧VCCより高い場合には、かかる電源を用いて第1のワード線に電圧Vrを印加することが可能である。また、不揮発性半導体記憶装置に供給される電源をそのまま第1のワード線に印加してもよいし、不揮発性半導体記憶装置に供給される電源を降圧させたものを第1のワード線に印加してもよい。
本実施形態によれば、第1のワード線WL1にロジック回路の電源電圧VCCより高い電圧Vrが印加されるため、読み出し電流を増加させることができ、ひいては読み出し時間を短縮することができる。
(書き込み方法及び消去方法)
本実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法は、第10実施形態乃至第12実施形態のいずれかと同様とすればよい。従って、ここでは、本実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法については、説明を省略する。
[第14実施形態]
本発明の第14実施形態による不揮発性半導体記憶装置及びその読み出し方法を図70を用いて説明する。図70は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図1乃至図69に示す第1乃至第13実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、N型のソース拡散層36aが形成された領域にP型のドーパント不純物が導入されており、これによりP型の不純物拡散層35が形成されていることに主な特徴がある。
図70に示すように、N型のソース拡散層36aが形成された領域を含む領域には、P型のドーパント不純物が導入されている。これにより、N型のソース拡散層36aが形成された領域を含む領域に、P型の不純物拡散層35が形成されている。
本実施形態において、N型のソース拡散層36aが形成された領域を含む領域にP型の不純物拡散層35を形成しているのは、以下のような理由によるものである。
即ち、N型のソース拡散層36aが形成された領域を含む領域にP型の不純物拡散層35を形成すると、N型のソース拡散層36aからの空乏層の拡がりが抑制される。N型のソース拡散層36aからの空乏層の拡がりが抑制されると、N型のソース拡散層36aの近傍において電界強度が強くなり、N型のソース拡散層36aの近傍においてキャリアを急激に加速することが可能となる。本実施形態では、キャリアを急激に加速することができるため、メモリセルトランジスタMTへの情報の書き込み速度を向上させることができる。
なお、選択トランジスタSTのソース/ドレイン拡散層36b、36cが形成されている領域にはP型のドーパント不純物が導入されていないため、選択トランジスタSTはP型のドーパント不純物の影響を受けることはない。このため、選択トランジスタSTの閾値電圧が高くなることはなく、選択トランジスタSTは高速動作することが可能である。
(読み出し方法)
本実施形態による不揮発性半導体記憶装置の読み出し方法は、第1のワード線WL1にロジック回路の電源電圧VCCより高い電圧Vrを印加することに主な特徴がある。
本実施形態では、メモリセルトランジスタMTのN型のソース拡散層36aを含む領域にP型の不純物拡散層35が形成されているため、メモリセルトランジスタMTの閾値電圧が比較的高くなっている。このため、第1のワード線WL1に比較的低い電圧であるVCCを印加した場合には、メモリセルトランジスタMTのソース/ドレイン間に十分な電流が流れない虞がある。
このため、本実施形態では、メモリセルトランジスタMTに書き込まれた情報を読み出す際には、ロジック回路の電源電圧VCCより高い電圧Vrを第1のワード線WL1に印加する。第1のワード線WL1に比較的高い電圧Vrが印加されるため、メモリセルトランジスタMTのソース/ドレイン間に十分な電流を流すことができ、メモリセルトランジスタMTに書き込まれた情報を安定して読み出すことが可能となる。
なお、ここでは、第1のワード線WL1にロジック回路の電源電圧VCCより高い電圧Vrを印加する場合を例に説明したが、第1のワード線WL1にVCCを印加した場合でも、メモリセルトランジスタMTのソース/ドレイン間に十分な電流が流れる場合には、第1のワード線WL1にVCCを印加してもよい。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、第6実施形態では、メモリセルトランジスタMTに情報を書き込む際に、第2のワード線WL2の電位(第1の電位)を4Vとする場合を例に説明したが、メモリセルトランジスタMTに情報を書き込む際の第2のワード線WL2の電位(第1の電位)は4Vに限定されるものではない。メモリセルトランジスタMTに情報を書き込む際の第2のワード線WL2の電位(第1の電位)は、低電圧回路の電源電圧VCCより高い電圧とすればよい。少なくとも低電圧回路の電源電圧VCCより高い電圧を第2のワード線WL2に印加すれば、選択トランジスタSTのチャネルに流れる電流を増加させることができ、書き込み速度を速くすることが可能である。
また、第7実施形態では、メモリセルトランジスタMTに情報を書き込む際に、第3の制御線CL3の電位(第3の電位)を6Vとする場合を例に説明したが、メモリセルトランジスタMTに情報を書き込む際の第3の制御線CL3の電位(第3の電位)は6Vに限定されるものではない。メモリセルトランジスタMTに情報を書き込む際の第3の制御線CL3の電位(第3の電位)は、選択されたソース線SLの電位(第1の電位)より高い電位とすればよい。少なくとも選択されたソース線SLの電位(第1の電位)より高い電位を第3の制御線CL3に印加すれば、バイパストランジスタ158をオン状態にすることが可能である。
また、第8実施形態では、メモリセルトランジスタMTに情報を書き込む際に、第3の制御線CL3の電位(第3の電位)を10Vとする場合を例に説明したが、メモリセルトランジスタMTに情報を書き込む際の第3の制御線CL3の電位(第3の電位)は10Vに限定されるものではない。
また、第1乃至第9実施形態では、複数の第1のワード線WL1の各々の電圧を第1の行デコーダ14を用いて制御する場合を例に説明したが、図67を用いて上述した第12実施形態による不揮発性半導体記憶装置のように、複数の第1のワード線WL1の電圧を電圧印加回路15により一括して制御してもよい。複数の第1のワード線WL1の電圧を一括して制御する電圧印加回路15(図67参照)は、各々の第1のワード線WL1の電位を制御する第1の行デコーダ14と比較して回路構成が簡略である。従って、複数の第1のワード線WL1の電圧を一括して制御する電圧印加回路を用いれば、不揮発性半導体記憶装置の小型化、低コスト化に寄与することができる。