JP4066308B2 - 半導体記憶装置およびデータ処理装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置およびデータ処理装置に関し、さらに詳しくは、読み出し速度を可変にした半導体記憶装置およびこれを備えたデータ処理装置に関する。
【０００２】
【従来の技術】
携帯電話・個人情報端末・固体オーディオなどの超小型機器に搭載される不揮発性メモリシステムには、プログラムコードを格納するメモリに対しては数十ナノ秒程度の比較的高速なアクセスができかつデータを格納するメモリに対しては百ナノ秒程度の比較的低速なアクセスができるような構成が要求される。この要求に応えるため、上述のような小型機器に搭載される不揮発性メモリシステムでは、高速なアクセスに対応したメモリと低速なアクセスに対応したメモリとをそれぞれ設けたり、高速なアクセスに対応した集積度の低いメモリを複数設けてそのうちのいくつかを低速アクセス用のメモリとして使用したりしている。
【０００３】
【発明が解決しようとする課題】
上述のような小型機器に対しては小型化・軽量化・低消費電力化という強い要求がある。したがって、これらの小型機器に搭載される不揮発性メモリシステムには、上述のようなアクセスに関する要求を満たしつつシステムＬＳＩへの集積や大容量化が要求される。
【０００４】
しかしながら上述の不揮発性メモリシステムでは高速なアクセスに対応したメモリと低速なアクセスに対応したメモリとをそれぞれ設けたり、あるいは高速なアクセスに対応したメモリのみで構成するため、デバイス数が増加し集積度が低下したり、消費電力が増加したり、コストが高くなったりする。これらは機器の超軽量小型化の実現に対する障害となっている。
【０００５】
また、高速なアクセスに対応したメモリと低速なアクセスに対応したメモリとの要求される比率は、システムに搭載されるアプリケーションプログラムに応じて異なる。ところが、上述の不揮発性メモリシステムでは高速なアクセスに対応したメモリと低速なアクセスに対応したメモリとの比率があらかじめ固定されるため、搭載することができるアプリケーションも限定される。
【０００６】
この発明は上記のような問題を解決するためになされたものであり、その目的は、高集積化を実現することができる半導体記憶装置を提供することである。
【０００７】
この発明のもう１つの目的は、低消費電力化を実現することができる半導体記憶装置を提供することである。
【０００８】
この発明のさらにもう１つの目的は、広範囲なアプリケーションプログラムに対応することができる半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明の１つの局面に従うと、半導体記憶装置は、メモリアレイと、行デコーダと、列デコーダとを備える。メモリアレイは、通常読み出し領域および高速読み出し領域を有する。行デコーダは、通常読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線を選択し、高速読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線と高速読み出し領域に含まれている他のワード線とを選択する。列デコーダは、データを読み出すべきメモリセルに対応するビット線を選択する。高速読み出し領域に含まれているメモリセルからデータを読み出すときに行デコーダによって選択されるワード線と列デコーダによって選択される各ビット線とによって特定されるメモリセルの各々には同一のデータが書き込まれている。
【００１０】
上記半導体記憶装置では、高速読み出し領域に含まれているメモリセルからデータを読み出すときには当該メモリセルに対応したビット線上で複数のメモリセルが選択される。選択された複数のメモリセルの各々には同一のデータが書き込まれている。したがって、通常読み出し領域に含まれているメモリセルからデータを読み出すときのようにデータを読み出すべきメモリセルだけが選択されるときと比べてビット線の電位変化を高速にすることができる。これにより、通常読み出し領域に含まれているメモリセルからのデータの読み出しに比べて高速読み出し領域に含まれているメモリセルからのデータの読み出しを高速に行うことができる。すなわち、選択するワード線の本数の増減により読み出し速度を可変にすることができる。
【００１１】
また、通常読み出し領域と高速読み出し領域とを単一のメモリアレイ（単一のメモリプレーン）内に設けているため高集積化を実現することができる。
【００１２】
好ましくは、上記行デコーダは、メモリアレイ内のある領域を高速読み出し領域または通常読み出し領域に設定する。
【００１３】
上記半導体記憶装置では、メモリアレイ内における高速読み出し領域と通常読み出し領域との構成比を可変にすることができる。したがって、アプリケーションプログラムに応じて、高速読み出し領域と通常読み出し領域との構成比をチップサイズを一切変更することなくシステムのボード上で容易に変更することができる。すなわち、広範囲なアプリケーションプログラムに対応することができる。
【００１４】
好ましくは、上記半導体記憶装置は以下に示すような読み出し回路をさらに備える。読み出し回路は、列デコーダによって選択されたビット線にメモリセルから読み出されたデータをデータ出力線に転送する。上記行デコーダは、高速読み出し領域に含まれているメモリセルからデータを読み出すとき、選択すべきワード線と列デコーダによって選択されるビット線とによって特定されるメモリセルの各々と読み出し回路との間のビット線の平均長の、データを読み出すべきメモリセルの位置によるばらつきが小さくなるように上記他のワード線を選択する。
【００１５】
上記半導体記憶装置によれば、データを読み出すべきメモリセルの高速読み出し領域における位置によるアクセス時間のばらつきを小さくすることができる。これにより、高速読み出し領域に含まれるメモリセルのうち読み出し時のアクセス時間が最も長いメモリセルのアクセス時間によって律速されていた読み出しアクセスを高速化することができる。
【００１６】
好ましくは、上記高速読み出し領域は、メモリアレイ内の列方向に連続した領域である。
【００１７】
上記半導体記憶装置では、行デコーダを構成する回路のうち高速読み出し領域に含まれているワード線を選択するための回路を一箇所にまとめて配置することができる。したがって、高速読み出し領域に含まれているワード線を選択するための回路を分散して配置する場合に比べて配線領域を削減することができる。これにより行デコーダ全体の回路規模を小さくすることができる。この結果、高速化および低消費電力化を実現することができる。
【００１８】
好ましくは、上記高速読み出し領域は、メモリアレイ内における読み出し回路側の領域である。すなわち、できるだけ読み出し回路に近い側に設ける。
【００１９】
上記半導体記憶装置では、メモリアレイ内における読み出し回路側に高速読み出し領域を設けたため、高速読み出し領域に含まれるメモリセルと読み出し回路との間の配線抵抗を小さくすることができる。これにより、高速読み出し領域に対するアクセス速度を速くすることができる。
【００２０】
好ましくは、上記高速読み出し領域は第１の領域と第２の領域とを含む。上記行デコーダは、高速読み出し領域に含まれているメモリセルからデータを読み出すとき、第１および第２の領域のうちデータを読み出すべきメモリセルを含んでいない領域から上記他のワード線を選択する。
【００２１】
上記半導体記憶装置では、高速読み出し領域に含まれているメモリセルからデータを読み出すとき、データを読み出すべきメモリセルに対応するワード線が第１および第２の領域の一方から選択され、他のワード線が第１および第２の領域の他方から選択される。このように第１および第２のそれぞれの領域からワード線を選択するため、第１の領域と第２の領域とがメモリアレイ内で離隔して配置されたときであっても上記ビット線長の平均のばらつきを小さくすることができる。すなわち、高速読み出し領域内のメモリセルの位置によるアクセス時間のばらつきを抑えることができる。これにより、高速読み出し領域の設定範囲の自由度を高めることができる。
【００２２】
好ましくは、高速読み出し領域に含まれているメモリセルにデータを書き込むとき、上記行デコーダは、データを書き込むべきメモリセルに対応するワード線と高速読み出し領域に含まれている他のワード線とを選択しかつ選択したワード線の数を示す選択信号を出力し、上記列デコーダは、データを書き込むべきメモリセルに対応するビット線を選択する。上記半導体記憶装置はさらに書き込み回路を備える。書き込み回路は、列デコーダによって選択されたビット線を選択信号に応じて駆動する。
【００２３】
上記半導体記憶装置では、行デコーダおよび列デコーダによって選択された複数のメモリセルに同時に同一のデータが書き込まれる。したがって、選択された複数のメモリセルに１つずつデータを書き込む場合と比べて書き込み時間を短くすることができる。また、選択されたメモリセルの数を示す選択信号に応じて書き込み回路がビット線を駆動するため、選択されたメモリセルの数に応じた最適の条件で書き込みを行うことができる。
【００２４】
好ましくは、上記半導体記憶装置は不揮発性メモリである。そして、高速読み出し領域に含まれているメモリセルにデータを書き込むとき、単一のメモリセルにデータを書き込む際のリファレンス電流レベルを選択信号に応じて倍数したものをリファレンス電流レベルとする。リファレンス電流は、書き込みが完了したことを判定するための電流である。
【００２５】
上記半導体記憶装置では、高速読み出し領域に含まれているメモリセルにデータを書き込むときに選択される複数のメモリセルの各々と通常読み出し領域に含まれているメモリセルにデータを書き込むときに選択されるメモリセルとを同一のセル電流すなわち同一レベルの書き込み条件にすることができる。これにより、高速読み出し領域に含まれるメモリセルの信頼性と通常読み出し領域に含まれるメモリセルの信頼性とが同等であることを保証することができる。
【００２６】
好ましくは、上記半導体記憶装置はさらにラッチ回路を備える。高速読み出し領域に含まれているメモリセルにデータを書き込むとき、上記半導体記憶装置は、書き込むべきデータをラッチ回路に格納する。そして上記行デコーダは、データを書き込むべきメモリセルからデータが読み出されるときに選択されるワード線を１つずつ順に選択し、上記列デコーダは、データを書き込むべきメモリセルに対応するビット線を選択する。上記半導体記憶装置は、ラッチ回路に格納されたデータを、行デコーダおよび列デコーダによって特定されるメモリセルに書き込む。
【００２７】
上記半導体記憶装置では、高速読み出し領域に含まれているメモリセルにデータを書き込むとき、まず、書き込むべきデータがラッチ回路に格納される。そして、データを書き込むべきメモリセルからデータが読み出されるときに選択されるワード線のうち一のワード線が行デコーダによって選択される。また、データを書き込むべきメモリセルに対応するビット線が列デコーダによって選択される。行デコーダおよび列デコーダによって特定されるメモリセルに、ラッチ回路に格納されたデータが書き込まれる。次いで、上記選択されるワード線のうち他の一のワード線が行デコーダによって選択される。また、上記対応するビット線が列デコーダによって選択される。そして行デコーダおよび列デコーダによって特定されるメモリセルに、ラッチ回路に格納されたデータが書き込まれる。このようにワード線を１つずつ選択してメモリセルへデータを書き込むため、書き込み条件は通常読み出し領域と同一であり、書き込み回路の条件を変更する必要はない。また、外部からラッチ回路へ書き込みデータを一度だけ与えればよいため書き込み時間を短縮することができる。
【００２８】
好ましくは、高速読み出し領域に含まれているメモリセルにデータを書き込むとき、データを書き込むべきメモリセルからデータが読み出されるときに選択されるワード線のうち一のワード線に対応するメモリセルにデータを書き込み、当該書き込んだデータを読み出して他のワード線に対応するメモリセルに書き込む。
【００２９】
上記半導体記憶装置では、他のワード線に対応するメモリセルへ書き込むべきデータを外部から供給する必要がないため、他のワード線に対応するメモリセルへのデータの書き込みを、書き込みデータ供給用のデータバスを開放して他の動作と同時並行に実行することができる。この間、データバスを他の動作に用いることができる。
【００３０】
好ましくは、上記行デコーダは、アドレス信号に応答して当該アドレス信号に対応するワード線を選択する。アドレス信号は、アクセスすべきメモリセルが高速読み出し領域に含まれているか通常読み出し領域に含まれているかを示す選択ビットを含む。上記行デコーダは、アクセスすべきメモリセルが高速読み出し領域に含まれていることを選択ビットが示すとき、当該アドレス信号に対応する一のワード線と他のワード線とを高速読み出し領域から選択し、アクセスすべきメモリセルが通常読み出し領域に含まれていることを選択ビットが示すとき、当該アドレス信号に対応するワード線を通常読み出し領域から選択する。
【００３１】
上記半導体記憶装置によれば、高速読み出し領域へのアクセスの指定すなわち高速読み出し動作の指定をアドレス単位で行うことができる。
【００３２】
好ましくは、上記メモリアレイはさらに、フラグビット線と、複数のフラグメモリセルとを含む。複数のフラグメモリセルの各々は、メモリアレイに含まれる複数のワード線の各々とフラグビット線とに対応して配置される。複数のフラグメモリセルの各々には、当該フラグメモリセルが高速読み出し領域に含まれているか通常読み出し領域に含まれているかを示すデータが格納される。
【００３３】
上記半導体記憶装置では、メモリセルからデータを読み出すとき、当該メモリセルと同じワード線に対応するフラグメモリセルのデータを読み出すことによって、当該メモリセルが高速読み出し領域に含まれているか通常読み出し領域に含まれているかを高速に判定することができる。
【００３４】
好ましくは、上記半導体記憶装置は、高速読み出し領域に含まれているメモリセルからデータを読み出すときに選択されるワード線のうち、一のワード線に対応するメモリセルを含む領域をマスタデータ領域とし、他のワード線に対応するメモリセルを含む領域を通常読み出し領域に含める。
【００３５】
上記半導体記憶装置では、メモリ容量を拡張する必要があるときには上記他のワード線に対応するメモリセルを含む領域を通常読み出し領域に含めることによって通常読み出し領域を拡張する。これによりメモリ容量が拡張される。このように上記半導体記憶装置では、メモリ領域が足りなくなった場合システムの速度を低下させるなどして高速読み出し領域を通常読み出し領域に書き換えメモリ領域を拡張し、メモリ構成の変更を容易に行うことができる。また、マスタデータ領域にもとの高速読み出し領域の書き込みデータが保持されているため、もとの高速読み出し領域を復元することは容易である。
【００３６】
好ましくは、上記半導体記憶装置は複数の消去ブロックを含むフラッシュメモリ型の不揮発性メモリであり、上記マスタデータ領域と上記通常読み出し領域に含める領域とはそれぞれ複数の消去ブロックのうち異なる消去ブロックに含まれる。
【００３７】
上記半導体記憶装置では、マスタデータ領域の保護を容易とするとともに高速読み出し領域におけるマスタデータ領域以外の領域に含まれるメモリセルのデータを容易に消去することができる。
【００３８】
この発明のもう１つの局面に従うと、データ処理装置は上記半導体記憶装置を備える。そして、メモリ容量を拡張する必要があるときには、高速読み出し領域に含まれているメモリセルからデータを読み出すときに選択されるワード線のうち、一のワード線に対応するメモリセルを含む領域をマスタデータ領域とし、他のワード線に対応するメモリセルを含む領域を通常読み出し領域に含める。
【００３９】
上記データ処理装置には、データまたは命令コードのメモリ装置として上記半導体記憶装置が設けられている。そしてメモリ容量の拡張が必要になったときには、上記他のワード線に対応するメモリセルを含む領域を通常読み出し領域に含めることによって通常読み出し領域を拡張し、通常読み出し領域の拡張された領域へのアクセス速度を低下させる。このようにデータ処理速度を犠牲にして、一時的なメモリ容量の拡張要求に応えることができる。また、マスタデータを元のメモリアドレスに書き戻すことにより容易に高速読み出し領域を復元することができる。
【００４０】
この発明のさらにもう１つの局面に従うと、データ処理装置は上記半導体記憶装置を備える。そして、メモリ容量を拡張する必要があるときには、高速読み出し領域に含まれているメモリセルに格納されているデータを外部の記憶装置に転送し、高速読み出し領域を通常読み出し領域に変更する。
【００４１】
上記データ処理装置によれば、データ処理速度を犠牲にしてメモリ容量の拡張要求に応えることができる。また、高速読み出し領域に保持されていたデータは復元の必要性に応じて外部の記憶装置に保存されるため、マスタデータ領域を確保する必要がない。したがって、メモリ容量のさらなる拡張が可能となる。
【００４２】
好ましくは、上記外部の記憶装置へのデータの転送は無線で行われる。
【００４３】
好ましくは、上記外部の記憶装置へのデータの転送は有線で行われる。
【００４４】
上記データ処理装置によれば、移動するデータ処理装置の内蔵メモリの利用が最適化され、装置の小型軽量化に役立つ。
【００４５】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００４６】
（第１の実施形態）
＜不揮発性メモリの全体構成＞
図１は、この発明の第１の実施形態による不揮発性メモリの全体構成を示すブロック図である。図１に示す不揮発性メモリは、メモリアレイ１と、行デコーダ２と、列デコーダ３と、読み出し＆書き込み回路４と、データ入出力線Ｉ／Ｏとを備える。
【００４７】
メモリアレイ１は、複数のメモリセルＭＣと、ワード線Ｗ［ｐ，ｑ］（１≦ｐ≦ｍ，１≦ｑ≦４）と、ビット線Ｂ１〜Ｂｎとを含む。複数のメモリセルＭＣは行および列にマトリクス状に配置される。メモリセルＭＣは、フローティングゲート型トランジスタで構成される。フローティングゲート型トランジスタのゲートは対応するワード線に接続され、ドレインは対応するビット線に接続され、ソースには電圧Ｖｓが与えられる。ワード線Ｗ［ｐ，ｑ］は行に配置される。ビット線Ｂ１〜Ｂｎは列に配置される。ここではワード線Ｗ［１，１］〜Ｗ［ｊ，４］に対応するメモリセルＭＣを含む領域を通常読み出し領域５とし、ワード線Ｗ［ｊ＋１，１］〜Ｗ［ｍ，４］に対応するメモリセルＭＣを含む領域を高速読み出し領域６とする。
【００４８】
行デコーダ２は、アドレス信号ＡＤＲに応答して対応するワード線を選択する。通常読み出し領域５に含まれるワード線は１本単位で、高速読み出し領域６に含まれるワード線は２本単位で選択されるように行デコーダ２の論理が設定されている。つまり、行デコーダ２の論理構成によって通常読み出し領域５および高速読み出し領域６の位置が決定される。行デコーダ２の論理構成は制御信号ＧＳに応じて決定される。また行デコーダ２は、メモリセルＭＣにデータを書き込むとき選択信号ＳＮを出力する。選択信号ＳＮは、メモリセルＭＣへのデータの書き込みの際に行デコーダ２によって選択されたワード線の数を示す信号である。
【００４９】
列デコーダ３は、アドレス信号ＡＤＲに応答して当該アドレス信号ＡＤＲに対応するビット線を選択する。
【００５０】
読み出し＆書き込み回路４は、列デコーダ３によって選択されたビット線にメモリセルＭＣから読み出されたデータをデータ入出力線Ｉ／Ｏに伝送し、列デコーダ３によって選択されたビット線をデータ入出力線Ｉ／Ｏからの書き込みデータに応じて駆動する。
【００５１】
データ入出力線Ｉ／Ｏは、読み出し＆書き込み回路４からの読み出しデータを外部へ伝送し、外部からの書き込みデータを読み出し＆書き込み回路４へ伝送する。
【００５２】
＜行デコーダ２の内部構成および動作＞
図２は、図１に示した行デコーダ２の内部構成を示すブロック図である。図２を参照して、行デコーダ２は、選択信号生成回路２１と、デコーダＳＤ１〜ＳＤｍとを含む。
【００５３】
選択信号生成回路２１は、アドレス信号ＡＤＲをデコードして選択信号Ｓ１〜Ｓｍを生成する。選択信号Ｓ１〜Ｓｍは、それぞれ対応するデコーダＳＤ１〜ＳＤｍに与えられる。選択信号Ｓ１〜Ｓｍは、それぞれ対応するデコーダＳＤ１〜ＳＤｍを活性／不活性にする信号である。活性にすべきデコーダＳＤ１〜ＳＤｍには１レベル（論理ハイレベル）の選択信号Ｓ１〜Ｓｍが与えられ、不活性にすべきデコーダＳＤ１〜ＳＤｍには０レベル（論理ローレベル）の選択信号Ｓ１〜Ｓｍが与えられる。活性にすべきデコーダとは、アドレス信号ＡＤＲによって指定されるワード線に対応したデコーダである。
【００５４】
デコーダＳＤ１〜ＳＤｍは、それぞれ４本のワード線（Ｗ［１，１］〜Ｗ［１，４］）〜（Ｗ［ｍ，１］〜Ｗ［ｍ，４］）に対応して設けられる。制御信号ＧＳ１〜ＧＳｍが、それぞれ対応するデコーダＳＤ１〜ＳＤｍに与えられる。
【００５５】
デコーダＳＤ１は、１レベルの選択信号Ｓ１に応答して活性化され、制御信号ＧＳ１とアドレス信号ＡＤＲの一部（ここでは下位２ビットＡ，Ｂ）とに応答して、ワード線Ｗ［１，１］〜Ｗ［１，４］のうち対応するワード線を選択する。デコーダＳＤ１は、制御信号ＧＳ１が０レベルのとき、ワード線を１本単位で選択する。制御信号ＧＳ１が１レベルのとき、ワード線を２本単位で選択する。一方、デコーダＳＤ１は、０レベルの選択信号Ｓ１に応答して不活性化される。このときデコーダＳＤ１はいずれのワード線も選択しない。
【００５６】
同様に、デコーダＳＤ２〜ＳＤｍは、１レベルの選択信号Ｓ２〜Ｓｍに応答して活性化され、制御信号ＧＳ２〜ＧＳｍとアドレス信号ＡＤＲの一部（ここではアドレスビットＡ，Ｂ）とに応答して、ワード線（Ｗ［２，１］〜Ｗ［２，４］）〜（Ｗ［ｍ，１］〜Ｗ［ｍ，４］）のうち対応するワード線を選択する。デコーダＳＤ２〜ＳＤｍは、制御信号ＧＳ２〜ＧＳｍが０レベルのとき、ワード線を１本単位で選択する。制御信号ＧＳ２〜ＧＳｍが１レベルのとき、ワード線を２本単位で選択する。一方、デコーダＳＤ２〜ＳＤｍは、０レベルの選択信号Ｓ２〜Ｓｍに応答して不活性化される。このときデコーダＳＤ２〜ＳＤｍはいずれのワード線も選択しない。
【００５７】
以上のように、デコーダＳＤ１〜ＳＤｍは、対応する４本のワード線（Ｗ［１，１］〜Ｗ［１，４］）〜（Ｗ［ｍ，１］〜Ｗ［ｍ，４］）を含むメモリアレイ１内の領域を、制御信号ＧＳ１〜ＧＳｍに応じて通常読み出し領域５または高速読み出し領域６に設定する。
【００５８】
図３は、図２に示したデコーダＳＤ１の内部構成を示すブロック図である。図３を参照して、デコーダＳＤ１は、インバータＩＶ１およびＩＶ２と、トランスファゲートＴＧと、ＡＮＤ回路ＡＤ１〜ＡＤ４とを含む。
【００５９】
インバータＩＶ１はアドレスビットＡを反転する。インバータＩＶ２はアドレスビットＢを反転する。トランスファゲートＴＧは、アドレスビットＡおよびインバータＩＶ１の出力／Ａを受け、制御信号ＧＳ１が１レベルのときはアドレスビットＡをＡＮＤ回路ＡＤ３およびＡＤ４の入力に与え、制御信号ＧＳ１が０レベルのときはインバータＩＶ１の出力／ＡをＡＮＤ回路ＡＤ３およびＡＤ４の入力に与える。ＡＮＤ回路ＡＤ１はアドレスビットＡとアドレスビットＢと選択信号Ｓ１とのＡＮＤを出力する。ＡＮＤ回路ＡＤ２は、アドレスビットＡとインバータＩＶ２の出力／Ｂと選択信号Ｓ１とのＡＮＤを出力する。ＡＮＤ回路ＡＤ３は、ＴＧの出力とインバータＩＶ２の出力／Ｂと選択信号Ｓ１とのＡＮＤを出力する。ＡＮＤ回路ＡＤ４は、ＴＧの出力とアドレスビットＢと選択信号Ｓ１とのＡＮＤを出力する。ＡＮＤ回路ＡＤ１〜ＡＤ４の出力はそれぞれワード線Ｗ１〜Ｗ４に与えられる。
【００６０】
次に、図３に示したデコーダＳＤ１の動作について図４を参照しつつ説明する。
【００６１】
選択信号Ｓ１が１レベルかつ制御信号ＧＳ１が０レベルのとき、デコーダＳＤ１は、アドレスビット（Ａ，Ｂ）の値に応じてワード線を１本単位で選択する。アドレスビット（Ａ，Ｂ）が（１，１）のときＡＮＤ回路ＡＤ１の出力は１レベルとなりＡＮＤ回路ＡＤ２〜ＡＤ４の出力は０レベルとなる。すなわちワード線Ｗ１のみが選択される。アドレスビット（Ａ，Ｂ）が（１，０）のときＡＮＤ回路ＡＤ２の出力は１レベルとなりＡＮＤ回路ＡＤ１，ＡＤ３およびＡＤ４の出力は０レベルとなる。すなわちワード線Ｗ２が選択される。アドレスビット（Ａ，Ｂ）が（０，０）のときＡＮＤ回路ＡＤ３の出力は１レベルとなりＡＮＤ回路ＡＤ１，ＡＤ２およびＡＤ４の出力は０レベルとなる。すなわちワード線Ｗ３が選択される。アドレスビット（Ａ，Ｂ）が（０，１）のときＡＮＤ回路ＡＤ４の出力は１レベルとなりＡＮＤ回路ＡＤ１〜ＡＤ３の出力は０レベルとなる。すなわちワード線Ｗ４が選択される。このようにデコーダＳＤ１はワード線を１本単位で選択する。ワード線を１本単位で選択することを以下では非多重選択という。
【００６２】
選択信号Ｓ１が１レベルかつ制御信号ＧＳ１が１レベルのとき、デコーダＳＤ１は、アドレスビット（Ａ，Ｂ）の値に応じてワード線を２本単位で選択する。アドレスビット（Ａ，Ｂ）が（１，１）のときＡＮＤ回路ＡＤ１およびＡＤ４の出力は１レベルとなりＡＮＤ回路ＡＤ２およびＡＤ３の出力は０レベルとなる。すなわちワード線Ｗ１およびＷ４が選択される。アドレスビット（Ａ，Ｂ）が（１，０）のときＡＮＤ回路ＡＤ２およびＡＤ３の出力は１レベルとなりＡＮＤ回路ＡＤ１およびＡＤ４の出力は０レベルとなる。すなわちワード線Ｗ２およびＷ３が選択される。このようにデコーダＳＤ１はワード線を２本単位で選択する。ワード線を複数本単位（ここでは２本単位）で選択することを以下では多重選択という。
【００６３】
選択信号Ｓ１が０レベルのとき、制御信号ＧＳ１の値にかかわらずＡＮＤ回路ＡＤ１〜ＡＤ４の出力は０レベルとなる。すなわちワード線Ｗ１〜Ｗ４はいずれも選択されない。
【００６４】
なお、図２に示したデコーダＳＤ２〜ＳＤｍの内部構成も図３に示した構成と同様である。
【００６５】
＜不揮発性メモリの動作＞
次に、図１に示した不揮発性メモリの動作について説明する。ここでは、図２に示したデコーダＳＤ１〜ＳＤｊに０レベルの制御信号ＧＳ１〜ＧＳｊが与えられ、デコーダＳＤ（ｊ＋１）〜ＳＤｍに１レベルの制御信号ＧＳ（ｊ＋１）〜ＧＳｍが与えられる。したがって、デコーダＳＤ１〜ＳＤｊはワード線を非多重選択し、デコーダＳＤ（ｊ＋１）〜ＳＤｍはワード線を多重選択する。すなわち、通常読み出し領域５に含まれるワード線Ｗ［１，１］〜Ｗ［ｊ，４］は１本単位で選択され、高速読み出し領域６に含まれるワード線Ｗ［ｊ＋１，１］〜Ｗ［ｍ，４］は２本単位で選択される。
【００６６】
そして図５に示すように、ワード線Ｗ［ｊ＋１，１］およびＷ［ｊ＋１，４］とビット線Ｂ１またはＢｎとによって特定される２つのメモリセルには互いに同一のデータが書き込まれている。また、ワード線Ｗ［ｊ＋１，２］およびＷ［ｊ＋１，３］とビット線Ｂ１またはＢｎとによって特定される２つのメモリセルには互いに同一のデータが書き込まれている。同様に、図５において同じ図形記号で表わした２つのメモリセルＭＣには互いに同じデータが書き込まれている。このように、デコーダＳＤ１〜ＳＤｍによって同時に選択される２本のワード線と列デコーダ３によって選択されるビット線とによって特定される２つのメモリセルの各々には互いに同一のデータが書き込まれている。
【００６７】
（１）メモリセルＭＣからのデータの読み出し
ａ．通常読み出し領域５に含まれるメモリセルからのデータの読み出し
ワード線Ｗ［１，１］とビット線Ｂ１とによって特定されるメモリセルからデータを読み出す場合を例として説明する。
【００６８】
まず、ワード線Ｗ［１，１］とビット線Ｂ１とによって特定されるメモリセルに対応したアドレス信号ＡＤＲが行デコーダ２および列デコーダ３に与えられる。
【００６９】
このアドレス信号ＡＤＲに応答して行デコーダ２内の選択信号生成回路２１は、１レベルの選択信号Ｓ１および０レベルの選択信号Ｓ２〜Ｓｍを出力する。これにより、デコーダＳＤ１が活性となり、デコーダＳＤ２〜ＳＤｍが不活性となる。デコーダＳＤ１は、アドレスビットＡ，Ｂ（ここでは、（Ａ，Ｂ）＝（１，１））に応答して対応するワード線Ｗ［１，１］を選択する。
【００７０】
一方、列デコーダ３は、アドレス信号ＡＤＲに応答してビット線Ｂ１を選択する。
【００７１】
次いで、ワード線Ｗ［１，１］とビット線Ｂ１とによって特定されるメモリセルからビット線Ｂ１にデータが読み出される。ビット線Ｂ１に読み出されたデータはセンスアンプ（図示せず）によって増幅された後、読み出し＆書き込み回路４によってデータ入出力線Ｉ／Ｏに転送され、外部へ出力される。
【００７２】
ｂ．高速読み出し領域６に含まれるメモリセルからのデータの読み出し
ワード線Ｗ［ｊ＋１，１］とビット線Ｂ１とによって特定されるメモリセルＭＣからデータを読み出す場合を例として説明する。
【００７３】
まず、ワード線Ｗ［ｊ＋１，１］とビット線Ｂ１とによって特定されるメモリセルに対応したアドレス信号ＡＤＲが行デコーダ２および列デコーダ３に与えられる。
【００７４】
このアドレス信号ＡＤＲに応答して行デコーダ２内の選択信号生成回路２１は、１レベルの選択信号Ｓ（ｊ＋１）および０レベルの選択信号Ｓ１〜Ｓｊ，Ｓ（ｊ＋２）〜Ｓｍを出力する。これにより、デコーダＳＤ（ｊ＋１）が活性となり、デコーダＳＤ１〜ＳＤｊ，ＳＤ（ｊ＋２）〜ＳＤｍが不活性となる。デコーダＳＤ（ｊ＋１）は、アドレスビットＡ，Ｂ（ここでは、（Ａ，Ｂ）＝（１，１））に応答して対応するワード線Ｗ［ｊ＋１，１］およびＷ［ｊ＋１，４］を選択する。
【００７５】
一方、列デコーダ３は、アドレス信号ＡＤＲに応答してビット線Ｂ１を選択する。
【００７６】
次いで、ワード線Ｗ［ｊ＋１，１］およびＷ［ｊ＋１，４］とビット線Ｂ１とによって特定される２つメモリセルからビット線Ｂ１にデータが読み出される。多重選択される２つのメモリセルには同一のデータが書き込まれているため、通常読み出し領域５に含まれているメモリセルからデータを読み出す場合に比べてオン状態のセル電流が増加する。ビット線Ｂ１に読み出されたデータはセンスアンプ（図示せず）によって増幅された後、読み出し＆書き込み回路４によってデータ入出力線Ｉ／Ｏに転送され、外部へ出力される。
【００７７】
また、ビット線は複数選択されても同様である。
【００７８】
ｃ．読み出し速度の比較
ここで、通常読み出し領域５に含まれているメモリセルからデータを読み出す場合（非多重選択時）と高速読み出し領域６に含まれているメモリセルからデータを読み出す場合（多重選択時）とにおける読み出し速度を考える。以下、図６を参照しつつ説明する。
【００７９】
時刻ｔ１におけるクロック信号の立ち上がりに同期してワード線が１レベルに立ち上がる。ワード線の立ち上がりに応答してメモリセルのゲートが選択される。ワード線が０レベルであるときビット線は１レベルにプリチャージされる。
【００８０】
メモリセルのゲートが選択されるとプリチャージ動作は終了し、プリチャージされたビット線のセル電流による放電動作が開始される。
【００８１】
非多重選択時および多重選択時ともに、ビット線電位がしきい値Ｖｔｈに達するとセンスアンプによる増幅が開始される（時刻ｔ２，ｔ３）。センスアンプによって増幅されたビット線電位はセンスアンプ信号として出力される。メモリアレイのアクセス時間Ｔａｃｃはクロック信号の立ち上がりからセンスアンプ信号の遷移エッジとして定義される。
【００８２】
ビット線電位の降下の割合はセル電流の大きさに比例する。多重選択時には１つのビット線に対して２つのメモリセルが選択されるため、非多重選択時と比べてセル電流は２倍となる。このため多重選択時におけるアクセス時間Ｔａｃｃは非多重選択時におけるアクセス時間Ｔａｃｃに比べて短くなる。すなわち、多重選択時の読み出し速度は非多重選択時の読み出し速度よりも高速になる。
【００８３】
（２）メモリセルＭＣへのデータの書き込み
ａ．高速読み出し領域６に含まれるメモリセルへのデータの書き込み
ワード線Ｗ［ｊ＋１，１］とビット線Ｂ１とによって特定されるメモリセルＭＣへデータを書き込む場合を例として説明する。
【００８４】
まず、ワード線Ｗ［ｊ＋１，１］とビット線Ｂ１とによって特定されるメモリセルに対応したアドレス信号ＡＤＲが行デコーダ２および列デコーダ３に与えられる。
【００８５】
このアドレス信号ＡＤＲに応答して行デコーダ２内の選択信号生成回路２１は、１レベルの選択信号Ｓ（ｊ＋１）および０レベルの選択信号Ｓ１〜Ｓｊ，Ｓ（ｊ＋２）〜Ｓｍを出力する。これにより、デコーダＳＤ（ｊ＋１）が活性となり、デコーダＳＤ１〜ＳＤｊ，ＳＤ（ｊ＋２）〜ＳＤｍが不活性となる。デコーダＳＤ（ｊ＋１）は、アドレスビットＡ，Ｂ（ここでは、（Ａ，Ｂ）＝（１，１））に応答して対応するワード線Ｗ［ｊ＋１，１］およびＷ［ｊ＋１，４］を選択する。また行デコーダ２は、選択したワード線の数（ここでは２本）を示す選択信号ＳＮを読み出し＆書き込み回路４に与える。
【００８６】
一方、列デコーダ３は、アドレス信号ＡＤＲに応答してビット線Ｂ１を選択する。
【００８７】
次いで、書き込むべきデータが、外部からデータ入出力線Ｉ／Ｏを介して読み出し＆書き込み回路４に与えられる。読み出し＆書き込み回路４は、選択信号ＳＮおよび書き込むべきデータに基づいて書き込みパラメータを変更し適切な書き込み条件で、ワード線Ｗ［ｊ＋１，１］およびＷ［ｊ＋１，４］とビット線Ｂ１とによって特定される２つメモリセルに同時並列にデータを書き込む。このように、多重選択される２つのメモリセルに同一のデータを同時並列に書き込むため、１つづつ逐次的に書き込む場合に比べて書き込み時間を短くすることができる。
【００８８】
読み出し＆書き込み回路４における書き込みパラメータの変更は、例えば、同時に書き込むメモリセルの数（並列数）に応じて書き込み時間・書き込み振幅を調整して、非多重選択時の書き込み条件と等価になるようにすることが望ましい。
【００８９】
読み出し＆書き込み回路４は、同時に書き込むメモリセルの数（書き込みの並列数）に応じて書き込み電流・書き込みパルス振幅／時間・書き込み判定条件などの書き込みパラメータを変えることができるように設計する必要がある。一例として、メモリセルがＳＲＡＭ型である場合を考える。この場合には、メモリセルの状態の反転に必要な電流や書き込みパルスの時間幅が書き込みの並列数に応じて増加する。したがって、書き込みドライバの出力抵抗を可変にする。
【００９０】
ｂ．通常読み出し領域５に含まれるメモリセルへのデータの書き込み
ワード線Ｗ［１，１］とビット線Ｂ１とによって特定されるメモリセルへデータを書き込む場合を例として説明する。
【００９１】
まず、ワード線Ｗ［１，１］とビット線Ｂ１とによって特定されるメモリセルに対応したアドレス信号ＡＤＲが行デコーダ２および列デコーダ３に与えられる。
【００９２】
このアドレス信号ＡＤＲに応答して行デコーダ２内の選択信号生成回路２１は、１レベルの選択信号Ｓ１および０レベルの選択信号Ｓ２〜Ｓｍを出力する。これにより、デコーダＳＤ１が活性となり、デコーダＳＤ２〜ＳＤｍが不活性となる。デコーダＳＤ１は、アドレスビットＡ，Ｂ（ここでは、（Ａ，Ｂ）＝（１，１））に応答して対応するワード線Ｗ［１，１］を選択する。これに応答して行デコーダ２は、選択したワード線の数（ここでは１本）を示す選択信号ＳＮを読み出し＆書き込み回路４に与える。
【００９３】
一方、列デコーダ３は、アドレス信号ＡＤＲに応答してビット線Ｂ１を選択する。
【００９４】
次いで、書き込むべきデータが、外部からデータ入出力線Ｉ／Ｏを介して読み出し＆書き込み回路４に与えられる。読み出し＆書き込み回路４は、選択信号ＳＮおよび書き込むべきデータに基づいて書き込みパラメータを変更し適切な書き込み条件で、ワード線Ｗ［１，１］とビット線Ｂ１とによって特定されるメモリセルにデータを書き込む。
【００９５】
＜メモリアレイ１内での高速読み出し領域６の物理的な配置例＞
上述のように、図１に示した不揮発性メモリでは、制御信号ＧＳに応じて通常読み出し領域５および高速読み出し領域６の位置を決定することができる。すなわち、メモリアレイ１内で高速読み出し領域６をさまざまな位置に配置することができる。たとえば図７（ａ）に示すように、高速読み出し領域６をメモリアレイ１の端部に配置することができる。また図７（ｂ）に示すように、高速読み出し領域６をメモリアレイ１の中央近辺に配置することもできる。また図７（ｃ）に示すように、高速読み出し領域６をメモリアレイ１の両端に配置することもできる。また、図７（ｄ）に示すように、高速読み出し領域６をメモリアレイ１の中央近辺３ヶ所に列方向に分散して配置することもできる。
【００９６】
図７（ａ）〜（ｄ）に示したいずれの配置においても、高速読み出し領域６に含まれるワード線の総数は、１つのメモリアドレスについて多重選択されるワード線の数の整数倍である。１つのメモリアドレスについて多重選択されるワード線の数はメモリアレイ１内で固定する必要はなく、必要な読み出し速度に応じて混在させてもよい。この場合、高速読み出し領域６に含まれるワード線の総数は各多重選択ワード線数の整数倍の和となる。
【００９７】
＜効果＞
この発明の第１の実施形態による不揮発性メモリでは、高速読み出し領域６に含まれているメモリセルからデータを読み出すときには当該メモリセルに対応したビット線上で２つのメモリセルが選択される。選択された２つのメモリセルの各々には互いに同一のデータが書き込まれている。したがって、通常読み出し領域５に含まれているメモリセルからデータを読み出すときと比べてビット線の電位変化を高速にすることができる。これにより、通常読み出し領域５に含まれているメモリセルからのデータの読み出しに比べて高速読み出し領域６に含まれているメモリセルからのデータの読み出しを高速に行うことができる。すなわち読み出し速度を可変にすることができる。
【００９８】
また、通常読み出し領域５と高速読み出し領域６とを単一のメモリアレイ１（単一のメモリプレーン）内に設けているため高集積化を実現することができる。
【００９９】
また、行デコーダ２に含まれるデコーダＳＤ１〜ＳＤｍは、対応する４本のワード線（Ｗ［１，１］〜Ｗ［１，４］）〜（Ｗ［ｍ，１］〜Ｗ［ｍ，４］）を含むメモリアレイ１内の領域を制御信号ＧＳ１〜ＧＳｍに応じて通常読み出し領域５または高速読み出し領域６に設定する。これにより、メモリアレイ１内における高速読み出し領域６と通常読み出し領域５との構成比を可変にすることができる。したがって、アプリケーションプログラムに応じて、高速読み出し領域６と通常読み出し領域５との構成比をチップサイズを一切変更することなくシステムのボード上で容易に変更することができる。すなわち、広範囲なアプリケーションプログラムに対応することができる。
【０１００】
また、読み出し＆書き込み回路４は、多重選択された複数のセルに同時並列にデータを書き込むため、書き込み時間を大幅に短縮することができる。
【０１０１】
＜なお書き＞
なお、ここではフローティングゲート型トランジスタで構成されるメモリセルＭＣを備えた不揮発性メモリを例にして説明したけれども、この発明の適用範囲はこれに限られない。他の方式、たとえばＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型の不揮発性メモリであってもよいし、ビット線の電位変化または電流変化によりデータを読み出す方式のメモリセルを備えた他の半導体記憶装置、例えばＳＲＡＭ・ＤＲＡＭ・ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：磁気抵抗ＲＡＭ）などにも同様に適用でき、同様の効果を得ることができる。
【０１０２】
また、ここでは多重選択されるワード線の数を２本としたけれども、多重選択されるワード線の数はこれに限られない。３本以上のワード線を多重選択するようにしてもよい。
【０１０３】
また、通常読み出し領域５に含まれるワード線は１本単位で、高速読み出し領域６に含まれるワード線は２本単位で選択されるように行デコーダ２を実現する方法は図２および図３に示したものに限られず種々の方法で実現することができる。たとえば、電気的に論理を書き換えることのできるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）で構成し制御信号により論理接続を書き換えることによって実現することができる。
【０１０４】
（第２の実施形態）
＜構成＞
この発明の第２の実施形態による不揮発性メモリは、図１に示した不揮発性メモリにおいて行デコーダ２の論理構成を変更したものである。その他の構成は図１に示した不揮発性メモリと同様である。第２の実施形態による不揮発性メモリにおける行デコーダは図８に示すような論理構成を有する。図８に示す行デコーダは、図２に示した行デコーダと比較すると、高速読み出し領域６に対応するデコーダＳＤ（ｊ＋１）〜ＳＤｍとワード線Ｗ［ｊ＋１，１］〜Ｗ［ｍ，４］との対応関係が異なる。図８に示す行デコーダでは、高速読み出し領域６に含まれるワード線Ｗ［ｊ＋１，１］〜Ｗ［ｍ，４］をワード線Ｗ［ｊ＋１，１］〜Ｗ［ｊ＋（ｍ−ｊ）／２，４］とワード線Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］〜Ｗ［ｍ，４］とに分け、ワード線Ｗ［ｊ＋１，１］〜Ｗ［ｊ＋（ｍ−ｊ）／２，４］から順番に２本ずつ、ワード線Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］〜Ｗ［ｍ，４］から順番に２本ずつの合計４本のワード線をデコーダＳＤ（ｊ＋１）〜ＳＤｍに対応させている。具体的には、デコーダＳＤ（ｊ＋１）にはワード線Ｗ［ｊ＋１，１］，Ｗ［ｊ＋１，２］，Ｗ［ｍ，３］およびＷ［ｍ，４］が対応し、デコーダＳＤ（ｊ＋２）にはワード線Ｗ［ｊ＋１，３］，Ｗ［ｊ＋１，４］，Ｗ［ｍ，１］およびＷ［ｍ，２］が対応し、以下同様に対応し、最後にデコーダＳＤｍにはワード線Ｗ［ｊ＋（ｍ−ｊ）／２，３］，Ｗ［ｊ＋（ｍ−ｊ）／２，４］，Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］およびＷ［ｊ＋（ｍ−ｊ）／２＋１，２］が対応する。なお、ここでは高速読み出し領域６内のデコーダＳＤの数すなわち（ｍ−ｊ）は偶数とする。
【０１０５】
＜高速読み出し領域６におけるワード線の選択＞
図９は、図８に示した行デコーダによるワード線の選択状況を示す図である。図９に示すように、列方向に連続した単一の高速読み出し領域６が、メモリアレイ１内において読み出し＆書き込み回路４側の端に配置されている。
【０１０６】
図９（ａ）に示すように、ワード線Ｗ［ｊ＋１，１］に対応するメモリセルからデータを読み出すときには、行デコーダはワード線Ｗ［ｊ＋１，１］およびＷ［ｍ，４］を選択する。ここで、行デコーダおよび列デコーダによって特定されるメモリセルと読み出し＆書き込み回路４との間のビット線長をワード線ピッチを単位として考える。ワード線Ｗ［ｊ＋１，１］と列デコーダによって選択されるビット線とによって特定されるメモリセルと読み出し＆書き込み回路４との間のビット線長と、ワード線Ｗ［ｍ，４］と列デコーダによって選択されるビット線とによって特定されるメモリセルと読み出し＆書き込み回路４との間のビット線長との平均値は、（１＋２ｍ）／２となる。
【０１０７】
また図９（ｂ）に示すように、ワード線Ｗ［ｊ＋１，２］に対応するメモリセルからデータを読み出すときには、行デコーダはワード線Ｗ［ｊ＋１，２］およびＷ［ｍ，３］を選択する。ワード線Ｗ［ｊ＋１，２］と列デコーダによって選択されるビット線とによって特定されるメモリセルと読み出し＆書き込み回路４との間のビット線長と、ワード線Ｗ［ｍ，３］と列デコーダによって選択されるビット線とによって特定されるメモリセルと読み出し＆書き込み回路４との間のビット線長との平均値は、｛（２）＋（２ｍ−１）｝／２＝（１＋２ｍ）／２となる。
【０１０８】
また図９（ｃ）に示すように、ワード線Ｗ［ｊ＋１，３］に対応するメモリセルからデータを読み出すときには、行デコーダはワード線Ｗ［ｊ＋１，３］およびＷ［ｍ，２］を選択する。ワード線Ｗ［ｊ＋１，３］と列デコーダによって選択されるビット線とによって特定されるメモリセルと読み出し＆書き込み回路４との間のビット線長と、ワード線Ｗ［ｍ，２］と列デコーダによって選択されるビット線とによって特定されるメモリセルと読み出し＆書き込み回路４との間のビット線長との平均値は、｛（３）＋（２ｍ−２）｝／２＝（１＋２ｍ）／２となる。
【０１０９】
また図９（ｄ）に示すように、ワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］に対応するメモリセルからデータを読み出すときには、行デコーダはワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］およびＷ［ｊ＋（ｍ−ｊ）／２＋１，１］を選択する。ワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］と列デコーダによって選択されるビット線とによって特定されるメモリセルと読み出し＆書き込み回路４との間のビット線長と、ワード線Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］と列デコーダによって選択されるビット線とによって特定されるメモリセルと読み出し＆書き込み回路４との間のビット線長との平均値は、｛（ｍ）＋（ｍ＋１）｝／２＝（１＋２ｍ）／２となる。
【０１１０】
このように行デコーダは、多重選択されるメモリセルの各々と読み出し＆書き込み回路４と間のビット線長の平均値が一定になるように、ワード線を多重選択する。すなわち、データを読み出すべきメモリセルの位置による上記平均値のばらつきが最小になるようにワード線を多重選択する。これにより読み出し時のビット線抵抗が平均化されるため、選択するワード線の位置によるアクセス時間のばらつきを小さくすることができる。
【０１１１】
＜回路シミュレーション＞
多重選択されるメモリセルの各々と読み出し＆書き込み回路４と間のビット線長の平均値を一定に保つことによってアクセス時間のばらつきを小さくできることをＳＰＩＣＥ回路シミュレーションで確認した。
【０１１２】
図１０は、シミュレーションに用いた５種類の等価回路ａ〜ｅを示すものである。各等価回路において、ビット線端にはセンスアンプＳＡが接続されている。ビット線は、ビット線抵抗Ｂｒとビット線の容量ＢＣとによって構成される４段のπ型ＲＣネットワークで近似される。多重選択された２つのメモリセルは２個の等価セル抵抗Ｒで近似されている。
【０１１３】
等価回路ａは、センスアンプＳＡの直近の２つのメモリセルが選択された状態を示す。π型ＲＣネットワーク個数で平均ビット線長を図ると、平均ビット線長は、｛（０）＋（０）｝／２＝０である。
【０１１４】
等価回路ｂは、センスアンプＳＡから再遠端の２つのメモリセルが選択された状態を示す。このときの平均ビット線長は、｛（４）＋（４）｝／２＝４である。
【０１１５】
等価回路ｃ〜ｅでは、平均ビット線長が２となるように多重選択されたメモリセルが配置されている。
【０１１６】
センスアンプＳＡの入力における信号波形の過渡解析シミュレーションを等価回路ａ〜ｅについて行った結果を図１１に示す。このシミュレーションでは、Ｈ電位にプリチャージした状態のビット線を等価セル抵抗Ｒによって放電する際の過渡解析を実施した。
【０１１７】
図１１に示すように、センスアンプＳＡのしきい値Ｖｔｈに到達するまでの遅延時間は、平均ビット線長が０である等価回路ａにおいて最も短く（ｔｏｕｔ１）、平均ビット線長が４である等価回路ｂにおいて最も長い（ｔｏｕｔ２）。平均ビット線長が２である等価回路ｃ〜ｅにおける遅延時間ｔｏｕｔ３〜ｔｏｕｔ５はｔｏｕｔ１とｔｏｕｔ２の間に分布している。すなわち、平均ビット線長が一定になるようにした場合にはアクセス時間のばらつきが小さくなることがわかる。
【０１１８】
このシミュレーションの結果は、Ｎ個のメモリセルを多重選択する場合についてもあてはまる。すなわち、平均ビット線長のばらつきが最小になるようにメモリセルを多重選択することによってアクセス時間のばらつきを抑えることができる。
【０１１９】
また、センスアンプＳＡに最も近い２つのメモリセルを多重選択した等価回路ａにおける遅延時間ｔｏｕｔ１が最も短かったことから、図９に示すように高速読み出し領域６を読み出し＆書き込み回路４側に配置すれば平均ビット線長を最短にしかつ読み出し速度が最速のメモリ装置を提供できることがわかる。各ビット線長が読み出し＆書き込み回路４に対して元々と短いため、アクセス時間のばらつきに関しても最小になることは自明である。
【０１２０】
＜効果＞
この発明の第２の実施形態による不揮発性メモリでは、多重選択されるメモリセルの各々と読み出し＆書き込み回路４と間のビット線長の平均値が一定になるように、ワード線を多重選択する。これにより読み出し時のビット線抵抗が平均化されるため、選択するワード線の位置によるアクセス時間のばらつきを小さくすることができる。この結果、アクセス時間が最も長いメモリセルのアクセス時間によって律速されていた読み出しアクセスを高速化することができる。この効果は、ワード線を非多重選択するタイプのメモリアレイでは不可避の課題であったが、ワード線を多重選択することによって解決することができた。
【０１２１】
また、メモリアレイ１内における読み出し＆書き込み回路４側の端に高速読み出し領域６を配置しているため、高速読み出し領域６内のメモリセルと読み出し＆書き込み回路４との間のビット線抵抗を小さくすることができる。これにより、高速読み出し領域６に含まれるメモリセルに対するアクセス時間を短くすることができる。すなわち、高速読み出し領域に対するアクセス速度を速くすることができる。
【０１２２】
また、高速読み出し領域６は、メモリアレイ１内において列方向に連続した単一の領域であるため、高速読み出し領域６に含まれているワード線を選択するためのデコーダＳＤ（ｊ＋１）〜ＳＤｍを一箇所に集中して配置することができる。したがって、デコーダＳＤ（ｊ＋１）〜ＳＤｍを分散して配置する場合に比べて配線領域を削減することができる。これにより、行デコーダ全体の回路規模を小さくすることができる。この結果、高速化および低消費電力化を実現することができる。
【０１２３】
なお、ここでは高速読み出し領域６内のデコーダＳＤの数すなわち（ｍ−ｊ）は偶数としたが、これが奇数のときも同様の考えで行デコーダを構成できる。
【０１２４】
（第２の実施形態の変形例）
第２の実施形態では、高速読み出し領域６は、メモリアレイ１内において列方向に連続した単一の領域であった。この変形例では、図１２に示すように高速読み出し領域６を領域６ａおよび６ｂに分割している。領域６ａは、ワード線Ｗ［ｊ＋１，１］〜Ｗ［ｊ＋（ｍ−ｊ）／２，４］を含んだ領域である。領域６ｂは、ワード線Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］〜Ｗ［ｍ，４］を含んだ領域である。領域６ａと領域６ｂとの間には通常読み出し領域５が配置される。
【０１２５】
図１２（ａ）に示すように、ワード線Ｗ［ｊ＋１，１］に対応するメモリセルからデータを読み出すときには、行デコーダは、領域６ａからワード線Ｗ［ｊ＋１，１］を選択しかつ領域６ｂからワード線Ｗ［ｍ，４］を選択する。また図１２（ｂ）に示すように、ワード線Ｗ［ｊ＋１，２］に対応するメモリセルからデータを読み出すときには、行デコーダは、領域６ａからワード線Ｗ［ｊ＋１，２］を選択しかつ領域６ｂからワード線Ｗ［ｍ，３］を選択する。また図１２（ｃ）に示すように、ワード線Ｗ［ｊ＋１，３］に対応するメモリセルからデータを読み出すときには、行デコーダは、領域６ａからワード線Ｗ［ｊ＋１，３］を選択しかつ領域６ｂからワード線Ｗ［ｍ，２］を選択する。また図１２（ｄ）に示すように、ワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］に対応するメモリセルからデータを読み出すときには、行デコーダは、領域６ａからワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］を選択しかつ領域６ｂからワード線Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］を選択する。
【０１２６】
図１２（ａ）〜（ｄ）に示すようにワード線を多重選択した場合にも、図９（ａ）〜（ｄ）に示した場合と全く同じように平均ビット線長が一定になることは自明である。同様に、高速読み出し領域を読み出し回路側に配置すれば高速化されることも自明である。
【０１２７】
以上のように、高速読み出し領域を複数の領域６ａおよび６ｂに分割して配置した場合であっても、各領域６ａ，６ｂから１本ずつワード線を選択することによって読み出し時のビット線抵抗を平均化することができる。これにより、アクセス時間のばらつきを小さくできかつ高速読み出し領域の設定範囲の自由度を向上させることができる。
【０１２８】
（第３の実施形態）
第３の実施形態では、図１に示した読み出し＆書き込み回路４による書き込み判定動作の一例を示す。
【０１２９】
まず、フローティングゲート型メモリセルを有する不揮発性メモリにおける書き込み動作について概要を説明する。書き込み動作は、セルトランジスタの電極に書き込みパルスを与え、酸化膜で周囲から絶縁分離されたフローティングゲートにトンネル酸化膜を介して電子を注入または放出し、セルトランジスタのしきい値を制御することによって実施される。フローティングゲートに注入される電荷量を正確に制御することは、セルの特性のみならずトンネル酸化膜の電荷保持電界も制御することになるためトンネル酸化膜の信頼性上重要である。このため、通常のプログラム動作では、書き込み動作と書き込み判定とを数回繰り返すことによって所望のしきい値に少しずつ近づけて設定精度を向上させている。
【０１３０】
図１３は、読み出し＆書き込み回路による書き込み判定の動作を示す図である。図１３を参照して、単一のメモリセルＭＣについての所望のプログラム状態は、フローティングゲートに電子が注入されるときのセル電流がＩｒｅｆ（ｓ）に設定された状態である。プログラムは、ビット線Ｂｉへの書き込みパルスの印可・セル電流の読み出し・設定値との比較の３ステップをセル電流が所望の設定値になるまで繰り返すことによって実行される。
【０１３１】
多重選択されたＳＮ個のメモリセルには、単一のメモリセルにおけるのと同等のプログラムパルスがビット線Ｂｉ経由で印可される。セル電流の読み出しは、プログラム時と同様の多重選択状態で実施され、セル電流はビット線Ｂｉ経由でコンパレータ１３１に入力される。読出されたセル電流とリファレンス電流Ｉｒｅｆとがコンパレータ１３１において比較される。リファレンス電流Ｉｒｅｆ以下のセル電流が検出されると書き込み判定信号ＷＤＴが出力され、書き込み動作が終了する。
【０１３２】
ここでは、行デコーダ２から可変電流源１３２に選択信号ＳＮが与えられる。選択信号ＳＮは、多重選択されたメモリセルの数を示す信号である。可変電流源１３２は、単一メモリセルについてのリファレンス電流Ｉｒｅｆ（ｓ）をＳＮ倍したものをリファレンス電流Ｉｒｅｆとしてコンパレータ１３１に供給している。このため、多重選択されたメモリセルの各々のセル電流を、非多重選択されたメモリセルのセル電流と同一にすることができる。つまり、多重選択されたメモリセルの各々の書き込み条件を、非多重選択されたメモリセルの書き込み条件と同一にすることができる。これにより、多重選択されたメモリセルの信頼性と非多重選択されたメモリセルの信頼性とが等価であることを保証することができる。
【０１３３】
なお、リファレンス電流Ｉｒｅｆの変更方法としては、例えば選択信号ＳＮをデジタル信号とすればリファレンス電流Ｉｒｅｆ（ｓ）の並列数の制御等で容易に実施することができる。
【０１３４】
（第４の実施形態）
第１から第３の実施形態では、高速読み出し領域６内の複数のメモリセルへ同時にデータを書き込むために読み出し＆書き込み回路に特別な配慮を払う必要がある。第４の実施形態による不揮発性メモリでは、高速読み出し領域６内のメモリセルへのデータの書き込み時に、通常読み出し領域５内のメモリセルへのデータの書き込みと同じようにワード線を非多重選択とするとともに書き込みの効率を最適化した書き込み方式を実現する。この方式によれば読み出し＆書き込み回路に特別な工夫をする必要がないことが特徴である。
【０１３５】
図１４に示すように、この不揮発性メモリは、図１に示した不揮発性メモリの構成に加えてさらにデータラッチ１４１を備える。データラッチ１４１には、書き込みデータが格納される。以下では、ワード線Ｗ［ｊ＋１，１］〜Ｗ［ｍ，４］を含む高速読み出し領域６に多重選択ワード線数２でデータを書き込む場合について説明する。図１４（ａ）〜（ｃ）では、高速読み出し領域６内のワード線Ｗ［ｊ＋１，１］およびＷ［ｍ，４］に対応するメモリセルに書き込みデータＤ１を書き込む処理の流れを示す。図１４（ｄ）〜（ｆ）では、高速読み出し領域６内のワード線Ｗ［ｊ＋１，２］およびＷ［ｍ，３］に対応するメモリセルに書き込みデータＤ２を書き込む処理を示す。図１４（ｇ）〜（ｉ）では、高速読み出し領域６内のワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］およびＷ［ｊ＋（ｍ−ｊ）／２＋１，１］に対応するメモリセルに書き込みデータＤｒを書き込む処理を示す。
【０１３６】
まず、図１４（ａ）に示すように、外部のデータバスからの書き込みデータＤ１がデータラッチ１４１にラッチされる。つぎに図１４（ｂ）に示すように、行デコーダ２によってワード線Ｗ［ｊ＋１，１］が非多重で選択され、データラッチ１４１に格納された書き込みデータＤ１が、ワード線Ｗ［ｊ＋１，１］に対応するメモリセルに書き込まれる。最後に図１４（ｃ）に示すように、ワード線Ｗ［ｊ＋１，１］とともに多重選択されるワード線であるワード線Ｗ［ｍ，４］が行デコーダ２によって非多重で選択され、データラッチ１４１に格納された書き込みデータＤ１が、ワード線Ｗ［ｍ，４］に対応するメモリセルに書き込まれる。これにより、ワード線Ｗ［ｊ＋１，１］およびＷ［ｍ，４］に対応するメモリセルに書き込みデータＤ１を書き込む処理が完了する。
【０１３７】
図１４（ｄ）〜（ｆ）に示す、ワード線Ｗ［ｊ＋１，２］およびＷ［ｍ，３］に対応するメモリセルに書き込みデータＤ２を書き込む処理、および図１４（ｇ）〜（ｉ）に示す、ワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］およびＷ［ｊ＋（ｍ−ｊ）／２＋１，１］に対応するメモリセルに書き込みデータＤｒを書き込む処理についても同様にして行われる。
【０１３８】
以上のように、第４の実施形態では、多重選択されるワード線に対応するメモリセルへのデータの書き込みを、データラッチ１４１に格納されたデータを用いて１ワード線ごとに連続して行うため、通常読み出し領域５に含まれるメモリセルへの書き込みと同一の書き込み条件でよい。したがって、読み出し＆書き込み回路に特別の工夫をする必要はない。
【０１３９】
また、ワード線Ｗ［ｍ，４］，Ｗ［ｍ，３］，・・・，Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］に対応するメモリセルへ書き込むデータを外部から再度与える必要がないため、書き込み時間を短縮することができる。
【０１４０】
（第５の実施形態）
第４の実施形態ではデータラッチ１４１を用いた。第５の実施形態による不揮発性メモリでは、多重選択されるワード線の１ワード線ごとの連続書き込みにおいて、最初のデータラッチのステップ（図１４（ａ），（ｄ），（ｇ））を省略して最初のワード線に直接書き込み、２ワード線以降の書き込みデータにはこのデータを読み出して書き込む方式を実現する。この場合にも、第４の実施形態におけるのと同様の効果が得られる。
【０１４１】
図１５に示すように、この不揮発性メモリでは図１４に示したデータラッチ１４１は設けていない。以下では、ワード線Ｗ［ｊ＋１，１］〜Ｗ［ｍ，４］を含む高速読み出し領域６に多重選択ワード線数２でデータを書き込む場合について説明する。図１５（ｂ）〜（ｃ）では、高速読み出し領域６内のワード線Ｗ［ｊ＋１，１］およびＷ［ｍ，４］に対応するメモリセルに書き込みデータＤ１を書き込む処理の流れを示す。図１５（ｅ）〜（ｆ）では、高速読み出し領域６内のワード線Ｗ［ｊ＋１，２］およびＷ［ｍ，３］に対応するメモリセルに書き込みデータＤ２を書き込む処理を示す。図１５（ｈ）〜（ｉ）では、高速読み出し領域６内のワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］およびＷ［ｊ＋（ｍ−ｊ）／２＋１，１］に対応するメモリセルに書き込みデータＤｒを書き込む処理を示す。
【０１４２】
まず、図１５（ｂ）に示すように、行デコーダ２によってワード線Ｗ［ｊ＋１，１］が非多重で選択され、ワード線Ｗ［ｊ＋１，１］に対応するメモリセルに外部のデータバスからの書き込みデータＤ１が直接に書き込まれる。つぎに図１５（ｃ）に示すように、ワード線Ｗ［ｊ＋１，１］に対応するメモリセルからデータＤ１を読み出し（通常は、読み出しバッファにラッチする）、読出されたデータＤ１をワード線Ｗ［ｍ，４］に対応するメモリセルに書き込む。これにより、ワード線Ｗ［ｊ＋１，１］およびＷ［ｍ，４］に対応するメモリセルに書き込みデータＤ１を書き込む処理が完了する。
【０１４３】
図１５（ｅ）〜（ｆ）に示す、ワード線Ｗ［ｊ＋１，２］およびＷ［ｍ，３］に対応するメモリセルに書き込みデータＤ２を書き込む処理、および図１５（ｈ）〜（ｉ）に示す、ワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］およびＷ［ｊ＋（ｍ−ｊ）／２＋１，１］に対応するメモリセルに書き込みデータＤｒを書き込む処理についても同様にして行われる。
【０１４４】
以上のように第５の実施形態では、まず、多重選択されるワード線のうち一のワード線Ｗ［ｊ＋１，１］，Ｗ［ｊ＋１，２］，・・・，Ｗ［ｊ＋（ｍ−ｊ）／２，４］に対応するメモリセルへデータを書き込み、このデータを用いて他のワード線Ｗ［ｍ，４］，Ｗ［ｍ，３］，・・・，Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］に対する書き込みを１ワード線ごとに行うため、通常読み出し領域５に含まれるメモリセルへの書き込みと同一の書き込み条件でよい。したがって、読み出し＆書き込み回路に特別の工夫をする必要はない。
【０１４５】
また、ワード線Ｗ［ｍ，４］，Ｗ［ｍ，３］，・・・，Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］に対応するメモリセルへ書き込むデータを外部から再度与える必要がないため、書き込み時間を短縮することができる。
【０１４６】
（第６の実施形態）
第４および第５の実施形態では、データの書き込み動作中に間欠的に外部バスから書き込みデータを取り込む動作が生じる。この間外部バスの占有がおこり外部バスの利用効率は悪い。第６の実施形態では、外部バスの利用効率を向上させることを目的とする。
【０１４７】
図１６に示すように、この不揮発性メモリでは、メモリアレイ１内の高速読み出し領域６を領域６ａおよび６ｂに分割している。領域６ａは、ワード線Ｗ［ｊ＋１，１］〜Ｗ［ｊ＋（ｍ−ｊ）／２，４］を含んだ領域である。領域６ｂは、ワード線Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］〜Ｗ［ｍ，４］を含んだ領域である。領域６ａと領域６ｂとの間には通常読み出し領域５が配置される。領域６ａおよび６ｂからそれぞれ１本ずつワード線が選ばれて多重選択される。
【０１４８】
図１６（ａ）〜（ｃ）では、領域６ａのワード線Ｗ［ｊ＋１，１］〜Ｗ［ｊ＋（ｍ−ｊ）／２，４］に対応するメモリセルに書き込みデータＤ１〜Ｄｒを書き込む処理（第１書き込み）の流れを示す。図１６（ｄ）〜（ｆ）では、第１書き込みによって領域６ａのワード線Ｗ［ｊ＋１，１］〜Ｗ［ｊ＋（ｍ−ｊ）／２，４］に対応するメモリセルに書きこまれたデータを、領域６ｂのワード線Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］〜Ｗ［ｍ，４］に対応するメモリセルに転送する処理の流れを示す。
【０１４９】
まず、図１６（ａ）に示すように、領域６ａのワード線Ｗ［ｊ＋１，１］に対応するメモリセルに外部バスよりデータＤ１を書き込む。つぎに、図１６（ｂ）に示すように、領域６ａのワード線Ｗ［ｊ＋１，２］に対応するメモリセルに外部バスよりデータＤ２を書き込む。以下同様に、領域６ａのワード線Ｗ［ｊ＋１，３］〜Ｗ［ｊ＋（ｍ−ｊ）／２，３］に対応するメモリセルに外部バスよりデータＤ３〜Ｄ（ｒ−１）を書き込む。そして図１６（ｃ）に示すように、領域６ａのワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］に対応するメモリセルに外部バスよりデータＤｒを書き込む。これにより第１書き込みを終了する。第１書き込みの間、常に連続してデータバスは占有されている。
【０１５０】
次に、図１６（ｄ）に示すように、領域６ａのワード線Ｗ［ｊ＋１，１］に対応するメモリセルから第１書き込みで書き込んだデータＤ１を読み出し、領域６ｂのワード線Ｗ［ｊ＋（ｍ−ｊ）／２＋１，１］に対応するメモリセルに転送書き込みする。以下同様に、領域６ａのワード線Ｗ［ｊ＋１，２］〜Ｗ［ｊ＋（ｍ−ｊ）／２，３］に対応するメモリセルから第１書き込みで書き込んだデータＤ２〜Ｄ（ｒ−１）を読み出し、領域６ｂのワード線Ｗ［ｊ＋（ｍ−ｊ）／２＋１，２］〜Ｗ［ｍ，３］に対応するメモリセルに転送書き込みする。そして図１６（ｆ）に示すように、領域６ａのワード線Ｗ［ｊ＋（ｍ−ｊ）／２，４］に対応するメモリセルから第１書き込みで書き込んだデータＤｒを読み出し、領域６ｂのワード線Ｗ［ｍ，４］に対応するメモリセルに転送書き込みする。これにより書き込みは完了する。図１６（ｄ）〜（ｆ）に示した転送書き込み処理の間、書き込み用のデータバスにメモリ装置からのアクセスは発生しない。
【０１５１】
以上のように第６の実施形態によれば、第１書き込み時のみ書き込みデータを外部から供給すればよく、転送書き込み処理においては外部からデータを供給する必要がない。したがって、書き込みデータ供給用のデータバスを開放してバックグラウンドで転送書き込み処理を実行することができる。これにより、転送書き込み処理の間 データ供給用のデータバスを他の動作に用いることができるため、バスを効率的に利用することができる。
【０１５２】
（第７の実施形態）
図１７は、この発明の第７の実施形態による不揮発性メモリの全体構成を示すブロック図である。図１７に示す不揮発性メモリは、図１に示した不揮発性メモリに加えてさらに、複数のフラグメモリセルＭＣＦと、フラグビット線Ｆ１とを備える。フラグビット線Ｆ１は、メモリアレイ内１の列に配置される。各フラグメモリセルＭＣＦは、メモリアレイ１内のワード線Ｗ［１，１］〜Ｗ［ｍ，４］の各々とフラグビット線Ｆ１とに対応して配置される。フラグメモリセルＭＣＦは、フローティングゲート型トランジスタで構成される。フラグメモリセルＭＣＦには、当該フラグメモリセルＭＣＦが高速読み出し領域６に含まれているか通常読み出し領域に含まれているかを示すデータが格納される。たとえば高速読み出し領域６に含まれているときは１レベルのデータが格納され、通常読み出し領域５に含まれているときは０レベルのデータが格納される。フラグメモリセルＭＣＦへのデータの書き込みは、当該フラグメモリセルＭＣＦに対応するワード線上のメモリセルＭＣへのデータの書き込み時に行われる。フラグメモリセルＭＣＦに格納されたデータを読み出すことによって、当該フラグメモリセルＭＣＦに対応するワード線上のメモリセルＭＣが高速読み出し領域６に含まれているか通常読み出し領域５に含まれているかを容易に判定することができる。多重選択されたワード線上のメモリセルに格納されたデータを読み出すことによっても同様の判定を行うことができるけれどもデータの比較演算が必要となる。フラグメモリセルＭＣＦを用いればデータ比較演算よりも遥かに高速に判定することができる。
【０１５３】
アドレス信号ＡＤＲには、アドレスビットＡ１〜Ａ８と、多重選択ビットＦとが含まれている。アドレスビットＡ１〜Ａ８は、行デコーダ２がワード線Ｗ［１，１］〜Ｗ［ｍ，４］を非多重選択するために必要なビット数で構成される。多重選択ビットＦは、アドレスビットＡ１〜Ａ８によって指定されるメモリセルが高速読み出し領域６に含まれているか通常読み出し領域５に含まれているかを示す。多重選択ビットＦが１レベルのとき、アドレスビットＡ１〜Ａ８によって指定されるメモリセルは高速読み出し領域６に含まれている。多重選択ビットＦが０レベルのとき、アドレスビットＡ１〜Ａ８によって指定されるメモリセルは通常読み出し領域５に含まれている。
【０１５４】
行デコーダ２は、多重選択ビットＦが１レベルのとき、アドレスビットＡ１〜Ａ８に対応するワード線とアドレスビットＡ１〜Ａ８の相補アドレスビットに対応するワード線とを多重選択し、多重選択ビットＦが０レベルのとき、アドレスビットＡ１〜Ａ８に対応するワード線を非多重選択する。
【０１５５】
図１８は、図１７に示したメモリアレイ１のアドレスと実際のアレイ上のデータとの対応を示すアドレスマップを示す。アドレス（００００００００），（０００００００１），（００００００１１）に対応するフラグコラムＦ１のビットは１である。アドレス（００００００００），（０００００００１），（００００００１１）と、アドレス（００００００００），（０００００００１），（００００００１１）と相補のアドレス（１１１１１１１１），（１１１１１１１０），（１１１１１１００）とにはそれぞれ同じデータＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ４が書き込まれている。これらのデータＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ４は、多重選択ビットＦを１にセットすれば多重選択モードで読み出される。アドレス（００００００１０），（１１１１１１０１）に対応するフラグコラムＦ１のビットは０である。アドレス（００００００１０），（１１１１１１０１）にはそれぞれ異なるデータＤＡＴＡ３，ＤＡＴＡｘが書きこまれている。多重選択ビットＦを０にセットすることにより、データＤＡＴＡ３，ＤＡＴＡｘはそれぞれ非多重選択モードで読み出される。フラグコラムＦ１を読み出して多重選択ビットＦとして与えれば、多重選択ビットＦを誤って設定することを自動的に回避できる。
【０１５６】
以上のように第７の実施形態によれば、高速読み出し領域へのアクセス指定すなわち高速読み出し動作の指定をアドレス単位で行うことができる。また、フラグメモリセルＭＣＦに格納されたデータを読み出すことによって、当該フラグメモリセルＭＣＦに対応するワード線上のメモリセルＭＣが高速読み出し領域６に含まれているか通常読み出し領域５に含まれているかを容易に判定することができる。
【０１５７】
（第８の実施形態）
＜構成＞
図１９は、この発明の第８の実施形態によるデータ処理装置の全体構成を示すブロック図である。図１９に示すデータ処理装置は、不揮発性メモリ１９１と、ＣＰＵ１９２と、クロック発生器１９３と、バス１９４とを備える。
【０１５８】
不揮発性メモリ１９１は、データ処理装置により実現されるシステムにおけるデータや命令コードを格納するためのメモリである。不揮発性メモリ１９１は、図１に示した不揮発性メモリと同様のメモリであり、メモリアレイ内１の通常読み出し領域５と高速読み出し領域６とで読み出し速度を変えることができるメモリである。この不揮発性メモリ１９１では、高速読み出し領域６が３つの領域６ａ〜６ｃに分割されている。領域６ａ〜６ｃにはそれぞれ同じ数のワード線が含まれている。領域６ａ〜６ｃの各々には互いに同一のデータが格納されている。そして、高速読み出し領域６へのアクセスの際には、領域６ａから１本のワード線・領域６ｂから１本のワード線・領域６ｃから１本のワード線の合計３本のワード線が多重選択される。不揮発性メモリ１９１およびＣＰＵ１９２はバス１９４を介して情報のやりとりをする。クロック発生器１９３は不揮発性メモリ１９１およびＣＰＵ１９２にクロックＣＬＫを供給する。クロック発生器１９３は、ＣＰＵ１９２からの拡張信号ＭＥＳが活性のとき、不揮発性メモリ１９１およびＣＰＵ１９２に与えるクロックＣＬＫのスピードを低下させる。
【０１５９】
＜動作＞
次に、以上のように構成されたデータ処理装置の動作について図２０を参照しつつ説明する。
【０１６０】
ＣＰＵ１９２からクロック発生器１９３に与えられる拡張信号ＭＥＳは不活性である。データ処理装置によって実現されるシステムのデータ領域が不足すると（たとえば、不揮発性メモリ１９１に格納したいデータがあるにもかかわらず不揮発性メモリ１９１内にこれを格納できる領域がない場合）、ＣＰＵ１９２は不揮発性メモリ１９１にデータ領域の拡張を要求する（ＳＴ２０１）。
【０１６１】
拡張要求を受けると不揮発性メモリ１９１は、図２１に示すように高速読み出し領域６の論理データのマスタデータ領域として領域６ｃを残し、領域６ａおよび６ｂを通常読み出し領域５に変更する（ＳＴ２０２）。すなわち領域６ａおよび６ｂが通常読み出し領域５に含められる。これにより通常読み出し領域５が拡張され、メモリアレイ１内のデータ領域が拡張される。なお、ここでは変更後の領域６ａおよび６ｂを一時的な通常読み出し領域として用いたが、２ワード線多重選択モードによる中速読み出し領域として用いることもできる。
【０１６２】
次いで、通常読み出し領域５の拡張された領域（６ａおよび６ｂ）にデータが書き込まれる（ＳＴ２０３）。この書き込みは、領域（６ａおよび６ｂ）内のワード線を非多重選択することによって行われる。
【０１６３】
次いで、ＣＰＵ１９２は拡張信号ＭＥＳを活性化する（ＳＴ２０４）。例えば、メモリアドレスから計算して拡張信号ＭＥＳを活性化する。これに応答してクロック発生器１９３は、不揮発性メモリ１９１およびＣＰＵ１９２に供給するクロックＣＬＫの速度を低下させる（ＳＴ２０５）。
【０１６４】
領域６ｃへのアクセスはワード線を非多重選択して行われる。すなわち領域６ｃは通常読み出し領域として動作する。クロック速度を低下させているため、領域６ｃに格納されていたプログラムコードの読み出しなどの本来は高速アクセスが必要な動作も行える。領域６ｃのデータを元の領域６ａおよび６ｂに書き戻すことによって、元の動作に容易に復帰することができる。
【０１６５】
＜効果＞
以上のように第８の実施形態によるデータ処理装置では、メモリ領域が不足すると高速読み出し領域内の領域６ａおよび６ｂを通常読み出し領域５に変更してメモリ領域を一時的に拡張することができる。また、メモリ領域を拡張しても元のデータを復元することができる、つまり一時的なデータ領域の拡張が可能である。したがって、記憶容量が限られた携帯機器にこのデータ処理装置を適用すれば、一時的に大容量のデータ領域が必要になった際にこの要求に応えることができる。
【０１６６】
（第８の実施形態の変形例）
図１９に示した不揮発性メモリ１９１としてフラッシュメモリを適用することができる。この場合には、図２２に示すように、通常読み出し領域５および領域６ａ〜６ｃの各領域の境界において消去ブロックがオーバラップすることがないようにする必要がある。フラッシュメモリでは消去ブロック単位で消去動作が行われるけれども、マスタデータ領域６ｃ領域６ｂとの境界において消去ブロックがオーバラップすることがないため、領域６ｂを消去してもマスタデータ領域６ｃのデータは影響を受けない。もし領域６ｂとマスタデータ領域６ｃとの境界で消去ブロックがオーバラップしているのであれば、マスタデータ領域６ｃ内のデータを一端外部のメモリに退避してこれを書き戻すなどの煩雑な手続きが必要となる。
【０１６７】
上述のように高速読み出し領域においてマスタデータ領域６ｃとマスタデータ領域以外の領域６ｂとを別の消去ブロックに設定することにより、マスタデータ領域６ｃ内のデータの保護を容易とするとともにマスタデータ領域以外の領域６ａ，６ｂ内のデータを容易に消去することができる。
【０１６８】
（第９の実施形態）
＜構成＞
図２３は、この発明の第９の実施形態によるデータ処理装置２３１およびこれとデータ伝送を行うデータ処理装置２３２の構成を示す図である。
【０１６９】
図２３を参照して、データ処理装置２３１は、不揮発性メモリ１９１と、ＣＰＵ１９２と、無線インターフェース２３３と、アンテナ２３４と、バス２３５とを備える。不揮発性メモリ１９１およびＣＰＵ１９２は、図１９に示した不揮発性メモリ１９１およびＣＰＵ１９２と同様のものである。不揮発性メモリ１９１、ＣＰＵ１９２および無線インターフェース２３３はバス２３５によって接続されている。無線インターフェース２３３は、外部へ送信するデータをアンテナ２３４へ伝送し、アンテナ２３４によって受信されたデータを不揮発性メモリ１９１またはＣＰＵ１９２へ伝送する。
【０１７０】
データ処理装置２３２は、アンテナ２３４と、無線インターフェース２３３と、ＣＰＵ２３６と、メモリ２３８と、バス２３８とを備える。
【０１７１】
＜動作＞
次に、図２３に示したデータ処理装置２３１および２３２の動作について説明する。
【０１７２】
データ処理装置２３１および２３２は、無線によって互いにデータ伝送を行う。データ処理装置２３１においてデータ領域が不足すると（たとえば、不揮発性メモリ１９１に格納したいデータがあるにもかかわらず不揮発性メモリ１９１内にこれを格納できる領域がない場合）、ＣＰＵ１９２は不揮発性メモリ１９１にデータ領域の拡張を要求する。拡張要求を受けると不揮発性メモリ１９１は、領域６ｃ（図１９）に格納されているデータを無線インターフェース２３３およびアンテナ２３４を通じてデータ処理装置２３２へ伝送する。データ処理装置２３２はこのデータをメモリ２３７に格納する。
【０１７３】
そしてデータ処理装置２３１内の不揮発性メモリ１９１は、領域６ａ〜６ｃ（図１９）を通常読み出し領域５に変更する。すなわち領域６ａ〜６ｃが通常読み出し領域５に含められる。これにより通常読み出し領域５が拡張され、メモリアレイ１内のデータ領域が拡張される。次いで、通常読み出し領域５の拡張された領域（６ａ〜６ｃ）にデータが書き込まれる。この書き込みは、領域（６ａ〜６ｃ）内のワード線を非多重選択することによって行われる。
【０１７４】
第８の実施形態では領域６ｃをマスタデータ領域として残したが、ここでは領域６ｃも通常読み出し領域５に変更する。すなわちマスタデータ領域を確保する必要がない。したがって、第８の実施形態と比べてデータ領域のさらなる拡張の要求に応えることができる。
【０１７５】
領域６ｃに格納されていたデータを、データ処理装置２３２のメモリ２３７からデータ処理装置２３１の不揮発性メモリ１９１の元の領域６ｃに書き戻し、これをさらに元の領域６ａおよび６ｂに書き戻すことによって、元の動作に容易に復帰することができる。
【０１７６】
なお、ここではデータ処理装置２３１および２３２間のデータ伝送を無線によって行ったけれども、これに代えて、有線によるデータ伝送（インターネット、ケーブルによる接続）としてもよい。
【０１７７】
【発明の効果】
この発明の１つの局面に従った半導体記憶装置によれば、通常読み出し領域に含まれているメモリセルからのデータの読み出しに比べて高速読み出し領域に含まれているメモリセルからのデータの読み出しを高速に行うことができる。すなわち読み出し速度を可変にすることができる。また、通常読み出し領域と高速読み出し領域とを単一のメモリアレイ（単一のメモリプレーン）内に設けているため高集積化を実現することができる。
【０１７８】
また、行デコーダは、メモリアレイ内のある領域を高速読み出し領域または通常読み出し領域に設定するため、メモリアレイ内における高速読み出し領域と通常読み出し領域との構成比を可変にすることができる。したがって、広範囲なアプリケーションプログラムに対応することができる。
【０１７９】
また、高速読み出し領域は、メモリアレイ内の列方向に連続した領域であるため、行デコーダ全体の回路規模を小さくすることができる。この結果、高速化および低消費電力化を実現することができる。
【０１８０】
この発明のもう１つの局面に従ったデータ処理装置によれば、データ処理速度を犠牲にして、一時的なメモリ容量の拡張要求に応えることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による不揮発性メモリの全体構成を示すブロック図である。
【図２】図１に示した行デコーダの内部構成を示すブロック図である。
【図３】図２に示したデコーダＳＤ１の内部構成を示すブロック図である。
【図４】図３に示したデコーダの入出力関係を示す表である。
【図５】高速読み出し領域内のメモリセルに書き込まれているデータの関係を示す図である。
【図６】図１に示した不揮発性メモリの読み出し動作を説明するためのタイムチャートである。
【図７】（ａ）〜（ｄ）は、メモリアレイ内での高速読み出し領域の物理的な配置例を示す図である。
【図８】この発明の第２の実施形態による行デコーダの内部構成を示すブロック図である。
【図９】（ａ）〜（ｄ）は、図８に示した行デコーダによるワード線の選択状況を示す図である。
【図１０】シミュレーションに用いた回路を示す図である。
【図１１】図１０に示した回路について行ったシミュレーションの結果を示す図である。
【図１２】（ａ）〜（ｄ）は、この発明の第２の実施形態の変形例によるワード線の選択状況を示す図である。
【図１３】読み出し＆書き込み回路による書き込み判定の動作を示す図である。
【図１４】この発明の第４の実施形態における高速読み出し領域内のメモリセルへのデータの書き込み処理の流れを示す図である。
【図１５】この発明の第５の実施形態における高速読み出し領域内のメモリセルにデータを書き込む処理の流れを示す図である。
【図１６】この発明の第６の実施形態における高速読み出し領域内のメモリセルにデータを書き込む処理の流れを示す図である。
【図１７】この発明の第７の実施形態による不揮発性メモリの全体構成を示すブロック図である。
【図１８】図１７に示したメモリアレイのアドレスと実際のアレイ上のデータとの対応を示す図である。
【図１９】この発明の第８の実施形態によるデータ処理装置の全体構成を示すブロック図である。
【図２０】データ領域を拡張する処理の手順を示すフローチャートである。
【図２１】データ領域を拡張した後のデータ処理装置の全体構成を示すブロック図である。
【図２２】図１９に示した不揮発性メモリとしてフラッシュメモリを適用した場合の消去ブロックの設定例を示す図である。
【図２３】この発明の第９の実施形態によるデータ処理装置およびこれとデータ伝送を行うデータ処理装置の構成を示す図である。
【符号の説明】
１ メモリアレイ
２ 行デコーダ
３ 列デコーダ
４ 読み出し＆書き込み回路
５ 通常読み出し領域
６ 高速読み出し領域

Claims (12)

1. 半導体記憶装置であって、
   通常読み出し領域および高速読み出し領域を有するメモリアレイと、
   前記通常読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線を選択し、前記高速読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線と前記高速読み出し領域に含まれている他のワード線とを選択する行デコーダと、
   データを読み出すべきメモリセルに対応するビット線を選択する列デコーダとを備え、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出すときに前記行デコーダによって選択されるワード線と前記列デコーダによって選択される各ビット線とによって特定されるメモリセルの各々には同一のデータが書き込まれており、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出す場合には、読み出し動作を開始すべき旨の信号の遷移エッジからセンスアンプ信号の遷移エッジまでの時間を、前記通常読み出し領域に含まれているメモリセルからデータを読み出す場合よりも短くし、
   前記半導体記憶装置は、
   前記列デコーダによって選択されたビット線にメモリセルから読み出されたデータをデータ出力線に転送する読み出し回路をさらに備え、
   前記行デコーダは、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出すとき、
   選択すべきワード線と前記列デコーダによって選択されるビット線とによって特定されるメモリセルの各々と前記読み出し回路との間のビット線の平均長の、データを読み出すべきメモリセルの位置によるばらつきが小さくなるように前記他のワード線を選択する
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記高速読み出し領域は、
   前記メモリアレイ内の列方向に連続した領域である
   ことを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記高速読み出し領域は、
   前記メモリアレイ内における前記読み出し回路側の領域である
   ことを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   前記高速読み出し領域は第１の領域と第２の領域とを含み、
   前記行デコーダは、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出すとき、前記第１および第２の領域のうちデータを読み出すべきメモリセルを含んでいない領域から前記他のワード線を選択する
   ことを特徴とする半導体記憶装置。
5. 半導体記憶装置であって、
   通常読み出し領域および高速読み出し領域を有するメモリアレイと、
   前記通常読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線を選択し、前記高速読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線と前記高速読み出し領域に含まれている他のワード線とを選択する行デコーダと、
   データを読み出すべきメモリセルに対応するビット線を選択する列デコーダとを備え、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出すときに前記行デコーダによって選択されるワード線と前記列デコーダによって選択される各ビット線とによって特定されるメモリセルの各々には同一のデータが書き込まれており、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出す場合には、読み出し動作を開始すべき旨の信号の遷移エッジからセンスアンプ信号の遷移エッジまでの時間を、前記通常読み出し領域に含まれているメモリセルからデータを読み出す場合よりも短くし、
   前記高速読み出し領域に含まれているメモリセルにデータを書き込むとき、
   前記行デコーダは、データを書き込むべきメモリセルに対応するワード線と前記高速読み出し領域に含まれている他のワード線とを選択しかつ選択したワード線の数を示す選択信号を出力し、
   前記列デコーダは、データを書き込むべきメモリセルに対応するビット線を選択し、
   前記半導体記憶装置はさらに、
   前記列デコーダによって選択されたビット線を前記選択信号に応じて駆動する書き込み回路を備える
   ことを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   前記半導体記憶装置は不揮発性メモリであり、
   前記高速読み出し領域に含まれているメモリセルにデータを書き込むとき、
   単一のメモリセルにデータを書き込む際のリファレンス電流レベルを前記選択信号に応じて倍数したものをリファレンス電流レベルとする
   ことを特徴とする半導体記憶装置。
7. 通常読み出し領域および高速読み出し領域を有するメモリアレイと、
   前記通常読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線を選択し、前記高速読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線と前記高速読み出し領域に含まれている他のワード線とを選択する行デコーダと、
   データを読み出すべきメモリセルに対応するビット線を選択する列デコーダとを備え、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出すときに前記行デコーダによって選択されるワード線と前記列デコーダによって選択される各ビット線とによって特定されるメモリセルの各々には同一のデータが書き込まれており、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出す場合には、読み出し動作を開始すべき旨の信号の遷移エッジからセンスアンプ信号の遷移エッジまでの時間を、前記通常読み出し領域に含まれているメモリセルからデータを読み出す場合よりも短くし、
   前記メモリアレイは、
   フラグビット線と、
   前記メモリアレイに含まれる複数のワード線の各々と前記フラグビット線とに各々が対応して配置された複数のフラグメモリセルとを含み、
   前記複数のフラグメモリセルの各々には、当該フラグメモリセルが前記高速読み出し領域に含まれているか前記通常読み出し領域に含まれているかを示すデータが格納される
   ことを特徴とする半導体記憶装置。
8. 通常読み出し領域および高速読み出し領域を有するメモリアレイと、
   前記通常読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線を選択し、前記高速読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線と前記高速読み出し領域に含まれている他のワード線とを選択する行デコーダと、
   データを読み出すべきメモリセルに対応するビット線を選択する列デコーダとを備え、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出すときに前記行デコーダによって選択されるワード線と前記列デコーダによって選択される各ビット線とによって特定されるメモリセルの各々には同一のデータが書き込まれており、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出す場合には、読み出し動作を開始すべき旨の信号の遷移エッジからセンスアンプ信号の遷移エッジまでの時間を、前記通常読み出し領域に含まれているメモリセルからデータを読み出す場合よりも短くし、
   メモリ容量を拡張する必要があるときには、
   前記高速読み出し領域に含まれているメモリセルからデータを読み出すときに選択されるワード線のうち、一のワード線に対応するメモリセルを含む領域をマスタデータ領域とし、他のワード線に対応するメモリセルを含む領域を前記通常読み出し領域に含める
   ことを特徴とする半導体記憶装置。
9. 請求項８に記載の半導体記憶装置において、
   前記半導体記憶装置は複数の消去ブロックを含む不揮発性メモリであり、
   前記マスタデータ領域と前記通常読み出し領域に含める領域とはそれぞれ前記複数の消去ブロックのうち異なる消去ブロックに含まれる
   ことを特徴とする半導体記憶装置。
10. 半導体記憶装置を備えたデータ処理装置であって、
    前記半導体記憶装置は、
    通常読み出し領域および高速読み出し領域を有するメモリアレイと、
    前記通常読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線を選択し、前記高速読み出し領域に含まれているメモリセルからデータを読み出すときは当該メモリセルに対応するワード線と前記高速読み出し領域に含まれている他のワード線とを選択する行デコーダと、
    データを読み出すべきメモリセルに対応するビット線を選択する列デコーダとを備え、
    前記高速読み出し領域に含まれているメモリセルからデータを読み出すときに前記行デコーダによって選択されるワード線と前記列デコーダによって選択される各ビット線とによって特定されるメモリセルの各々には同一のデータが書き込まれており、
    前記高速読み出し領域に含まれているメモリセルからデータを読み出す場合には、読み出し動作を開始すべき旨の信号の遷移エッジからセンスアンプ信号の遷移エッジまでの時間を、前記通常読み出し領域に含まれているメモリセルからデータを読み出す場合よりも短くし、
    前記データ処理装置は、
    メモリ容量を拡張する必要があるときには、
    前記高速読み出し領域に含まれているメモリセルに格納されているデータを外部の記憶装置に転送し、前記高速読み出し領域を前記通常読み出し領域に変更する
    ことを特徴とするデータ処理装置。
11. 請求項１０に記載のデータ処理装置において、
    前記外部の記憶装置へのデータの転送を無線で行う
    ことを特徴とするデータ処理装置。
12. 請求項１０に記載のデータ処理装置において、
    前記外部の記憶装置へのデータの転送を有線で行う
    ことを特徴とするデータ処理装置。

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