KR20090091061A - 비휘발성 반도체 기억 장치 - Google Patents

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KR20090091061A
KR20090091061A KR1020090014345A KR20090014345A KR20090091061A KR 20090091061 A KR20090091061 A KR 20090091061A KR 1020090014345 A KR1020090014345 A KR 1020090014345A KR 20090014345 A KR20090014345 A KR 20090014345A KR 20090091061 A KR20090091061 A KR 20090091061A
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Abstract

(과제) 메모리 셀의 판독 속도가 빠른 비휘발성 반도체 기억 장치를 제공한다.
(해결수단) 메모리 셀 (101) 의 드레인 전압을 클램프하기 위한 클램프용 NMOS 트랜지스터 (102) 에 미소 전류원 (105) 을 접속하여, 클램프용 NMOS 트랜지스터 (102) 에 미소 전류를 흘리는 구성으로 하였다. 메모리 셀 (101) 에 전류가 흐르지 않는 경우에, 클램프용 NMOS 트랜지스터 (102) 에 미소 전류를 흐르게 함으로써 메모리 셀 (101) 의 드레인 전압 상승을 방지한다. 클램프용 NMOS 트랜지스터 (102) 의 바이어스 전압 (BIAS) 을 높게 설정할 수 있어, 메모리 셀 (101) 의 드레인 전압도 높아지기 때문에, 메모리 셀 (101) 의 전류치가 많아지고, 센스 앰프 회로 (104) 의 전류 센싱 속도가 향상된다.
비휘발성 반도체 기억 장치, 메모리 셀, 센스 앰프 회로

Description

비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 보다 자세하게는, 메모리 셀의 판독시에, 메모리 셀의 드레인 전압을 소망 전압 이하로 하는 클램프 회로를 구비한 비휘발성 반도체 기억 장치에 관한 것이다.
비휘발성 반도체 기억 장치에 있어서, 판독시에 메모리 셀의 드레인 전압이 높으면, 메모리 셀의 임계값이 변동하여 데이터가 잘못 판독되는 원인이 된다. 따라서, 판독시의 메모리 셀의 드레인 전압은, 메모리 셀의 임계값 전압이 변동하지 않는 전압 이하로 클램프될 필요가 있다.
도 3 은, 종래의 비휘발성 반도체 기억 장치의 판독 회로의 회로도이다. 도 3 에 나타내는 판독 회로는, 메모리 셀 (101) 과, 선택용 NMOS 트랜지스터 (102) 와, 클램프용 NMOS 트랜지스터 (103) 와, 반전 앰프를 구성하는 NMOS 트랜지스터 (301) 및 정전류원 (302) 과, 센스 앰프 회로 (104) 를 구비하고 있다.
메모리 셀 (101) 은, 소스가 접지 단자에 접속되고, 드레인이 선택용 NMOS 트랜지스터 (102) 의 소스에 접속되고, 게이트에 판독용 게이트 전위를 입력하기 위한 CGBIAS 단자가 접속되어 있다. 선택용 NMOS 트랜지스터 (102) 는, 드레인 이 클램프용 NMOS 트랜지스터 (103) 의 소스와 NMOS 트랜지스터 (301) 의 게이트에 접속되고, 판독하는 메모리 셀을 선택하기 위한 선택 신호 (SG) 가 게이트에 입력되어 있다. 클램프용 NMOS 트랜지스터 (103) 는, 센스 앰프 회로 (104) 와 선택용 NMOS 트랜지스터 (102) 사이에 형성되고, 게이트가 NMOS 트랜지스터 (301) 의 드레인과 접속되어 있다. 반전 앰프는, 정전류원 (302) 과 NMOS 트랜지스터 (301) 가 전원 단자와 접지 단자 사이에 직렬로 접속되어 있다. 센스 앰프 회로 (104) 는, 입력 단자가 클램프용 NMOS 트랜지스터 (103) 의 드레인에 접속되어 있다 (예를 들어, 특허 문헌 1 참조).
전술한 바와 같은 판독 회로는, 선택용 NMOS 트랜지스터 (102) 의 드레인이 NMOS 트랜지스터 (301) 의 임계값 전압으로 클램프되기 때문에, 선택용 NMOS 트랜지스터 (102) 가 온 (on) 으로 되었을 때에는, 메모리 셀 (101) 의 드레인 전압도 NMOS 트랜지스터 (301) 의 임계값 전압으로 클램프된다. 또, 반전 앰프로 클램프용 NMOS 트랜지스터 (103) 의 게이트 전압을 제어함으로써, 클램프용 NMOS 트랜지스터 (103) 의 소스가 상기 전압이 되도록 제어되기 때문에, 메모리 셀 (101) 에 흐르는 전류량에 의해서 클램프 전압이 변동하지 않는다.
도 4 는, 종래의 비휘발성 반도체 기억 장치의 판독 회로의 회로도이다. 도 4 에 나타내는 판독 회로는, 도 3 에서 나타내는 반전 앰프 대신에, 클램프용 NMOS 트랜지스터 (103) 의 게이트에 원하는 클램프 전압이 되도록 바이어스 전압 (BIAS) 이 입력되는 점이다 (예를 들어, 특허 문헌 2 참조).
전술한 바와 같은 판독 회로는, 메모리 셀의 드레인 전압은, 바이어스 전압 (BIAS) 에서 클램프용 NMOS 트랜지스터 (103) 의 임계값을 마이너스한 전압 부근으로 클램프된다.
특허 문헌 1: 일본 공개특허공보 2001-250391호
특허 문헌 2: 일본 공개특허공보 평5-36288호
그러나, 도 3 에서 나타내는 종래의 비휘발성 반도체 기억 장치에서는 상기한 바와 같이 반전 앰프를 사용하여 클램프 전압이 제어되기 때문에, 선택용 NMOS 트랜지스터 (102) 가 온되고 나서, 참(眞) 클램프 전압으로 제어될 때까지는 시간이 걸렸다. 요컨대, 판독 시작으로부터 메모리 셀 (101) 의 드레인 전압이 참값이 되는 데에 시간이 걸리고, 그 때문에 판독하는 메모리 셀 (101) 의 전류가 참값이 될 때까지 시간이 걸려, 그 결과, 판독 시작에서부터, 센스 앰프 회로에서 참의 판정 결과가 출력되기까지에 시간이 걸렸다.
또한, 도 4 에서 나타내는 종래의 비휘발성 반도체 기억 장치에서는, 판독하는 메모리 셀의 전류량에 의해서 클램프 전압이 변화된다는 문제가 발생한다. 예를 들어, 메모리 셀에 전류가 흐르는 경우, 바이어스 전압 (BIAS) 이 1.2V 이고, 클램프용 NMOS 트랜지스터 (103) 의 임계값이 0.5V 인 경우, 클램프 전압은 0.7V 가 되지만, 메모리 셀에 전류가 흐르지 않는 경우에는, 상기 조건의 경우 클램프 전압은 1.2V 정도까지 상승되어, 판독하는 메모리 셀의 임계값 변동이 발생하고 만다. 따라서, 메모리 셀에 전류가 흐르지 않는 경우라도 클램프 전압을 0.7V 로 하기 위해서 바이어스 전압 (BIAS) 을 0.7V 정도로 저하시키는 필요가 있고, 그 때문에, 메모리 셀에 전류가 흐르는 경우의 클램프 전압은 0.2V 로 매우 낮은 전압이 되어 버린다. 그 결과, 전류가 흐르는 메모리 셀의 드레인 전압이 0.2V 로 매우 낮아지고, 메모리 셀의 전류치가 적어져 버리기 때문에, 메모리 셀의 전류를 센 싱하는 센스 앰프 회로의 판단 속도가 저하된다.
상기 서술한 바와 같이, 도 3 내지 도 4 에서 나타내는 종래의 비휘발성 반도체 기억 장치에서는, 판독 시작에서부터 센스 앰프 회로가 메모리 셀의 전류치를 판정하기까지에 시간이 걸린다는 과제가 있었다.
본 발명은, 이상과 같은 과제를 해결하기 위해서 고안된 것으로, 그 목적은, 판독 정밀도를 손상시키지 않으면서 판독 속도가 빠른 비휘발성 반도체 기억 장치를 제공하는 것이다.
종래의 과제를 해결하기 위해서, 본 발명의 비휘발성 반도체 기억 장치는 다음과 같은 구성으로 하였다.
메모리 셀로부터 센스 앰프 회로로의 전류 경로에 소정의 바이어스 전압이 게이트에 입력되고, 드레인으로부터 소스로 상기 메모리 셀의 전류가 흐르는 NMOS 트랜지스터를 갖고, 그 NMOS 트랜지스터의 소스 전압이 원하는 전압으로 클램프됨으로써, 상기 메모리 셀의 드레인 전압을 클램프하는 구성이며, 또한, 상기 NMOS 트랜지스터의 소스로부터 미소 전류를 접지 단자에 흘리는 미소 전류원을 갖고, 그 미소 전류원에서, 전류가 흐르지 않는 상기 메모리 셀을 판독할 때의, 상기 메모리 셀의 드레인 전압의 상승을 방지하는 것을 특징으로 하는 비휘발성 반도체 기억 장치를 제공한다.
본 발명의 비휘발성 반도체 기억 장치에 의하면, 판독시에, 판독하는 메모리 셀의 드레인 전압을 클램프하는 클램프 회로에 있어서, 반전 앰프를 사용하지 않더라도 메모리 셀 전류의 변동에 의해 클램프 전압이 거의 변동하지 않는 클램프 회로를 실현할 수 있다. 따라서, 전류가 흐르는 메모리 셀의 드레인 전압을 높게 설정할 수 있어, 메모리 셀의 전류치의 저하를 방지할 수 있기 때문에, 종래의 비휘발성 반도체 기억 장치에 있어서의 판독 회로보다, 판독 시작에서부터 센스 앰프 회로가 메모리 셀의 전류치를 판정하기까지의 시간을 단축할 수 있다. 요컨대, 판독 정밀도를 손상시키지 않으면서 판독 속도가 빠른 비휘발성 반도체 기억 장치를 실현할 수 있다.
도 1 은, 본 발명의 실시형태의 비휘발성 반도체 기억 장치의 판독 회로의 회로도이다.
도 1 의 실시형태의 판독 회로는, 메모리 셀 (101) 과, 선택용 NMOS 트랜지스터 (102) 와, 클램프용 NMOS 트랜지스터 (103) 와, 센스 앰프 회로 (104) 와, 미소 전류원 (105) 을 구비하고 있다.
메모리 셀 (101) 은, 소스가 접지 단자에 접속되고, 게이트에 판독용 게이트 전위를 입력하기 위한 CGBIAS 단자가 접속되어 있다. 선택용 NMOS 트랜지스터 (102) 는, 소스가 메모리 셀 (101) 의 드레인에 접속되고, 게이트에 판독하는 메모리 셀을 선택하기 위한 선택 신호 (SG) 를 입력하기 위한 SG 단자가 접속되어 있다. 클램프용 NMOS 트랜지스터 (103) 는, 소스가 선택용 NMOS 트랜지스터 (102) 의 드레인에 접속되고, 게이트에 바이어스 전압 (BIAS) 을 입력하기 위한 BIAS 단자가 접속되어 있다. 센스 앰프 회로 (104) 는, 입력 단자가 클램프용 NMOS 트랜지스터 (103) 의 드레인에 접속되어 있다. 미소 전류원 (105) 은, 싱크 단자가 클램프용 NMOS 트랜지스터 (103) 의 소스와 접속되고, 소스 단자가 접지 단자에 접속되어 있다.
전술한 바와 같이 구성한 판독 회로는, 센스 앰프 회로 (104) 가 메모리 셀 (101) 의 전류가 소정 이상 흐르는지 아닌지를 센싱한다. 선택용 NMOS 트랜지스터 (102) 의 드레인은, 바이어스 전압 (BIAS) 에서 클램프용 NMOS 트랜지스터 (103) 의 임계값을 마이너스한 전압으로 클램프된다. 따라서, 선택용 NMOS 트랜지스터 (102) 가 온으로 된 경우에는, 메모리 셀 (101) 의 드레인 전압도 클램프용 NMOS 트랜지스터 (103) 의 임계값 전압으로 클램프된다. 그리고, 미소 전류원 (105) 은, 메모리 셀 (101) 에 전류가 흐르지 않는 경우에 있어서, 클램프용 NMOS 트랜지스터 (103) 에 미소 전류를 흐르게 함으로써 클램프 전압이 바이어스 전압 (BIAS) 까지 상승하는 것을 방지한다.
또, 미소 전류원 (105) 의 전류치는, 센스 앰프 회로 (104) 가 오판정하지 않을 정도로 미소한 전류치로 설정한다. 예를 들어, 10㎂ 와 0㎂ 의 메모리 셀 전류를, 센스 앰프 회로 (104) 가 구별할 필요가 있다고 하자. 이 경우, 센스 앰프 회로 (104) 의 기준 전류는 5㎂ 정도로 설정한다. 따라서, 미소 전류원 (105) 의 전류치는 1㎂ 이하로 설정하면, 센스 앰프 회로 (104) 는 오판정하는 일이 없다.
또한, 종래의 바이어스 전압 (BIAS) 이 클램프용 NMOS 트랜지스터 (103) 의 게이트에 입력될 뿐인 판독 회로에서는, 클램프 전압은, 메모리 셀 (101) 에 전류가 흐르지 않는 경우, 바이어스 전압 (BIAS) 까지 상승되어 버렸다. 따라서, 종래의 판독 회로에서는, 이 클램프 전압의 상승분 바이어스 전압 (BIAS) 을 저하시켜, 메모리 셀 (101) 의 전류가 흐르지 않는 경우에 메모리 셀 (101) 의 임계값이 변동하지 않는 한계점의 클램프 전압이 되도록 설계하였다. 그 때문에, 메모리 셀 (101) 에 전류가 흐르는 경우에, 이 메모리 셀 (101) 의 드레인 전압이 저하되어, 메모리 셀 (101) 의 전류치가 감소되고 말았다.
그러나, 전술한 바와 같은 본 실시형태의 판독 회로에서는, 미소 전류원 (105) 이 미소한 전류를 메모리 셀 대신에 흘리기 때문에, 클램프 전압은 거의 상승하지 않는다. 즉, 메모리 셀 (101) 에 전류가 흐르지 않는 경우에, 메모리 셀 (101) 의 임계값이 변동하지 않는 한계점의 클램프 전압이 되도록 설정할 수 있다. 그 결과, 메모리 셀 (101) 에 전류가 흐르는 경우의 전류치가 감소하지 않기 때문에, 메모리 셀 (101) 의 전류치가 감소하는 것으로 인한 센스 앰프 회로 (104) 의 판단 속도의 저하가 일어나지 않는다.
따라서 상기 서술한 본 실시형태의 판독 회로에서는, 종래에 사용한 반전 앰프를 사용할 필요가 없고, 메모리 셀의 전류치도 저하되지 않기 때문에, 종래의 비휘발성 반도체 기억 장치보다 고속 판독이 가능해진다.
도 2 는, 본 발명의 실시형태의 비휘발성 반도체 기억 장치의 판독 회로의 구체예를 나타내는 회로도이다. 도 1 의 회로도의, 바이어스 전압 (BIAS) 의 발생 회로와, 미소 전류원 (105) 의 구체적인 회로예이다.
도 2 의 실시형태의 판독 회로는, 메모리 셀 (101) 과, 선택용 NMOS 트랜지스터 (102) 와, 선택용 NMOS 트랜지스터 (102) 보다 임계값이 낮은 클램프용 NMOS 트랜지스터 (201) 와, 정전류원 (203) 과, 클램프용 NMOS 트랜지스터 (201) 와 임계값 전압이 동등한 NMOS 트랜지스터 (204) 와, NMOS 트랜지스터 (205) 와, NMOS 트랜지스터 (202) 와, 센스 앰프 회로 (104) 를 구비한다.
직렬로 접속된 정전류원 (203) 과, NMOS 트랜지스터 (204) 와, NMOS 트랜지스터 (205) 는, 클램프용 NMOS 트랜지스터 (201) 의 게이트에 입력되는 바이어스 전압 (BIAS) 을 발생시킨다. 정전류원 (203) 의 소스 단자는, NMOS 트랜지스터 (204) 의 드레인 및 게이트와 접속되어 있다. NMOS 트랜지스터 (204) 의 소스는, NMOS 트랜지스터 (205) 의 드레인 및 게이트와 접속되어 있다. 그리고, NMOS 트랜지스터 (204) 의 드레인은, 클램프용 NMOS 트랜지스터 (201) 의 게이트에 접속되어 있다.
NMOS 트랜지스터 (205) 의 드레인 및 게이트와 게이트가 접속된 NMOS 트랜지스터 (202) 는, 도 1 에서 나타내는 미소 전류원 (105) 으로서 기능한다.
상기 서술한 구성 이외의 회로는, 도 1 에서 나타낸 본 발명의 실시형태의 비휘발성 반도체 기억 장치의 판독 회로와 동일한 구성이다.
비휘발성 반도체 기억 장치의 판독 회로를 상기 구성으로 함으로써, 다음과 같이 동작하여, 판독 정밀도를 손상시키지 않고서 판독 속도가 빠르다는 기능을 갖는다.
정전류원 (203) 의 전류에 의해, NMOS 트랜지스터 (204) 의 드레인에, NMOS 트랜지스터 (204) 와 NMOS 트랜지스터 (205) 의 임계값을 플러스한 값의 바이어스 전압 (BIAS) 이 발생한다. 바이어스 전압 (BIAS) 이 클램프용 NMOS 트랜지스터 (201) 의 게이트에 입력되기 때문에, 선택용 NMOS 트랜지스터 (102) 의 드레인은 NMOS 트랜지스터 (205) 의 임계값 전압으로 클램프된다. 그리고, 선택용 NMOS 트랜지스터 (102) 가 온으로 된 경우에는, 메모리 셀 (101) 의 드레인이 NMOS 트랜지스터 (205) 의 임계값 전압으로 클램프된다.
예를 들어, 정전류원 (203) 의 전류치는 1㎂ 정도로 설계하고, NMOS 트랜지스터 (205) 와 NMOS 트랜지스터 (202) 의 전류 미러비는 5 : 1 로 설계하면, NMOS 트랜지스터 (202) 에 흐르는 미소 전류는 0.2㎂ 가 되어, 센스 앰프 회로 (104) 의 판정에 거의 영향을 주지 않는 전류치가 된다. 또한, 상기한 바와 같이 MOS 트랜지스터로 구성한 전류 미러 회로의 미러비에 의해 상기 미소 전류를 발생시키는 방법은, 저항 소자 등으로 미소 전류를 발생시키는 방법과 비교하여 회로 면적을 축소시킬 수 있음은 말할 필요도 없다.
그리고, NMOS 트랜지스터 (204) 와 클램프용 NMOS 트랜지스터 (201) 는 동일한 임계값이고, 다른 NMOS 트랜지스터의 임계값과 비교하여 낮은 값의 임계값으로 설계한다. 그와 같은 구성으로 함으로써, 전원 전압이 저하되어도 바이어스 전압 (BIAS) 이 저하되기 어려워, 낮은 전원 전압까지 메모리 셀 (101) 의 드레인 전압이 저하되지 않는다. 따라서, 낮은 전원 전압까지 메모리 셀 (101) 의 전류치가 저하되지 않기 때문에, 낮은 전원 전압이라도 메모리 셀의 판독 속도가 저하되는 일이 없다.
또, 본 발명의 실시형태에서는 미소 전류원을 NMOS 트랜지스터로 구성한 예를 나타내었지만, 센스 앰프 회로의 판정에 영향을 주지 않는 전류를 흐르게 할 수 있는 소자이면 어떠한 소자로 구성해도 된다. 예를 들어, 저항 소자나 바이폴라 트랜지스터나 PN 다이오드 등으로 구성해도 되는 것은 말할 필요도 없다.
도 1 은 본 발명의 실시형태의 비휘발성 반도체 기억 장치의 판독 회로의 회로도.
도 2 는 본 발명의 실시형태의 비휘발성 반도체 기억 장치의 판독 회로의 구체예를 나타내는 회로도.
도 3 은 종래의 비휘발성 반도체 기억 장치의 판독 회로의 회로도.
도 4 는 종래의 비휘발성 반도체 기억 장치의 판독 회로의 회로도.
(부호의 설명)
101 : 메모리 셀
102 : 선택용 NMOS 트랜지스터
103, 201 : 클램프용 NMOS 트랜지스터
104 : 센스 앰프 회로
105 : 미소 전류원
203, 302 : 정전류원
202, 204, 205, 301 : NMOS 트랜지스터

Claims (5)

  1. 복수의 메모리 셀과,
    상기 복수의 메모리 셀을 선택 신호에 의해서 선택하는 메모리 셀 선택 회로와,
    상기 메모리 셀 선택 회로에 의해서 선택된 상기 메모리 셀에 흐르는 전류를 센싱하는 센스 앰프 회로와,
    상기 메모리 셀과 상기 센스 앰프 회로 사이에 형성되고, 상기 메모리 셀의 드레인 전압을 클램프하는 클램프 회로를 구비한 비휘발성 반도체 기억 장치로서,
    상기 클램프 회로는,
    상기 센스 앰프 회로측에 드레인이 접속되고, 상기 메모리 셀측에 소스가 접속된 클램프용 NMOS 트랜지스터와,
    상기 클램프용 NMOS 트랜지스터의 게이트에 바이어스 전압을 공급하는 바이어스 전압 발생 회로와,
    상기 클램프용 NMOS 트랜지스터의 소스에 접속된 전류원을 구비한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 전류원이 흘리는 전류는,
    상기 메모리 셀이 온 (on) 으로 되는 데이터가 기록되었을 때에, 상기 메모 리 셀이 흘리는 전류보다 작고,
    상기 메모리 셀이 오프 (off) 되는 데이터가 기록되었을 때에, 상기 메모리 셀의 드레인 전압을 클램프할 수 있는 최저의 전류보다 큰 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 전류원은, MOS 트랜지스터를 구비하고 있고,
    상기 MOS 트랜지스터의 게이트는, 정전류원이 흘리는 전류를 미러하기 위한, 드레인과 게이트가 접속된 미러용 MOS 트랜지스터의 게이트와 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 바이어스 전압 발생 회로는 직렬로 접속된, 정전류 회로와, 드레인 및 게이트가 접속된 제 1 NMOS 트랜지스터 (2) 와, 드레인 및 게이트가 접속된 제 2 NMOS 트랜지스터를 구비하고,
    상기 바이어스 전압 발생 회로는, 상기 제 1 NMOS 트랜지스터 (2) 의 드레인으로부터 바이어스 전압이 출력되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  5. 제 4 항에 있어서,
    상기 클램프용 NMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터 (2) 의 임계값 전압은 동일한 임계값 전압이고,
    다른 NMOS 트랜지스터의 임계값과 비교하여 낮은 값의 임계값 전압인 것을 특징으로 하는 비휘발성 반도체 기억 장치.
KR1020090014345A 2008-02-22 2009-02-20 비휘발성 반도체 기억 장치 KR101572263B1 (ko)

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