CN213459059U - 非易失性存储器设备和电压生成器电路 - Google Patents

非易失性存储器设备和电压生成器电路 Download PDF

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Abstract

本申请的各实施例涉及非易失性存储器设备和电压生成器电路。非易失性存储器设备包括存储器阵列、读取电路、列解码器级以及读取供电电压生成器。列解码器级包括可选择位线和选择开关。读取供电电压生成器包括电压调节电路和伪列解码器，该伪列解码器耦合到电压调节电路的输出，并且该伪列解码器具有与被选择的读取路径相关联的电气特性。电压调节电路被配置为：接收与被选择的位线上的期望电压值相关联的第一电气量，以及与用于被选择的位线的期望电流值相关联的第二电气量，并且生成用于列解码器级的经调节的读取供电电压。

Description

非易失性存储器设备和电压生成器电路
技术领域
本公开涉及一种具有在低电压下操作的读取电路的非易失性存储器设备。
背景技术
近来，使用在过程的后端(back-end)步骤中制造的存储器设备(在设备的最后一层中获得该存储器设备的存储元件)已经非常重要，因为这允许简化制造过程，从而降低制造成本，从而允许获得嵌入式类型的存储器设备，这样的存储器设备可以与其它电路集成在同一裸片中，并且可以使用先进的CMOS技术来制造这样的存储器设备。
特别地，非易失性PCM设备的后端集成变得越来越重要。
如所知的，在PCM设备中，存储元件由如下的材料的区域形成，当该材料经受足够的电流时，该材料能够改变材料的物理结构，从非晶相转变为结晶相，反之亦然，该材料的欧姆电阻也随之变化。欧姆电阻的这种变化用于存储数字数据。
存储元件的两个状态被称为SET状态和RESET状态，该SET状态与结晶相相关联，该结晶相以较低的电阻为特征(并且因此，当以恒定电压读取存储元件时，该结晶相以较高的电流为特征)，该RESET状态与非晶相相关联，该非晶相以较高的电阻为特征(并且因此，当以恒定电压读取存储元件时，该非晶相以较低的电流为特征)。
当前制造的嵌入式PCM设备具有与中等值的供电电压兼容的部件和电流路径，这样的供电电压通常等于1.8V。然而，近来，考虑到要求电子装置和设备在越来越低的电压下操作，和/或具有越来越高的自治性，期望开发使用在低电压下(例如，在1.2V下)操作的部件的存储器设备。然而，如在下文中参考图1和图2讨论的，这对于现有的结构而言并不简单。
如所知的、并且如图1中示意性示出的，通过1指定的、在这里是PCM类型的非易失性存储器设备基本上包括由多个存储器单元3形成的存储器阵列2，这些存储器单元3以行和列布置并且存储相应的数据。
在这里所考虑的PCM实施方式的情况下，每个存储器单元3由PCM类型的存储元件4和选择元件5形成，该存储元件4被设计为存储二进制数据，该选择元件5在这里由NMOS晶体管形成并且与存储元件4串联。布置在同一行上的存储器单元3的选择元件5具有如下的栅极端子，这样的栅极端子耦合在一起并且耦合到相同的字线WL0、WL1、…。布置在同一列上的存储器单元3的选择元件5具有相应的第一导电端子，这些第一导电端子彼此耦合，并且通过相应的存储元件4耦合到相同的局部位线LBL1、…、LBLi、…。此外，每个选择元件5具有耦合到基准电位线(例如，地)的第二导电端子。
局部位线LBL0、…、LBLi、…耦合到以简化方式示出的列解码器级6，该列解码器级6又耦合到偏置和读取电路7，仅示意性地示出了该偏置和读取电路7的电压生成级11和感测放大器级12。字线WL0、WL1、…耦合到示意性示出的行解码器级8。通过已知的方式，基于由控制单元10生成的选择信号，偏置和读取电路7、列解码器级6和行解码器级8每次使能对一个或多个存储器单元3的选择。
在图1所示的示例中，存储器1具有分层类型的位线结构(在简化示例中，具有两个水平(levels)，但是可以设想一个或多个水平)，其中局部位线LBL1、…、LBLi、…通过第一开关13.0、13.1、…耦合到全局位线(也称为主位线)MBL0、MBL1、…，这些全局位线MBL0、MBL1、…又通过第二开关14.0、14.1、…耦合到偏置和读取电路7。在图1的示意性表示中，第一开关13.0、13.1、…(在下文中也简称为第一开关13)、第二开关14.0、14.1、…(在下文中也简称为第二开关14)以及全局位线MBL0、MBL1、…形成列解码器级6。开关13、14接收选择信号YO0、YO1、…、YN<0>、YN<1>、…，这些选择信号在下文中统称为选择信号Y。
选择信号Y是逻辑信号，这些逻辑信号由控制单元10生成，并且具有取决于供电电压的值，该供电电压由电压生成级11提供并且在图1中被称为列解码读取供电电压Vs。
以本身已知的方式，全局位线MBL0、MBL1、…、列解码器级6和局部位线LBL1、…、LBLi形成读取路径18，这些读取路径18可以被单独或并行地激活，每个读取路径旨在在每次被选择的存储器阵列2的存储器单元3与感测放大器级12之间创建导电路径。感测放大器级12通常是差分类型的，并且被配置为将在被选择的(多个)存储器单元3中循环的(多个)电流与基准电流进行比较，以确定所存储的一个或多个数据的值并且生成具有一个或多个位的数字读取信号。
电压生成级11的任务是在各个操作步骤期间，生成由非易失性存储器设备1的所有其它级使用的电压，并且特别地，电压生成级11在这里具有生成上面所提及的列解码读取供电电压Vs的任务。在下文中，然后，将参考图2仅描述和讨论与列解码读取供电电压Vs的生成有关的部分。
特别地，图2示出了读取电压生成电路15，并且下面的描述涉及对示意性示出的单个电流路径18的选择。然而，对于本领域技术人员而言明显的是，可以将所讨论的内容以类似的方式应用于对多个电流路径18的同时选择和读取。
在图2中，列解码器级6由单个晶体管25表示(该晶体管25表示图1的开关13、14和可能的其它选择开关)，该晶体管25具有连接到局部位线LBLi的第一端子25A、接收选择信号Y(如所述的，该选择信号Y通常由两个或三个分层选择信号形成)的控制端子25B、以及连接到全局位线MBLi的第二端子25C。
读取电压生成电路15使用由带隙电路(未示出)生成的带隙电压Vbg，并且包括具有非反相输入20A、反相输入20B和输出20C的运算放大器20。非反相输入20A接收带隙电压Vbg，反相输入20B通过第一电阻器23耦合到地线并且通过第二电阻器24耦合到输出20C，并且输出20C耦合到控制单元10，并且输出20C向控制单元10提供列解码读取供电电压VS。然后，控制单元10以已知的方式生成具有与电压VS相同振幅的选择信号Y，以用于在所考虑的示例中选择读取路径18。
读取电压生成电路15还包括由布置在感测放大器级12与列解码器级6之间的MOS晶体管形成的级联元件17。特别地，在所示出的关于单个电流路径18的表示中，级联元件17耦合到全局位线MBLi。此外，如在下文中所讨论的，级联元件17在其栅极端子上接收具有适当值的级联控制电压VC，该级联控制电压VC同样由电压生成级11以未示出的方式生成。
在读取电压生成电路15中，电阻器23和24限定了列解码读取供电电压VS的值，该值实现对列解码器级6的开关的安全控制。此外，级联元件17将全局位线MBL上的电压(从而将读取路径18上的电压)调节在经调节的且稳定的值处，以补偿实际存储器设备1中的读取路径18的电气特性可变性。
在图2的电路中，列解码读取供电电压VS的值应当足够高以防止读取路径18变为电阻性，而级联控制电压VC限制并调节在每次被选择的存储器单元3上的电压。因此，列解码读取供电电压VS的值通常选择得较高，以便将包括列解码器级6的存储器设备1的电气特性可变性考虑在内，还将与操作状况(特别是温度)有关的可变性考虑在内。
因此，特别是在使用低电压选择设备的情况下和/或在读取路径不是非常电阻性的情况下，列解码读取供电电压VS的高值可能会导致读取路径18的选择设备上的朝向存储器单元3的应力状况。
实用新型内容
本公开的目的是提供一种非易失性存储器设备和电压生成器电路，以至少部分地解决现有技术中存在的上述问题。
在一个方面，本公开提供了一种非易失性存储器设备，该非易失性存储器设备包括：存储器阵列，具有多个存储器单元；读取电路；列解码器级，耦合在所述存储器阵列和所述读取电路之间，所述列解码器级包括多个可选择位线和多个选择开关，每个开关与相应的位线相关联，其中所述可选择位线和选择开关被配置为：当被选择时，将所述存储器单元耦合到所述读取电路，从而定义被选择的读取路径；以及读取供电电压生成器，包括电压调节电路和伪列解码器，所述伪列解码器耦合到所述电压调节电路的输出，并且所述伪列解码器具有与所述被选择的读取路径相关联的电气特性，其中所述电压调节电路被配置为：接收与被选择的所述可选择位线上的期望电压值相关联的第一电气量，以及与用于被选择的所述可选择位线的期望电流值相关联的第二电气量，并且生成用于所述列解码器级的经调节的读取供电电压，其中所述经调节的读取供电电压能够用于控制所述列解码器级，以便当所述可选择位线被选择时，在所述期望电流值下向被选择的所述可选择位线提供所述期望电压值。
在一个实施例中，所述电压调节电路包括运算放大器和反馈电路；所述运算放大器具有第一输入、第二输入和输出；所述运算放大器的第一输入被配置为接收基准电气量；所述运算放大器的第二输入通过所述反馈电路耦合到所述运算放大器的输出，并且所述运算放大器的第二输入被配置为接收所述第二电气量；并且所述运算放大器的输出耦合到所述伪列解码器以及所述读取供电电压生成器的输出。
在一个实施例中，非易失性存储器设备还包括：耦合在所述伪列解码器和基准电位线之间的电压设定电阻器，所述电压设定电阻器被配置为设定所述第一电气量。
在一个实施例中，非易失性存储器设备还包括：耦合在所述运算放大器的第二输入和基准电位线之间的电流设定电阻器，所述电流设定电阻器被配置为生成所述第二电气量。
在一个实施例中，非易失性存储器设备还包括：耦合在所述伪列解码器和所述基准电位线之间的电压设定电阻器，所述电压设定电阻器被配置为设定所述第一电气量。
在一个实施例中，所述电压设定电阻器或所述电流设定电阻器具有可调整的电阻。
在一个实施例中，所述电压设定电阻器或所述电流设定电阻器包括能够耦合在一起的多个可选择电阻性元件，每个可选择电阻性元件具有相应的连接开关。
在一个实施例中，所述伪列解码器包括：第一端子，耦合到所述反馈电路；第二端子，被配置为接收所述第一电气量；以及控制端子，耦合到所述运算放大器的输出。
在一个实施例中，所述列解码器级具有一定数目的解码水平，并且所述伪列解码器包括串联连接的一定数目的伪解码晶体管，所述伪解码晶体管的数目等于所述列解码器级的解码水平的数目。
在一个实施例中，所述伪解码晶体管中的至少一个伪解码晶体管具有耦合到所述运算放大器的输出的控制端子。
在一个实施例中，所述反馈电路包括电流镜电路。
在一个实施例中，非易失性存储器设备还包括耦合到所述电压调节电路的输出的电流缓冲器。
在一个实施例中，所述电流缓冲器包括电压跟随器电路。
在一个实施例中，所述存储器单元中的每个存储器单元包括相变存储器单元。
在另一方面，本公开提供了一种电压生成器电路，用于与存储器设备一起使用，所述电路包括：运算放大器，具有第一输入、第二输入和输出，其中所述运算放大器的第一输入被耦合以接收基准电气量；伪列解码器，具有耦合到所述运算放大器的输出的控制输入，其中所述伪列解码器被设计为具有与所述存储器设备的列解码器级相关联的电气特性；反馈电路，耦合在所述运算放大器的第二输入与所述伪列解码器的电流路径之间；电压设定电阻器，在所述伪列解码器和基准电位线之间与所述伪列解码器的所述电流路径串联耦合；以及电流设定电阻器，耦合在所述运算放大器的第二输入与所述基准电位线之间。
在一个实施例中，所述电压设定电阻器或所述电流设定电阻器具有可调整的电阻。
在一个实施例中，所述电压设定电阻器或所述电流设定电阻器包括能够耦合在一起的多个可选择电阻性元件，每个可选择电阻性元件具有相应的连接开关。
在一个实施例中，所述伪列解码器被设计为具有与被选择的存储器单元和所述存储器设备的读取电路之间的被选择的读取路径相关联的电气特性，所述被选择的读取路径包括由所述列解码器级选择的位线。
在一个实施例中，所述伪列解码器包括串联连接的一定数目的伪解码晶体管，所述伪解码晶体管的数目等于所述列解码器级的解码水平的数目。
在一个实施例中，所述伪解码晶体管中的至少一个伪解码晶体管具有耦合到所述运算放大器的输出的控制端子。
在一个实施例中，所述反馈电路包括电流镜电路。
本公开还提供了一种用于读取存储器设备的方法，所述存储器设备包括读取电路和具有存储器单元的存储器阵列，所述方法包括：使用列解码器选择位线；通过被选择的所述位线，将所述存储器单元耦合到所述读取电路；获取与被选择的所述位线上的期望电压值相关联的第一电气量，以及与用于被选择的所述位线的期望电流值相关联的第二电气量；通过电压调节电路生成经调节的读取供电电压，所述电压调节电路耦合到伪电路，所述伪电路具有与所述存储器单元和所述读取电路之间的读取路径相关联的电气特性；以及将所述经调节的读取供电电压提供给所述列解码器。在所述方法的一个变型中，所述存储器阵列中的每个存储器阵列包括多个相变存储器单元，所述存储器单元是相变存储器单元。
根据本实用新型的非易失性存储器设备和电压生成器电路使得在读取路径上可以不再需要具有级联设备，并且在第一近似上，所生成的供电电压的值是使得能够正确读取存储器单元的最小值。通过这种方式，可以使用被设计为在低电压下工作的部件，而且即使部件在中等供电电压下操作，也可以避免读取路径上的、具有不要求高供电电压的特性的部件上的应力状况。
附图说明
为了较好地理解本实用新型，现在仅通过非限制性示例，参考附图描述本实用新型的实施例，其中：
图1示意性地示出了已知的非易失性存储器设备的结构；
图2更详细地示出了图1的存储器设备的一些级的电路图；
图3A示出了本实用新型的具有电压生成级的存储器设备的简化电路图；
图3B详细示出了图3A的电压生成级的部件的一种可能的实施方式；
图4示出了本实用新型的存储器设备的另一简化电路图；
图5A示出了图3A或图4的级的部件的一种可能的实施方式；并且
图5B示出了图3A或图4的级的部件的另一可能的实施方式。
具体实施方式
本公开涉及一种具有在低电压下操作的读取电路的非易失性存储器设备。具体实施例涉及相变存储器(PCM)设备，例如，涉及嵌入式类型的PCM设备。本实用新型并不限于PCM设备。
本实用新型的实施例提供了一种具有改进性能的电压生成电路。
在实施例中，该存储器设备具有用于调节列解码电压的专用电路，该专用电路能够生成具有最小值的电压，当具有预定义值的电流在读取路径中流动时，该具有最小值的电压允许读取存储器单元上电压的预定义值。为此，调节电路使用具有与读取路径相同的电气特性(或与读取路径的电气特性成预设且已知的比例的电气特性)的伪解码级，以便适应于特定的存储器设备和现有的工作状况，以补偿在制造过程和操作状况中(例如，在操作温度中)固有的可变性。
因此，不再需要在读取路径上具有级联设备，并且在第一近似上，所生成的供电电压的值是使得能够正确读取存储器单元的最小值。通过这种方式，可以使用被设计为在低电压下工作的部件，而且即使部件在中等供电电压下操作，也可以避免读取路径上的、具有不要求高供电电压的特性的部件上的应力状况。
图3A示出了存储器设备30。存储器设备30是非易失性类型的，在这里是相变类型的。存储器设备30具有与图1中所示的总体结构相类似的总体结构，因此未示出一些框，并且仅示意性地示出了其它框。对于这些部分可以参考图1。
图3A中所示的存储器设备30包括存储器阵列32、列解码器级36、感测放大器级42、偏置级37和控制单元38。
存储器阵列32由多个存储器单元33形成(仅示出这些存储器单元33中的一个存储器单元)，这些存储器单元33存储相应的数据并且具有图1的存储器单元3的结构。与图1中一样并且以未示出的方式，存储器单元33以行和列布置。布置在同一列上的存储器单元33彼此连接，并且连接到相同的位线(仅示出了一个通用局部位线LBLi)。位线耦合到列解码器级36。
以未示出的方式并且与图1中一样，列解码器级36可以是分层类型的并且具有图1中表示的结构，其中局部位线(在这里，通用局部位线LBLi)通过开关(仅示出了一个选择开关43，该选择开关43通过选择端子43A耦合到控制单元38)耦合到主位线(仅示出了一个通用主位线MBLi)。
以本身已知的方式并且类似于针对图1所描述的，在读取期间，主位线MBLi、列解码器级36和局部位线LBLi形成一个或多个读取路径48，这些读取路径48可以被单独或并行地激活，并且每个读取路径旨在在每次被选择的存储器阵列32的存储器单元33与感测放大器级42之间创建导电路径。感测放大器级42可以是差分类型的，以用于将在被选择的存储器单元33中循环的电流与基准电流进行比较，以便以本身已知的方式确定所存储的数据值并且生成对应的数字读取信号。
偏置级37的任务是在各个操作步骤期间，生成由存储器设备30的所有其它级使用的电压。特别地，偏置级37包括列解码电压生成电路41，该列解码电压生成电路41被配置为(在存储器单元33的读取步骤期间)生成提供给控制单元38的列解码读取供电电压VCDS，根据在存储器阵列32中将被选择的单元33，该控制单元38生成用于列解码器级36的选择晶体管的选择信号Y。选择信号Y具有等于列解码读取供电电压VCDS的振幅，并且具有逻辑值，以便选择所期望的一个或多个读取路径。
列解码电压生成电路41使用由带隙电路(未示出)生成的基准电压Vbg，并且包括具有非反相输入50A、反相输入50B和输出50C的运算放大器50。非反相输入50A接收基准电压Vbg；反相输入50B通过具有电阻R1的第一电阻器51耦合到基准电位线60(地)；输出50C耦合到控制单元38，并且输出50C向控制单元38提供列解码电压VCDS。在下文中通过V1表示跨第一电阻器51的电压。
列解码电压生成电路41还包括电流镜电路58、伪列解码器52和第二电阻器53。
详细地，电流镜电路包括第一晶体管54和第二晶体管55，这两个晶体管都是PMOS晶体管并且具有例如相同的面积和相同的电气特性。备选地，两个晶体管54、55可以具有预设比例的面积，以便提供成已知的预设比例的电流。第一晶体管54具有耦合到供电线VCC的源极端子、耦合到运算放大器50的反相端子50B的漏极端子、以及耦合到第二晶体管55的栅极端子的栅极端子。第二晶体管55具有耦合到供电线VCC的源极端子、耦合到第一中间节点56的漏极端子，并且栅极端子和漏极端子耦合在一起(二极管连接)。
第二电阻器53耦合在地线60和第二中间节点61之间，并且具有电阻R2。跨第二电阻器53的电压在下文中通过V2来表示，并且如在下文中详细讨论的，跨第二电阻器53的电压对应于用于被选择的局部位线LBLi的期望调节值。
伪列解码器52由与读取路径48上的列解码器级36中存在的开关相对应的多个开关形成，使得对于列解码器级36的每个解码水平(decoding level)具有一个开关。例如，在由与图1的开关13、14相类似的两个解码晶体管形成的具有两个开关的分级列解码器级36的情况下，如以示例的方式在图3B的细节中示出的，图3A中的级由串联布置的两个伪开关形成。在这里，伪列解码器52包括两个伪解码晶体管57A、57B，这两个伪解码晶体管57A、57B在数目、结构和设计电气特性上与图1的解码开关13、14相类似。
通常，伪解码晶体管57A、57B可以在数目和结构上与解码开关13、14相等，并且可以具有与解码开关13、14成明确定义的比例的电阻；例如，伪解码晶体管57A、57B可以具有是解码开关13、14的两倍的电阻，因此，通过传导一半的电流，伪解码晶体管57A、57B具有与解码开关13、14相同的电压降；或者伪解码晶体管57A、57B可以具有是解码开关13、14的一半的电阻，因此，通过传导两倍的电流，伪解码晶体管57A、57B具有与解码开关13、14相同的电压降。备选地，伪解码晶体管57A、57B可以具有与解码开关13、14相同的结构和电阻，但是伪解码晶体管57A、57B的数目与解码开关13、14的数目成给定的比例。例如，对于每个解码开关13、14，可以提供两个伪解码晶体管以具有两倍的电阻；在这种情况下，如在下文中所解释的，列解码电压生成电路41被配置为使得在所期望的列电压下，这两个伪解码晶体管传导一半的电流。
伪解码晶体管57A、57B可以被布置在与列解码器级36相邻的集成有存储器设备30的裸片中，以共享集成和操作状况。
在图3B中，伪解码晶体管57A、57B耦合在第一中间节点56和第二中间节点61之间，伪解码晶体管57A、57B的栅极端子耦合在一起并且耦合到运算放大器50的输出50C，并且接收列解码电压VCDS。
实际上，电流镜电路58形成了耦合在运算放大器50的输出50C和反相输入50B之间的反馈电路。
列解码电压生成电路41被配置为生成列解码读取供电电压VCDS的经调节的值，以便将被选择的局部位线LBLi上的电压(在图3A中由Vb指定)维持在设定值。
为此，在设计存储器时，一旦通过电阻R2的值以及流过第一电阻器51的电流I1的值将第二电阻器53上的值V2(用于被选择的局部位线LBLi的期望调节值——与在被选择的读取路径48中流动的期望电流值IR相关联，被称为存储器单元的特定操作状况，例如，从设定的存储器单元汲取的电流的最大值在第一近似上等于电阻器51中的电流值)固定，就从中得出第一电阻器51的电阻值。因此，在设计阶段验证了列解码读取供电电压VCDS与所使用的开关43兼容。
作为使电阻器51中的电流值(在第一近似上)等于期望电流值IR的备选方案，通过对应地调整电路的其余部分(包括电流镜电路58、伪列解码器52等)的尺寸，流过第一电阻器51的电流I1可以与所期望的电流IR具有预设比例，例如是所期望的电流IR的一半或两倍。
此外，因为电流镜电路58迫使在第二电阻器53中流动的电流I2等于I1(或在任何情况下与I1成预设比例)，由于伪列解码器52的电气特性和被选择的读取路径48的电气特性相同，因此第二电阻器53将被选择的位线LBLi上的电压的值Vb确定为电压V2。例如，在使用低电压部件(LV晶体管，诸如以1.2V的供电电压VCC操作的LV晶体管)获得的存储器设备30的情况下，IR可以等于10μA，并且位线电压Vb可以在400mV和600mV之间，例如为600mV。
在所示的列解码电压生成电路41中，借助于由电流镜电路58实现的反馈，运算放大器50自动在输出50C上提供与预设的位线电压Vb相对应的列解码读取供电电压VCDS。
列解码电压生成电路41调节自身以生成最小列解码读取供电电压VCDS，当存储器30具有与标称设计值不同的电气特性时，或者当在操作期间，由于诸如温度的外部状况的可变性，电路在与初始状况不同的状况下操作时，该最小列解码读取供电电压VCDS在被选择的读取路径上也维持所期望的读取电压值和读取电流值。
实际上，例如，如果列解码器级36中的开关(并且因此伪列解码器52中的开关57A、57B，这些开关57A、57B利用相同技术和相同参数制造，并且因此大概具有相同的电性能)倾向于在预设的位线电压Vb下传导较高的电流(例如，在温度变化时)，则流过第二电阻器53的电流I2和由电流镜电路58镜像到第一电阻器51的电流I1以及跨第一电阻器51的电压也增大。运算放大器50的反相输入50B达到比非反相输入50A高的值，并且运算放大器50改变其工作点以便降低列解码电压VCDS。
图4示出了图3A的存储器设备30的变型，在这里由30’指定。在这里，运算放大器50的输出50C通过输出缓冲器70连接到控制单元38。根据列解码器级36的要求，输出缓冲器70可以由具有高电流容量的标准电压跟随器电路形成。该解决方案对于具有非常大的列解码器级36、具有同时活跃的多个读取路径48的存储器设备30’是有利的。在这种情况下，输出缓冲器70可以提供必要的电流水平并且能够正确地驱动列解码器级36。
对于其余部分而言，图4的存储器设备30’与图3A的存储器设备30相同，因此其它级和其它部件由相同的附图标记指定，并且将不再进行描述。
图5A示出了第二电阻器53作为可配置电阻元件的一个可能的实施方式。特别地，在这里，第二电阻器53由串联布置在第二中间节点61和地60之间的多个电阻性元件75形成。电阻性元件75可以具有相同的电阻，例如R2/N，其中N是电阻性元件75的数目。相邻的两个电阻性元件75之间的每个节点可以通过相应的可控开关76接地。
每个可控开关76具有耦合到逻辑单元(例如，控制单元38)的控制端子，该逻辑单元基于第二电阻器53的所期望的电阻性值来控制可控开关76中的一个可控开关的闭合。因此，基于部件的有效电气特性和/或所期望的电气特性，例如在存储器设备30、30’的表征(characterization)和/或最终测试期间，可以修改第二电阻器53的电阻R2的值。
备选地，每个电阻性元件75可以并联连接到相应的可控开关76。在这种情况下，每个电阻性元件75的电阻可以不同，例如与相邻电阻器的电阻成恒定的比例。
根据另一实施例(在图5B中示出)，如图5B中所示，电阻性元件75可以通过相应的开关76并联耦合。
第一电阻器51可以具有相同的结构，以提供待设定的电流值I1的宽的可变性。
从以上说明中，在本文中描述的列解码电压生成电路41的优点是明显的。
特别要强调的是，无需沿着被选择的单元的读取路径48插入另外的级联元件就可以获得列解码电压生成电路41的工作点的更改(adaptation)，并且因此也可以在具有低供电电压(例如，等于1.2V)的存储器设备中使用列解码电压生成电路41。
此外，不存在直接在读取路径48上的级联元件实现对存储器阵列32的较快的读取可访问性。
对于本实用新型的存储器设备，由于不存在多个级联元件，对于每个感测放大器级12一个级联元件(图2)，因此存储器设备30的面积减小。
此外，当存储器设备30能够以具有低值的列解码读取供电电压VCDS工作时，列解码读取供电电压VCDS的自我调节允许避免存储器设备30的部件的应力，即使在存储器设备30需要较高的列解码读取供电电压VCDS的这种不太常见的情况下，也能维持正确地驱动列解码器级36的能力。
所示的解决方案还可以被有利地应用于使用中等供电电压的存储器设备，并且具有在面积、减小应力和读取速度方面的上述优点。
最后，明显的是，在不脱离如所附权利要求限定的本实用新型范围的情况下，可以对在本文中描述和示出的存储器设备进行修改和变化。例如，可以组合所描述的各个实施例以提供另外的解决方案。

Claims (21)

1.一种非易失性存储器设备，其特征在于，包括：
存储器阵列，具有多个存储器单元；
读取电路；
列解码器级，耦合在所述存储器阵列和所述读取电路之间，所述列解码器级包括多个可选择位线和多个选择开关，每个开关与相应的位线相关联，其中所述可选择位线和选择开关被配置为：当所述可选择位线和选择开关被选择时，将所述存储器单元耦合到所述读取电路，从而定义被选择的读取路径；以及
读取供电电压生成器，包括电压调节电路和伪列解码器，所述伪列解码器耦合到所述电压调节电路的输出，并且所述伪列解码器具有与所述被选择的读取路径相关联的电气特性，其中所述电压调节电路被配置为：接收与被选择的可选择位线上的期望电压值相关联的第一电气量，以及与用于所述被选择的可选择位线的期望电流值相关联的第二电气量，并且生成用于所述列解码器级的经调节的读取供电电压，其中所述经调节的读取供电电压能够用于控制所述列解码器级，以便当所述可选择位线被选择时，在所述期望电流值下向被选择的所述可选择位线提供所述期望电压值。
2.根据权利要求1所述的非易失性存储器设备，其特征在于，所述电压调节电路包括运算放大器和反馈电路；
所述运算放大器具有第一输入、第二输入和输出；
所述运算放大器的第一输入被配置为接收基准电气量；
所述运算放大器的第二输入通过所述反馈电路耦合到所述运算放大器的输出，并且所述运算放大器的第二输入被配置为接收所述第二电气量；并且
所述运算放大器的输出耦合到所述伪列解码器以及所述读取供电电压生成器的输出。
3.根据权利要求2所述的非易失性存储器设备，其特征在于，还包括：耦合在所述伪列解码器和基准电位线之间的电压设定电阻器，所述电压设定电阻器被配置为设定所述第一电气量。
4.根据权利要求2所述的非易失性存储器设备，其特征在于，还包括：耦合在所述运算放大器的第二输入和基准电位线之间的电流设定电阻器，所述电流设定电阻器被配置为生成所述第二电气量。
5.根据权利要求4所述的非易失性存储器设备，其特征在于，还包括：耦合在所述伪列解码器和所述基准电位线之间的电压设定电阻器，所述电压设定电阻器被配置为设定所述第一电气量。
6.根据权利要求5所述的非易失性存储器设备，其特征在于，所述电压设定电阻器或所述电流设定电阻器具有可调整的电阻。
7.根据权利要求6所述的非易失性存储器设备，其特征在于，所述电压设定电阻器或所述电流设定电阻器包括能够耦合在一起的多个可选择电阻性元件，每个可选择电阻性元件具有相应的连接开关。
8.根据权利要求2所述的非易失性存储器设备，其特征在于，所述伪列解码器包括：
第一端子，耦合到所述反馈电路；
第二端子，被配置为接收所述第一电气量；以及
控制端子，耦合到所述运算放大器的输出。
9.根据权利要求8所述的非易失性存储器设备，其特征在于，所述列解码器级具有一定数目的解码水平，并且所述伪列解码器包括串联连接的一定数目的伪解码晶体管，所述伪解码晶体管的数目等于所述列解码器级的解码水平的数目。
10.根据权利要求9所述的非易失性存储器设备，其特征在于，所述伪解码晶体管中的至少一个伪解码晶体管具有耦合到所述运算放大器的输出的控制端子。
11.根据权利要求2所述的非易失性存储器设备，其特征在于，所述反馈电路包括电流镜电路。
12.根据权利要求1所述的非易失性存储器设备，其特征在于，还包括耦合到所述电压调节电路的输出的电流缓冲器。
13.根据权利要求12所述的非易失性存储器设备，其特征在于，所述电流缓冲器包括电压跟随器电路。
14.根据权利要求1所述的非易失性存储器设备，其特征在于，所述存储器单元中的每个存储器单元包括相变存储器单元。
15.一种电压生成器电路，用于与存储器设备一起使用，其特征在于，所述电路包括：
运算放大器，具有第一输入、第二输入和输出，其中所述运算放大器的第一输入被耦合以接收基准电气量；
伪列解码器，具有耦合到所述运算放大器的输出的控制输入，其中所述伪列解码器被设计为具有与所述存储器设备的列解码器级相关联的电气特性；
反馈电路，耦合在所述运算放大器的第二输入与所述伪列解码器的电流路径之间；
电压设定电阻器，在所述伪列解码器和基准电位线之间与所述伪列解码器的所述电流路径串联耦合；以及
电流设定电阻器，耦合在所述运算放大器的第二输入与所述基准电位线之间。
16.根据权利要求15所述的电路，其特征在于，所述电压设定电阻器或所述电流设定电阻器具有可调整的电阻。
17.根据权利要求16所述的电路，其特征在于，所述电压设定电阻器或所述电流设定电阻器包括能够耦合在一起的多个可选择电阻性元件，每个可选择电阻性元件具有相应的连接开关。
18.根据权利要求15所述的电路，其特征在于，所述伪列解码器被设计为具有与被选择的存储器单元和所述存储器设备的读取电路之间的被选择的读取路径相关联的电气特性，所述被选择的读取路径包括由所述列解码器级选择的位线。
19.根据权利要求15所述的电路，其特征在于，所述伪列解码器包括串联连接的一定数目的伪解码晶体管，所述伪解码晶体管的数目等于所述列解码器级的解码水平的数目。
20.根据权利要求19所述的电路，其特征在于，所述伪解码晶体管中的至少一个伪解码晶体管具有耦合到所述运算放大器的输出的控制端子。
21.根据权利要求15所述的电路，其特征在于，所述反馈电路包括电流镜电路。
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