IT201900010155A1 - Dispositivo di memoria non volatile con circuito di lettura operante a bassa tensione - Google Patents

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Davide Manfre'
Laura Capecchi
Marcella Carissimi
Marco Pasotti
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St Microelectronics Srl
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Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo: “DISPOSITIVO DI MEMORIA NON VOLATILE CON CIRCUITO DI LETTURA OPERANTE A BASSA TENSIONE”
La presente invenzione è relativa ad un dispositivo di memoria non volatile con circuito di lettura operante a bassa tensione. In particolare, nel seguito si farà riferimento ad un dispositivo di memoria di tipo a cambiamento di fase (PCM), e più in particolare, ad un dispositivo di memoria PCM di tipo embedded, senza che l'invenzione sia limitata a questo.
Recentemente, l'utilizzo di dispositivi di memoria realizzati nelle fasi di back end del processo, il cui elemento di immagazzinamento viene realizzato negli ultimi strati del dispositivo, ha assunto maggiore importanza per la possibilità di semplificare il processo di fabbricazione e di conseguenza ridurre i costi di fabbricazione, consentendo di avere dispositivi di memoria di tipo incorporato (″embedded″), eventualmente integrati in una stessa piastrina con altri circuiti e realizzati in una tecnologia CMOS avanzata.
In particolare, diventa sempre più importante l'integrazione di back end di dispositivi di memoria non volatili a cambiamento di fase PCM.
Come è noto, nei dispositivi di memoria a cambiamento di fase, l'elemento di immagazzinamento è costituito da una regione di un materiale che, quando sottoposto ad adeguati valori di corrente, è in grado di cambiare la propria struttura fisica, passando da una fase amorfa ad una fase cristallina e viceversa, con conseguente variazione della sua resistenza ohmica. Questa variazione di resistenza ohmica viene utilizzata per immagazzinare dati digitali.
I due stati dell'elemento di immagazzinamento sono noti come stato di SET, associato alla fase cristallina caratterizzata da una resistenza più bassa (e quindi, in caso di lettura dell'elemento di immagazzinamento a tensione costante, da una corrente più alta), e stato di RESET, associato alla fase amorfa caratterizzata da una resistenza più alta (e quindi, in caso di lettura dell'elemento di immagazzinamento a tensione costante, da una corrente più bassa).
I dispositivi di memoria PCM embedded realizzati attualmente presentano componenti e percorsi di corrente compatibili con tensioni di alimentazione di valore medio, generalmente pari a 1,8 V. Recentemente, tuttavia, viste le richieste di apparecchi e dispositivi elettronici operanti a tensioni sempre più basse e/o aventi autonomia sempre maggiore, è desiderabile lo sviluppo di dispositivi di memoria utilizzanti componenti operanti a bassa tensione (ad esempio a 1,2 V). Ciò non è tuttavia semplice con le attuali strutture, come discusso qui di seguito con riferimento alle figure 1 e 2.
Come noto, e mostrato schematicamente in figura 1, un dispositivo di memoria non volatile, indicato con 1, qui di tipo a cambiamento di fase, comprende a grandi linee una matrice di memoria 2 composta da una pluralità di celle di memoria 3, organizzate in righe e colonne e memorizzanti rispettivi dati.
Nel caso di implementazione PCM qui considerata, ciascuna cella di memoria 3 è costituita da un elemento di immagazzinamento (″storage″) 4 di tipo a cambiamento di fase, destinato a memorizzare un dato binario, e da un elemento di selezione 5, formato qui da un transistore NMOS, posto in serie all'elemento di immagazzinamento 4. Gli elementi di selezione 5 di celle di memoria 3 poste su una stessa riga hanno terminali di porta accoppiati fra loro e ad una stessa linea di parola WL0, WL1, …. Gli elementi di selezione 5 di celle di memoria 3 poste su una stessa colonna hanno rispettivi primi terminali di conduzione accoppiati (attraverso i rispettivi elementi di immagazzinamento 4) fra loro e ad una stessa linea di bit locale LBL1, …, LBLi, …. Ciascun elemento di selezione 5 ha inoltre un secondo terminale di conduzione, accoppiato ad una linea a potenziale di riferimento (ad esempio collegata a massa).
Le linee di bit locale LBL0, …, LBLi, …, sono accoppiate ad uno stadio decodificatore di colonna 6, mostrato in modo semplificato, a sua volta accoppiato ad un circuito di polarizzazione e lettura 7, di cui sono rappresentati schematicamente solo uno stadio generatore di tensioni 11 e uno stadio amplificatore di lettura 12. Le linee di parola WL0, WL1, … sono accoppiate ad uno stadio decodificatore di riga 8 mostrato in maniera schematica. In modo noto, il circuito di polarizzazione e lettura 7, lo stadio decodificatore di colonna 6 e lo stadio decodificatore di riga 8 consentono di selezionare ogni volta una o più celle di memoria 3, sulla base di segnali di selezione generati da una unità di comando 10.
Nell'esempio mostrato in figura 1, la memoria 1 presenta una struttura di linee di bit di tipo gerarchico (nell'esempio semplificato, a due livelli, ma potrebbero essere previsti uno o più livelli), in cui le linee di bit locali LBL1, …, LBLi, … sono accoppiate, attraverso primi interruttori 13.0, 13.1, …, a linee di bit globale (chiamate anche linee di bit principali) MBL0, MBL1, …, a loro volta accoppiate al circuito di polarizzazione e lettura 7 tramite secondi interruttori 14.0, 14.1, …. Nella schematizzazione di figura 1, i primi interruttori 13.0, 13.1, … (indicati in seguito semplicemente anche primi interruttori 13), i secondi interruttori 14.0, 14.1, … (indicati in seguito semplicemente anche secondi interruttori 14), e le linee di bit globale MBL0, MBL1, … costituiscono lo stadio decodificatore di colonna 6; gli interruttori 13, 14 ricevono segnali di selezione YO0, YO1, …, YN<0>, YN<1>, …, indicati in seguito genericamente come segnali di selezione Y.
I segnali di selezione Y sono segnali logici che sono generati dall'unità di comando 10 e il cui valore dipende da una tensione di alimentazione fornita dallo stadio generatore di tensioni 11 e indicata come tensione di alimentazione decodifica colonna di lettura Vs in figura 1.
In modo di per sé noto, le linee di bit globale MBL0, MBL1, …, lo stadio decodificatore di colonna 6 e le linee di bit locali LBL1, …, LBLi realizzano percorsi di lettura 18, attivabili singolarmente o in parallelo, ciascuno dei quali destinato a creare un cammino conduttivo tra le celle di memoria 3 della matrice di memoria 2 di volta in volta selezionate e lo stadio amplificatore di lettura 12. Quest'ultimo è generalmente di tipo differenziale ed è configurato per confrontare la/e corrente/i circolante/i nella/e cella/e di memoria 3 selezionata/e con una corrente di riferimento, al fine di determinare il valore del/i dato/i memorizzato/i e generare un segnale digitale di lettura ad uno o più bit.
Lo stadio generatore di tensioni 11 ha il compito di generare le tensioni utilizzate da tutti gli altri stadi del dispositivo di memoria non volatile 1 durante le varie fasi di funzionamento e, per quanto di interesse qui, la tensione di alimentazione decodifica colonna di lettura Vs sopra citata. In seguito, quindi, verrà descritta e discussa solo la parte relativa alla generazione della tensione di alimentazione decodifica colonna di lettura Vs, facendo riferimento alla figura 2.
In particolare, la figura 2 mostra un circuito di generazione della tensione di lettura 15 e la descrizione che segue fa riferimento alla selezione di un singolo percorso di corrente 18, mostrato schematicamente. Quanto discusso è tuttavia applicabile in modo analogo nel caso di selezione e lettura simultanea di più percorsi di corrente 18, come evidente al tecnico del ramo.
In figura 2, lo stadio decodificatore di colonna 6 è rappresentato da un singolo transistore 25 (che riassume gli interruttori 13, 14 ed eventuali altri interruttori di selezione di figura 1) e questo presenta un primo terminale 25A collegato ad una linea di bit locale LBLi, un terminale di comando 25B ricevente un segnale di selezione Y (come detto, in generale costituito da due o tre segnali di selezione gerarchici) ed un secondo terminale 25C collegato ad una linea di bit globale MBLi.
Il circuito di generazione della tensione di lettura 15 utilizza una tensione di band-gap Vbg generata da un circuito band-gap non mostrato e comprende un amplificatore operazionale 20 avente un ingresso non invertente 20A, un ingresso invertente 20B ed un'uscita 20C. L'ingresso non invertente 20A riceve la tensione di band-gap Vbg; l'ingresso invertente 20B è accoppiato ad una linea a massa tramite un primo resistore 23 e all'uscita 20C tramite un secondo resistore 24 e l'uscita 20C è accoppiata all'unità di comando 10 a cui essa fornisce la tensione di alimentazione decodifica colonna di lettura VS. L'unità di comando 10 provvede quindi a generare i segnali di selezione Y aventi ampiezza pari a quella della tensione Vs, in modo noto, per selezionare, nell'esempio considerato, il percorso di lettura 18.
Il circuito di generazione della tensione di lettura 15 comprende inoltre un elemento cascode 17 costituito da un transistore MOS disposto fra lo stadio amplificatore di lettura 12 e lo stadio decodificatore di colonna 6. In particolare, nella rappresentazione illustrata relativa ad un singolo percorso di corrente 18, l'elemento cascode 17 è accoppiato alla linea di bit globale MBLi; inoltre, l'elemento cascode 17 riceve sul suo terminale di porta una tensione di comando cascode VC di valore opportuno, come discusso più avanti, anch'essa generata dallo stadio generatore di tensioni 11 in modo non mostrato.
Nel circuito di generazione della tensione di lettura 15, i resistori 23 e 24 definiscono il valore della tensione di alimentazione decodifica colonna di lettura VS che consente di comandare con sicurezza gli interruttori dello stadio di decodifica di colonna 6. Inoltre, l'elemento cascode 17 provvede a regolare la tensione sulla linea di bit globale MBL (e quindi sul percorso di lettura 18) ad un valore regolato e stabile, che compensa la variabilità delle caratteristiche elettriche del percorso di lettura 18 nei dispositivi di memoria 1 reali.
Nel circuito di figura 2, il valore della tensione di alimentazione decodifica colonna di lettura VS deve essere sufficientemente alto da evitare che il percorso di lettura 18 sia resistivo, mentre la tensione di comando cascode VC limita e regola la tensione sulle celle di memoria 3 di volta in volta selezionate. Il valore della tensione di alimentazione decodifica colonna di lettura VS viene quindi generalmente scelto piuttosto alto in modo da tenere conto della variabilità delle caratteristiche elettriche del dispositivo di memoria 1, incluso lo stadio decodificatore di colonna 6 e tenendo conto anche della variabilità legata alle condizioni di funzionamento, in particolare della temperatura.
Di conseguenza, l'elevato valore della tensione di alimentazione decodifica colonna di lettura VS può comportare condizioni di stress sui dispositivi di selezione dei percorsi di lettura 18 verso le celle di memoria 3, in particolare nel caso di utilizzazione di dispositivi di selezione a bassa tensione e/o di percorsi di lettura poco resistivi.
Scopo della presente invenzione è quindi di mettere a disposizione un circuito generatore di tensione avente prestazioni migliorate.
Secondo la presente invenzione vengono realizzati un dispositivo di memoria non volatile ed un relativo metodo di lettura, come definiti nelle rivendicazioni allegate.
In pratica, il presente dispositivo di memoria prevede un circuito di regolazione della tensione di decodifica di colonna dedicato, in grado di generare un valore di tensione avente valore minimo che permette di avere un valore predefinito della tensione sulla cella di memoria da leggere quando nel percorso di lettura scorre una corrente di valore predefinito. A tale scopo, il circuito di regolazione utilizza uno stadio di decodifica dummy avente le stesse caratteristiche elettriche del percorso di lettura (o caratteristiche elettriche in un rapporto prefissato e noto), in modo da adattarsi allo specifico dispositivo di memoria e alle condizioni di lavoro esistenti, compensando la variabilità intrinseca ai processi di fabbricazione e alle condizioni operative (ad esempio alla temperatura di lavoro).
In questo modo, non è più necessario avere un dispositivo cascode sul percorso di lettura e il valore di tensione di alimentazione generato è, in prima approssimazione, il minimo valore che consente una corretta lettura delle celle di memoria. In questo modo, non solo è possibile utilizzare componenti progettati per lavorare a bassa tensione, ma, anche nel caso di componenti operativi ad un valore medio di alimentazione, consente di evitare condizioni di stress per i componenti sul percorso di lettura aventi caratteristiche tali da non richiedere valori alti di tensione di alimentazione.
Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra schematicamente la struttura di un dispositivo di memoria non volatile noto;
- la figura 2 mostra più in dettaglio lo schema circuitale di alcuni stadi del dispositivo di memoria di figura 1;
- la figura 3 mostra uno schema circuitale semplificato del presente dispositivo di memoria avente uno stadio generatore di tensione;
- la figura 3A mostra in dettaglio una possibile implementazione di un componente dello stadio generatore di tensione di figura 3;
- la figura 4 mostra un altro schema circuitale semplificato del presente dispositivo di memoria;
- la figura 5A mostra una possibile implementazione di componenti dello stadio di figura 3 o di figura 4; e - la figura 5B mostra un'altra possibile implementazione di componenti dello stadio di figura 3 o di figura 4.
La figura 3 mostra un dispositivo di memoria 30. Il dispositivo di memoria 30 è di tipo non volatile, qui a cambiamento di fase. Il dispositivo di memoria 30 ha una struttura generale simile a quella mostrata in figura 1, per cui alcuni blocchi non sono mostrati ed altri sono rappresentati solo in modo schematico. Per tali parti, si rimanda quindi alla figura 1.
Il dispositivo di memoria 30 mostrato in figura 3 comprende una matrice di memoria 32, uno stadio decodificatore di colonna 36, uno stadio amplificatore di lettura 42, uno stadio di polarizzazione 37 ed un'unità di comando 38.
La matrice di memoria 32 è composta da una pluralità di celle di memoria 33 (una sola mostrata), memorizzanti rispettivi dati ed aventi la struttura delle celle di memoria 3 di figura 1. Analogamente alla figura 1, e in modo non mostrato, le celle di memoria 33 sono organizzate in righe e colonne; le celle di memoria 33 disposte su una stessa colonna sono collegate fra loro ed ad una stessa linea di bit (di cui è mostrata solo una generica linea di bit locale LBLi); le linee di bit sono accoppiate allo stadio decodificatore di colonna 36.
In modo non mostrato e analogo alla figura 1, lo stadio decodificatore di colonna 36 può essere di tipo gerarchico, avente la struttura mostrata in figura 1, con linee di bit locali (qui la generica linea di bit locale LBLi) accoppiate, attraverso interruttori (di cui è mostrato solo un interruttore di selezione 43 accoppiato, attraverso un terminale di selezione 43A, all'unità di comando 38) a linee di bit principali (di cui è mostrata solo una generica linea di bit principale MBLi).
In modo di per sé noto e analogamente a quanto descritto per la figura 1, la linea di bit principale MBLi, lo stadio decodificatore di colonna 36 e la linea di bit locale LBLi realizzano, in fase di lettura, uno o più percorsi di lettura 48, attivabili singolarmente o in parallelo, ciascuno dei quali destinato a creare un cammino conduttivo tra la cella di memoria 33 della matrice di memoria 32 di volta in volta selezionata e lo stadio amplificatore di lettura 42. Quest'ultimo può essere di tipo differenziale in modo da confrontare la corrente circolante nella selezionata cella di memoria 33 con una corrente di riferimento, al fine di determinare il valore del dato memorizzato e generare un corrispondente segnale digitale di lettura, in modo di per sé noto.
Lo stadio di polarizzazione 37 ha il compito di generare le tensioni utilizzate da tutti gli altri stadi del dispositivo di memoria 30 durante le varie fasi di funzionamento; in particolare lo stadio di polarizzazione 37 comprende un circuito generatore di tensione di decodifica di colonna 41, configurato (durante una fase di letture delle celle di memoria 33) per generare una tensione di alimentazione decodifica di colonna di lettura VCDS fornita ad un'unità di comando 38 che, a seconda delle celle 33 da selezionare nella matrice di memoria 32, genera segnali di selezione Y per i transitori di selezione dello stadio decodificatore di colonna 36 aventi ampiezza pari alla tensione di alimentazione decodifica di colonna di lettura VCDS e valore logico tale da selezionare il/i percorsi di lettura desiderati.
Il circuito generatore di tensione di decodifica di colonna 41 utilizza una tensione di riferimento Vbg generata da un circuito band-gap non mostrato e comprende un amplificatore operazionale 50 avente un ingresso non invertente 50A, un ingresso invertente 50B ed un'uscita 50C. L'ingresso non invertente 50A riceve la tensione di riferimento Vbg; l'ingresso invertente 50B è accoppiato ad una linea a potenziale di riferimento 60 (linea di massa) tramite un primo resistore 51 avente resistenza R1; l'uscita 50C è accoppiata all'unità di comando 38 a cui essa fornisce la tensione di decodifica di colonna VCDS. La tensione ai capi del primo resistore 51 viene indicata in seguito con V1.
Il circuito generatore di tensione di decodifica di colonna 41 comprende inoltre un circuito a specchio di corrente 58, un decodificatore di colonna dummy 52 ed un secondo resistore 53.
In dettaglio, il circuito a specchio di corrente comprende un primo ed un secondo transistore 54, 55, di tipo PMOS, aventi ad esempio uguale area e uguali caratteristiche elettriche. In alternativa, i due transistori 54, 55 potrebbero avere un rapporto d'area predeterminato in modo da fornire correnti aventi un valore in un rapporto prefissato, noto. Il primo transistore 54 ha terminale di sorgente accoppiato ad una linea di alimentazione Vcc, terminale di pozzo accoppiato al terminale invertente 50B dell'amplificatore operazionale 50 e terminale di porta accoppiato al terminale di porta del secondo transistore 55. Il secondo transistore 55 ha terminale di sorgente accoppiato alla linea di alimentazione Vcc, terminale di pozzo accoppiato ad un primo nodo intermedio 56 e terminali di porta e pozzo accoppiati fra loro (accoppiamento a diodo).
Il secondo resistore 53 è accoppiato fra la linea di massa 60 ed un secondo nodo intermedio 61 ed ha resistenza R2. La tensione ai suoi capi è indicata in seguito con V2 e corrisponde ad un valore regolato desiderato per la linea di bit locale selezionata LBLi, come discusso in dettaglio in seguito.
Il decodificatore di colonna dummy 52 è formato da una pluralità di interruttori corrispondenti agli interruttori esistenti nello stadio decodificatore di colonna 36 sul percorso di lettura 48, in modo da avere un interruttore per ogni livello di decodifica dello stadio decodificatore di colonna 36. Ad esempio, nel caso di stadio decodificatore di colonna 36 gerarchico a due interruttori formati da due transistori di decodifica analoghi agli interruttori 13, 14 di figura 1, in figura 3 esso è composto da due interruttori dummy disposti in serie, come mostrato esemplificativamente nel dettaglio di figura 3A. Qui, il decodificatore di colonna dummy 52 comprende due transistori di decodifica dummy 57A, 57B, simili per numero, struttura e caratteristiche elettriche di progetto agli interruttori di decodifica 13, 14 di figura 1. In generale, i transistori di decodifica dummy 57A, 57B possono essere uguali per numero e struttura e avere resistenza elettrica in un rapporto ben definito con gli interruttori di decodifica 13, 14; ad esempio, possono presentare resistenza doppia in modo che, facendo passare metà corrente, essi abbiano la stessa caduta di tensione. In alternativa, essi possono avere resistenza pari alla metà, ed essere percorsi da corrente doppia, oppure i transistori di decodifica dummy 57A, 57B possono essere uguali per numero e ciascuno di essi avere resistenza elettrica uguale agli interruttori di decodifica 13, 14, ma essere in un numero in un rapporto determinato con gli interruttori di decodifica 13, 14. Ad esempio, per ogni interruttori di decodifica 13, 14, possono essere previsti due transistori di decodifica dummy in modo da avere resistenza elettrica doppia; in questo caso, il circuito generatore di tensione di decodifica di colonna 41 viene configurato in modo che essi siano percorsi da una corrente pari alla metà, alla tensione di colonna desiderata, come spiegato sotto.
I transistori di decodifica dummy 57A, 57B possono essere disposti nella piastrina che integra il dispositivo di memoria 30 in posizione adiacente allo stadio decodificatore di colonna 36, in modo da condividere le condizioni di integrazione e operative.
In figura 3A, i transistori di decodifica dummy 57A, 57B sono accoppiati fra il primo nodo intermedio 56 e il secondo nodo intermedio 61 ed hanno terminali di porta accoppiati fra loro e all'uscita 50C dell'amplificatore operazionale 50 e ricevono la tensione di decodifica di colonna VCDS.
In pratica, il circuito a specchio di corrente 58 forma un circuito di retroazione accoppiato fra l'uscita 50C e l'ingresso invertente 50B dell'amplificatore operazionale 50.
Il circuito generatore di tensione di decodifica di colonna 41 è configurato per generare un valore regolato della tensione di alimentazione decodifica di colonna di lettura VCDS tale da mantenere la tensione sulla linea di bit locale selezionata LBLi (indicata con Vb in figura 3) al valore impostato.
A tale scopo, in fase di progettazione della memoria, una volta fissato il valore V2 sul secondo resistore 53 (valore regolato desiderato per la linea di bit locale selezionata LBLi - associato al valore di corrente desiderata IR fluente nel percorso di lettura selezionato 48, riferito ad una condizione di funzionamento particolare delle celle di memoria, ad esempio il valore massimo di corrente tirata da una cella di memoria settata, uguale, in prima approssimazione, al valore della corrente nel resistore 51) attraverso il valore di resistenza R2, nonché il valore della corrente I1 che fluisce attraverso il primo resistore 51, ne risulta il valore di resistenza del primo resistore 51. In fase di progettazione, viene quindi verificato che la tensione di alimentazione decodifica di colonna di lettura VCDS sia compatibile con gli interruttori 43 utilizzati.
In alternativa ad avere un valore di corrente nel resistore 51 uguale (in prima approssimazione) a quello della corrente desiderata IR, il valore di corrente I1 che fluisce attraverso il primo resistore 51 può avere un rapporto prefissato rispetto a questo, ad esempio la metà o il doppio, dimensionando corrispondentemente il resto del circuito (incluso il circuito a specchio di corrente 58, il decodificatore di colonna dummy 52, ecc.).
Inoltre, dato che il circuito a specchio di corrente 58 obbliga la corrente I2 fluente nel secondo resistore 53 ad essere pari a I1 (o comunque in un rapporto prefissato rispetto a questa), il secondo resistore 53 determina il valore Vb della tensione sulla bitline selezionata LBLi come tensione V2, data l'uguaglianza di caratteristiche elettriche fra il decodificatore di colonna dummy 52 e il percorso di lettura selezionato 48. Ad esempio, nel caso di dispositivo di memoria 30 realizzato utilizzando componenti a bassa tensione (transistori LV), quali transistori LV funzionanti con tensione di alimentazione Vcc di 1,2 V, IR può essere pari a 10 µA e la tensione di bitline Vb può essere compresa fra 400 mV e 600 mV, ad esempio essere pari a 600 mV.
Nel circuito generatore di tensione di decodifica di colonna 41 mostrato, l'amplificatore operazionale 50, grazie alla retroazione implementata dal circuito a specchio di corrente 58, fornisce automaticamente, sull'uscita 50C, la tensione di alimentazione decodifica di colonna di lettura VCDS corrispondente alla tensione di bitline Vb impostata.
Il circuito generatore di tensione di decodifica di colonna 41 si autoregola in modo da generare la tensione di alimentazione decodifica di colonna di lettura VCDS minima che mantiene i valori di tensione e corrente di lettura desiderati sul percorso di lettura selezionato anche nel caso che la memoria 30 abbia caratteristiche elettriche che differiscono rispetto ai valori nominali di progetto o nel caso che, durante il funzionamento, per la variabilità di condizioni esterne quali la temperatura, il circuito si porti in condizioni diverse da quelle iniziali.
Infatti, se ad esempio gli interruttori nello stadio di decodifica di colonna 36 (e quindi gli interruttori 57A, 57B nel decodificatore di colonna dummy 52, realizzati con la stessa tecnologia e parametri, e quindi presumibilmente aventi lo stesso comportamento elettrico) tendono a condurre una corrente più elevata (ad esempio in seguito ad una variazione di temperatura) alla tensione di bitline Vb impostata, crescono anche la corrente I2 che fluisce attraverso il secondo resistore 53 e la corrente I1 specchiata dal circuito a specchio di corrente 58 verso il primo resistore 51 nonché la tensione V1 ai suoi capi. L'ingresso invertente 50B dell'amplificatore operazionale 50 si porta quindi ad un valore maggiore rispetto all'ingresso non invertente 50A e l'amplificatore operazionale 50 modifica il suo punto di lavoro in modo da ridurre la tensione di decodifica di colonna VCDS.
La figura 4 mostra una variante del dispositivo di memoria 30 di figura 3, indicato qui con 30'. Qui, l'uscita 50C dell'amplificatore operazionale 50 è collegata all'unità di comando 38 attraverso un buffer di uscita 70. Il buffer di uscita 70 può essere costituito da un circuito inseguitore di tensione standard, avente una elevata capacità di corrente, sulla base delle necessità dello stadio decodificatore di colonna 36. Tale soluzione è vantaggiosa nel caso di dispositivi di memoria 30' aventi uno stadio decodificatore di colonna 36 molto grande, con una pluralità di percorsi di lettura 48 attivi simultaneamente. In questo caso, il buffer di uscita 70 può fornire i livelli di corrente necessari ed è in grado di pilotare correttamente lo stadio decodificatore di colonna 36.
Per il resto, il dispositivo di memoria 30' di figura 4 è identico al dispositivo di memoria 30 di figura 3, per cui gli altri stadi e componenti sono stati indicati con gli stessi numeri di riferimento e non verranno descritti ulteriormente.
La figura 5A mostra una possibile implementazione del secondo resistore 53 come elemento a resistenza configurabile. In particolare, qui il secondo resistore 53 è formato da una pluralità di elementi resistivi 75 disposti in serie fra il secondo nodo intermedio 61 e la linea di massa 60. Gli elementi resistivi 75 possono avere uguale resistenza, ad esempio R2/N, con N numero degli elementi resistivi 75. Ciascun nodo fra due elementi resistivi 75 adiacenti è accoppiabile a massa attraverso un rispettivo interruttore controllabile 76.
Ciascun interruttore controllabile 76 ha un terminale di comando accoppiato ad una unità logica (ad esempio, l'unità di comando 38) che, in base al valore resistivo desiderato per il secondo resistore 53, comanda la chiusura di uno degli interruttori controllabili 76. In questo modo, è possibile modificare il valore della resistenza R2 del secondo resistore 53, ad esempio in fase di caratterizzazione e/o di test finale del dispositivo di memoria 30, 30', sulla base delle caratteristiche elettriche effettive dei componenti e/o desiderate.
In alternativa, ciascun elemento resistivo 75 può essere collegato in parallelo ad un rispettivo interruttore controllabile 76. In questo caso, la resistenza di ciascun elemento resistivo 75 può essere differente, ad esempio in un rapporto costante rispetto ad un resistore adiacente.
Secondo un'altra forma di realizzazione, mostrata in figura 5B, gli elementi resistivi 75 possono essere accoppiati in parallelo attraverso rispettivi interruttori 76, come mostrato in figura 5B.
Il primo resistore 51 può avere la stessa struttura, per fornire ampia variabilità dei valori di corrente I1 da impostare.
I vantaggi del circuito generatore di tensione di decodifica di colonna 41 qui descritto sono evidenti da quanto sopra.
Si sottolinea in particolare che l'adattamento del punto di lavoro del circuito generatore di tensione di decodifica di colonna 41 viene ottenuto senza bisogno di inserire un ulteriore elemento cascode sul percorso di lettura 48 delle celle selezionate e quindi il circuito generatore di tensione di decodifica di colonna 41 può essere utilizzato anche in dispositivi di memoria con tensione di alimentazione bassa (ad esempio, pari a 1,2V).
Inoltre, l'assenza di elementi cascode direttamente sul percorso di lettura 48 consente una più rapida accessibilità di lettura alla matrice di memoria 32.
Con il presente dispositivo di memoria, si ottiene anche una riduzione dell'area del dispositivo di memoria 30, grazie all'assenza di una pluralità di elementi cascode, uno per ciascuno stadio amplificatore di lettura 12 (fig. 2).
Inoltre, la autoregolazione della tensione di alimentazione decodifica di colonna di lettura VCDS consente di evitare di stressare i componenti del dispositivo di memoria 30 nel caso che essa sia in grado di lavorare con tensione di alimentazione decodifica di colonna di lettura VCDS di basso valore, pur mantenendo la capacità di pilotare correttamente lo stadio decodificatore di colonna 36 anche nei casi meno frequenti in cui il dispositivo di memoria 30 richiede una tensione di alimentazione decodifica di colonna di lettura VCDS più elevata.
La soluzione mostrata può essere applicata vantaggiosamente anche a dispositivi di memoria utilizzanti una media tensione di alimentazione, con i vantaggi di area, riduzione di stress e velocità di lettura sopra indicati.
Risulta infine chiaro che al dispositivo di memoria qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate. Ad esempio, le diverse forme di realizzazione descritte possono essere combinate in modo da fornire ulteriori soluzioni.

Claims (14)

  1. RIVENDICAZIONI 1. Dispositivo di memoria non volatile, comprendente: una matrice di memoria (32) avente almeno una cella di memoria (33); un circuito di lettura (42); uno stadio decodificatore di colonna (36), accoppiato fra la matrice di memoria (32) e il circuito di lettura (42) e comprendente almeno una linea di bit (LBLi) selezionabile ed almeno un interruttore di selezione (43), l'almeno una linea di bit selezionabile e l'almeno un interruttore di selezione essendo configurati, quando selezionati, per accoppiare la cella di memoria (33) al circuito di lettura (42) e definire un percorso di lettura selezionato (48); e un generatore di tensione di alimentazione di lettura (37), comprendente un circuito di regolazione tensione (41) ed un decodificatore di colonna dummy (52) accoppiato ad un'uscita del circuito di regolazione tensione ed avente caratteristiche elettriche correlate al percorso di lettura selezionato (48), il circuito di regolazione tensione (41) essendo configurato per ricevere una prima grandezza elettrica (V2) correlata ad un valore di tensione desiderato (Vb) sull'almeno una linea di bit selezionabile (LBLi) ed una seconda grandezza elettrica (V1) correlata ad un valore di corrente desiderato (IR) per l'almeno una linea di bit selezionabile e per generare una tensione di alimentazione di lettura regolata (VCDS) per lo stadio decodificatore di colonna (36), la tensione di alimentazione di lettura regolata controllando lo stadio decodificatore di colonna per fornire all'almeno una linea di bit selezionabile, quando selezionata, il valore di tensione desiderato al valore di corrente desiderato.
  2. 2. Dispositivo di memoria non volatile secondo la rivendicazione 1, in cui: il circuito di regolazione tensione (41) comprende un amplificatore operazionale (50) ed un circuito di retroazione (58), l'amplificatore operazionale (50) avendo un primo ingresso (50A), un secondo ingresso (50B) ed un'uscita (50C), il primo ingresso (50A) dell'amplificatore operazionale ricevendo una grandezza elettrica di riferimento (Vbg); il secondo ingresso (50B) dell'amplificatore operazionale essendo accoppiato all'uscita (50C) dell'amplificatore operazionale (50) attraverso il circuito di retroazione (58) e ricevendo la seconda grandezza elettrica (V1); e l'uscita (50C) dell'amplificatore operazionale (50) essendo accoppiata al decodificatore di colonna dummy (52) e all'uscita del generatore di alimentazione di tensione di lettura (41).
  3. 3. Dispositivo di memoria non volatile secondo la rivendicazione precedente, comprendente un resistore di impostazione tensione (53) accoppiato fra il decodificatore di colonna dummy (52) e una linea a potenziale di riferimento (60) e configurato per impostare la prima grandezza elettrica (V2).
  4. 4. Dispositivo di memoria non volatile secondo la rivendicazione 2 o 3, comprendente un resistore di impostazione corrente (51) accoppiato fra il secondo ingresso (50B) dell'amplificatore operazionale (50) e una linea a potenziale di riferimento (60) e configurato per generare la seconda grandezza elettrica (V1).
  5. 5. Dispositivo di memoria non volatile secondo le rivendicazioni 3 e 4, in cui almeno uno fra il resistore di impostazione tensione (53) e il resistore di impostazione corrente (51) presenta resistenza regolabile.
  6. 6. Dispositivo di memoria non volatile secondo la rivendicazione precedente, in cui almeno uno fra il resistore di impostazione tensione (53) e il resistore di impostazione (51) comprende una pluralità di elementi resistivi selezionabili (75), accoppiabili reciprocamente, aventi ciascuno un rispettivo interruttore di connessione (76).
  7. 7. Dispositivo di memoria non volatile secondo una qualsiasi delle rivendicazioni 2-6, in cui IL decodificatore di colonna dummy (52) comprende un primo terminale accoppiato al circuito di retroazione (58), un secondo terminale configurato per ricevere la prima grandezza elettrica (V2) ed un terminale di controllo accoppiato all'uscita (50C) dell'amplificatore operazionale (50).
  8. 8. Dispositivo di memoria non volatile secondo la rivendicazione precedente, in cui lo stadio decodificatore di colonna (36) ha numero di livelli di decodifica e il decodificatore di colonna dummy (52) comprende un numero di transistori di decodifica dummy (57A, 57B) connessi in serie pari al numero di livelli di decodifica dello stadio decodificatore di colonna (36).
  9. 9. Dispositivo di memoria non volatile secondo la rivendicazione precedente, in cui almeno uno (57B) dei transistori di decodifica dummy (57A, 57B) ha terminale di controllo accoppiato all'uscita (50C) dell'amplificatore operazionale (50).
  10. 10. Dispositivo di memoria non volatile secondo una qualsiasi delle rivendicazioni 2-9, in cui il circuito di retroazione (58) comprende un circuito a specchio di corrente.
  11. 11. Dispositivo di memoria non volatile secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre un buffer di corrente (70) accoppiato all'uscita (50C) del circuito di regolazione tensione (41).
  12. 12. Dispositivo di memoria non volatile secondo la rivendicazione precedente, in cui il buffer di corrente (70) comprende un buffer di corrente, ad esempio un circuito a inseguimento di tensione.
  13. 13. Dispositivo di memoria non volatile secondo una qualsiasi delle rivendicazioni precedenti, comprendente una memoria a cambiamento di fase.
  14. 14. Metodo di lettura di un dispositivo di memoria comprendente una matrice di memoria avente almeno una cella di memoria e un circuito di lettura, il metodo comprendendo: accoppiare la cella di memoria al circuito di lettura tramite una linea di bit selezionata; acquisire una prima grandezza elettrica correlata ad un valore di tensione desiderato sulla linea di bit selezionabile ed una seconda grandezza elettrica correlata ad un valore di corrente desiderato per la linea di bit selezionabile; generare una tensione di alimentazione di lettura regolata tramite un circuito di regolazione tensione accoppiato ad un circuito dummy avente caratteristiche elettriche correlate al percorso di lettura selezionato; e fornire al decodificatore di colonna la tensione di alimentazione di lettura regolata.
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