WO2016067805A1 - 不揮発性メモリ装置 - Google Patents

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WO2016067805A1
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森　陽太郎
北川　真
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Definitions

  • the present disclosure relates to a nonvolatile memory device in which memory cells including nonvolatile memory elements are arranged in an array.
  • Nonvolatile memory includes ReRAM (Resistive Random Access Memory), CBRAM (Conduction Bridge Random Access Memory), PCRAM (Phase-Change Random Access Memory), MRAM (Magnetoresistive Random) Access Memory: Magnetoresistive Memory), STTRAM (Spin Transfer, Torque, Random, Access Memory: Spin Injection Memory) and the like are known.
  • the ReRAM uses a resistance variable element that stores data according to a change in resistance state as a nonvolatile memory element (see, for example, Patent Document 1).
  • 1R (1 Restor) type and 1D1R (1 Diode 1 Resistor) type are known as the configuration of the memory cell using the nonvolatile memory.
  • a cross-point type memory device is known in which such memory cells are arranged at intersections of a plurality of bit lines and a plurality of word lines.
  • the value of the read current of the memory cell with respect to the read reference current when the read voltage is applied, or the read of the memory cell with respect to the read reference voltage when the read current is applied A method for detecting the voltage value is conceivable.
  • wiring resistance exists between the bit line and the word line.
  • a leakage current caused by some non-selected memory cells other than the selected memory cell to be read flows through the selected bit line.
  • Patent Document 1 proposes correcting the driver output voltage in advance based on the wiring resistance, but does not describe a specific circuit configuration for correcting the driver output voltage. In addition, read compensation is not performed in consideration of leakage current.
  • a nonvolatile memory device includes a plurality of memory cells including a plurality of bit lines, a plurality of word lines, and a nonvolatile memory element, and each memory cell includes a plurality of bit lines and a plurality of memory cells.
  • a memory cell array arranged at a plurality of intersections with the word line, a reference voltage generation circuit for generating a read reference voltage as a reference for determining a data value stored in the memory cell, and a current limited to the bit line
  • a read circuit for reading a data value stored in the memory cell by detecting a value of the read voltage of the memory cell with respect to the read reference voltage in a state where a predetermined read current is applied, and a memory to be read by the read circuit
  • an address compensation circuit that changes the read reference voltage in accordance with the arrangement position of the cell.
  • the nonvolatile memory device by detecting a value of the read voltage of the memory cell with respect to the read reference voltage in a state where a predetermined read current that is current-limited is applied to the bit line, The data value stored in the memory cell is read. At this time, the read reference voltage is changed by the address compensation circuit in accordance with the arrangement position of the memory cell to be read.
  • a non-volatile memory device includes a plurality of memory cells including a plurality of bit lines, a plurality of word lines, and a non-volatile memory element, and each memory cell includes a plurality of bit lines. And a plurality of word lines, a memory cell array disposed at a plurality of intersections, a reference current generation circuit that generates a read reference current as a reference for determining a data value stored in the memory cell, By detecting the value of the read current of the memory cell with respect to the read reference current in the state where the read voltage is applied, the read circuit for reading the data value stored in the memory cell and the memory cell to be read in the read circuit And an address compensation circuit that changes the read reference current according to the arrangement position.
  • a nonvolatile memory device by detecting a value of a read current of a memory cell with respect to a read reference current in a state where a predetermined read voltage is applied to a bit line, the memory cell The data value stored in is read. At this time, the read reference current is changed by the address compensation circuit in accordance with the arrangement position of the memory cell to be read.
  • the read reference voltage when the value of the read voltage of the memory cell with respect to the read reference voltage is detected, the read reference voltage is set according to the arrangement position of the memory cell to be read. Since it is changed, the reading accuracy can be improved.
  • the read reference when the value of the read current of the memory cell with respect to the read reference current is detected, the read reference is determined according to the arrangement position of the memory cell to be read. Since the current is changed, the reading accuracy can be improved.
  • FIG. 3 is a circuit diagram illustrating a first example of a resistance change type memory element using a resistance change type element as a nonvolatile memory element. It is a circuit diagram which shows the 2nd example of the memory element using a resistance change element as a non-volatile memory element.
  • FIG. 2 is an explanatory diagram showing an example of voltage-current characteristics when reading is performed by a voltage application current sensing method in the resistance change type memory element shown in FIG. 1.
  • FIG. 3 is an explanatory diagram showing an example of voltage-current characteristics when reading is performed by a voltage application current sensing method in the resistance change type memory element shown in FIG. 2.
  • FIG. 2 is an explanatory diagram showing an example of voltage-current characteristics when reading is performed by a voltage application current sensing method in the resistance change type memory element shown in FIG. 1.
  • FIG. 3 is an explanatory diagram showing an example of voltage-current characteristics when reading is performed by a current application voltage sensing method in the resistance change type memory element shown in FIG. 2.
  • FIG. 3 is an explanatory diagram showing an example of voltage-current characteristics when resistance variation occurs in the resistance change type memory element shown in FIG. 2.
  • FIG. 3 is an explanatory diagram showing an example of a read error when reading is performed by a current application voltage sensing method in the resistance change type memory element shown in FIG. 2.
  • amending the read-out error shown in FIG. 1 is a configuration diagram illustrating a configuration example of a nonvolatile memory device according to a first embodiment of the present disclosure. It is a circuit diagram which shows one structural example of a memory cell array.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a sense amplifier circuit.
  • FIG. 10 is an explanatory diagram illustrating an example of an initial voltage waveform during a read operation in the nonvolatile memory device illustrated in FIG. 9. It is explanatory drawing which shows an example of the voltage waveform at the time of the read-out operation following FIG. It is a timing chart which shows an example of the read result by the read-out operation
  • FIG. 17 is a timing chart illustrating an example of a read operation and a read result in the nonvolatile memory device illustrated in FIG. 16. It is a block diagram which shows one structural example of the non-volatile memory device which concerns on 3rd Embodiment. It is a circuit diagram which shows one structural example of a voltage detection circuit. It is explanatory drawing which shows an example of the voltage-current characteristic of a selection element. It is explanatory drawing which shows an example of the leakage current which flows in a memory cell array. It is explanatory drawing which shows the voltage drop by a leakage current.
  • FIG. 20 is an explanatory diagram illustrating an example of a voltage waveform during a read operation in the nonvolatile memory device illustrated in FIG. 19.
  • FIG. 26 is an explanatory diagram illustrating an example of a voltage waveform during a read operation in the nonvolatile memory device illustrated in FIG. 25. It is a block diagram which shows one structural example of the non-volatile memory device which concerns on 5th Embodiment. It is explanatory drawing which shows an example of the relationship between a bit line voltage and a compliance current.
  • FIG. 28 is an explanatory diagram illustrating an example of a voltage waveform during a read operation in the nonvolatile memory device illustrated in FIG. 27. It is a circuit diagram which shows the structural example of the principal part of the non-volatile memory device which concerns on 6th Embodiment.
  • FIG. 1 shows a first example of a resistance change type memory element using a resistance change type element VR as a nonvolatile memory element.
  • FIG. 2 shows a second example of the resistance change type memory element.
  • the resistance change type memory element shown in FIG. 1 has a structure having a 1T1R (1 Transistor 1 Resistor) type memory cell MC comprising a resistance change type element VR and a three-terminal MOS (Metal Oxide Semiconductor) transistor TE. Yes.
  • the gate terminal of the MOS transistor TE is connected to the word line WL, the drain terminal is connected to the bit line BL, and the source terminal is connected to the source line SL via the resistance variable element VR.
  • Wiring resistances R BL and R SL exist in the bit line BL and the source line SL, respectively.
  • the bit lines BL and source lines SL also have parasitic capacitances C BL and C SL , respectively.
  • a memory cell array is configured using a resistance change type memory element of 1T1R type
  • three wirings of a bit line BL, a word line WL, and a source line SL are required, which is an advantage of a cross-point type memory device.
  • High density arrangement of the cells MC becomes difficult.
  • the current value of the memory cell MC can be controlled by the word line WL.
  • the voltage change between the bit line BL and the word line WL when the resistance of the resistance variable element VR is changed can be suppressed.
  • the resistance change type memory element shown in FIG. 2 has a 1S1R (1 (Selector 1 Resistor) type memory cell MC in which a resistance change type element VR and a selection element SE are connected in series.
  • FIG. 2 shows the structure of a 1D1R (1 Diode 1 Resistor) type memory cell MC using a diode as the selection element SE as the 1S1R type memory cell MC.
  • a cross-point type memory device By arranging such 1D1R type memory cells MC at the intersections of the plurality of bit lines BL and the plurality of word lines WL, a cross-point type memory device is configured.
  • the bit line BL is connected to one end of the variable resistance element VR
  • the word line WL is connected to one end of the selection element SE.
  • Wiring resistances R BL and R WL exist in the bit line BL and the word line WL, respectively.
  • Parasitic capacitances C BL and C WL also exist in the bit line BL and the word line WL, respectively.
  • the data value is read by detecting the value of the read current of the memory cell MC with respect to the read reference current Iref in a state where the read voltage is applied to the bit line BL.
  • the data value is read by detecting the value of the read voltage of the memory cell MC with respect to the read reference voltage Vref in a state where the read current is applied to the bit line BL.
  • FIG. 3 shows an example of voltage-current characteristics when reading is performed by the voltage application current sensing method in the 1T1R type resistance change memory element shown in FIG.
  • FIG. 3 shows voltage-current characteristics of the resistance variable element VR and the MOS transistor TE.
  • the characteristic of the MOS transistor TE shows the characteristic in the linear region.
  • FIG. 4 shows an example of voltage-current characteristics when reading is performed by the voltage application current sensing method in the 1D1R type resistance change memory element shown in FIG.
  • FIG. 4 shows voltage-current characteristics of the resistance variable element VR and the selection element SE.
  • the characteristics of the selection element SE indicate the characteristics of the diode.
  • the resistance state of the resistance change type element VR changes between a high resistance state and a low resistance state, and the stored data value is, for example, “0” if the resistance state is high, and the low resistance state. And “1”.
  • the resistance state of the variable resistance element VR by comparing the read reference current Iref and the read current value of the variable resistance element VR, the resistance state of the variable resistance element VR, and thus the data value, can be determined.
  • the 1T1R type in the voltage application current sensing method, the 1T1R type can be detected at a low current due to its transistor characteristics.
  • the 1D1R type a large current flows when the resistance variable element VR is in a low resistance state as shown in FIG.
  • a 2-terminal selection element SE is often used as a selection element SE instead of a 3-terminal MOS transistor TE as in the 1D1R type. . Therefore, the selection element SE does not have a function for limiting the current when reading data.
  • the resistance value of the resistance variable element VR to be read has a large range, and depending on the resistance value, a large current flows as shown in FIG. 4, which may cause destruction of the element or deterioration of characteristics. There is.
  • FIG. 5 shows an example of voltage-current characteristics of the resistance variable element VR when reading is performed by the current applied voltage sensing method in the 1D1R type resistance variable memory element shown in FIG.
  • a memory for the read reference voltage Vref in a state where a predetermined read current (read compliance current Icomp) with a constant current limited to the bit line BL is applied.
  • the data value stored in the memory cell MC is read by detecting the value of the read voltage of the cell MC.
  • the value of the read voltage is the product (IR product) of the current flowing through the resistance variable element VR and the resistance value.
  • FIG. 6 shows an example of voltage-current characteristics of the resistance variable element VR when the resistance varies in the 1D1R type resistance variable memory element shown in FIG.
  • the resistance value of the resistance variable element VR to be read takes a wide range of several digits or more, so that the resistance variable element VR is in a high resistance state.
  • High voltage may be applied at For example, as shown in FIG. 6, when the resistance variable element VR varies in a very high resistance, a high voltage is applied. In such a case, it is preferable to limit the read voltage of the memory cell MC as in the first embodiment described later.
  • FIG. 7 shows an example of a read error when reading is performed by the current application voltage sensing method in the 1D1R type resistance change type memory element shown in FIG. As shown in FIG. 7, and the wiring resistance R WL of the wiring resistance R BL and word line WL of the bit line BL in the current source voltage sensing method, the leakage current ILeak etc. half-selected cell MCb, when the low resistance state There is a possibility that the read voltage exceeds the read reference voltage Vref and a read error occurs.
  • FIG. 8 shows an example of a method for correcting the read error shown in FIG.
  • the read reference voltage Vref is read by compensating the wiring resistances R BL and R WL based on the read address, and compensating the leak current ILeak based on the voltage detection. An error can be prevented.
  • this read error will be described in more detail.
  • the resistance change element VR a unipolar type in which writing and erasing are applied with the same polarity voltage and a voltage with opposite polarity between writing and erasing are applied in the writing operation.
  • a bipolar type realized by
  • the memory cell MC (half-selected cell MCb) between the selected bit line BL and the unselected word line WL has half the voltage applied to the selected memory cell MC (selected cell MCa). Is applied.
  • the half-selected cells MCb include cells in a high resistance state and cells in a low resistance state at an indefinite ratio.
  • the leak current ILeak in the half-selected state is greatly different between the high resistance state cell and the low resistance state cell, and therefore the leak current ILeak of the entire bit line BL is also undefined. Therefore, even when the same read address is read, the IR product differs depending on the data written to the half-selected cell MCb before that, so that different bit line voltages may be read and the read results may be different.
  • the leakage current ILeak also flows through the half-selected cell MCb between the selected word line WL and the unselected bit line BL. Since the bit line BL wiring resistance R BL and the word line WL wiring resistance R WL and the leakage current ILeak through the half-selected cell MCb have temperature characteristics, the IR products differ depending on the temperature, and therefore differ. The bit line voltage is read, and the read result may be different.
  • the output bit line voltage may vary. For this reason, there is a possibility that the same read reference voltage Vref cannot cope with a bit line voltage that varies each time.
  • the same read error may occur in the voltage application current sensing method.
  • the current flowing through the bit line BL differs depending on the read address, and when a fixed read reference current Iref is used, the threshold value for determining the resistance state may differ depending on the read address, and in this case, a read error occurs.
  • the bit line BL and the word line WL are usually shared by a half of the maximum write voltage in order to minimize the leakage current ILeak.
  • the voltage Vcommon is applied.
  • the selected bit line and the selected word line for selecting the memory cell MC to be read are temporarily discharged to the ground potential Vss. After that, it is preferable to charge the selected bit line until the read voltage is reached.
  • the bit line BL to reach a predetermined voltage that can sense by reading the reference voltage Vref, when charging with a small current to be used at the time of voltage sense, the parasitic capacitance C BL of the bit line BL itself
  • the charging may require a lot of time, and the readout time may be long.
  • the current is simply increased, more current than necessary flows through the resistance variable element VR, which may cause deterioration of the characteristics of the element. For this reason, it is preferable to change the current limit value of the read current while the selected bit line is being charged, as described in the fourth and fifth embodiments described later.
  • FIG. 9 shows an example of the overall configuration of the nonvolatile memory device 1 according to the first embodiment of the present disclosure.
  • the nonvolatile memory device 1 includes a control circuit 10, a memory cell array 11, a bit line decoder 12, a word line decoder 13, a current compliance circuit 14 with a voltage limiter, a read / write circuit 15, and a reference voltage generation circuit. 16.
  • the memory cell array 11 includes a memory cell MC in which a nonvolatile variable resistance element VR and a two-terminal type selection element SE are connected in series, and a plurality of intersections between a plurality of bit lines BL and a plurality of word lines WL.
  • This is a cross-point type memory cell array arranged perpendicular to the memory cell array.
  • FIG. 10 shows an equivalent circuit diagram thereof.
  • FIG. 10 shows an example in which memory cells MC are arranged at intersections of three bit lines BL0, BL1, and BL2 and three word lines WL0, WL1, and WL2.
  • the number of lines WL and memory cells MC is not limited to the illustrated example.
  • data can be written in the memory cell MC specified by an address input from the outside. Further, the data stored in the memory cell MC designated by the address input can be read.
  • the data value stored in the memory cell MC is distinguished by the resistance state of the resistance variable element VR. For example, “0” is distinguished in a high resistance state, and “1” is distinguished in a low resistance state.
  • the control circuit 10 receives an external control signal and a signal indicating an address. Further, read data and write data are input / output between the control circuit 10 and the read / write circuit 15. The read / write circuit 15 performs writing of data stored in the memory cell array 11 and reading operation of data stored in the memory cell array 11. The read / write circuit 15 reads data by, for example, the above-described current application voltage sensing method.
  • the bit line decoder 12 is connected to each bit line BL of the memory cell array 11 and selects a corresponding bit line BL according to a column address input from the address line (selected bit line). In addition, all the bit lines BL that are not selected at this time are called unselected bit lines.
  • the word line decoder 13 is connected to each word line WL of the memory cell array 11, and selects a corresponding word line WL according to a row address input from the address line (selected word line). Further, all the word lines WL not selected at this time are called unselected word lines.
  • the reference voltage generation circuit 16 generates a fixed read reference voltage Vref. If the voltage after the read current load is applied to the selected bit line is higher than the read reference voltage Vref, it indicates a high resistance state (0), and if it is lower, it indicates a low resistance state (1).
  • the current compliance circuit 14 with a voltage limiter limits the current flowing through the bit line BL to a set value and limits the voltage at a certain upper limit.
  • An example of the circuit of the current compliance circuit 14 with a voltage limiter is shown in FIG.
  • the current compliance circuit 14 with voltage limiter may be configured to include a current compliance circuit 31 and a voltage limiter circuit 32 as shown in FIG.
  • the current compliance circuit 31 includes PMOS transistors T11 and T12 whose gate terminals are connected to each other, and a constant current source 33.
  • the voltage limiter circuit 32 includes an NMOS type transistor T13.
  • the voltage limiter circuit 32 is connected to the bit line BL.
  • the transistors T11 and T12 and the constant current source 33 constitute a current mirror circuit.
  • the constant current of the constant current source 33 is supplied to the bit line BL as the read compliance current Icomp.
  • a sum voltage of a predetermined limit voltage Vlimit and a predetermined threshold voltage Vth is supplied to the gate terminal of the transistor T13.
  • the transistor T13 operates in a saturation region, and the read voltage Vout does not increase any more.
  • the read / write circuit 15 has a drive circuit that applies a predetermined voltage as a power source of the current compliance circuit 14 with a voltage limiter connected to the selected bit line.
  • the read / write circuit 15 also includes a sense amplifier circuit 40 that compares the selected bit line voltage after the read operation with the read reference voltage Vref and outputs a data value of 0 or 1 depending on its resistance value.
  • An example of the sense amplifier circuit 40 is shown in FIG.
  • the sense amplifier circuit 40 includes PMOS transistors T21, T22, NMOS transistors T23, T24, and NMOS transistors T25, whose gate terminals are connected to each other. It may be.
  • the transistors T21 and T22 are connected to the power supply and the transistors T23 and T24.
  • the transistors T23 and T24 are connected to the transistors T21 and T22 and the transistor T25.
  • the voltage of the bit line BL is input to the gate terminal of the transistor T23.
  • the read reference voltage Vref is input to the gate terminal of the transistor T24.
  • the sense amplifier circuit 40 is a differential sense amplifier.
  • Transistors T21 and T22 constitute a current mirror circuit.
  • Transistors T23 and T24 are a differential pair.
  • the transistor T25 is a switch that brings the sense amplifier circuit 40 into an operating state, and the operation enable signal Vb is input to the gate terminal.
  • the voltages inputted to the gate terminals of the transistors T23 and T24 are compared with each other, and if the gate voltage of the transistor T23 is higher than the gate voltage of the transistor T24, the low sense result is detected. Output as Sout. If the gate voltage of the transistor T23 is lower than the gate voltage of the transistor T24, the high sense result is output as the detection value Sout.
  • FIG. 13 shows an example of an initial voltage waveform during a read operation in the nonvolatile memory device 1 shown in FIG.
  • FIG. 14 shows an example of a voltage waveform during the read operation following FIG.
  • FIG. 15 shows an example of a read result by the read operation of FIG. 13 to 15, the horizontal axis represents time, and the vertical axis represents a voltage value or a signal value.
  • the read / write circuit 15 first drives all the bit lines BL and the word lines WL to the common voltage Vcommon before the read operation via the bit line decoder 12 and the word line decoder 13 (FIG. 13). Next, the read / write circuit 15 temporarily drives the selected bit line and the selected word line for selecting the memory cell MC to be read to the ground potential Vss via the bit line decoder 12 and the word line decoder 13. To discharge (FIG. 13).
  • the read / write circuit 15 charges the selected bit line until the read voltage Vout is reached (FIG. 14).
  • the read voltage Vout is limited to a predetermined upper limit by the current compliance circuit 14 with a voltage limiter.
  • the read / write circuit 15 determines whether the read voltage is higher or lower than the read reference voltage Vref generated by the reference voltage generation circuit 16. It is determined whether the data value stored in the MC is 0 or 1 (FIG. 15).
  • the lower part of FIG. 15 shows an example of a timing chart of the operation enable signal (SA enable) input to the sense amplifier circuit 40 of the read / write circuit 15 and the detection value Sout output as a read result.
  • SA enable operation enable signal
  • the present embodiment since the upper limit of the read voltage Vout is limited by the current compliance circuit 14 with a voltage limiter, it is possible to suppress application of an unnecessarily high voltage to the resistance variable element VR during the read operation. can do.
  • the selected bit line and the selected word line are once discharged to the ground potential Vss, and then the selected bit line is charged until the read voltage Vout is reached. Can be suppressed.
  • FIG. 16 illustrates an example of the overall configuration of the nonvolatile memory device 1-1 according to the second embodiment of the present disclosure.
  • the nonvolatile memory device 1-1 further includes an address compensation circuit 17 in addition to the configuration of the nonvolatile memory device 1 of FIG. A signal indicating an address is input to the address compensation circuit 17.
  • Other configurations may be substantially the same as the configuration of the nonvolatile memory device 1 of FIG.
  • a nonvolatile memory device using the above-described 1D1R type resistance change memory element will be described as an example.
  • a case where the reading method is performed by the above-described current application voltage sensing method will be described as an example.
  • the address compensation circuit 17 performs control to change the read reference voltage Vref according to the arrangement position (address) of the memory cell MC to be read.
  • FIG. 17 shows a configuration example of the address compensation circuit 17.
  • the address compensation circuit 17 may have a configuration including a reference voltage generator 41, an operational amplifier OP1, a PMOS transistor T30, and a ladder resistor circuit 43.
  • the ladder resistor circuit 43 includes a plurality of dummy resistors R10 and a plurality of switches SW10.
  • the read compensation voltage Vref can be changed by the address compensation circuit 17 following the selected column address (bit line BL address) and the selected row address (word line WL address).
  • the reference voltage generator 41 generates a reference voltage generated from, for example, a band gap voltage reference.
  • the operational amplifier OP1 and the transistor T30 generate a read reference voltage Vref that is divided from the reference voltage generated by the reference voltage generator 41.
  • the voltage division ratio from the reference voltage can be obtained by decoding the number of bits obtained from the sum of the address of the bit line BL and the address of the word line WL by the address decoder 42 and switching the switch SW of the ladder resistor circuit 43.
  • the dummy resistor R10 of the ladder resistor circuit 43 is prepared by the sum of the actual number of addresses of the bit line BL and the number of addresses of the word line WL. For example, if the memory cell array 11 has a configuration of (1024 bit lines BL) ⁇ (1024 word lines WL), 2048 dummy resistors R10 are connected in series to form a dummy of the memory cell array 11.
  • FIG. 18 shows an example of a read operation and a read result in the nonvolatile memory device 1-1 shown in FIG.
  • the horizontal axis represents time
  • the vertical axis represents a voltage value or a signal value.
  • the lower part of FIG. 18 shows an example of a timing chart of the operation enable signal (SA enable) input to the sense amplifier circuit 40 of the read / write circuit 15 and the detection value Sout output as a read result.
  • SA enable operation enable signal
  • the read operation in the present embodiment is substantially the same as that in the first embodiment, but the read reference voltage Vref varies according to the selected address as shown in FIG. 18 by the address compensation circuit 17. This compensates for fluctuations in the read voltage Vout. As a result, the read error as shown in FIG. 7 can be corrected as shown in FIG.
  • the read reference voltage Vref is changed according to the arrangement position of the memory cell MC to be read, so that the read accuracy can be improved. According to the present embodiment, it is possible to compensate for the variation in the read voltage Vout with respect to the read address due to the wiring resistances R BL and R WL and suppress the read error.
  • FIG. 19 illustrates an example of an overall configuration of a nonvolatile memory device 1-2 according to the third embodiment of the present disclosure.
  • the nonvolatile memory device 1-2 further includes a bit line voltage detection circuit 18 and a word line voltage detection circuit 19 in addition to the configuration of the nonvolatile memory device 1-1 in FIG. Further, an address / leak compensation circuit 17A is provided instead of the address compensation circuit 17.
  • Other configurations may be substantially the same as the configuration of the nonvolatile memory device 1-1 in FIG.
  • a nonvolatile memory device using the above-described 1D1R type resistance change memory element will be described as an example. A case where the reading method is performed by the above-described current application voltage sensing method will be described as an example.
  • the address / leak compensation circuit 17A is a circuit that performs leak compensation in addition to the address compensation of the second embodiment.
  • the selection element SE needs to have the characteristics shown in FIG. 21 (in the case of the bipolar resistance change element VR).
  • the common voltage Vcommon is 1 ⁇ 2 of the voltage Vsel for driving the selected bit line voltage
  • the voltage applied to MCb is the common voltage Vcommon, and the current flowing at that time is Ihalf.
  • the current flowing out from the selected bit line and the leak current ILeak flowing into the selected word line are the sum of the half-selected cell currents.
  • This current is the state of the resistance variable element VR in each half-selected cell MCb. It greatly differs depending on the ratio of whether it is in a low resistance state.
  • the IR product thereof is added to the IR product of the wiring resistances R BL and R WL , the leakage current ILeak of the entire half-selected cell MCb, and the half-selected in the path to the selected cell MCa.
  • the leakage current ILeak caused by the cell MCb increases non-linearly with respect to an increase in address.
  • the leakage current ILeak of the selected bit line and the entire selected word line by the half-selected cell MCb is detected, and the read reference voltage Vref is corrected using the current value.
  • the IR product for each address cannot be obtained, but the accuracy of the address compensation circuit 17 of the second embodiment can be further improved by correcting the whole as an average.
  • FIG. 22 shows an example of the leakage current ILeak that flows through the half-selected cell MCb in the memory cell array 11.
  • the selected cell MCa is an intersection of the bit line BL1 and the word line WL1.
  • V / 2 is applied to the non-selected lines (BL0, BL2, WL0, WL2), V is applied to the selected bit line BL1, and 0 V is applied to the selected word line WL1.
  • V is applied to the selected cell MCa, and V / 2 or ⁇ V / 2 is applied to the half-selected cell MCb, and a corresponding current flows.
  • the bit line voltage detection circuit 18 detects the bit line voltage (terminal voltage) at the far end with respect to the read / write circuit 15 in each of the plurality of bit lines BL.
  • the word line voltage detection circuit 19 detects the word line voltage (terminal voltage) at the far end with respect to the read / write circuit 15 in each of the plurality of word lines WL.
  • FIG. 20 shows a source follower circuit as an example of a voltage detection circuit applied to the bit line voltage detection circuit 18 and the word line voltage detection circuit 19.
  • the voltage detection circuit outputs a voltage that varies depending on the terminal voltage of the bit line BL or the word line WL, and corrects the read reference voltage Vref.
  • each of the bit line voltage detection circuit 18 and the word line voltage detection circuit 19 has a configuration including a PMOS transistor T31, an NMOS transistor T32, and a current source 34.
  • a signal / Enable for turning on / off the operation of the voltage detection circuit may be input to the gate terminal of the transistor T31.
  • the transistor T31 may be omitted and a constant detection operation may be performed.
  • the terminal voltage (far end voltage) of the bit line BL or the word line WL is input to the gate terminal of the transistor T32.
  • the transistor T32 and the current source 34 constitute a source follower circuit. Since the input has a high impedance, the voltage and current in the bit line BL and the word line WL are not affected.
  • bit line voltage detection circuit 18 and the word line voltage detection circuit 19 detect a voltage drop due to the leak current ILeak flowing through the bit line BL and the word line WL.
  • the address / leak compensation circuit 17A corrects the read reference voltage Vref based on the detection result.
  • a terminal voltage as shown in FIG. 23 is input to the detection circuit illustrated in FIG. 20 to compensate for leakage current.
  • the detected leak current value is fed back to the address / leak compensation circuit 17A to further correct the address compensated read reference voltage Vref.
  • Subsequent read operations may be substantially the same as those in the first embodiment or the second embodiment.
  • the read voltage Vout in the high resistance state is limited to a predetermined limit voltage Vlimit as shown in FIG. 24 by the current compliance circuit 14 with a voltage limiter.
  • FIG. 25 illustrates an example of an overall configuration of a nonvolatile memory device 1-3 according to the fourth embodiment of the present disclosure.
  • the nonvolatile memory device 1-3 further includes a timing control circuit 20 in addition to the configuration of the nonvolatile memory device 1-2 in FIG.
  • Other configurations may be substantially the same as the configuration of the nonvolatile memory device 1-2 of FIG.
  • a nonvolatile memory device using the above-described 1D1R type resistance change memory element will be described as an example.
  • a case where the reading method is performed by the above-described current application voltage sensing method will be described as an example.
  • the timing control circuit 20 is a current control circuit that changes the current limit value of the read current while the selected bit line is being charged.
  • FIG. 26 shows a reading operation in this embodiment.
  • the horizontal axis represents time
  • the vertical axis represents the voltage value.
  • control is performed to relax the current limit of the read current until the bit line BL rises to some extent.
  • the current is in the same direction as writing or erasing. Therefore, at the time of reading, a very small current is applied in order to minimize the influence of characteristic deterioration due to the current.
  • the selected bit line grounded to the ground potential Vss in the initial stage of the read operation is raised until the select element SE is selected and the read voltage Vout is output, the bit line is charged with the above-described very small current load. It takes a very long time depending on the parasitic capacitance CBL of BL .
  • the limit value of the read current is increased or not limited, and then the selection element SE is selected and the resistance variable element VR is selected.
  • the current is limited to a predetermined current value before the current flows through the current. At that time, after the time determined by the timing control circuit 20 elapses, the limit current value is changed.
  • FIG. 27 shows an example of the overall configuration of a nonvolatile memory device 1-4 according to the fifth embodiment of the present disclosure.
  • the nonvolatile memory device 1-4 includes a compliance current control circuit 21 instead of the timing control circuit 20 with respect to the configuration of the nonvolatile memory device 1-3 in FIG.
  • Other configurations may be substantially the same as the configuration of the nonvolatile memory device 1-3 in FIG.
  • a nonvolatile memory device using the above-described 1D1R type resistance change memory element will be described as an example.
  • a case where the reading method is performed by the above-described current application voltage sensing method will be described as an example.
  • the compliance current control circuit 21 is a current control circuit that changes the current limit value of the read current in accordance with a change in the bit line voltage of the selected bit line.
  • the limit current value is made to follow the selected bit line voltage, and as the selected bit line rises, it approaches the read limit current value.
  • FIG. 28 shows the relationship between the bit line voltage and the compliance current.
  • the compliance current value is maximum.
  • the compliance current value approaches the read current value (read compliance current Icomp), and becomes the read current value before reaching the selection voltage of the memory cell MC.
  • FIG. 29 shows a read operation in the present embodiment.
  • the horizontal axis represents time
  • the vertical axis represents the voltage value.
  • the read operation in the present embodiment is substantially the same as that in the third embodiment, but as shown in FIG. 29, the current load changes following the voltage of the selected bit line, and the selection element SE The difference is that the current load for reading changes to the current load before the selection state.
  • the address compensation method of the second embodiment (FIGS. 16 to 18) can also be applied to a nonvolatile memory device using a voltage application current sensing method.
  • the wiring resistance depending on the address of the selected bit line BL and word line WL There may be a difference in the output current value due to the difference between R BL and R WL .
  • the address compensation circuit 17 in the second embodiment and correcting the read reference current Iref in the voltage application current sense method according to the address the read error caused by the address can be suppressed. it can.
  • FIG. 30 shows a configuration of a reference current generating circuit 50 with address compensation applied to the voltage application current sensing method.
  • the reference current generating circuit 50 with address compensation includes a reference current generator 51, an operational amplifier OP11, a resistor element R20, an NMOS transistor T40, PMOS transistors T41 and T42, and a plurality of PMOS transistors T51,
  • the structure provided with T52, ... T5i and switch SW20 may be sufficient.
  • the gate terminal of the transistor T40 is connected to the output terminal of the operational amplifier OP11.
  • the gates of the transistors T41 and T42 are connected to each other.
  • the switch SW20 is provided for each of the plurality of transistors T51, T52,.
  • a plurality of transistors T51, T52,... T5i are prepared according to the number of addresses of the bit lines BL and the number of addresses of the word lines WL.
  • the reference current generator 51, the operational amplifier OP11, the transistor T40, and the resistance element R20 generate a read reference current Iref.
  • Transistors T41 and T42 constitute a current mirror circuit.
  • the output of the transistor T42 becomes the base read reference current Iref when the address is not corrected.
  • the gates of the plurality of transistors T51, T52,... T5i are switched by the address decoder 52, and the transistors that are turned on constitute a current mirror circuit with the transistor T41, so that the read reference current Iref is corrected according to the address.
  • the read reference current Iref is changed according to the arrangement position of the memory cell MC to be read, so that the read accuracy can be improved. According to the present embodiment, it is possible to compensate for variations in the read current with respect to the read address due to the wiring resistances R BL and R WL , and to suppress read errors.
  • the nonvolatile memory device according to the present technology can be applied to memory devices other than the resistance change type memory device (ReRAM), such as CBRAM, PCRAM, MRAM, and STTRAM.
  • ReRAM resistance change type memory device
  • this technique can take the following composition.
  • a reference voltage generation circuit that generates a read reference voltage serving as a reference for determining a data value stored in the memory cell; Reading a data value stored in the memory cell by detecting a value of the read voltage of the memory cell with respect to the read reference voltage in a state where a predetermined read current limited in current is applied to the bit line.
  • Circuit A non-volatile memory device comprising: an address compensation circuit that changes the read reference voltage in accordance with an arrangement position of the memory cell to be read in the read circuit.
  • the address compensation circuit includes a ladder resistor circuit having a plurality of dummy resistors according to the number of the plurality of bit lines and the number of the plurality of word lines.
  • a voltage detection circuit for detecting a voltage drop due to a leakage current flowing through the plurality of bit lines and the plurality of word lines;
  • the voltage detection circuit is A bit line voltage detection circuit for detecting a bit line voltage at a far end with respect to the read circuit in each of the plurality of bit lines;
  • the nonvolatile memory device according to (3) further comprising: a word line voltage detection circuit that detects a word line voltage at a far end with respect to the read circuit in each of the plurality of word lines.
  • the nonvolatile memory device according to any one of (1) to (4) further including: a voltage limiter circuit that limits the read voltage in a state where the read current is applied to a predetermined upper limit.
  • the read circuit temporarily discharges a selected bit line and a selected word line for selecting the memory cell to be read to a ground potential, and then charges the selected bit line until the read voltage is reached.
  • the nonvolatile memory device according to any one of (5).
  • the nonvolatile memory device further including: a current control circuit that changes a current limit value of the read current during charging of the selected bit line.
  • the current control circuit includes a timing control circuit that changes the current limit value after a predetermined time has elapsed after discharging the selected bit line to the ground potential.
  • the current control circuit changes the current limit value according to a change in a bit line voltage of the selected bit line.
  • nonvolatile memory device (10) The nonvolatile memory device according to any one of (1) to (9), wherein the nonvolatile memory element is a resistance change element that stores data according to a change in a resistance state.
  • the nonvolatile memory element is a resistance change element that stores data according to a change in a resistance state.
  • (11) Multiple bit lines, Multiple word lines, A plurality of memory cells including a nonvolatile memory element, and each memory cell is disposed at a plurality of intersections of the plurality of bit lines and the plurality of word lines;
  • a reference current generation circuit that generates a read reference current that serves as a reference for determining a data value stored in the memory cell;
  • a read circuit that reads a data value stored in the memory cell by detecting a value of the read current of the memory cell with respect to the read reference current in a state where a predetermined read voltage is applied to the bit line;
  • a non-volatile memory device comprising: an address compensation circuit that changes the read reference current according

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Abstract

　本開示の不揮発性メモリ装置は、複数のビット線と、複数のワード線と、不揮発性記憶素子を含むメモリセルを複数有し、各メモリセルが複数のビット線と複数のワード線との複数の交差部に配置されたメモリセルアレイと、メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電圧を生成する基準電圧生成回路と、ビット線に電流制限された所定の読み出し用電流を印加した状態における、読み出し基準電圧に対するメモリセルの読み出し電圧の値を検知することにより、メモリセルに記憶されたデータ値を読み取る読み出し回路と、読み出し回路における読み出し対象となるメモリセルの配置位置に応じて読み出し基準電圧を変化させるアドレス補償回路とを備える。

Description

不揮発性メモリ装置
　本開示は、不揮発性記憶素子を含むメモリセルがアレイ状に配置された不揮発性メモリ装置に関する。
　不揮発性メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）、ＣＢＲＡＭ（Conduction Bridge Random Access Memory：導電性ブリッジメモリ）、ＰＣＲＡＭ（Phase-Change Random Access Memory：相変化メモリ）、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気抵抗メモリ）、ＳＴＴＲＡＭ（Spin Transfer Torque Random Access Memory：スピン注入メモリ）などが知られている。ＲｅＲＡＭは、抵抗状態の変化によってデータを記憶する抵抗変化型素子を不揮発性記憶素子として用いている（例えば特許文献１参照）。
　また、上記不揮発性メモリを用いたメモリセルの構成として、１Ｒ（１ Resistor）タイプや１Ｄ１Ｒ（１ Diode １ Resistor）タイプが知られている。そのようなメモリセルを複数のビット線と複数のワード線との交差部に配置したクロスポイント型のメモリ装置が知られている。
特開２００９－２１１７３５号公報
　上記不揮発性メモリ装置においてデータの読み出しを行う場合、読み出し用電圧を印加した状態における読み出し基準電流に対するメモリセルの読み出し電流の値、または読み出し用電流を印加した状態における読み出し基準電圧に対するメモリセルの読み出し電圧の値を検知する方法が考えられる。一方、クロスポイント型のメモリ装置では、ビット線とワード線とに配線抵抗が存在する。また、読み出し対象の選択メモリセル以外の一部の非選択メモリセルに起因するリーク電流が、選択ビット線に流れる。これらの配線抵抗やリーク電流が読み出し精度を低下させる。
　特許文献１には、配線抵抗に基づいてあらかじめドライバ出力電圧を補正することなどが提案されているが、ドライバ出力電圧を補正する具体的な回路構成は記載されていない。また、リーク電流を考慮した読み出し補償はなされていない。
　従って、読み出し精度を向上させることができる不揮発性メモリ装置を提供することが望ましい。
　本開示の一実施の形態に係る不揮発性メモリ装置は、複数のビット線と、複数のワード線と、不揮発性記憶素子を含むメモリセルを複数有し、各メモリセルが複数のビット線と複数のワード線との複数の交差部に配置されたメモリセルアレイと、メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電圧を生成する基準電圧生成回路と、ビット線に電流制限された所定の読み出し用電流を印加した状態における、読み出し基準電圧に対するメモリセルの読み出し電圧の値を検知することにより、メモリセルに記憶されたデータ値を読み取る読み出し回路と、読み出し回路における読み出し対象となるメモリセルの配置位置に応じて読み出し基準電圧を変化させるアドレス補償回路とを備えたものである。
　本開示の一実施の形態に係る不揮発性メモリ装置では、ビット線に電流制限された所定の読み出し用電流を印加した状態における、読み出し基準電圧に対するメモリセルの読み出し電圧の値を検知することにより、メモリセルに記憶されたデータ値が読み出される。この際、アドレス補償回路によって、読み出し対象となるメモリセルの配置位置に応じて読み出し基準電圧を変化させる。
　本開示の他の一実施の形態に係る不揮発性メモリ装置は、複数のビット線と、複数のワード線と、不揮発性記憶素子を含むメモリセルを複数有し、各メモリセルが複数のビット線と複数のワード線との複数の交差部に配置されたメモリセルアレイと、メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電流を生成する基準電流生成回路と、ビット線に所定の読み出し用電圧を印加した状態における、読み出し基準電流に対するメモリセルの読み出し電流の値を検知することにより、メモリセルに記憶されたデータ値を読み取る読み出し回路と、読み出し回路における読み出し対象となるメモリセルの配置位置に応じて読み出し基準電流を変化させるアドレス補償回路とを備えたものである。
　本開示の他の一実施の形態に係る不揮発性メモリ装置では、ビット線に所定の読み出し用電圧を印加した状態における、読み出し基準電流に対するメモリセルの読み出し電流の値を検知することにより、メモリセルに記憶されたデータ値が読み出される。この際、アドレス補償回路によって、読み出し対象となるメモリセルの配置位置に応じて読み出し基準電流を変化させる。
　本開示の一実施の形態に係る不揮発性メモリ装置によれば、読み出し基準電圧に対するメモリセルの読み出し電圧の値を検知する際に、読み出し対象となるメモリセルの配置位置に応じて読み出し基準電圧を変化させるようにしたので、読み出し精度を向上させることができる。
　本開示の他の一実施の形態に係る不揮発性メモリ装置によれば、読み出し基準電流に対するメモリセルの読み出し電流の値を検知する際に、読み出し対象となるメモリセルの配置位置に応じて読み出し基準電流を変化させるようにしたので、読み出し精度を向上させることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
不揮発性記憶素子として抵抗変化型素子を用いた抵抗変化型メモリ素子の第１の例を示す回路図である。 不揮発性記憶素子として抵抗変化型素子を用いたメモリ素子の第２の例を示す回路図である。 図１に示した抵抗変化型メモリ素子において電圧印加電流センス方式で読み出しを行う場合の電圧－電流特性の一例を示す説明図である。 図２に示した抵抗変化型メモリ素子において電圧印加電流センス方式で読み出しを行う場合の電圧－電流特性の一例を示す説明図である。 図２に示した抵抗変化型メモリ素子において電流印加電圧センス方式で読み出しを行う場合の電圧－電流特性の一例を示す説明図である。 図２に示した抵抗変化型メモリ素子において抵抗にばらつきが生じた場合の電圧－電流特性の一例を示す説明図である。 図２に示した抵抗変化型メモリ素子において電流印加電圧センス方式で読み出しを行う場合の読み出し誤差の一例を示す説明図である。 図７に示した読み出し誤差を補正する方法の一例を示す説明図である。 本開示の第１の実施の形態に係る不揮発性メモリ装置の一構成例を示す構成図である。 メモリセルアレイの一構成例を示す回路図である。 電圧リミッタ付電流コンプライアンス回路の一構成例を示す回路図である。 センスアンプ回路の一構成例を示す回路図である。 図９に示した不揮発性メモリ装置における読み出し動作時の初期の電圧波形の一例を示す説明図である。 図１３に続く読み出し動作時の電圧波形の一例を示す説明図である。 図１４の読み出し動作による読み出し結果の一例を示すタイミングチャートである。 第２の実施の形態に係る不揮発性メモリ装置の一構成例を示す構成図である。 アドレス補償回路の一構成例を示す回路図である。 図１６に示した不揮発性メモリ装置における読み出し動作と読み出し結果の一例を示すタイミングチャートである。 第３の実施の形態に係る不揮発性メモリ装置の一構成例を示す構成図である。 電圧検知回路の一構成例を示す回路図である。 選択素子の電圧－電流特性の一例を示す説明図である。 メモリセルアレイ内に流れるリーク電流の一例を示す説明図である。 リーク電流による電圧降下を示す説明図である。 図１９に示した不揮発性メモリ装置における読み出し動作時の電圧波形の一例を示す説明図である。 第４の実施の形態に係る不揮発性メモリ装置の一構成例を示す構成図である。 図２５に示した不揮発性メモリ装置における読み出し動作時の電圧波形の一例を示す説明図である。 第５の実施の形態に係る不揮発性メモリ装置の一構成例を示す構成図である。 ビット線電圧とコンプライアンス電流との関係の一例を示す説明図である。 図２７に示した不揮発性メモリ装置における読み出し動作時の電圧波形の一例を示す説明図である。 第６の実施の形態に係る不揮発性メモリ装置の要部の構成例を示す回路図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　０．抵抗変化型メモリ素子の説明
　　０．１　構成（図１、図２）
　　０．２　電圧印加電流センス方式の課題（図３、図４）
　　０．３　電流印加電圧センス方式の課題（図５～図８）
　１．第１の実施の形態（電圧リミッタを備えた電流印加電圧センス方式の不揮発性メモリ装置）（図９～図１５）
　　１．１　構成
　　　１．１．１　不揮発性メモリ装置の全体構成例（図９、図１０）
　　　１．１．２　電圧リミッタ付電流コンプライアンス回路の構成例（図１１）
　　　１．１．３　センスアンプ回路の構成例（図１２）
　　１．２　動作
　　　１．２．１　読み出し動作（図１３～図１５）
　　１．３　効果
　２．第２の実施の形態（アドレス補償回路を備えた不揮発性メモリ装置）（図１６～図１８）
　　２．１　構成
　　　２．１．１　不揮発性メモリ装置の全体構成例（図１６）
　　　２．１．２　アドレス補償回路の構成例（図１７）
　　２．２　動作
　　　２．２．１　読み出し動作（図１８）
　　２．３　効果
　３．第３の実施の形態（リーク補償回路を備えた不揮発性メモリ装置）（図１９～図２４）
　　３．１　構成
　　　３．１．１　不揮発性メモリ装置の全体構成例（図１９）
　　　３．１．２　電圧検知回路の構成例（図２０）
　　３．２　動作
　　　３．２．１　読み出し動作（図２１～図２４）
　　３．３　効果
　４．第４の実施の形態（時間制御型電流コンプライアンス機能を備えた不揮発性メモリ装置）（図２５、図２６）
　　４．１　構成
　　　４．１．１　不揮発性メモリ装置の全体構成例（図２５）
　　４．２　動作
　　　４．２．１　読み出し動作（図２６）
　　４．３　効果
　５．第５の実施の形態（ビット線電圧制御型電流コンプライアンス機能を備えた不揮発性メモリ装置）（図２７～図２９）
　　５．１　構成
　　　５．１．１　不揮発性メモリ装置の全体構成例（図２７）
　　５．２　動作
　　　５．２．１　読み出し動作（図２８～図２９）
　　５．３　効果
　６．第６の実施の形態（電圧印加電流センス方式の不揮発性メモリ装置）（図３０）
　　６．１　構成および動作
　　６．２　効果
　７．その他の実施の形態
＜０．抵抗変化型メモリ素子の説明＞
［０．１　構成］
　図１は、不揮発性記憶素子として抵抗変化型素子ＶＲを用いた抵抗変化型メモリ素子の第１の例を示している。図２は、抵抗変化型メモリ素子の第２の例を示している。
　図１に示した抵抗変化型メモリ素子は、抵抗変化型素子ＶＲと３端子のＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＥとからなる１Ｔ１Ｒ（１ Transistor １ Resistor）タイプのメモリセルＭＣを有する構造となっている。ＭＯＳトランジスタＴＥのゲート端子はワード線ＷＬに接続され、ドレイン端子はビット線ＢＬに接続され、ソース端子は抵抗変化型素子ＶＲを介してソース線ＳＬに接続されている。ビット線ＢＬおよびソース線ＳＬにはそれぞれ、配線抵抗ＲBL，ＲSLが存在する。ビット線ＢＬおよびソース線ＳＬにはまた、それぞれ寄生容量ＣBL，ＣSLが存在する。
　１Ｔ１Ｒタイプの抵抗変化型メモリ素子を用いてメモリセルアレイを構成する場合、ビット線ＢＬ、ワード線ＷＬ、およびソース線ＳＬの３本の配線が必要となり、クロスポイント型のメモリ装置の長所であるメモリセルＭＣの高密度配置が困難となる。１Ｔ１Ｒタイプでは、ワード線ＷＬによってメモリセルＭＣの電流値を制御できる。これによって抵抗変化型素子ＶＲの抵抗変化時のビット線ＢＬとワード線ＷＬとの電圧変化を抑制できる。
　図２に示した抵抗変化型メモリ素子は、抵抗変化型素子ＶＲと選択素子ＳＥとを直列接続した１Ｓ１Ｒ（１ Selector １ Resistor）タイプのメモリセルＭＣを有する構造となっている。なお、図２では１Ｓ１ＲタイプのメモリセルＭＣとして、選択素子ＳＥにダイオードを用いた１Ｄ１Ｒ（１ Diode １ Resistor）タイプのメモリセルＭＣの構造を示す。
　このような１Ｄ１ＲタイプのメモリセルＭＣを、複数のビット線ＢＬと複数のワード線ＷＬとの交差部に配置することでクロスポイント型のメモリ装置が構成される。そのようなクロスポイント型のメモリ装置において、ビット線ＢＬは抵抗変化型素子ＶＲの一端に接続され、ワード線ＷＬは選択素子ＳＥの一端に接続される。ビット線ＢＬおよびワード線ＷＬにはそれぞれ、配線抵抗ＲBL，ＲWLが存在する。ビット線ＢＬおよびワード線ＷＬにはまた、それぞれ寄生容量ＣBL，ＣWLが存在する。
　不揮発性メモリ装置においてメモリセルＭＣに記憶されたデータ値を読み取る方法として、電圧印加電流センス方式と電流印加電圧センス方式とがある。電圧印加電流センス方式では、ビット線ＢＬに読み出し用電圧を印加した状態における読み出し基準電流Ｉｒｅｆに対するメモリセルＭＣの読み出し電流の値を検知することでデータ値を読み取る。電流印加電圧センス方式では、ビット線ＢＬに読み出し用電流を印加した状態における読み出し基準電圧Ｖｒｅｆに対するメモリセルＭＣの読み出し電圧の値を検知することでデータ値を読み取る。
　以下、それぞれのセンス方式の課題について説明する。
［０．２　電圧印加電流センス方式の課題］
　図３は、図１に示した１Ｔ１Ｒタイプの抵抗変化型メモリ素子において電圧印加電流センス方式で読み出しを行う場合の電圧－電流特性の一例を示している。なお、図３には抵抗変化型素子ＶＲとＭＯＳトランジスタＴＥとのそれぞれの電圧－電流特性を示す。ＭＯＳトランジスタＴＥの特性は線形領域の特性を示す。図４は、図２に示した１Ｄ１Ｒタイプの抵抗変化型メモリ素子において電圧印加電流センス方式で読み出しを行う場合の電圧－電流特性の一例を示している。なお、図４には抵抗変化型素子ＶＲと選択素子ＳＥとのそれぞれの電圧－電流特性を示す。選択素子ＳＥの特性はダイオードの特性を示す。
　抵抗変化型メモリ素子において、抵抗変化型素子ＶＲの抵抗状態は高抵抗状態と低抵抗状態とに変化し、記憶されるデータ値は例えば高抵抗状態であれば“０”、低抵抗状態であれば“１”と区別される。図３および図４に示したように、読み出し基準電流Ｉｒｅｆと抵抗変化型素子ＶＲの読み出し電流値とを比較することで、抵抗変化型素子ＶＲの抵抗状態、ひいてはデータ値を判別できる。
　図３に示したように、電圧印加電流センス方式において、１Ｔ１Ｒタイプではそのトランジスタ特性により低電流での検知が可能である。一方、１Ｄ１Ｒタイプでは、図４に示したように抵抗変化型素子ＶＲが低抵抗状態のときに大電流が流れる。クロスポイント型のメモリ装置においては、高密度なメモリセルアレイを実現するために、１Ｄ１Ｒタイプのように選択素子ＳＥに３端子のＭＯＳトランジスタＴＥではなく、２端子の選択素子ＳＥが用いられることが多い。そのため、データ読み出し時に選択素子ＳＥが電流を制限するための機能を持たない。１Ｄ１Ｒタイプでは、読み出ししたい抵抗変化型素子ＶＲの抵抗値には大きな幅があるため、その抵抗値によっては図４に示したように大電流が流れ、素子の破壊や特性の劣化を引き起こす可能性がある。
［０．３　電流印加電圧センス方式の課題］
（読み出し電圧の上昇）
　図５は、図２に示した１Ｄ１Ｒタイプの抵抗変化型メモリ素子において電流印加電圧センス方式で読み出しを行う場合の抵抗変化型素子ＶＲの電圧－電流特性の一例を示している。
　図５に示したように、電流印加電圧センス方式では、ビット線ＢＬに電流制限された定電流の所定の読み出し用電流（読み出し用コンプライアンス電流Ｉｃｏｍｐ）を印加した状態における、読み出し基準電圧Ｖｒｅｆに対するメモリセルＭＣの読み出し電圧の値を検知することにより、メモリセルＭＣに記憶されたデータ値を読み取る。この場合、読み出し電圧の値は、抵抗変化型素子ＶＲに流れる電流と抵抗値との積（ＩＲ積）となる。
　図６は、図２に示した１Ｄ１Ｒタイプの抵抗変化型メモリ素子において抵抗にばらつきが生じた場合の抵抗変化型素子ＶＲの電圧－電流特性の一例を示している。１Ｄ１Ｒタイプの抵抗変化型メモリ素子において電流印加電圧センス方式で読み出しを行う場合、読み出ししたい抵抗変化型素子ＶＲの抵抗値は数桁以上の広い範囲を取るため、抵抗変化型素子ＶＲが高抵抗状態のときに高い電圧がかかる可能性がある。例えば図６に示したように抵抗変化型素子ＶＲが非常に高抵抗にばらついた場合、高電圧がかかる。このような場合、後述する第１の実施の形態のように、メモリセルＭＣの読み出し電圧に電圧制限をかけることが好ましい。
（読み出し誤差）
　図７は、図２に示した１Ｄ１Ｒタイプの抵抗変化型メモリ素子において電流印加電圧センス方式で読み出しを行う場合の読み出し誤差の一例を示している。図７に示したように、電流印加電圧センス方式ではビット線ＢＬの配線抵抗ＲBLおよびワード線ＷＬの配線抵抗ＲWLや、半選択セルＭＣｂのリーク電流ＩＬｅａｋ等により、低抵抗状態のときの読み出し電圧が読み出し基準電圧Ｖｒｅｆを超え、読み出し誤差が生ずる可能性がある。
　図８は、図７に示した読み出し誤差を補正する方法の一例を示している。後述する第２および第３の実施の形態のように、読み出し基準電圧Ｖｒｅｆを読み出しアドレスに基づく配線抵抗ＲBL，ＲWLの補償や、電圧検知に基づくリーク電流ＩＬｅａｋの補償等を行うことで読み出し誤差を防ぐことができる。
　以下、この読み出し誤差についてより詳細に説明する。
　電流印加電圧センス方式において、読み出し基準電圧Ｖｒｅｆをある同一の電圧で固定した場合、選択するビット線ＢＬと選択するワード線ＷＬとのアドレスによって、ＩＲ積で表される電圧降下が起こり、同じ抵抗値の抵抗変化型素子ＶＲを読み出す場合でもアドレスにより異なるビット線電圧が読み出され、読み出し結果が異なる可能性がある。
　ここで、抵抗変化型素子ＶＲには、書き込み動作において、書き込みと消去とを同一の極性の電圧を印可することで実現するユニポーラ型と、書き込みと消去とを逆の極性の電圧を印可することで実現するバイポーラ型とがある。
　ユニポーラ型において、選択したビット線ＢＬと選択されていないワード線ＷＬ間にあるメモリセルＭＣ（半選択セルＭＣｂ）には、選択されたメモリセルＭＣ（選択セルＭＣａ）に印可される電圧の半分の電圧が印可される。そのとき、半選択セルＭＣｂには高抵抗状態のセルと低抵抗状態のセルとが不定な割合で存在する。高抵抗状態のセルと低抵抗状態のセルとでは半選択状態におけるリーク電流ＩＬｅａｋが大きく異なり、そのためビット線ＢＬ全体のリーク電流ＩＬｅａｋも不定となる。従って、同一の読み出しアドレスを読み出す場合でも、それ以前に半選択セルＭＣｂに書き込まれたデータによって、ＩＲ積が異なり、そのため異なるビット線電圧が読み出され、読み出し結果が異なる可能性がある。
　バイポーラ型の場合は、上記ユニポーラ型の場合に加えて、選択したワード線ＷＬと選択されていないビット線ＢＬ間にある半選択セルＭＣｂにもリーク電流ＩＬｅａｋが流れる。上記、ビット線ＢＬの配線抵抗ＲBLおよびワード線ＷＬの配線抵抗ＲWLと、半選択セルＭＣｂを介したリーク電流ＩＬｅａｋはそれぞれ温度特性を持つため、温度の違いによりＩＲ積が異なり、そのため異なるビット線電圧が読み出され、読み出し結果が異なる可能性がある。
　上記の、配線抵抗ＲBL，ＲWL、リーク電流ＩＬｅａｋ、および温度の組み合わせにより、読み出したいアドレスにおけるＩＲ積が異なるため、出力されるビット線電圧が変動する可能性がある。そのため同一の読み出し基準電圧Ｖｒｅｆではその都度変動するビット線電圧に対応できない可能性がある。
　なお、電圧印加電流センス方式においても、同様の読み出し誤差が生じる可能性がある。ビット線ＢＬに流れる電流が読み出しアドレスによって異なり、固定された読み出し基準電流Ｉｒｅｆを使用すると読み出しアドレスによって、抵抗状態を判別するしきい値が異なる可能性があり、その場合、読み出し誤差が生じる。
（その他の課題）
　２端子の選択素子ＳＥを用いたクロスポイント型のメモリ装置では、読み出し前のメモリセルＭＣが非選択状態であるとき、ビット線ＢＬに接続された、電流を一定に制限し印可するための素子は非飽和領域で動作しているが、選択素子ＳＥが選択されるとメモリセルＭＣに電流が流れ、電流を制限するための素子は飽和領域に移行し、ソースドレイン間はハイインピーダンス状態となる。そのため、ビット線ＢＬの寄生容量ＣBLに蓄えられた電荷はメモリセルＭＣを通してワード線ＷＬへと放電される。このとき、選択素子ＳＥの非選択から選択への遷移は一般的には急峻に行われるので過渡電流が流れ過渡的にビット線ＢＬが高電圧になる可能性がある。
　クロスポイント型のメモリ装置においては、読み出し、書き込み動作を開始する前は、主にリーク電流ＩＬｅａｋを最小にするため、通常、ビット線ＢＬ、ワード線ＷＬともに最大書き込み電圧の２分の１の共通電圧Ｖｃｏｍｍｏｎを印可しておく。その状態から読み出しを開始するにあたって、共通電圧Ｖｃｏｍｍｏｎからビット線ＢＬの充電を開始すると、そのビット線ＢＬの寄生容量ＣBLにあらかじめ溜まっていた不定な電荷により、読み出し動作の初期に上記で示したような意図しないビット電圧上昇を招く可能性がある。このことは抵抗変化型素子ＶＲに過剰な電流を流すことになり、特性の劣化をもたらす可能性がある。
　このため、後述の第１の実施の形態の図１３～図１５に示すように、読み出し対象となるメモリセルＭＣを選択する選択ビット線と選択ワード線とを一旦、接地電位Ｖｓｓにして放電させた後、選択ビット線を読み出し電圧となるまで充電することが好ましい。
　また、ビット線ＢＬが、読み出し基準電圧Ｖｒｅｆによるセンスが可能な所定の電圧に到達するまでに、その電圧センス時に使用する小電流を用いて充電すると、ビット線ＢＬ自体の寄生容量ＣBLによってはその充電に多くの時間が必要になる場合があり、読み出し時間が長くなる可能性がある。逆に、電流を単に大きくすれば、抵抗変化型素子ＶＲに必要以上の電流が流れ、素子の特性劣化を引き起こす可能性がある。
　このため、後述の第４、第５の実施の形態で説明するように、読み出し用電流の電流制限値を選択ビット線の充電中に変更することが好ましい。
＜１．第１の実施の形態＞
　本実施の形態では、上述の１Ｄ１Ｒタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
［１．１　構成］
（１．１．１　不揮発性メモリ装置の全体構成例）
　図９は、本開示の第１の実施の形態に係る不揮発性メモリ装置１の全体構成の一例を示している。この不揮発性メモリ装置１は、制御回路１０と、メモリセルアレイ１１と、ビット線デコーダ１２と、ワード線デコーダ１３と、電圧リミッタ付電流コンプライアンス回路１４と、読み出し／書き込み回路１５と、基準電圧生成回路１６とを備えている。
　メモリセルアレイ１１は、不揮発性の抵抗変化型素子ＶＲと、２端子型の選択素子ＳＥとを直列に接続したメモリセルＭＣを、複数のビット線ＢＬと複数のワード線ＷＬとの複数の交差部に垂直に配置したクロスポイント型のメモリセルアレイである。図１０に、その等価回路図を示す。図１０には、３本のビット線ＢＬ０，ＢＬ１，ＢＬ２と３本のワード線ＷＬ０，ＷＬ１，ＷＬ２との交差部にメモリセルＭＣが配置された例を示しているが、ビット線ＢＬとワード線ＷＬ、およびメモリセルＭＣの数は図示した例に限定されない。
　メモリセルアレイ１１では、外部からのアドレス入力によって指定されるメモリセルＭＣにデータを書き込むことができる。また、アドレス入力により指定されるメモリセルＭＣに記憶されたデータを読み出すことができる。メモリセルＭＣに記憶されるデータ値は抵抗変化型素子ＶＲの抵抗状態で区別される。例えば高抵抗状態であれば“０”、低抵抗状態であれば“１”と区別される。
　制御回路１０には、外部からの制御信号やアドレスを示す信号が入力される。また、制御回路１０と読み出し／書き込み回路１５とには、読み出しデータと書き込みデータとが入出力される。読み出し／書き込み回路１５は、メモリセルアレイ１１に記憶するデータの書き込みと、メモリセルアレイ１１に記憶されたデータの読み出し動作を行う。読み出し／書き込み回路１５は、データの読み出しを、例えば上述の電流印加電圧センス方式で行う。
　ビット線デコーダ１２は、メモリセルアレイ１１の各ビット線ＢＬに接続され、アドレス線から入力された列アドレスによって、対応するビット線ＢＬを選択する（選択ビット線）。また、この際選択されなかったビット線ＢＬをすべて非選択ビット線とよぶ。
　ワード線デコーダ１３は、メモリセルアレイ１１の各ワード線ＷＬに接続され、アドレス線から入力された行アドレスによって、対応するワード線ＷＬを選択する（選択ワード線）。また、この際選択されなかったワード線ＷＬをすべて非選択ワード線とよぶ。
　基準電圧生成回路１６は、ある固定された読み出し基準電圧Ｖｒｅｆを生成する。選択ビット線に読み出し電流負荷を印可した後の電圧が、この読み出し基準電圧Ｖｒｅｆよりも高ければ高抵抗状態（０）を、低ければ低抵抗状態（１）を表す。
（１．１．２　電圧リミッタ付電流コンプライアンス回路の構成例）
　電圧リミッタ付電流コンプライアンス回路１４は、ビット線ＢＬに流れる電流を設定値に制限し、また電圧を一定の上限で制限する。電圧リミッタ付電流コンプライアンス回路１４の回路の一例を図１１に示す。
　電圧リミッタ付電流コンプライアンス回路１４は、図１１に示したように、電流コンプライアンス回路３１と、電圧リミッタ回路３２とを備えた構成であってもよい。電流コンプライアンス回路３１は、互いのゲート端子が接続されたＰＭＯＳ型のトランジスタＴ１１，Ｔ１２と、定電流源３３とを有している。電圧リミッタ回路３２は、ＮＭＯＳ型のトランジスタＴ１３を有している。電圧リミッタ回路３２はビット線ＢＬに接続されている。
　トランジスタＴ１１，Ｔ１２と定電流源３３は、カレントミラー回路を構成している。トランジスタＴ１１が飽和領域で動作する場合、読み出し用コンプライアンス電流Ｉｃｏｍｐとして、定電流源３３の定電流をビット線ＢＬに供給する。トランジスタＴ１３のゲート端子には、所定の制限電圧Ｖｌｉｍｉｔと所定のしきい値電圧Ｖｔｈとの和電圧が器供給される。トランジスタＴ１３は、読み出し電圧Ｖｏｕｔが所定の制限電圧Ｖｌｉｍｉｔに達すると飽和領域での動作となり、読み出し電圧Ｖｏｕｔはそれ以上、上昇しない。
（１．１．３　センスアンプ回路の構成例）
　読み出し／書き込み回路１５は、選択ビット線と接続された電圧リミッタ付電流コンプライアンス回路１４の電源として、所定の電圧を印可するドライブ回路を有する。読み出し／書き込み回路１５はまた、読み出し動作後の選択ビット線電圧と読み出し基準電圧Ｖｒｅｆとを比較し、その抵抗値によって０か１のデータ値を出力するセンスアンプ回路４０を有する。センスアンプ回路４０の一例を図１２に示す。
　センスアンプ回路４０は、図１２に示したように、互いのゲート端子が接続されたＰＭＯＳ型のトランジスタＴ２１，Ｔ２２と、ＮＭＯＳ型のトランジスタＴ２３，Ｔ２４と、ＮＭＯＳ型のトランジスタＴ２５とを備えた構成であってもよい。トランジスタＴ２１，Ｔ２２は、電源とトランジスタＴ２３，Ｔ２４とに接続されている。トランジスタＴ２３，Ｔ２４は、トランジスタＴ２１，Ｔ２２とトランジスタＴ２５に接続されている。トランジスタＴ２３のゲート端子にはビット線ＢＬの電圧が入力される。トランジスタのＴ２４のゲート端子には読み出し基準電圧Ｖｒｅｆが入力される。
　センスアンプ回路４０は、差動センスアンプとなっている。トランジスタＴ２１，Ｔ２２はカレントミラー回路を構成している。トランジスタＴ２３，Ｔ２４は差動対である。トランジスタＴ２５はセンスアンプ回路４０を動作状態にするスイッチであり、動作イネーブル信号Ｖｂがゲート端子に入力される。
　このセンスアンプ回路４０では、トランジスタＴ２３，Ｔ２４のそれぞれのゲート端子に入力される電圧同士を比較して、トランジスタＴ２３のゲート電圧がトランジスタＴ２４のゲート電圧よりも高ければ、ｌｏｗのセンス結果を検出値Ｓｏｕｔとして出力する。また、トランジスタＴ２３のゲート電圧がトランジスタＴ２４のゲート電圧よりも低ければ、ｈｉｇｈのセンス結果を検出値Ｓｏｕｔとして出力する。
［１．２　動作］
（１．２．１　読み出し動作）
　図１３は、図９に示した不揮発性メモリ装置１における読み出し動作時の初期の電圧波形の一例を示している。図１４は、図１３に続く読み出し動作時の電圧波形の一例を示している。図１５は、図１４の読み出し動作による読み出し結果の一例を示している。図１３～図１５において、横軸は時間、縦軸は電圧値または信号値を示す。
　読み出し／書き込み回路１５は、最初に、ビット線デコーダ１２とワード線デコーダ１３とを介して、読み出し動作前にすべてのビット線ＢＬとワード線ＷＬを共通電圧Ｖｃｏｍｍｏｎに駆動する（図１３）。読み出し／書き込み回路１５は次に、ビット線デコーダ１２とワード線デコーダ１３とを介して、読み出し対象となるメモリセルＭＣを選択する選択ビット線と選択ワード線とを一旦、接地電位Ｖｓｓに駆動して放電させる（図１３）。
　次に、読み出し／書き込み回路１５は、読み出し電圧Ｖｏｕｔとなるまで選択ビット線を充電する（図１４）。この読み出し電圧Ｖｏｕｔは、電圧リミッタ付電流コンプライアンス回路１４によって所定の上限に制限される。選択ビット線の電圧が選択したメモリセルＭＣの読み出し電圧Ｖｏｕｔまで到達すると、読み出し／書き込み回路１５は基準電圧生成回路１６で生成された読み出し基準電圧Ｖｒｅｆよりも読み出し電圧が上か下かでメモリセルＭＣに記憶されているデータ値が０か１かを判定する（図１５）。図１５の下段には、読み出し／書き込み回路１５のセンスアンプ回路４０に入力される動作イネーブル信号（ＳＡ　ｅｎａｂｌｅ）と、読み出し結果として出力される検出値Ｓｏｕｔのタイミングチャートの例を示す。
［１．３　効果］
　本実施の形態によれば、電圧リミッタ付電流コンプライアンス回路１４によって読み出し電圧Ｖｏｕｔの上限を制限するようにしたので、読み出し動作時に抵抗変化型素子ＶＲに必要以上の高電圧が印加されることを抑制することができる。また、選択ビット線と選択ワード線とを一旦、接地電位Ｖｓｓにして放電させた後、選択ビット線を読み出し電圧Ｖｏｕｔとなるまで充電するようにしたので、読み出し動作の初期の意図しない電圧上昇を抑制することができる。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。以降の他の実施の形態および変形例についても同様である。
＜２．第２の実施の形態＞
　次に、本開示の第２の実施の形態について説明する。以下では、上記第１の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
［２．１　構成］
（２．１．１　不揮発性メモリ装置の全体構成例）
　図１６は、本開示の第２の実施の形態に係る不揮発性メモリ装置１－１の全体構成の一例を示している。この不揮発性メモリ装置１－１は、図９の不揮発性メモリ装置１の構成に対してアドレス補償回路１７をさらに備えている。アドレス補償回路１７には、アドレスを示す信号が入力される。その他の構成は、図９の不揮発性メモリ装置１の構成と略同様であってもよい。本実施の形態においても、上述の１Ｄ１Ｒタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
　電流印加電圧センス方式において、読み出し用電流を印可して選択セルＭＣａのＩＲ積で表される読み出し電圧Ｖｏｕｔを読み出す際、選択ビット線の配線抵抗ＲBLおよび選択ワード線の配線抵抗ＲWLは無視できない。１セルあたりの配線抵抗ＲBL，ＲWLはほぼ一様であるため、選択セルＭＣａまでの配線抵抗ＲBL，ＲWLによるＩＲ積はアドレスに対し線形に比例する。そのＩＲ積は選択セルＭＣａに印可される電圧の降下をもたらし、読み出し電圧Ｖｏｕｔもまた降下する。そのため、固定された読み出し基準電圧Ｖｒｅｆを使用し、降下した読み出し電圧Ｖｏｕｔをセンスすると、上述の図７に示したように、本来高抵抗状態と判断されるべきメモリセルＭＣを低抵抗状態と誤判断してしまう可能性がある。
　そこで、本実施の形態では、アドレス補償回路１７によって、読み出し対象となるメモリセルＭＣの配置位置（アドレス）に応じて、読み出し基準電圧Ｖｒｅｆを変化させる制御を行う。
（２．１．２　アドレス補償回路の構成例）
　図１７は、アドレス補償回路１７の一構成例を示している。
　アドレス補償回路１７は、図１７に示したように、基準電圧発生器４１と、オペアンプＯＰ１と、ＰＭＯＳ型のトランジスタＴ３０と、ラダー抵抗回路４３とを備えた構成であってもよい。ラダー抵抗回路４３は、複数のダミー抵抗Ｒ１０と、複数のスイッチＳＷ１０とを有している。
　アドレス補償回路１７によって、読み出し基準電圧Ｖｒｅｆを、選択列アドレス（ビット線ＢＬのアドレス）と選択行アドレス（ワード線ＷＬのアドレス）に追随して、変化させることができる。基準電圧発生器４１は例えばバンドギャップ電圧リファレンスなどから生成された基準電圧を発生する。オペアンプＯＰ１とトランジスタＴ３０は、基準電圧発生器４１で生成された基準電圧から分圧された読み出し基準電圧Ｖｒｅｆを生成する。基準電圧からの分圧比は、ビット線ＢＬのアドレスとワード線ＷＬのアドレスの和から求められるビット数をアドレスデコーダ４２でデコードし、ラダー抵抗回路４３のスイッチＳＷを切り替えることで求めることができる。ラダー抵抗回路４３のダミー抵抗Ｒ１０は、実際のビット線ＢＬのアドレス数とワード線ＷＬのアドレス数の和だけ用意する。例えばメモリセルアレイ１１が（１０２４本のビット線ＢＬ）×（１０２４本のワード線ＷＬ）の構成であれば、２０４８個のダミー抵抗Ｒ１０を直列に接続し、メモリセルアレイ１１のダミーとする。
［２．２　動作］
（２．２．１　読み出し動作）
　図１８は、図１６に示した不揮発性メモリ装置１－１における読み出し動作と読み出し結果の一例を示している。図１８において、横軸は時間、縦軸は電圧値または信号値を示す。図１８の下段には、読み出し／書き込み回路１５のセンスアンプ回路４０に入力される動作イネーブル信号（ＳＡ　ｅｎａｂｌｅ）と、読み出し結果として出力される検出値Ｓｏｕｔのタイミングチャートの例を示す。
　本実施の形態における読み出し動作は、上記第１の実施の形態と略同様であるが、アドレス補償回路１７によって、図１８に示したように選択アドレスに応じて読み出し基準電圧Ｖｒｅｆが変動する。これにより、読み出し電圧Ｖｏｕｔの変動を補償する。これにより上述の図７に示したような読み出し誤差を、図８に示したように補正することができる。
［２．３　効果］
　本実施の形態によれば、読み出し対象となるメモリセルＭＣの配置位置に応じて読み出し基準電圧Ｖｒｅｆを変化させるようにしたので、読み出し精度を向上させることができる。本実施の形態によれば、配線抵抗ＲBL，ＲWLによる読み出しアドレスに対する読み出し電圧Ｖｏｕｔの変動を補償し、読み出し誤差を抑制することができる。
＜３．第３の実施の形態＞
　次に、本開示の第３の実施の形態について説明する。以下では、上記第１の実施の形態または上記第２の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
［３．１　構成］
（３．１．１　不揮発性メモリ装置の全体構成例）
　図１９は、本開示の第３の実施の形態に係る不揮発性メモリ装置１－２の全体構成の一例を示している。この不揮発性メモリ装置１－２は、図１６の不揮発性メモリ装置１－１の構成に対して、ビット線電圧検知回路１８とワード線電圧検知回路１９とをさらに備えている。また、アドレス補償回路１７に代えてアドレス・リーク補償回路１７Ａを備えている。その他の構成は、図１６の不揮発性メモリ装置１－１の構成と略同様であってもよい。本実施の形態においても、上述の１Ｄ１Ｒタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
　アドレス・リーク補償回路１７Ａは、上記第２の実施の形態のアドレス補償に加えて、リーク補償を行う回路となっている。クロスポイント型のメモリ装置において、選択素子ＳＥは、図２１で示されるような特性を有する必要がある（バイポーラ型の抵抗変化型素子ＶＲの場合）。ここで、共通電圧Ｖｃｏｍｍｏｎが選択ビット線電圧を駆動する電圧Ｖｓｅｌの１／２のとき、選択ビット線が電圧Ｖｓｅｌまで印可されたときの、選択ビット線と非選択ワード線間にある半選択セルＭＣｂに印可される電圧は共通電圧Ｖｃｏｍｍｏｎとなり、そのときに流れる電流がＩｈａｌｆとなる。
　選択ビット線から流れ出る電流と選択ワード線に流れ込むリーク電流ＩＬｅａｋは、その半選択セル電流の合計になるが、この電流はそれぞれの半選択セルＭＣｂ内の抵抗変化型素子ＶＲの状態が高抵抗状態であるか低抵抗状態であるかの比率により大きく異なる。このことにより、選択セルＭＣａの電流印可読み出しにおいてそのＩＲ積は、配線抵抗ＲBL，ＲWLによるＩＲ積に加え、半選択セルＭＣｂ全体のリーク電流ＩＬｅａｋと、選択セルＭＣａまでの経路における半選択セルＭＣｂによるリーク電流ＩＬｅａｋによって、アドレスの増加に対して非線形に増加する。
　そこで、読み出しセルを選択する動作の前に、半選択セルＭＣｂによる選択ビット線と選択ワード線全体のリーク電流ＩＬｅａｋを検出し、その電流値を用いて読み出し基準電圧Ｖｒｅｆを補正する。これによって、各アドレスごとのＩＲ積を求めることはできないが、全体を平均的に補正することにより、上記第２の実施の形態のアドレス補償回路１７の精度をさらに高くすることができる。
　図２２に、メモリセルアレイ１１内の半選択セルＭＣｂに流れるリーク電流ＩＬｅａｋの例を示す。例えば図２２の例では、選択セルＭＣａはビット線ＢＬ１とワード線ＷＬ１との交差点となっている。非選択線（ＢＬ０，ＢＬ２，ＷＬ０，ＷＬ２）にはＶ／２が印加され、選択ビット線ＢＬ１にはＶ，選択ワード線ＷＬ１には０Ｖが印加される。選択セルＭＣａにはＶ，半選択セルＭＣｂにはＶ／２または－Ｖ／２がそれぞれ印加され、対応する電流が流れる。
（３．１．２　電圧検知回路の構成例）
　ビット線電圧検知回路１８は、複数のビット線ＢＬのそれぞれにおける読み出し／書き込み回路１５に対して遠端部のビット線電圧（末端電圧）を検知する。ワード線電圧検知回路１９は、複数のワード線ＷＬのそれぞれにおける読み出し／書き込み回路１５に対して遠端部のワード線電圧（末端電圧）を検知する。
　図２０に、ビット線電圧検知回路１８とワード線電圧検知回路１９とに適用される電圧検知回路の例として、ソースフォロワ回路を示す。電圧検知回路は、ビット線ＢＬまたはワード線ＷＬの末端電圧によって異なる電圧を出力し、読み出し基準電圧Ｖｒｅｆを補正する。
　ビット線電圧検知回路１８とワード線電圧検知回路１９はそれぞれ、図２０に示したように、ＰＭＯＳ型のトランジスタＴ３１と、ＮＭＯＳ型のトランジスタＴ３２と、電流源３４とを備えた構成であってもよい。トランジスタＴ３１には、この電圧検知回路の動作をオン・オフする信号／Ｅｎａｂｌｅがゲート端子に入力されてもよい。なお、トランジスタＴ３１を省略し、常時検知動作を行ってもよい。トランジスタＴ３２のゲート端子には、ビット線ＢＬまたはワード線ＷＬの末端電圧（ｆａｒ　ｅｎｄ電圧）が入力される。トランジスタＴ３２と電流源３４はソースフォロワ回路を構成する。入力はハイインピーダンスとなるためビット線ＢＬとワード線ＷＬとにおける電圧および電流に影響は与えない。
［３．２　動作］
（３．２．１　読み出し動作）
　本実施の形態では、ビット線ＢＬとワード線ＷＬとに流れるリーク電流ＩＬｅａｋによる電圧降下をビット線電圧検知回路１８とワード線電圧検知回路１９とによって検知する。アドレス・リーク補償回路１７Ａは、その検知結果に基づいて読み出し基準電圧Ｖｒｅｆを補正する。
　この不揮発性メモリ装置１－２では、読み出し動作前にすべてのビット線ＢＬとワード線ＷＬとが共通電圧Ｖｃｏｍｍｏｎに駆動される。読み出し動作が開始されると、選択ビット線と選択ワード線とに同時に共通電圧Ｖｃｏｍｍｏｎよりも高い電圧を印可する。その際、選択ビット線と選択ワード線との遠端部に置かれたビット線電圧検知回路１８とワード線電圧検知回路１９とにより、それぞれの降下した電圧を検知できる。配線抵抗ＲBL，ＲWLによる電圧降下は一定のため、それを差し引くことによりそれぞれのリーク電流ＩＬｅａｋを検知できる。このときの動作を図２３に示す。また、図２４に、この不揮発性メモリ装置１－２における読み出し動作の一例を示す。図２３および図２４において、横軸は時間、縦軸は電圧値を示す。
　図２３に示したような末端電圧を、図２０で例示される検知回路に入力し、リーク電流の補償を行う。この検出したリーク電流値をアドレス・リーク補償回路１７Ａにフィードバックすることにより、アドレス補償された読み出し基準電圧Ｖｒｅｆをさらに補正する。それ以降の読み出し動作は、上記第１の実施の形態または上記第２の実施の形態と略同様であってもよい。なお、高抵抗状態の読み出し電圧Ｖｏｕｔは電圧リミッタ付電流コンプライアンス回路１４によって、図２４に示したように所定の制限電圧Ｖｌｉｍｉｔに制限される。
［３．３　効果］
　本実施の形態によれば、アドレス補償に加えてリーク補償を行うようにしたので、さらに高精度で読み出し誤差を防ぐことができる。
＜４．第４の実施の形態＞
　次に、本開示の第４の実施の形態について説明する。以下では、上記第１ないし第３の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
［４．１　構成］
（４．１．１　不揮発性メモリ装置の全体構成例）
　図２５は、本開示の第４の実施の形態に係る不揮発性メモリ装置１－３の全体構成の一例を示している。この不揮発性メモリ装置１－３は、図１９の不揮発性メモリ装置１－２の構成に対して、タイミング制御回路２０をさらに備えている。その他の構成は、図１９の不揮発性メモリ装置１－２の構成と略同様であってもよい。本実施の形態においても、上述の１Ｄ１Ｒタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
　タイミング制御回路２０は、読み出し用電流の電流制限値を選択ビット線の充電中に変更する電流制御回路となっている。
［４．２　動作］
（４．２．１　読み出し動作）
　上記第３の実施の形態では、ビット線ＢＬに流す読み出し用電流を小さく制限しているので、図２４に示したように、ビット線ＢＬの電圧の上昇が遅くなる場合がある。本実施の形態における読み出し動作は、上記第３の実施の形態と略同様であるが、選択素子ＳＥが選択状態になる直前に電流負荷が変化する点が異なる。本実施の形態における読み出し動作を図２６に示す。図２６において、横軸は時間、縦軸は電圧値を示す。図２６に示したように、ビット線ＢＬがある程度上昇するまで読み出し用電流の電流制限を緩める制御を行う。
　一定の読み出し用電流を印可して選択セルＭＣａのＩＲ積を求める場合、その電流は、書き込みもしくは消去と同じ方向の電流である。そのため、読み出し時においては、その電流による特性劣化の影響を最小にするため、非常に小さい電流を印可する。一方、読み出し動作の初期において接地電位Ｖｓｓに接地された選択ビット線を、選択素子ＳＥが選択され読み出し電圧Ｖｏｕｔが出力されるまで上昇させるとき、上記の非常に小さい電流負荷で充電すると、ビット線ＢＬの寄生容量ＣBLによっては非常に時間がかかることになる。
　そこで、選択ビット線が、選択素子ＳＥが電流を流せる電圧まで上昇するまでは、読み出し用電流の制限値を大きくするか、制限しないようにし、その後、選択素子ＳＥが選択され抵抗変化型素子ＶＲに電流が流れる前に、所定の電流値に制限する。その際、タイミング制御回路２０により決められた時間が経過後に、制限電流値を変更する。この手法により、選択ビット線の充電を高速化することができ、読み出し時間を短縮することが可能である。
［４．３　効果］
　本実施の形態によれば、読み出し用電流を制限することによる、読み出し時間の低速化を、電流制限値の時間による制御により高速化させ、読み出し時間の短縮化を図ることができる。
＜５．第５の実施の形態＞
　次に、本開示の第５の実施の形態について説明する。以下では、上記第１ないし第４の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
［５．１　構成］
（５．１．１　不揮発性メモリ装置の全体構成例）
　図２７は、本開示の第５の実施の形態に係る不揮発性メモリ装置１－４の全体構成の一例を示している。この不揮発性メモリ装置１－４は、図２５の不揮発性メモリ装置１－３の構成に対して、タイミング制御回路２０に代えてコンプライアンス電流制御回路２１を備えている。その他の構成は、図２５の不揮発性メモリ装置１－３の構成と略同様であってもよい。本実施の形態においても、上述の１Ｄ１Ｒタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
　コンプライアンス電流制御回路２１は、選択ビット線のビット線電圧の変化に応じて、読み出し用電流の電流制限値を変更する電流制御回路となっている。
［５．２　動作］
（５．２．１　読み出し動作）
　上記第４の実施の形態（図２５、図２６）において、タイミング制御回路２０により制限電流を変更する手法を説明した。この手法では、タイミング制御によって選択素子ＳＥが選択される前に制限電流を変更する必要があり、選択素子ＳＥが選択された後になってしまうと、メモリセルＭＣの状態の反転やメモリセルＭＣそのものの破壊、特性の劣化をもたらすため、かなり余裕をもったタイミング制御が必要である。
　本実施の形態では、制限電流値を選択ビット線電圧に追随させ、選択ビット線の上昇に従って、読み出し用の制限電流値に近づけていく方法を示す。
　図２８は、ビット線電圧とコンプライアンス電流との関係を示している。選択ビット線電圧が０Ｖのとき、コンプライアンス電流値は最大である。選択ビット線電圧が上昇するに従ってコンプライアンス電流値は読み出し用の電流値（読み出し用コンプライアンス電流Ｉｃｏｍｐ）に近づき、メモリセルＭＣの選択電圧に到達する前に、読み出し用の電流値になる。この手法により、上記第４の実施の形態のようなタイミングの制御は必要なくなり、なおかつ、選択ビット線の充電を高速化することができる。
　本実施の形態における読み出し動作を図２９に示す。図２９において、横軸は時間、縦軸は電圧値を示す。本実施の形態における読み出し動作は、上記第３の実施の形態と略同様であるが、図２９に示したように、選択ビット線の電圧に追随して、電流負荷が変化し、選択素子ＳＥが選択状態になる前には読み出し用の電流負荷に変化する点が異なる。
［５．３　効果］
　本実施の形態によれば、選択ビット線のビット線電圧の変化に応じて、読み出し用電流の電流制限値を変更するようにしたので、読み出し時間の短縮化を図ることができる。
＜６．第６の実施の形態＞
　次に、本開示の第６の実施の形態について説明する。以下では、上記第１ないし第５の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
［６．１　構成および動作］
　上記第２の実施の形態（図１６～図１８）のアドレス補償の手法は、電圧印加電流センス方式での不揮発性メモリ装置にも応用できる。
　図１に示した１Ｔ１Ｒタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置のように、電圧印加電流センス方式（図３）においても、選択するビット線ＢＬとワード線ＷＬのアドレスによる配線抵抗ＲBL，ＲWLの違いによる出力電流値に違いが現れる可能性がある。その際、上記第２の実施の形態におけるアドレス補償回路１７を応用し、アドレスに応じて電圧印加電流センス方式における読み出し基準電流Ｉｒｅｆを補正することにより、アドレスに起因する読み出し誤差を抑制することができる。
　図３０に、電圧印加電流センス方式に適用されるアドレス補償付き基準電流生成回路５０の構成を示す。アドレス補償付き基準電流生成回路５０は、基準電流発生器５１と、オペアンプＯＰ１１と、抵抗素子Ｒ２０と、ＮＭＯＳ型のトランジスタＴ４０と、ＰＭＯＳ型のトランジスタＴ４１，Ｔ４２と、ＰＭＯＳ型の複数のトランジスタＴ５１，Ｔ５２，…Ｔ５ｉと、スイッチＳＷ２０とを備えた構成であってもよい。トランジスタＴ４０のゲート端子はオペアンプＯＰ１１の出力端子に接続されている。トランジスタＴ４１，Ｔ４２は互いのゲート端子が接続されている。スイッチＳＷ２０は、複数のトランジスタＴ５１，Ｔ５２，…Ｔ５ｉのそれぞれに対して設けられている。複数のトランジスタＴ５１，Ｔ５２，…Ｔ５ｉは、ビット線ＢＬのアドレス数とワード線ＷＬのアドレス数とに応じた数だけ用意する。
　基準電流発生器５１と、オペアンプＯＰ１１と、トランジスタＴ４０と、抵抗素子Ｒ２０は読み出し基準電流Ｉｒｅｆを発生させる。トランジスタＴ４１，Ｔ４２は、カレントミラー回路を構成している。トランジスタＴ４２の出力は、アドレスの補正がされない場合のベースの読み出し基準電流Ｉｒｅｆとなる。アドレスデコーダ５２により、複数のトランジスタＴ５１，Ｔ５２，…Ｔ５ｉのゲートをスイッチングし、オンしたトランジスタはトランジスタＴ４１とカレントミラー回路を構成することで、読み出し基準電流Ｉｒｅｆがアドレスに応じて補正される。
［６．２　効果］
　本実施の形態によれば、電圧印加電流センス方式において、読み出し対象となるメモリセルＭＣの配置位置に応じて読み出し基準電流Ｉｒｅｆを変化させるようにしたので、読み出し精度を向上させることができる。本実施の形態によれば、配線抵抗ＲBL，ＲWLによる読み出しアドレスに対する読み出し電流の変動を補償し、読み出し誤差を抑制することができる。
＜７．その他の実施の形態＞
　本開示による技術は、上記各実施の形態の説明に限定されず種々の変形実施が可能である。
　例えば、本技術による不揮発性メモリ装置は、抵抗変化型メモリ装置（ＲｅＲＡＭ）以外のメモリ装置、例えばＣＢＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ、およびＳＴＴＲＡＭなどにも適用可能である。
　また例えば、本技術は以下のような構成を取ることができる。
（１）
　複数のビット線と、
　複数のワード線と、
　不揮発性記憶素子を含むメモリセルを複数有し、前記各メモリセルが前記複数のビット線と前記複数のワード線との複数の交差部に配置されたメモリセルアレイと、
　前記メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電圧を生成する基準電圧生成回路と、
　前記ビット線に電流制限された所定の読み出し用電流を印加した状態における、前記読み出し基準電圧に対する前記メモリセルの読み出し電圧の値を検知することにより、前記メモリセルに記憶されたデータ値を読み取る読み出し回路と、
　前記読み出し回路における読み出し対象となる前記メモリセルの配置位置に応じて前記読み出し基準電圧を変化させるアドレス補償回路と
　を備えた不揮発性メモリ装置。
（２）
　前記アドレス補償回路は、前記複数のビット線の数と前記複数のワード線の数とに応じた複数のダミー抵抗を有するラダー抵抗回路を備える
　上記（１）に記載の不揮発性メモリ装置。
（３）
　前記複数のビット線と前記複数のワード線とに流れるリーク電流による電圧降下を検知する電圧検知回路と、
　前記電圧検知回路による検知結果に基づいて前記読み出し基準電圧を補正するリーク補償回路と
　をさらに備えた
　上記（１）または（２）に記載の不揮発性メモリ装置。
（４）
　前記電圧検知回路は、
　前記複数のビット線のそれぞれにおける前記読み出し回路に対して遠端部のビット線電圧を検知するビット線電圧検知回路と、
　前記複数のワード線のそれぞれにおける前記読み出し回路に対して遠端部のワード線電圧を検知するワード線電圧検知回路と
　を有する
　上記（３）に記載の不揮発性メモリ装置。
（５）
　前記読み出し用電流を印加した状態における前記読み出し電圧を所定の上限に制限する電圧リミッタ回路
　をさらに備えた
　上記（１）ないし（４）のいずれか１つに記載の不揮発性メモリ装置。
（６）
　前記読み出し回路は、読み出し対象となる前記メモリセルを選択する選択ビット線と選択ワード線とを接地電位にして一旦、放電させた後、前記選択ビット線を前記読み出し電圧となるまで充電する
　上記（１）ないし（５）のいずれか１つに記載の不揮発性メモリ装置。
（７）
　前記読み出し用電流の電流制限値を前記選択ビット線の充電中に変更する電流制御回路
　をさらに備えた
　上記（６）に記載の不揮発性メモリ装置。
（８）
　前記電流制御回路は、前記選択ビット線を前記接地電位にして放電させた後、一定の時間経過後に前記電流制限値を変更するタイミング制御回路を含む
　上記（７）に記載の不揮発性メモリ装置。
（９）
　前記電流制御回路は、前記選択ビット線のビット線電圧の変化に応じて、前記電流制限値を変更する
　上記（７）に記載の不揮発性メモリ装置。
（１０）
　前記不揮発性記憶素子は、抵抗状態の変化によってデータを記憶する抵抗変化型素子である
　上記（１）ないし（９）のいずれか１つに記載の不揮発性メモリ装置。
（１１）
　複数のビット線と、
　複数のワード線と、
　不揮発性記憶素子を含むメモリセルを複数有し、前記各メモリセルが前記複数のビット線と前記複数のワード線との複数の交差部に配置されたメモリセルアレイと、
　前記メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電流を生成する基準電流生成回路と、
　前記ビット線に所定の読み出し用電圧を印加した状態における、前記読み出し基準電流に対する前記メモリセルの読み出し電流の値を検知することにより、前記メモリセルに記憶されたデータ値を読み取る読み出し回路と、
　前記読み出し回路における読み出し対象となる前記メモリセルの配置位置に応じて前記読み出し基準電流を変化させるアドレス補償回路と
　を備えた不揮発性メモリ装置。
　本出願は、日本国特許庁において２０１４年１０月３０日に出願された日本特許出願番号第２０１４－２２０９７９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　複数のビット線と、
    　複数のワード線と、
    　不揮発性記憶素子を含むメモリセルを複数有し、前記各メモリセルが前記複数のビット線と前記複数のワード線との複数の交差部に配置されたメモリセルアレイと、
    　前記メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電圧を生成する基準電圧生成回路と、
    　前記ビット線に電流制限された所定の読み出し用電流を印加した状態における、前記読み出し基準電圧に対する前記メモリセルの読み出し電圧の値を検知することにより、前記メモリセルに記憶されたデータ値を読み取る読み出し回路と、
    　前記読み出し回路における読み出し対象となる前記メモリセルの配置位置に応じて前記読み出し基準電圧を変化させるアドレス補償回路と
    　を備えた不揮発性メモリ装置。
  2. 　前記アドレス補償回路は、前記複数のビット線の数と前記複数のワード線の数とに応じた複数のダミー抵抗を有するラダー抵抗回路を備える
    　請求項１に記載の不揮発性メモリ装置。
  3. 　前記複数のビット線と前記複数のワード線とに流れるリーク電流による電圧降下を検知する電圧検知回路と、
    　前記電圧検知回路による検知結果に基づいて前記読み出し基準電圧を補正するリーク補償回路と
    　をさらに備えた
    　請求項１に記載の不揮発性メモリ装置。
  4. 　前記電圧検知回路は、
    　前記複数のビット線のそれぞれにおける前記読み出し回路に対して遠端部のビット線電圧を検知するビット線電圧検知回路と、
    　前記複数のワード線のそれぞれにおける前記読み出し回路に対して遠端部のワード線電圧を検知するワード線電圧検知回路と
    　を有する
    　請求項３に記載の不揮発性メモリ装置。
  5. 　前記読み出し用電流を印加した状態における前記読み出し電圧を所定の上限に制限する電圧リミッタ回路
    　をさらに備えた
    　請求項１に記載の不揮発性メモリ装置。
  6. 　前記読み出し回路は、読み出し対象となる前記メモリセルを選択する選択ビット線と選択ワード線とを接地電位にして一旦、放電させた後、前記選択ビット線を前記読み出し電圧となるまで充電する
    　請求項１に記載の不揮発性メモリ装置。
  7. 　前記読み出し用電流の電流制限値を前記選択ビット線の充電中に変更する電流制御回路
    　をさらに備えた
    　請求項６に記載の不揮発性メモリ装置。
  8. 　前記電流制御回路は、前記選択ビット線を前記接地電位にして放電させた後、一定の時間経過後に前記電流制限値を変更するタイミング制御回路を含む
    　請求項７に記載の不揮発性メモリ装置。
  9. 　前記電流制御回路は、前記選択ビット線のビット線電圧の変化に応じて、前記電流制限値を変更する
    　請求項７に記載の不揮発性メモリ装置。
  10. 　前記不揮発性記憶素子は、抵抗状態の変化によってデータを記憶する抵抗変化型素子である
    　請求項１に記載の不揮発性メモリ装置。
  11. 　複数のビット線と、
    　複数のワード線と、
    　不揮発性記憶素子を含むメモリセルを複数有し、前記各メモリセルが前記複数のビット線と前記複数のワード線との複数の交差部に配置されたメモリセルアレイと、
    　前記メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電流を生成する基準電流生成回路と、
    　前記ビット線に所定の読み出し用電圧を印加した状態における、前記読み出し基準電流に対する前記メモリセルの読み出し電流の値を検知することにより、前記メモリセルに記憶されたデータ値を読み取る読み出し回路と、
    　前記読み出し回路における読み出し対象となる前記メモリセルの配置位置に応じて前記読み出し基準電流を変化させるアドレス補償回路と
    　を備えた不揮発性メモリ装置。
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