KR20170078596A - 불휘발성 메모리 장치 - Google Patents

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KR20170078596A
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요타로 모리
마코토 키타가와
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시의 불휘발성 메모리 장치는, 복수의 비트선과, 복수의 워드선과, 불휘발성 기억 소자를 포함하는 메모리 셀을 복수 가지며, 각 메모리 셀이 복수의 비트선과 복수의 워드선과의 복수의 교차부에 배치된 메모리 셀 어레이와, 메모리 셀에 기억된 데이터값을 판별하는 기준이 되는 판독 기준 전압을 생성하는 기준 전압 생성 회로와, 비트선에 전류 제한된 소정의 판독용 전류를 인가한 상태에서의, 판독 기준 전압에 대한 메모리 셀의 판독 전압의 값을 검지함에 의해, 메모리 셀에 기억된 데이터값을 판독하는 판독 회로와, 판독 회로에서의 판독 대상이 되는 메모리 셀의 배치 위치에 응하여 판독 기준 전압을 변화시키는 어드레스 보상 회로를 구비한다.

Description

불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 개시는, 불휘발성 기억 소자를 포함하는 메모리 셀이 어레이형상으로 배치된 불휘발성 메모리 장치에 관한 것이다.
불휘발성 메모리로서, ReRAM(Resistive Random Access Memory : 저항 변화형 메모리), CBRAM(Conduction Bridge Random Access Memory : 도전성 브리지 메모리), PCRAM(Phase-Change Random Access Memory : 상(相) 변화 메모리), MRAM(Magnetoresistive Random Access Memory : 자기 저항 메모리), STTRAM (Spin Transfer Torque Random Access Memory : 스핀 주입 메모리) 등이 알려져 있다. ReRAM은, 저항 상태의 변화에 의해 데이터를 기억하는 저항 변화형 소자를 불휘발성 기억 소자로서 이용하고 있다(예를 들면 특허 문헌 1 참조).
또한, 상기 불휘발성 메모리를 이용한 메모리 셀의 구성으로서, 1R(1 Resistor) 타입이나 1D1R(1 Diode 1 Resistor) 타입이 알려져 있다. 그와 같은 메모리 셀을 복수의 비트선과 복수의 워드선과의 교차부에 배치한 크로스 포인트형의 메모리 장치가 알려져 있다.
특허 문헌 1 : 일본 특개2009-211735호 공보
상기 불휘발성 메모리 장치에서 데이터의 판독을 행하는 경우, 판독용 전압을 인가한 상태에서의 판독 기준 전류에 대한 메모리 셀의 판독 전류의 값, 또는 판독용 전류를 인가한 상태에서의 판독 기준 전압에 대한 메모리 셀의 판독 전압의 값을 검지하는 방법이 생각된다. 한편, 크로스 포인트형의 메모리 장치에서는, 비트선과 워드선에 배선 저항이 존재한다. 또한, 판독 대상의 선택 메모리 셀 이외의 일부의 비선택 메모리 셀에 기인하는 리크 전류가, 선택 비트선에 흐른다. 이들의 배선 저항이나 리크 전류가 판독 정밀도를 저하시킨다.
특허 문헌 1에는, 배선 저항에 의거하여 미리 드라이버 출력 전압을 보정하는 것 등이 제안되어 있지만, 드라이버 출력 전압을 보정한 구체적인 회로 구성은 기재되어 있지 않다. 또한, 리크 전류를 고려한 판독 보상은 이루어져 있지 않다.
따라서 판독 정밀도를 향상시킬 수 있는 불휘발성 메모리 장치를 제공하는 것이 바람직하다.
본 개시의 한 실시의 형태에 관한 불휘발성 메모리 장치는, 복수의 비트선과, 복수의 워드선과, 불휘발성 기억 소자를 포함하는 메모리 셀을 복수 가지며, 각 메모리 셀이 복수의 비트선과 복수의 워드선과의 복수의 교차부에 배치된 메모리 셀 어레이와, 메모리 셀에 기억된 데이터값을 판별하는 기준이 되는 판독 기준 전압을 생성하는 기준 전압 생성 회로와, 비트선에 전류 제한된 소정의 판독용 전류를 인가한 상태에서의, 판독 기준 전압에 대한 메모리 셀의 판독 전압의 값을 검지함에 의해, 메모리 셀에 기억된 데이터값을 판독하는 판독 회로와, 판독 회로에서의 판독 대상이 되는 메모리 셀의 배치 위치에 응하여 판독 기준 전압을 변화시키는 어드레스 보상 회로를 구비한 것이다.
본 개시의 한 실시의 형태에 관한 불휘발성 메모리 장치에서는, 비트선에 전류 제한된 소정의 판독용 전류를 인가한 상태에서의, 판독 기준 전압에 대한 메모리 셀의 판독 전압의 값을 검지함에 의해, 메모리 셀에 기억되는 데이터값이 판독된다. 이 때, 어드레스 보상 회로에 의해, 판독 대상이 되는 메모리 셀의 배치 위치에 응하여 판독 기준 전압을 변화시킨다.
본 개시의 다른 한 실시의 형태에 관한 불휘발성 메모리 장치는, 복수의 비트선과, 복수의 워드선과, 불휘발성 기억 소자를 포함하는 메모리 셀을 복수 가지며, 각 메모리 셀이 복수의 비트선과 복수의 워드선과의 복수의 교차부에 배치된 메모리 셀 어레이와, 메모리 셀에 기억된 데이터값을 판별하는 기준이 되는 판독 기준 전류를 생성하는 기준 전류 생성 회로와, 비트선에 소정의 판독용 전압을 인가한 상태에서의, 판독 기준 전류에 대한 메모리 셀의 판독 전류의 값을 검지함에 의해, 메모리 셀에 기억된 데이터값을 판독하는 판독 회로와, 판독 회로에서의 판독 대상이 되는 메모리 셀의 배치 위치에 응하여 판독 기준 전류를 변화시키는 어드레스 보상 회로를 구비한 것이다.
본 개시의 다른 한 실시의 형태에 관한 불휘발성 메모리 장치에서는, 비트선에 소정의 판독용 전압을 인가한 상태에서의, 판독 기준 전류에 대한 메모리 셀의 판독 전류의 값을 검지함에 의해, 메모리 셀에 기억되는 데이터값이 판독된다. 이 때, 어드레스 보상 회로에 의해, 판독 대상이 되는 메모리 셀의 배치 위치에 응하여 판독 기준 전류를 변화시킨다.
본 개시의 한 실시의 형태에 관한 불휘발성 메모리 장치에 의하면, 판독 기준 전압에 대한 메모리 셀의 판독 전압의 값을 검지할 때에, 판독 대상이 되는 메모리 셀의 배치 위치에 응하여 판독 기준 전압을 변화시키도록 하였기 때문에, 판독 정밀도를 향상시킬 수 있다.
본 개시의 다른 한 실시의 형태에 관한 불휘발성 메모리 장치에 의하면, 판독 기준 전류에 대한 메모리 셀의 판독 전류의 값을 검지할 때에, 판독 대상이 되는 메모리 셀의 배치 위치에 응하여 판독 기준 전류를 변화시키도록 하였기 때문에, 판독 정밀도를 향상시킬 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 불휘발성 기억 소자로서 저항 변화형 소자를 이용한 저항 변화형 메모리 소자의 제1의 예를 도시하는 회로도.
도 2는 불휘발성 기억 소자로서 저항 변화형 소자를 이용한 메모리 소자의 제2의 예를 도시하는 회로도.
도 3은 도 1에 도시한 저항 변화형 메모리 소자에서 전압 인가 전류 센스 방식으로 판독을 행하는 경우의 전압-전류 특성의 한 예를 도시하는 설명도.
도 4는 도 2에 도시한 저항 변화형 메모리 소자에서 전압 인가 전류 센스 방식으로 판독을 행하는 경우의 전압-전류 특성의 한 예를 도시하는 설명도.
도 5는 도 2에 도시한 저항 변화형 메모리 소자에서 전류 인가 전압 센스 방식으로 판독을 행하는 경우의 전압-전류 특성의 한 예를 도시하는 설명도.
도 6은 도 2에 도시한 저항 변화형 메모리 소자에서 저항에 편차가 생긴 경우의 전압-전류 특성의 한 예를 도시하는 설명도.
도 7은 도 2에 도시한 저항 변화형 메모리 소자에서 전류 인가 전압 센스 방식으로 판독을 행하는 경우의 판독 오차의 한 예를 도시하는 설명도.
도 8은 도 7에 도시한 판독 오차를 보정하는 방법의 한 예를 도시하는 설명도.
도 9는 본 개시의 제1의 실시의 형태에 관한 불휘발성 메모리 장치의 한 구성례를 도시하는 구성도.
도 10은 메모리 셀 어레이의 한 구성례를 도시하는 회로도.
도 11은 전압 리미터 부착 전류 컴플라이언스 회로의 한 구성례를 도시하는 회로도.
도 12는 센스 앰프 회로의 한 구성례를 도시하는 회로도.
도 13은 도 9에 도시한 불휘발성 메모리 장치에서의 판독 동작시의 초기의 전압 파형의 한 예를 도시하는 설명도.
도 14는 도 13에 계속된 판독 동작시의 전압 파형의 한 예를 도시하는 설명도.
도 15는 도 14의 판독 동작에 의한 판독 결과의 한 예를 도시하는 타이밍 차트.
도 16은 제2의 실시의 형태에 관한 불휘발성 메모리 장치의 한 구성례를 도시하는 구성도.
도 17은 어드레스 보상 회로의 한 구성례를 도시하는 회로도.
도 18은 도 16에 도시한 불휘발성 메모리 장치에서의 판독 동작과 판독 결과의 한 예를 도시하는 타이밍 차트.
도 19는 제3의 실시의 형태에 관한 불휘발성 메모리 장치의 한 구성례를 도시하는 구성도.
도 20은 전압 검지 회로의 한 구성례를 도시하는 회로도.
도 21은 선택 소자의 전압-전류 특성의 한 예를 도시하는 설명도.
도 22는 메모리 셀 어레이 내에 흐르는 리크 전류의 한 예를 도시하는 설명도.
도 23은 리크 전류에 의한 전압 강하를 도시하는 설명도.
도 24는 도 19에 도시한 불휘발성 메모리 장치에서의 판독 동작시의 전압 파형의 한 예를 도시하는 설명도.
도 25는 제4의 실시의 형태에 관한 불휘발성 메모리 장치의 한 구성례를 도시하는 구성도.
도 26은 도 25에 도시한 불휘발성 메모리 장치에서의 판독 동작시의 전압 파형의 한 예를 도시하는 설명도.
도 27은 제5의 실시의 형태에 관한 불휘발성 메모리 장치의 한 구성례를 도시하는 구성도.
도 28은 비트선 전압과 컴플라이언스 전류와의 관계의 한 예를 도시하는 설명도.
도 29는 도 27에 도시한 불휘발성 메모리 장치에서의 판독 동작시의 전압 파형의 한 예를 도시하는 설명도.
도 30은 제6의 실시의 형태에 관한 불휘발성 메모리 장치의 주요부의 구성례를 도시하는 회로도.
이하, 본 개시의 실시의 형태에 관해 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
0. 저항 변화형 메모리 소자의 설명
0. 1 구성(도 1, 도 2)
0. 2 전압 인가 전류 센스 방식의 과제(도 3, 도 4)
0. 3 전류 인가 전압 센스 방식의 과제(도 5∼도 8)
1. 제1의 실시의 형태(전압 리미터를 구비한 전류 인가 전압 센스 방식의 불휘발성 메모리 장치)(도 9∼도 15)
1. 1 구성
1. 1. 1 불휘발성 메모리 장치의 전체 구성례(도 9, 도 10)
1. 1. 2 전압 리미터 부착 전류 컴플라이언스 회로의 구성례(도 11)
1. 1. 3 센스 앰프 회로의 구성례(도 12)
1. 2 동작
1. 2. 1 판독 동작(도 13∼도 15)
1. 3 효과
2. 제2의 실시의 형태(어드레스 보상 회로를 구비한 불휘발성 메모리 장치)(도 16∼도 18)
2. 1 구성
2. 1. 1 불휘발성 메모리 장치의 전체 구성례(도 16)
2. 1. 2 어드레스 보상 회로의 구성례(도 17)
2. 2 동작
2. 2. 1 판독 동작(도 18)
2. 3 효과
3. 제3의 실시의 형태(리크 보상 회로를 구비한 불휘발성 메모리 장치)(도 19∼도 24)
3. 1 구성
3. 1. 1 불휘발성 메모리 장치의 전체 구성례(도 19)
3. 1. 2 전압 검지 회로의 구성례(도 20)
3. 2 동작
3. 2. 1 판독 동작(도 21∼도 24)
3. 3 효과
4. 제4의 실시의 형태(시간 제어형 전류 컴플라이언스 기능을 구비한 불휘발성 메모리 장치)(도 25, 도 26)
4. 1 구성
4. 1. 1 불휘발성 메모리 장치의 전체 구성례(도 25)
4. 2 동작
4. 2. 1 판독 동작(도 26)
4. 3 효과
5. 제5의 실시의 형태(비트선 전압 제어형 전류 컴플라이언스 기능을 구비한 불휘발성 메모리 장치)(도 27∼도 29)
5. 1 구성
5. 1. 1 불휘발성 메모리 장치의 전체 구성례(도 27)
5. 2 동작
5. 2. 1 판독 동작(도 28∼도 29)
5. 3 효과
6. 제6의 실시의 형태(전압 인가 전류 센스 방식의 불휘발성 메모리 장치)(도 30)
6. 1 구성 및 동작
6. 2 효과
7. 기타의 실시의 형태
<0. 저항 변화형 메모리 소자의 설명>
[0. 1 구성]
도 1은, 불휘발성 기억 소자로서 저항 변화형 소자(VR)를 이용한 저항 변화형 메모리 소자의 제1의 예를 도시하고 있다. 도 2는, 저항 변화형 메모리 소자의 제2의 예를 도시하고 있다.
도 1에 도시한 저항 변화형 메모리 소자는, 저항 변화형 소자(VR)와 3단자의 MOS(Metal Oxide Semiconductor) 트랜지스터(TE)로 이루어지는 1T1R(1 Transistor 1 Resistor) 타입의 메모리 셀(MC)을 갖는 구조로 되어 있다. MOS 트랜지스터(TE)의 게이트 단자는 워드선(WL)에 접속되고, 드레인 단자는 비트선(BL)에 접속되고, 소스 단자는 저항 변화형 소자(VR)를 통하여 소스선(SL)에 접속되어 있다. 비트선(BL) 및 소스선(SL)에는 각각, 배선 저항(RBL, RSL)이 존재한다. 비트선(BL) 및 소스선(SL)에는 또한, 각각 기생 용량(CBL, CSL)이 존재한다.
1T1R 타입의 저항 변화형 메모리 소자를 이용하여 메모리 셀 어레이를 구성하는 경우, 비트선(BL), 워드선(WL), 및 소스선(SL)의 3개의 배선이 필요해저서, 크로스 포인트형의 메모리 장치의 장점인 메모리 셀(MC)의 고밀도 배치가 곤란해진다. 1T1R 타입에서는, 워드선(WL)에 의해 메모리 셀(MC)의 전류치를 제어할 수 있다. 이에 의해 저항 변화형 소자(VR)의 저항 변화시의 비트선(BL)과 워드선(WL)의 전압 변화를 억제할 수 있다.
도 2에 도시한 저항 변화형 메모리 소자는, 저항 변화형 소자(VR)와 선택 소자(SE)를 직렬 접속한 1S1R(1 Selector 1 Resistor) 타입의 메모리 셀(MC)을 갖는 구조로 되어 있다. 또한, 도 2에서는 1S1R 타입의 메모리 셀(MC)로서, 선택 소자(SE)에 다이오드를 이용한 1D1R(1 Diode 1 Resistor) 타입의 메모리 셀(MC)의 구조를 도시한다.
이와 같은 1D1R 타입의 메모리 셀(MC)을, 복수의 비트선(BL)과 복수의 워드선(WL)과의 교차부에 배치함으로써 크로스 포인트형의 메모리 장치가 구성된다. 그와 같은 크로스 포인트형의 메모리 장치에서, 비트선(BL)은 저항 변화형 소자(VR)의 일단에 접속되고, 워드선(WL)은 선택 소자(SE)의 일단에 접속된다. 비트선(BL) 및 워드선(WL)에는 각각, 배선 저항(RBL, RWL)이 존재한다. 비트선(BL) 및 워드선(WL)에는 또한, 각각 기생 용량(CBL, CWL)이 존재한다.
불휘발성 메모리 장치에서 메모리 셀(MC)에 기억되는 데이터값을 판독하는 방법으로서, 전압 인가 전류 센스 방식과 전류 인가 전압 센스 방식이 있다. 전압 인가 전류 센스 방식에서는, 비트선(BL)에 판독용 전압을 인가한 상태에서의 판독 기준 전류(Iref)에 대한 메모리 셀(MC)의 판독 전류의 값을 검지함으로써 데이터값을 판독한다. 전류 인가 전압 센스 방식에서는, 비트선(BL)에 판독용 전류를 인가한 상태에서의 판독 기준 전압(Vref)에 대한 메모리 셀(MC)의 판독 전압의 값을 검지함으로써 데이터값을 판독한다.
이하, 각각의 센스 방식의 과제에 관해 설명한다.
[0. 2 전압 인가 전류 센스 방식의 과제]
도 3은, 도 1에 도시한 1T1R 타입의 저항 변화형 메모리 소자에서 전압 인가 전류 센스 방식으로 판독을 행하는 경우의 전압-전류 특성의 한 예를 도시하고 있다. 또한, 도 3에는 저항 변화형 소자(VR)와 MOS 트랜지스터(TE)와의 각각의 전압-전류 특성을 나타낸다. MOS 트랜지스터(TE)의 특성은 선형 영역의 특성을 나타낸다. 도 4는, 도 2에 도시한 1D1R 타입의 저항 변화형 메모리 소자에서 전압 인가 전류 센스 방식으로 판독을 행하는 경우의 전압-전류 특성의 한 예를 도시하고 있다. 또한, 도 4에는 저항 변화형 소자(VR)와 선택 소자(SE)의 각각의 전압-전류 특성을 나타낸다. 선택 소자(SE)의 특성은 다이오드의 특성을 나타낸다.
저항 변화형 메모리 소자에서, 저항 변화형 소자(VR)의 저항 상태는 고저항 상태와 저저항 상태로 변화하고, 기억되는 데이터값은 예를 들면 고저항 상태라면 "0", 저저항 상태라면 "1"로 구별된다. 도 3 및 도 4에 도시한 바와 같이, 판독 기준 전류(Iref)와 저항 변화형 소자(VR)의 판독 전류치를 비교함으로써, 저항 변화형 소자(VR)의 저항 상태, 나아가서는 데이터값을 판별할 수 있다.
도 3에 도시한 바와 같이, 전압 인가 전류 센스 방식에서, 1T1R 타입에서는 그 트랜지스터 특성에 의해 저전류에서의 검지가 가능하다. 한편, 1D1R 타입에서는, 도 4에 도시한 바와 같이 저항 변화형 소자(VR)가 저저항 상태일 때에 대전류가 흐른다. 크로스 포인트형의 메모리 장치에서는, 고밀도의 메모리 셀 어레이를 실현하기 위해, 1D1R 타입과 같이 선택 소자(SE)에 3단자의 MOS 트랜지스터(TE)가 아니라, 2단자의 선택 소자(SE)가 이용되는 것이 많다. 그 때문에, 데이터 판독시에 선택 소자(SE)가 전류를 제한하기 위한 기능을 갖지 않는다. 1D1R 타입에서는, 판독하고 싶은 저항 변화형 소자(VR)의 저항치에는 큰 폭이 있기 때문에, 그 저항치에 따라서는 도 4에 도시한 바와 같이 대전류가 흘러, 소자의 파괴나 특성의 열화를 일으킬 가능성이 있다.
[0. 3 전류 인가 전압 센스 방식의 과제]
(판독 전압의 상승)
도 5는, 도 2에 도시한 1D1R 타입의 저항 변화형 메모리 소자에서 전류 인가 전압 센스 방식으로 판독을 행하는 경우의 저항 변화형 소자(VR)의 전압-전류 특성의 한 예를 도시하고 있다.
도 5에 도시한 바와 같이, 전류 인가 전압 센스 방식에서는, 비트선(BL)에 전류 제한된 정전류의 소정의 판독용 전류(판독용 컴플라이언스 전류(Icomp))를 인가한 상태에서의, 판독 기준 전압(Vref)에 대한 메모리 셀(MC)의 판독 전압의 값을 검지함에 의해, 메모리 셀(MC)에 기억되는 데이터값을 판독한다. 이 경우, 판독 전압의 값은, 저항 변화형 소자(VR)에 흐르는 전류와 저항치와의 적(積)(IR적)이 된다.
도 6은, 도 2에 도시한 1D1R 타입의 저항 변화형 메모리 소자에서 저항에 편차가 생긴 경우의 저항 변화형 소자(VR)의 전압-전류 특성의 한 예를 도시하고 있다. 1D1R 타입의 저항 변화형 메모리 소자에서 전류 인가 전압 센스 방식으로 판독을 행하는 경우, 판독하고 싶은 저항 변화형 소자(VR)의 저항치는 몇자리(數桁) 이상이 넓은 범위를 취하기 때문에, 저항 변화형 소자(VR)가 고저항 상태일 때에 높은 전압이 걸릴 가능성이 있다. 예를 들면 도 6에 도시한 바와 같이 저항 변화형 소자(VR)가 매우 고저항에 흐트러진 경우, 고전압이 걸린다. 이와 같은 경우, 후술하는 제1의 실시의 형태와 같이, 메모리 셀(MC)의 판독 전압에 전압 제한을 거는 것이 바람직하다.
(판독 오차)
도 7은, 도 2에 도시한 1D1R 타입의 저항 변화형 메모리 소자에서 전류 인가 전압 센스 방식으로 판독을 행하는 경우의 판독 오차의 한 예를 도시하고 있다. 도 7에 도시한 바와 같이, 전류 인가 전압 센스 방식에서는 비트선(BL)의 배선 저항(RBL) 및 워드선(WL)의 배선 저항(RWL)이나, 반선택(半選擇) 셀(MCb)의 리크 전류(ILeak) 등에 의해, 저저항 상태일 때의 판독 전압이 판독 기준 전압(Vref)을 초과하여, 판독 오차가 생길 가능성이 있다.
도 8은, 도 7에 도시한 판독 오차를 보정하는 방법의 한 예를 도시하고 있다. 후술하는 제2 및 제3의 실시의 형태와 같이, 판독 기준 전압(Vref)을 판독 어드레스에 의거한 배선 저항(RBL, RWL)의 보상이나, 전압 검지에 의거한 리크 전류(ILeak)의 보상 등을 행함으로써 판독 오차를 막을 수 있다.
이하, 이 판독 오차에 관해보다 상세히 설명한다.
전류 인가 전압 센스 방식에서, 판독 기준 전압(Vref)을 어느 동일한 전압으로 고정한 경우, 선택하는 비트선(BL)과 선택하는 워드선(WL)의 어드레스에 따라, IR적으로 표시되는 전압 강하가 일어나, 같은 저항치의 저항 변화형 소자(VR)를 판독하는 경우에도 어드레스에 따라 다른 비트선 전압이 판독되어, 판독 결과가 다를 가능성이 있다.
여기서, 저항 변화형 소자(VR)에는, 기록 동작에서, 기록과 소거를 동일한 극성의 전압을 인가함으로써 실현하는 유니폴라형과, 기록과 소거를 반대의 극성의 전압을 인가함으로써 실현하는 바이폴라형이 있다.
유니폴라형에서, 선택한 비트선(BL)과 선택되지 않은 워드선(WL) 사이에 있는 메모리 셀(MC)(반선택 셀(MCb))에는, 선택된 메모리 셀(MC)(선택 셀(MCa))에 인가되는 전압의 반분의 전압이 인가된다. 그 때, 반선택 셀(MCb)에는 고저항 상태의 셀과 저저항 상태의 셀이 부정(不定)된 비율로 존재한다. 고저항 상태의 셀과 저저항 상태의 셀에서는 반선택 상태에서의 리크 전류(ILeak)가 크게 다르고, 그 때문에 비트선(BL) 전체의 리크 전류(ILeak)도 부정(不定)으로 된다. 따라서, 동일한 판독 어드레스를 판독한 경우에도, 그 이전에 반선택 셀(MCb)에 기록된 데이터에 따라, IR적이 다르고, 그 때문에 다른 비트선 전압이 판독되어, 판독 결과가 다를 가능성이 있다.
바이폴라형의 경우는, 상기 유니폴라형의 경우에 더하여, 선택한 워드선(WL)과 선택되지 않은 비트선(BL) 사이에 있는 반선택 셀(MCb)에도 리크 전류(ILeak)가 흐른다. 상기, 비트선(BL)의 배선 저항(RBL) 및 워드선(WL)의 배선 저항(RWL)과, 반선택 셀(MCb)을 통한 리크 전류(ILeak)는 각각 온도 특성을 갖기 때문에, 온도의 차이에 따라 IR적이 다르고, 그 때문에 다른 비트선 전압이 판독되어, 판독 결과가 다를 가능성이 있다.
상기한, 배선 저항(RBL, RWL), 리크 전류(ILeak), 및 온도의 조합에 의해, 판독하고 싶은 어드레스에서의 IR적이 다르기 때문에, 출력되는 비트선 전압이 변동할 가능성이 있다. 그 때문에 동일한 판독 기준 전압(Vref)에서는 그때마다 변동하는 비트선 전압에 대응할 수가 없을 가능성이 있다.
또한, 전압 인가 전류 센스 방식에서도, 마찬가지의 판독 오차가 생길 가능성이 있다. 비트선(BL)에 흐르는 전류가 판독 어드레스에 따라 다르고, 고정된 판독 기준 전류(Iref)를 사용하면 판독 어드레스에 따라, 저항 상태를 판별하는 임계치가 다를 가능성이 있고, 그 경우, 판독 오차가 생긴다.
(기타의 과제)
2단자의 선택 소자(SE)를 이용한 크로스 포인트형의 메모리 장치에서는, 판독 전의 메모리 셀(MC)이 비선택 상태일 때, 비트선(BL)에 접속된, 전류를 일정하게 제한하여 인가하기 위한 소자는 비포화 영역에서 동작하고 있지만, 선택 소자(SE)가 선택되면 메모리 셀(MC)에 전류가 흐르고, 전류를 제한하기 위한 소자는 포화 영역으로 이행하고, 소스 드레인 사이는 하이 임피던스 상태가 된다. 그 때문에, 비트선(BL)의 기생 용량(CBL)에 축적된 전하는 메모리 셀(MC)을 통하여 워드선(WL)으로 방전된다. 이 때, 선택 소자(SE)의 비선택으로부터 선택으로의 천이는 일반적으로는 가파르게 행하여지기 때문에 과도 전류가 흘러 과도적으로 비트선(BL)이 고전압이 될 가능성이 있다.
크로스 포인트형의 메모리 장치에서는, 판독, 기록 동작을 시작하기 전은, 주로 리크 전류(ILeak)를 최소로 하기 위해 통상, 비트선(BL), 워드선(WL) 모두 최대 기록 전압의 2분의1의 공통 전압(Vcommon)을 인가하여 둔다. 그 상태로부터 판독을 시작함에 있어서, 공통 전압(Vcommon)으로부터 비트선(BL)의 충전을 시작하면, 그 비트선(BL)의 기생 용량(CBL)에 미리 괴어 있던 부정(不定)한 전하에 의해, 판독 동작의 초기에 상기에서 나타낸 바와 같은 의도하지 않은 비트 전압 상승을 초래한 가능성이 있다. 이것은 저항 변화형 소자(VR)에 과잉한 전류를 흘리는 것이 되고, 특성의 열화를 가져올 가능성이 있다.
이 때문에, 후술하는 제1의 실시의 형태의 도 13∼도 15에 도시하는 바와 같이, 판독 대상이 되는 메모리 셀(MC)을 선택하는 선택 비트선과 선택 워드선을 일단, 접지 전위(Vss)로 하여 방전시킨 후, 선택 비트선을 판독 전압이 될 때까지 충전하는 것이 바람직하다.
또한, 비트선(BL)이, 판독 기준 전압(Vref)에 의한 센스가 가능한 소정의 전압에 도달할 때까지에, 그 전압 센스시에 사용하는 소전류를 이용하여 충전하면, 비트선(BL) 자체의 기생 용량(CBL)에 따라서는 그 충전에 많은 시간이 필요해지는 경우가 있고, 판독 시간이 길어질 가능성이 있다. 역으로, 전류를 단지 크게 하면, 저항 변화형 소자(VR)에 필요 이상의 전류가 흐르고, 소자의 특성 열화를 야기할 가능성이 있다.
이 때문에, 후술하는 제4, 제5의 실시의 형태에서 설명하는 바와 같이, 판독용 전류의 전류 제한치를 선택 비트선의 충전 중에 변경하는 것이 바람직하다.
<1. 제1의 실시의 형태>
본 실시의 형태에서는, 상술한 1D1R 타입의 저항 변화형 메모리 소자를 이용한 불휘발성 메모리 장치를 예로 설명한다. 또한, 판독 방식은 상술한 전류 인가 전압 센스 방식으로 행하는 경우를 예로 설명한다.
[1. 1 구성]
(1. 1. 1 불휘발성 메모리 장치의 전체 구성례)
도 9는, 본 개시의 제1의 실시의 형태에 관한 불휘발성 메모리 장치(1)의 전체 구성의 한 예를 도시하고 있다. 이 불휘발성 메모리 장치(1)는, 제어 회로(10)와, 메모리 셀 어레이(11)와, 비트선 디코더(12)와, 워드선 디코더(13)와, 전압 리미터 부착 전류 컴플라이언스 회로(14)와, 판독/기록 회로(15)와, 기준 전압 생성 회로(16)를 구비하고 있다.
메모리 셀 어레이(11)는, 불휘발성의 저항 변화형 소자(VR)와, 2단자형의 선택 소자(SE)를 직렬로 접속한 메모리 셀(MC)을, 복수의 비트선(BL)과 복수의 워드선(WL)과의 복수의 교차부에 수직으로 배치한 크로스 포인트형의 메모리 셀 어레이이다. 도 10에, 그 등가 회로도를 도시한다. 도 10에는, 3개의 비트선(BL0, BL1, BL2)과 3개의 워드선(WL0, WL1, WL2)과의 교차부에 메모리 셀(MC)이 배치된 예를 도시하고 있지만, 비트선(BL)과 워드선(WL), 및 메모리 셀(MC)의 수는 도시한 예로 한정되지 않는다.
메모리 셀 어레이(11)에서는, 외부로부터의 어드레스 입력에 의해 지정되는 메모리 셀(MC)에 데이터를 기록할 수 있다. 또한, 어드레스 입력에 의해 지정되는 메모리 셀(MC)에 기억된 데이터를 판독할 수 있다. 메모리 셀(MC)에 기억되는 데이터값은 저항 변화형 소자(VR)의 저항 상태로 구별된다. 예를 들면 고저항 상태라면 "0", 저저항 상태라면 "1"로 구별된다.
제어 회로(10)에는, 외부로부터의 제어 신호나 어드레스를 나타내는 신호가 입력된다. 또한, 제어 회로(10)와 판독/기록 회로(15)에는, 판독 데이터(data)와 기록 데이터가 입출력된다. 판독/기록 회로(15)는, 메모리 셀 어레이(11)에 기억하는 데이터의 기록과, 메모리 셀 어레이(11)에 기억된 데이터의 판독 동작을 행한다. 판독/기록 회로(15)는, 데이터의 판독을, 예를 들면 상술한 전류 인가 전압 센스 방식으로 행한다.
비트선 디코더(12)는, 메모리 셀 어레이(11)의 각 비트선(BL)에 접속되고, 어드레스선으로부터 입력된 열어드레스에 따라, 대응하는 비트선(BL)을 선택한다(선택 비트선). 또한, 이 때 선택되지 않은 비트선(BL)을 전부 비선택 비트선이라고 부른다.
워드선 디코더(13)는, 메모리 셀 어레이(11)의 각 워드선(WL)에 접속되고, 어드레스선으로부터 입력된 행 어드레스에 따라, 대응하는 워드선(WL)을 선택한다(선택 워드선). 또한, 이 때 선택되지 않은 워드선(WL)을 전부 비선택 워드선이라고 부른다.
기준 전압 생성 회로(16)는, 있는 고정된 판독 기준 전압(Vref)을 생성한다. 선택 비트선에 판독 전류 부하를 인가한 후의 전압이, 이 판독 기준 전압(Vref)보다도 높으면 고저항 상태(0)를, 낮으면 저저항 상태(1)를 나타낸다.
(1. 1. 2 전압 리미터 부착 전류 컴플라이언스 회로의 구성례)
전압 리미터 부착 전류 컴플라이언스 회로(14)는, 비트선(BL)에 흐르는 전류를 설정치로 제한하고, 또한 전압을 일정한 상한으로 제한한다. 전압 리미터 부착 전류 컴플라이언스 회로(14)의 회로의 한 예를 도 11에 도시한다.
전압 리미터 부착 전류 컴플라이언스 회로(14)는, 도 11에 도시한 바와 같이, 전류 컴플라이언스 회로(31)와, 전압 리미터 회로(32)를 구비한 구성이라도 좋다. 전류 컴플라이언스 회로(31)는, 서로의 게이트 단자가 접속된 PMOS형의 트랜지스터(T11, T12)와, 정전류원(33)을 갖고 있다. 전압 리미터 회로(32)는, NMOS형의 트랜지스터(T13)를 갖고 있다. 전압 리미터 회로(32)는 비트선(BL)에 접속되어 있다.
트랜지스터(T11, T12)와 정전류원(33)은, 커런트 미러 회로를 구성하고 있다. 트랜지스터(T11)가 포화 영역에서 동작하는 경우, 판독용 컴플라이언스 전류(Icomp)로서, 정전류원(33)의 정전류를 비트선(BL)에 공급한다. 트랜지스터(T13)의 게이트 단자에는, 소정의 제한 전압(Vlimit)과 소정의 임계치 전압(Vth)과의 합전압이 공급된다. 트랜지스터(T13)는, 판독 전압(Vout)이 소정의 제한 전압(Vlimit)에 달하면 포화 영역에서의 동작이 되고, 판독 전압(Vout)은 그 이상, 상승하지 않는다.
(1. 1. 3 센스 앰프 회로의 구성례)
판독/기록 회로(15)는, 선택 비트선과 접속된 전압 리미터 부착 전류 컴플라이언스 회로(14)의 전원으로서, 소정의 전압을 인가하는 드라이브 회로를 갖는다. 판독/기록 회로(15)는 또한, 판독 동작의 선택 비트선 전압과 판독 기준 전압(Vref)을 비교하고, 그 저항치에 의해 0이나 1의 데이터값을 출력하는 센스 앰프 회로(40)를 갖는다. 센스 앰프 회로(40)의 한 예를 도 12에 도시한다.
센스 앰프 회로(40)는, 도 12에 도시한 바와 같이, 서로의 게이트 단자가 접속된 PMOS형의 트랜지스터(T21, T22)와, NMOS형의 트랜지스터(T23, T24)와, NMOS형의 트랜지스터(T25)를 구비한 구성이라도 좋다. 트랜지스터(T21, T22)는, 전원과 트랜지스터(T23, T24)에 접속되어 있다. 트랜지스터(T23, T24)는, 트랜지스터(T21, T22)와 트랜지스터(T25)에 접속되어 있다. 트랜지스터(T23)의 게이트 단자에는 비트선(BL)의 전압이 입력된다. 트랜지스터(T24)의 게이트 단자에는 판독 기준 전압(Vref)이 입력된다.
센스 앰프 회로(40)는, 차동 센스 앰프로 되어 있다. 트랜지스터(T21, T22)는 커런트 미러 회로를 구성하고 있다. 트랜지스터(T23, T24)는 차동쌍이다. 트랜지스터(T25)는 센스 앰프 회로(40)를 동작 상태로 하는 스위치이고, 동작 이네이블 신호(Vb)가 게이트 단자에 입력된다.
이 센스 앰프 회로(40)에서는, 트랜지스터(T23, T24)의 각각의 게이트 단자에 입력된 전압끼리를 비교하여, 트랜지스터(T23)의 게이트 전압이 트랜지스터(T24)의 게이트 전압보다도 높으면, low의 센스 결과를 검출치(Sout)로서 출력한다. 또한, 트랜지스터(T23)의 게이트 전압이 트랜지스터(T24)의 게이트 전압보다도 낮으면, high의 센스 결과를 검출치(Sout)로서 출력한다.
[1. 2 동작]
(1. 2. 1 판독 동작)
도 13은, 도 9에 도시한 불휘발성 메모리 장치(1)에서의 판독 동작시의 초기의 전압 파형의 한 예를 도시하고 있다. 도 14는, 도 13에 계속된 판독 동작시의 전압 파형의 한 예를 도시하고 있다. 도 15는, 도 14의 판독 동작에 의한 판독 결과의 한 예를 도시하고 있다. 도 13∼도 15에서, 횡축은 시간, 종축은 전압치 또는 신호치를 나타낸다.
판독/기록 회로(15)는, 최초에, 비트선 디코더(12)와 워드선 디코더(13)를 통하여, 판독 동작 전에 모든 비트선(BL)과 워드선(WL)을 공통 전압(Vcommon)으로 구동한다(도 13). 판독/기록 회로(15)는 다음에, 비트선 디코더(12)와 워드선 디코더(13)를 통하여, 판독 대상이 되는 메모리 셀(MC)을 선택하는 선택 비트선과 선택 워드선을 일단, 접지 전위(Vss)로 구동하여 방전시킨다(도 13).
다음에, 판독/기록 회로(15)는, 판독 전압(Vout)이 될 때까지 선택 비트선을 충전한다(도 14). 이 판독 전압(Vout)은, 전압 리미터 부착 전류 컴플라이언스 회로(14)에 의해 소정의 상한으로 제한된다. 선택 비트선의 전압이 선택한 메모리 셀(MC)의 판독 전압(Vout)까지 도달하면, 판독/기록 회로(15)는 기준 전압 생성 회로(16)에서 생성된 판독 기준 전압(Vref)보다도 판독 전압이 상(上)인지 하(下)인지로 메모리 셀(MC)에 기억되어 있는 데이터값이 0인지 1인지를 판정한다(도 15). 도 15의 하단에는, 판독/기록 회로(15)의 센스 앰프 회로(40)에 입력되는 동작 이네이블 신호(SA enable)와, 판독 결과로서 출력되는 검출치(Sout)의 타이밍 차트의 예를 도시한다.
[1. 3 효과]
본 실시의 형태에 의하면, 전압 리미터 부착 전류 컴플라이언스 회로(14)에 의해 판독 전압(Vout)의 상한을 제한하도록 하였기 때문에, 판독 동작시에 저항 변화형 소자(VR)에 필요 이상의 고전압이 인가되는 것을 억제할 수 있다. 또한, 선택 비트선과 선택 워드선을 일단, 접지 전위(Vss)로 하여 방전시킨 후, 선택 비트선을 판독 전압(Vout)이 될 때까지 충전하도록 하였기 때문에, 판독 동작의 초기의 의도하지 않은 전압 상승을 억제할 수 있다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또 다른 효과가 있어도 좋다. 이후의 다른 실시의 형태 및 변형례에 관해서도 마찬가지이다.
<2. 제2의 실시의 형태>
다음에, 본 개시의 제2의 실시의 형태에 관해 설명한다. 이하에서는, 상기 제1의 실시의 형태와 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.
[2. 1 구성]
(2. 1. 1 불휘발성 메모리 장치의 전체 구성례)
도 16은, 본 개시의 제2의 실시의 형태에 관한 불휘발성 메모리 장치(1-1)의 전체 구성의 한 예를 도시하고 있다. 이 불휘발성 메모리 장치(1-1)는, 도 9의 불휘발성 메모리 장치(1)의 구성에 대해 어드레스 보상 회로(17)를 또한 구비하고 있다. 어드레스 보상 회로(17)에는, 어드레스를 나타내는 신호가 입력된다. 기타의 구성은, 도 9의 불휘발성 메모리 장치(1)의 구성과 거의 같아도 좋다. 본 실시의 형태에서도, 상술한 1D1R 타입의 저항 변화형 메모리 소자를 이용한 불휘발성 메모리 장치를 예로 설명한다. 또한, 판독 방식은 상술한 전류 인가 전압 센스 방식으로 행하는 경우를 예로 설명한다.
전류 인가 전압 센스 방식에서, 판독용 전류를 인가하여 선택 셀(MCa)의 IR적으로 표시되는 판독 전압(Vout)을 판독할 때, 선택 비트선의 배선 저항(RBL) 및 선택 워드선의 배선 저항(RWL)은 무시할 수 없다. 1셀당의 배선 저항(RBL, RWL)은 거의 일양하기 때문에, 선택 셀(MCa)까지의 배선 저항(RBL, RWL)에 의한 IR적은 어드레스에 대해 선형(線形)으로 비례한다. 그 IR적은 선택 셀(MCa)에 인가되는 전압의 강하를 가져오고, 판독 전압(Vout)도 또한 강하한다. 그 때문에, 고정된 판독 기준 전압(Vref)을 사용하고, 강하한 판독 전압(Vout)을 센스하면, 상술한 도 7에 도시한 바와 같이, 본래 고저항 상태로 판단되어야 할 메모리 셀(MC)을 저저항 상태로 오판단하여 버릴 가능성이 있다.
그래서, 본 실시의 형태에서는, 어드레스 보상 회로(17)에 의해, 판독 대상이 되는 메모리 셀(MC)의 배치 위치(어드레스)에 응하여, 판독 기준 전압(Vref)을 변화시키는 제어를 행한다.
(2. 1. 2 어드레스 보상 회로의 구성례)
도 17은, 어드레스 보상 회로(17)의 한 구성례를 도시하고 있다.
어드레스 보상 회로(17)는, 도 17에 도시한 바와 같이, 기준 전압 발생기(41)와, 오피앰프(OP1)와, PMOS형의 트랜지스터(T30)와, 래더 저항 회로(43)를 구비한 구성이라도 좋다. 래더 저항 회로(43)는, 복수의 더미 저항(R10)과, 복수의 스위치(SW10)를 갖고 있다.
어드레스 보상 회로(17)에 의해, 판독 기준 전압(Vref)을, 선택열 어드레스(비트선(BL)의 어드레스)와 선택행 어드레스(워드선(WL)의 어드레스)에 추종하여, 변화시킬 수 있다. 기준 전압 발생기(41)는 예를 들면 밴드 갭 전압 리퍼런스 등으로부터 생성된 기준 전압을 발생한다. 오피앰프(OP1)와 트랜지스터(T30)는, 기준 전압 발생기(41)에서 생성된 기준 전압으로부터 분압된 판독 기준 전압(Vref)을 생성한다. 기준 전압으로부터의 분압비는, 비트선(BL)의 어드레스와 워드선(WL)의 어드레스의 합으로부터 구하여지는 비트수를 어드레스 디코더(42)에서 디코드하고, 래더 저항 회로(43)의 스위치(SW)를 전환함으로써 구할 수 있다. 래더 저항 회로(43)의 더미 저항(R10)은, 실제의 비트선(BL)의 어드레스수와 워드선(WL)의 어드레스수의 합만큼 준비한다. 예를 들면 메모리 셀 어레이(11)가 (1024개의 비트선(BL)×(1024개의 워드선(WL))의 구성이라면, 2048개의 더미 저항(R10)을 직렬로 접속하고, 메모리 셀 어레이(11)의 더미로 한다.
[2. 2 동작]
(2. 2. 1 판독 동작)
도 18은, 도 16에 도시한 불휘발성 메모리 장치(1-1)에서의 판독 동작과 판독 결과의 한 예를 도시하고 있다. 도 18에서, 횡축은 시간, 종축은 전압치 또는 신호치를 나타낸다. 도 18의 하단에는, 판독/기록 회로(15)의 센스 앰프 회로(40)에 입력되는 동작 이네이블 신호(SA enable)와, 판독 결과로서 출력되는 검출치(Sout)의 타이밍 차트의 예를 도시한다.
본 실시의 형태에서의 판독 동작은, 상기 제1의 실시의 형태와 거의 마찬가지지만, 어드레스 보상 회로(17)에 의해, 도 18에 도시한 바와 같이 선택 어드레스에 응하여 판독 기준 전압(Vref)이 변동한다. 이에 의해, 판독 전압(Vout)의 변동을 보상한다. 이에 의해 상술한 도 7에 도시한 바와 같은 판독 오차를, 도 8에 도시한 바와 같이 보정할 수 있다.
[2. 3 효과]
본 실시의 형태에 의하면, 판독 대상이 되는 메모리 셀(MC)의 배치 위치에 응하여 판독 기준 전압(Vref)을 변화시키도록 하였기 때문에, 판독 정밀도를 향상시킬 수 있다. 본 실시의 형태에 의하면, 배선 저항(RBL, RWL)에 의한 판독 어드레스에 대한 판독 전압(Vout)의 변동을 보상하고, 판독 오차를 억제할 수 있다.
<3. 제3의 실시의 형태>
다음에, 본 개시의 제3의 실시의 형태에 관해 설명한다. 이하에서는, 상기 제1의 실시의 형태 또는 상기 제2의 실시의 형태와 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.
[3. 1 구성]
(3. 1. 1 불휘발성 메모리 장치의 전체 구성례)
도 19는, 본 개시의 제3의 실시의 형태에 관한 불휘발성 메모리 장치(1-2)의 전체 구성의 한 예를 도시하고 있다. 이 불휘발성 메모리 장치(1-2)는, 도 16의 불휘발성 메모리 장치(1-1)의 구성에 대해, 비트선 전압 검지 회로(18)와 워드선 전압 검지 회로(19)를 또한 구비하고 있다. 또한, 어드레스 보상 회로(17)에 대신하여 어드레스·리크 보상 회로(17A)를 구비하고 있다. 기타의 구성은, 도 16의 불휘발성 메모리 장치(1-1)의 구성과 거의 같아도 좋다. 본 실시의 형태에서도, 상술한 1D1R 타입의 저항 변화형 메모리 소자를 이용한 불휘발성 메모리 장치를 예로 설명한다. 또한, 판독 방식은 상술한 전류 인가 전압 센스 방식으로 행하는 경우를 예로 설명한다.
어드레스·리크 보상 회로(17A)는, 상기 제2의 실시의 형태의 어드레스 보상에 더하여, 리크 보상을 행하는 회로로 되어 있다. 크로스 포인트형의 메모리 장치에서, 선택 소자(SE)는, 도 21에서 도시되는 바와 같은 특성을 가질 필요가 있다(바이폴라형의 저항 변화형 소자(VR)의 경우). 여기서, 공통 전압(Vcommon)이 선택 비트선 전압을 구동하는 전압(Vsel)의 1/2일 때, 선택 비트선이 전압(Vsel)까지 인가된 때의, 선택 비트선과 비선택 워드선 사이에 있는 반선택 셀(MCb)에 인가되는 전압은 공통 전압(Vcommon)이 되고, 그 때에 흐르는 전류가 Ihalf가 된다.
선택 비트선으로부터 유출되는 전류와 선택 워드선에 유입되는 리크 전류(ILeak)는, 그 반선택 셀 전류의 합계가 되는데, 이 전류는 각각의 반선택 셀(MCb) 내의 저항 변화형 소자(VR)의 상태가 고저항 상태인지 저저항 상태인지의 비율에 따라 크게 다르다. 이에 의해, 선택 셀(MCa)의 전류 인가 판독에서 그 IR적은, 배선 저항(RBL, RWL)에 의한 IR적에 더하여, 반선택 셀(MCb) 전체의 리크 전류(ILeak)와, 선택 셀(MCa)까지의 경로에서의 반선택 셀(MCb)에 의한 리크 전류(ILeak)에 의해, 어드레스의 증가에 대해 비선형으로 증가한다.
그래서, 판독 셀을 선택하는 동작 전에, 반선택 셀(MCb)에 의한 선택 비트선과 선택 워드선 전체의 리크 전류(ILeak)를 검출하고, 그 전류치를 이용하여 판독 기준 전압(Vref)을 보정한다. 이에 의해, 각 어드레스마다의 IR적을 구할 수는 없지만, 전체를 평균적으로 보정함에 의해, 상기 제2의 실시의 형태의 어드레스 보상 회로(17)의 정밀도를 더욱 높게할 수 있다.
도 22에, 메모리 셀 어레이(11) 내의 반선택 셀(MCb)에 흐르는 리크 전류(ILeak)의 예를 도시한다. 예를 들면 도 22의 예에서는, 선택 셀(MCa)은 비트선(BL1)과 워드선(WL1)과의 교차점으로 되어 있다. 비선택선(BL0, BL2, WL0, WL2)에는 V/2가 인가되고, 선택 비트선(BL1)에는 V, 선택 워드선(WL1)에는 0V가 인가된다. 선택 셀(MCa)에는 V, 반선택 셀(MCb)에는 V/2 또는 -V/2가 각각 인가되고, 대응하는 전류가 흐른다.
(3. 1. 2 전압 검지 회로의 구성례)
비트선 전압 검지 회로(18)는, 복수의 비트선(BL)의 각각에 둘 수 있는 판독/기록 회로(15)에 대해 원단부의 비트선 전압(말단 전압)을 검지한다. 워드선 전압 검지 회로(19)는, 복수의 워드선(WL)의 각각에 둘 수 있는 판독/기록 회로(15)에 대해 원단부의 워드선 전압(말단 전압)을 검지한다.
도 20에, 비트선 전압 검지 회로(18)와 워드선 전압 검지 회로(19)에 적용되는 전압 검지 회로의 예로서, 소스 팔로워 회로를 도시한다. 전압 검지 회로는, 비트선(BL) 또는 워드선(WL)의 말단 전압에 의해 다른 전압을 출력하고, 판독 기준 전압(Vref)을 보정한다.
비트선 전압 검지 회로(18)와 워드선 전압 검지 회로(19)는 각각, 도 20에 도시한 바와 같이, PMOS형의 트랜지스터(T31)와, NMOS형의 트랜지스터(T32)와, 전류원(34)을 구비한 구성이라도 좋다. 트랜지스터(T31)에는, 이 전압 검지 회로의 동작을 온·오프 하는 신호(/Enable)가 게이트 단자에 입력되어도 좋다. 또한, 트랜지스터(T31)를 생략하고, 항상 검지 동작을 행하여도 좋다. 트랜지스터(T32)의 게이트 단자에는, 비트선(BL) 또는 워드선(WL)의 말단 전압(far end 전압)이 입력된다. 트랜지스터(T32)와 전류원(34)는 소스 팔로워 회로를 구성한다. 입력은 하이 임피던스로 되기 때문에 비트선(BL)과 워드선(WL)에서의 전압 및 전류에 영향은 주지 않는다.
[3. 2 동작]
(3. 2. 1 판독 동작)
본 실시의 형태에서는, 비트선(BL)과 워드선(WL)에 흐르는 리크 전류(ILeak)에 의한 전압 강하를 비트선 전압 검지 회로(18)와 워드선 전압 검지 회로(19)에 의하여 검지한다. 어드레스·리크 보상 회로(17A)는, 그 검지 결과에 의거하여 판독 기준 전압(Vref)을 보정한다.
이 불휘발성 메모리 장치(1-2)에서는, 판독 동작 전에 모든 비트선(BL)과 워드선(WL)이 공통 전압(Vcommon)으로 구동된다. 판독 동작이 시작되면, 선택 비트선과 선택 워드선에 동시에 공통 전압(Vcommon)보다도 높은 전압을 인가한다. 그 때, 선택 비트선과 선택 워드선의 원단부(遠端部)에 놓여진 비트선 전압 검지 회로(18)와 워드선 전압 검지 회로(19)에 의해, 각각의 강하한 전압을 검지할 수 있다. 배선 저항(RBL, RWL)에 의한 전압 강하는 일정하기 때문에, 그것을 공제함에 의해 각각의 리크 전류(ILeak)를 검지할 수 있다. 이 때의 동작을 도 23에 도시한다. 또한, 도 24에, 이 불휘발성 메모리 장치(1-2)에서의 판독 동작의 한 예를 도시한다. 도 23 및 도 24에서, 횡축은 시간, 종축은 전압치를 나타낸다.
도 23에 도시한 바와 같은 말단 전압을, 도 20에서 예시되는 검지 회로에 입력하고, 리크 전류의 보상을 행한다. 이 검출한 리크 전류치를 어드레스·리크 보상 회로(17A)에 피드백함에 의해, 어드레스 보상된 판독 기준 전압(Vref)을 더욱 보정한다. 그 이후의 판독 동작은, 상기 제1의 실시의 형태 또는 상기 제2의 실시의 형태와 거의 같아도 좋다. 또한, 고저항 상태의 판독 전압(Vout)은 전압 리미터 부착 전류 컴플라이언스 회로(14)에 의해, 도 24에 도시한 바와 같이 소정의 제한 전압(Vlimit)으로 제한된다.
[3. 3 효과]
본 실시의 형태에 의하면, 어드레스 보상에 더하여 리크 보상을 행하도록 하였기 때문에, 더욱 고정밀도로 판독 오차를 막을 수 있다.
<4. 제4의 실시의 형태>
다음에, 본 개시의 제4의 실시의 형태에 관해 설명한다. 이하에서는, 상기 제1 내지 제3의 실시의 형태와 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.
[4. 1 구성]
(4. 1. 1 불휘발성 메모리 장치의 전체 구성례)
도 25는, 본 개시의 제4의 실시의 형태에 관한 불휘발성 메모리 장치(1-3)의 전체 구성의 한 예를 도시하고 있다. 이 불휘발성 메모리 장치(1-3)는, 도 19의 불휘발성 메모리 장치(1-2)의 구성에 대해, 타이밍 제어 회로(20)를 또한 구비하고 있다. 기타의 구성은, 도 19의 불휘발성 메모리 장치(1-2)의 구성과 거의 같아도 좋다. 본 실시의 형태에서도, 상술한 1D1R 타입의 저항 변화형 메모리 소자를 이용한 불휘발성 메모리 장치를 예로 설명한다. 또한, 판독 방식은 상술한 전류 인가 전압 센스 방식으로 행하는 경우를 예로 설명한다.
타이밍 제어 회로(20)는, 판독용 전류의 전류 제한치를 선택 비트선의 충전 중에 변경하는 전류 제어 회로로 되어 있다.
[4. 2 동작]
(4. 2. 1 판독 동작)
상기 제3의 실시의 형태에서는, 비트선(BL)에 흐리는 판독용 전류를 작게 제한하고 있기 때문에, 도 24에 도시한 바와 같이, 비트선(BL)의 전압의 상승이 늦어지는 경우가 있다. 본 실시의 형태에서의 판독 동작은, 상기 제3의 실시의 형태와 거의 마찬가지지만, 선택 소자(SE)가 선택 상태가 되기 직전에 전류 부하가 변화하는 점이 다르다. 본 실시의 형태에서의 판독 동작을 도 26에 도시한다. 도 26에서, 횡축은 시간, 종축은 전압치를 나타낸다. 도 26에 도시한 바와 같이, 비트선(BL)이 어느 정도 상승할 때까지 판독용 전류의 전류 제한을 늦추는 제어를 행한다.
일정한 판독용 전류를 인가하여 선택 셀(MCa)의 IR적를 구한 경우, 그 전류는, 기록 또는 소거와 동일한 방향의 전류이다. 그 때문에, 판독시에서는, 그 전류에 의한 특성 열화의 영향을 최소로 하기 위해, 매우 작은 전류를 인가한다. 한편, 판독 동작의 초기에서 접지 전위(Vss)에 접지된 선택 비트선을, 선택 소자(SE)가 선택되어 판독 전압(Vout)이 출력될 때까지 상승시킬 때, 상기한 매우 작은 전류 부하로 충전하면, 비트선(BL)의 기생 용량(CBL)에 따라서는 매우 시간이 걸리게 된다.
그래서, 선택 비트선이, 선택 소자(SE)가 전류를 흘리는 전압까지 상승할 때까지는, 판독용 전류의 제한치를 크게 하든지, 제한하지 않도록 하여, 그 후, 선택 소자(SE)가 선택되어 저항 변화형 소자(VR)에 전류가 흐르기 전에, 소정의 전류치로 제한한다. 그 때, 타이밍 제어 회로(20)에 의해 결정된 시간이 경과 후에, 제한 전류치를 변경한다. 이 수법에 의해, 선택 비트선의 충전을 고속화할 수 있고, 판독 시간을 단축하는 것이 가능하다.
[4. 3 효과]
본 실시의 형태에 의하면, 판독용 전류를 제한함에 의한, 판독 시간의 저속화를, 전류 제한치의 시간에 의한 제어에 의해 고속화시켜, 판독 시간의 단축화를 도모할 수 있다.
<5. 제5의 실시의 형태>
다음에, 본 개시의 제5의 실시의 형태에 관해 설명한다. 이하에서는, 상기 제1 내지 제4의 실시의 형태와 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.
[5. 1 구성]
(5. 1. 1 불휘발성 메모리 장치의 전체 구성례)
도 27은, 본 개시의 제5의 실시의 형태에 관한 불휘발성 메모리 장치(1-4)의 전체 구성의 한 예를 도시하고 있다. 이 불휘발성 메모리 장치(1-4)는, 도 25의 불휘발성 메모리 장치(1-3)의 구성에 대해, 타이밍 제어 회로(20)에 대신하여 컴플라이언스 전류 제어 회로(21)를 구비하고 있다. 기타의 구성은, 도 25의 불휘발성 메모리 장치(1-3)의 구성과 거의 같아도 좋다. 본 실시의 형태에서도, 상술한 1D1R 타입의 저항 변화형 메모리 소자를 이용한 불휘발성 메모리 장치를 예로 설명한다. 또한, 판독 방식은 상술한 전류 인가 전압 센스 방식으로 행하는 경우를 예로 설명한다.
컴플라이언스 전류 제어 회로(21)는, 선택 비트선의 비트선 전압의 변화에 따르고, 판독용 전류의 전류 제한치를 변경한 전류 제어 회로로 되어 있다.
[5. 2 동작]
(5. 2. 1 판독 동작)
상기 제4의 실시의 형태(도 25, 도 26)에서, 타이밍 제어 회로(20)에 의해 제한 전류를 변경하는 수법을 설명하였다. 이 수법에서는, 타이밍 제어에 의해 선택 소자(SE)가 선택되기 전에 제한 전류를 변경할 필요가 있고, 선택 소자(SE)가 선택된 후가 되어 버리면, 메모리 셀(MC)의 상태의 반전이나 메모리 셀(MC) 그 자체의 파괴, 특성의 열화를 가져오기 때문에, 상당히 여유를 갖는 타이밍 제어가 필요하다.
본 실시의 형태에서는, 제한 전류치를 선택 비트선 전압에 추종시켜, 선택 비트선의 상승에 따라, 판독용의 제한 전류치에 근접하여 가는 방법을 나타낸다.
도 28은, 비트선 전압과 컴플라이언스 전류와의 관계를 도시하고 있다. 선택 비트선 전압이 0V일 때, 컴플라이언스 전류치는 최대이다. 선택 비트선 전압이 상승함에 따라 컴플라이언스 전류치는 판독용의 전류치(판독용 컴플라이언스 전류(Icomp))에 근접하고, 메모리 셀(MC)의 선택 전압에 도달하기 전에, 판독용의 전류치가 된다. 이 수법에 의해, 상기 제4의 실시의 형태와 같은 타이밍의 제어는 필요 없게 되고, 게다가, 선택 비트선의 충전을 고속화할 수 있다.
본 실시의 형태에서의 판독 동작을 도 29에 도시한다. 도 29에서, 횡축은 시간, 종축은 전압치를 나타낸다. 본 실시의 형태에서의 판독 동작은, 상기 제3의 실시의 형태와 거의 마찬가지지만, 도 29에 도시한 바와 같이, 선택 비트선의 전압에 추종하여, 전류 부하가 변화하고, 선택 소자(SE)가 선택 상태가 되기 전에는 판독용의 전류 부하로 변화하는 점이 다르다.
[5. 3 효과]
본 실시의 형태에 의하면, 선택 비트선의 비트선 전압의 변화에 응하여, 판독용 전류의 전류 제한치를 변경하도록 하였기 때문에, 판독 시간의 단축화를 도모할 수 있다.
<6. 제6의 실시의 형태>
다음에, 본 개시의 제6의 실시의 형태에 관해 설명한다. 이하에서는, 상기 제1 내지 제5의 실시의 형태와 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.
[6. 1 구성 및 동작]
상기 제2의 실시의 형태(도 16∼도 18)의 어드레스 보상의 수법은, 전압 인가 전류 센스 방식으로의 불휘발성 메모리 장치에도 응용할 수 있다.
도 1에 도시한 1T1R 타입의 저항 변화형 메모리 소자를 이용한 불휘발성 메모리 장치와 같이, 전압 인가 전류 센스 방식(도 3)에서도, 선택하는 비트선(BL)과 워드선(WL)의 어드레스에 의한 배선 저항(RBL, RWL)의 차이에 의한 출력 전류치에 차이가 나타날 가능성이 있다. 그 때, 상기 제2의 실시의 형태에서의 어드레스 보상 회로(17)를 응용하고, 어드레스에 응하여 전압 인가 전류 센스 방식에서의 판독 기준 전류(Iref)를 보정함에 의해, 어드레스에 기인하는 판독 오차를 억제할 수 있다.
도 30에, 전압 인가 전류 센스 방식에 적용되는 어드레스 보상 부착 기준 전류 생성 회로(50)의 구성을 도시한다. 어드레스 보상 부착 기준 전류 생성 회로(50)는, 기준 전류 발생기(51)와, 오피앰프(OP11)와, 저항 소자(R20)와, NMOS형의 트랜지스터(T40)와, PMOS형의 트랜지스터(T41, T42)와, PMOS형의 복수의 트랜지스터(T51, T52, … T5i)와, 스위치(SW20)를 구비한 구성이라도 좋다. 트랜지스터(T40)의 게이트 단자는 오피앰프(OP11)의 출력 단자에 접속되어 있다. 트랜지스터(T41, T42)는 서로의 게이트 단자가 접속되어 있다. 스위치(SW20)는, 복수의 트랜지스터(T51, T52, … T5i)의 각각에 대해 마련되어 있다. 복수의 트랜지스터(T51, T52, … T5i)는, 비트선(BL)의 어드레스수와 워드선(WL)의 어드레스수에 응한 수만큼 준비한다.
기준 전류 발생기(51)와, 오피앰프(OP11)와, 트랜지스터(T40)와, 저항 소자(R20)는 판독 기준 전류(Iref)를 발생시킨다. 트랜지스터(T41, T42)는, 커런트 미러 회로를 구성하고 있다. 트랜지스터(T42)의 출력은, 어드레스의 보정이 되지 않은 경우의 베이스의 판독 기준 전류(Iref)가 된다. 어드레스 디코더(52)에 의해, 복수의 트랜지스터(T51, T52, … T5i)의 게이트를 스위칭하여, 온 한 트랜지스터는 트랜지스터(T41)와 커런트 미러 회로를 구성함으로써, 판독 기준 전류(Iref)가 어드레스에 응하여 보정된다.
[6. 2 효과]
본 실시의 형태에 의하면, 전압 인가 전류 센스 방식에서, 판독 대상이 되는 메모리 셀(MC)의 배치 위치에 응하여 판독 기준 전류(Iref)를 변화시키도록 하였기 때문에, 판독 정밀도를 향상시킬 수 있다. 본 실시의 형태에 의하면, 배선 저항(RBL, RWL)에 의한 판독 어드레스에 대한 판독 전류의 변동을 보상하고, 판독 오차를 억제할 수 있다.
<7. 기타의 실시의 형태>
본 개시에 의한 기술은, 상기 각 실시의 형태의 설명으로 한정되지 않고 여러가지의 변형 실시가 가능하다.
예를 들면, 본 기술에 의한 불휘발성 메모리 장치는, 저항 변화형 메모리 장치(ReRAM) 이외의 메모리 장치, 예를 들면 CBRAM, PCRAM, MRAM, 및 STTRAM 등에도 적용 가능하다.
또한 예를 들면, 본 기술은 이하와 같은 구성을 취할 수 있다.
(1) 복수의 비트선과,
복수의 워드선과,
불휘발성 기억 소자를 포함하는 메모리 셀을 복수 가지며, 상기 각 메모리 셀이 상기 복수의 비트선과 상기 복수의 워드선과의 복수의 교차부에 배치된 메모리 셀 어레이와,
상기 메모리 셀에 기억된 데이터값을 판별하는 기준이 되는 판독 기준 전압을 생성하는 기준 전압 생성 회로와,
상기 비트선에 전류 제한된 소정의 판독용 전류를 인가한 상태에서의, 상기 판독 기준 전압에 대한 상기 메모리 셀의 판독 전압의 값을 검지함에 의해, 상기 메모리 셀에 기억된 데이터값을 판독하는 판독 회로와,
상기 판독 회로에서의 판독 대상이 되는 상기 메모리 셀의 배치 위치에 응하여 상기 판독 기준 전압을 변화시키는 어드레스 보상 회로를 구비한 불휘발성 메모리 장치.
(2) 상기 어드레스 보상 회로는, 상기 복수의 비트선의 수와 상기 복수의 워드선의 수에 응한 복수의 더미 저항을 갖는 래더 저항 회로를 구비하는 상기 (1)에 기재된 불휘발성 메모리 장치.
(3) 상기 복수의 비트선과 상기 복수의 워드선에 흐르는 리크 전류에 의한 전압 강하를 검지하는 전압 검지 회로와,
상기 전압 검지 회로에 의한 검지 결과에 의거하여 상기 판독 기준 전압을 보정한 리크 보상 회로를 또한 구비한 상기 (1) 또는 (2)에 기재된 불휘발성 메모리 장치.
(4) 상기 전압 검지 회로는,
상기 복수의 비트선의 각각에서의 상기 판독 회로에 대해 원단부의 비트선 전압을 검지하는 비트선 전압 검지 회로와,
상기 복수의 워드선의 각각에서의 상기 판독 회로에 대해 원단부의 워드선 전압을 검지하는 워드선 전압 검지 회로를 갖는 상기 (3)에 기재된 불휘발성 메모리 장치.
(5) 상기 판독용 전류를 인가한 상태에서의 상기 판독 전압을 소정의 상한으로 제한하는 전압 리미터 회로를 또한 구비한 상기 (1) 내지 (4)의 어느 하나에 기재된 불휘발성 메모리 장치.
(6) 상기 판독 회로는, 판독 대상이 되는 상기 메모리 셀을 선택하는 선택 비트선과 선택 워드선을 접지 전위로서 일단, 방전시킨 후, 상기 선택 비트선을 상기 판독 전압이 될 때까지 충전하는 상기 (1) 내지 (5)의 어느 하나에 기재된 불휘발성 메모리 장치.
(7) 상기 판독용 전류의 전류 제한치를 상기 선택 비트선의 충전 중에 변경하는 전류 제어 회로를 또한 구비한 상기 (6)에 기재된 불휘발성 메모리 장치.
(8) 상기 전류 제어 회로는, 상기 선택 비트선을 상기 접지 전위로서 방전시킨 후, 일정한 시간 경과 후에 상기 전류 제한치를 변경하는 타이밍 제어 회로를 포함하는 상기 (7)에 기재된 불휘발성 메모리 장치.
(9) 상기 전류 제어 회로는, 상기 선택 비트선의 비트선 전압의 변화에 응하여, 상기 전류 제한치를 변경하는 상기 (7)에 기재된 불휘발성 메모리 장치.
(10) 상기 불휘발성 기억 소자는, 저항 상태의 변화에 의해 데이터를 기억하는 저항 변화형 소자인 상기 (1) 내지 (9)의 어느 하나에 기재된 불휘발성 메모리 장치.
(11) 복수의 비트선과,
복수의 워드선과,
불휘발성 기억 소자를 포함하는 메모리 셀을 복수 가지며, 상기 각 메모리 셀이 상기 복수의 비트선과 상기 복수의 워드선과의 복수의 교차부에 배치된 메모리 셀 어레이와,
상기 메모리 셀에 기억된 데이터값을 판별하는 기준이 되는 판독 기준 전류를 생성하는 기준 전류 생성 회로와,
상기 비트선에 소정의 판독용 전압을 인가한 상태에서의, 상기 판독 기준 전류에 대한 상기 메모리 셀의 판독 전류의 값을 검지함에 의해, 상기 메모리 셀에 기억된 데이터값을 판독하는 판독 회로와,
상기 판독 회로에서의 판독 대상이 되는 상기 메모리 셀의 배치 위치에 응하여 상기 판독 기준 전류를 변화시키는 어드레스 보상 회로를 구비한 불휘발성 메모리 장치.
본 출원은, 일본 특허청에서 2014년 10월 30일에 출원된 일본 특허출원 번호 제2014-220979호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지의 수정, 콤비네이션, 서브콤비네이션 및 변경을 상도 할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims (11)

  1. 복수의 비트선과,
    복수의 워드선과,
    불휘발성 기억 소자를 포함하는 메모리 셀을 복수 가지며, 상기 각 메모리 셀이 상기 복수의 비트선과 상기 복수의 워드선과의 복수의 교차부에 배치된 메모리 셀 어레이와,
    상기 메모리 셀에 기억된 데이터값을 판별하는 기준이 되는 판독 기준 전압을 생성하는 기준 전압 생성 회로와,
    상기 비트선에 전류 제한된 소정의 판독용 전류를 인가한 상태에서의, 상기 판독 기준 전압에 대한 상기 메모리 셀의 판독 전압의 값을 검지함에 의해, 상기 메모리 셀에 기억된 데이터값을 판독하는 판독 회로와,
    상기 판독 회로에서의 판독 대상이 되는 상기 메모리 셀의 배치 위치에 응하여 상기 판독 기준 전압을 변화시키는 어드레스 보상 회로를 구비한 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 어드레스 보상 회로는, 상기 복수의 비트선의 수와 상기 복수의 워드선의 수에 응한 복수의 더미 저항을 갖는 래더 저항 회로를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 비트선과 상기 복수의 워드선에 흐르는 리크 전류에 의한 전압 강하를 검지하는 전압 검지 회로와,
    상기 전압 검지 회로에 의한 검지 결과에 의거하여 상기 판독 기준 전압을 보정하는 리크 보상 회로를 더 구비한 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 전압 검지 회로는,
    상기 복수의 비트선의 각각에서의 상기 판독 회로에 대해 원단부의 비트선 전압을 검지하는 비트선 전압 검지 회로와,
    상기 복수의 워드선의 각각에서의 상기 판독 회로에 대해 원단부의 워드선 전압을 검지하는 워드선 전압 검지 회로를 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 판독용 전류를 인가한 상태에서의 상기 판독 전압을 소정의 상한으로 제한하는 전압 리미터 회로를 더 구비한 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 판독 회로는, 판독 대상이 되는 상기 메모리 셀을 선택하는 선택 비트선과 선택 워드선을 접지 전위로서 일단, 방전시킨 후, 상기 선택 비트선을 상기 판독 전압이 될 때까지 충전하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 판독용 전류의 전류 제한치를 상기 선택 비트선의 충전 중에 변경하는 전류 제어 회로를 더 구비한 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 전류 제어 회로는, 상기 선택 비트선을 상기 접지 전위로서 방전시킨 후, 일정한 시간 경과 후에 상기 전류 제한치를 변경하는 타이밍 제어 회로를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제7항에 있어서,
    상기 전류 제어 회로는, 상기 선택 비트선의 비트선 전압의 변화에 응하여, 상기 전류 제한치를 변경하는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제1항에 있어서,
    상기 불휘발성 기억 소자는, 저항 상태의 변화에 의해 데이터를 기억하는 저항 변화형 소자인 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 복수의 비트선과,
    복수의 워드선과,
    불휘발성 기억 소자를 포함하는 메모리 셀을 복수 가지며, 상기 각 메모리 셀이 상기 복수의 비트선과 상기 복수의 워드선과의 복수의 교차부에 배치된 메모리 셀 어레이와,
    상기 메모리 셀에 기억된 데이터값을 판별하는 기준이 되는 판독 기준 전류를 생성하는 기준 전류 생성 회로와,
    상기 비트선에 소정의 판독용 전압을 인가한 상태에서의, 상기 판독 기준 전류에 대한 상기 메모리 셀의 판독 전류의 값을 검지함에 의해, 상기 메모리 셀에 기억된 데이터값을 판독하는 판독 회로와,
    상기 판독 회로에서의 판독 대상이 되는 상기 메모리 셀의 배치 위치에 응하여 상기 판독 기준 전류를 변화시키는 어드레스 보상 회로를 구비한 것을 특징으로 하는 불휘발성 메모리 장치.
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