JP2001243760A - 磁気抵抗効果デバイス及び磁性薄膜メモリ - Google Patents

Abstract

(57)【要約】 【課題】 メモリ素子の記録情報を正確に再生すること
ができる磁性薄膜メモリを提供する。 【解決手段】 磁性薄膜メモリ１において、メモリ素子
１０は少なくとも磁気抵抗効果素子を含み、第１のセン
ス線４１の一端（端子Ａ）を第１のデコーダ回路３１
に、第２のセンス線４２の一端（端子Ｂ）を第２のデコ
ーダ回路３２に接続する。第１のセンス線４１の他端
（端子Ｄ）、第２のセンス線４２の他端（端子Ｃ）は電
圧差を検出し増幅する差動増幅回路７０に接続されてい
る。検出回路８０においては、差動増幅回路７０の増幅
出力と基準電圧とが比較され、メモリ素子１０の記録情
報が再生される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気抵抗効果デバ
イス及び磁性薄膜メモリに関し、特に磁気抵抗効果素子
を有する磁気抵抗効果デバイス、及び磁気抵抗効果素子
を含むメモリ素子を有する磁性薄膜メモリに関する。さ
らに、本発明は、磁気抵抗効果素子の情報の再生を高精
度で行うことができる磁気抵抗効果デバイス、及びメモ
リ素子に記録された情報の再生を高精度で行うことがで
きる磁性薄膜メモリに適用して有効な技術に関する。

【０００２】

【従来の技術】磁性薄膜メモリは半導体メモリと同様に
機械的可動部のない固体メモリであるが、（ａ）電源を
遮断しても情報を維持することができる、（ｂ）放射線
による記録内容の変化に耐えることができる、（ｃ）高
速の記録再生動作が可能である等、半導体メモリと比較
して有利な点が多い。特に、巨大磁気抵抗（ＧＭＲ）効
果を利用した磁性薄膜メモリは大きな出力を得ることが
できるので、今後の研究開発に期待が寄せられている。

【０００３】図１１は磁性薄膜メモリのメモリ素子の断
面構造図である。メモリ素子１００は、ソフト磁性膜１
０１、非磁性膜１０２、ハード磁性膜１０３のそれぞれ
を順次積層して、又はこの積層膜をさらに非磁性膜を介
在させて複数積層して構成されている。つまり、メモリ
素子１００はＧＭＲ効果を利用した磁気抵抗効果素子そ
のもので構成されている。メモリ素子１００の図中左側
面にはセンス線１０５が電気的に接続され、図中右側面
にはセンス線１０６が電気的に接続されている。メモリ
素子１００の図中上面には絶縁膜１０７を介在させてワ
ード線１０８が磁気的に接続されている。

【０００４】この磁性薄膜メモリにおいて、メモリ素子
１００への情報の記録及びメモリ素子１００からの情報
の再生は、以下の通り行われている。まず、情報の記録
は、ワード線１０８に記録用電流ｉを流し、この記録用
電流ｉの流れる向きによってメモリ素子１００のハード
磁性膜１０３の磁化方向を制御することにより行われて
いる。例えば、図中、紙面裏面側から紙面表面側に向か
ってワード線１０８に記録用電流ｉを流すと、反時計回
りの磁界ｍが発生し、ハード磁性膜１０３は矢印方向に
磁化される。このハード磁性膜１０３の磁化方向により
情報「１」（又は「０」）がメモリ素子１００に記録さ
れる。逆に、紙面表面側から紙面裏面側に向かってワー
ド線１０８に記録用電流ｉを流すと、時計回りの磁界が
発生し、ハード磁性膜１０３は磁化反転され、情報
「０」（又は「１」）がメモリ素子１０３に記録され
る。

【０００５】情報の再生は、ワード線１０８に記録用電
流ｉより小さい再生用電流を流してソフト磁性膜１０１
のみに磁化反転を生じさせ、その際の抵抗変化を測定す
ることにより行われている。ＧＭＲ効果を利用すれば、
ソフト磁性膜１０１の磁化方向とハード磁性膜１０３の
磁化方向とが同一方向の場合と、磁化方向が異なる方向
の場合との抵抗変化が大きくなり、情報「１」と「０」
との判別を容易にかつ正確に行うことができる。同図１
１に示すメモリ素子１００は、ハード磁性膜１０３が右
側方向に向かって磁化され、ソフト磁性膜１０１が左側
方向に向かって磁化されているので、高抵抗体になって
いる。この場合、図１２（Ａ）に示すように、センス線
１０５と１０６との間にセンス電流を流し、センス電圧
を検出すると、センス電圧は高くなり、メモリ素子１０
０から情報「１」を再生することができる。逆に、メモ
リ素子１００が低抵抗体になっている場合、図１２
（Ｂ）に示すように、センス電流を流すとセンス電圧は
低くなり、メモリ素子１００から情報「０」を再生する
ことができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記磁
性薄膜メモリにおいては、以下の点について配慮がなさ
れていなかった。

【０００７】（１）メモリ素子１００の情報の再生は、
磁気抵抗効果素子の抵抗変化を利用しているので、セン
ス線１０５から磁気抵抗効果素子を通してセンス線１０
６にセンス電流を流し、この微小な電圧変化を検出する
ことで行う必要があった。ところが、メモリ素子１００
が行列状に配列されたマトリックスアレイ（メモリセル
アレイ）においては、メモリ素子１００の配列箇所（ア
ドレス番地）によってセンス線１０５及び１０６に付加
される内部抵抗が大きく変化してしまう。例えば、初段
のアドレス番地に相当するメモリ素子１００において
は、センス電流経路長が短く、センス線１０５及び１０
６に付加される内部抵抗は小さい。これに対して、終段
のアドレス番地に相当するメモリ素子１００において
は、センス電流経路長が長くなり、センス線１０５及び
１０６に付加される内部抵抗が大きくなる。従って、情
報の再生においては、情報「１」と「０」との判定マー
ジンを充分に確保する必要が生じ、また誤判定を誘発す
る要因となっていた。

【０００８】（２）さらに、メモリ素子１００のサイズ
を縮小した場合には、磁気抵抗効果素子の抵抗変化率が
減少してしまい、情報の再生において情報「１」と
「０」との判定マージンを充分に確保することができな
くなってしまう。従って、メモリ素子１００を高集積化
した大記録容量の磁性薄膜メモリを実現することが難し
かった。

【０００９】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、センス電流経
路に付加される内部抵抗の影響を減少することができ、
磁気抵抗効果素子の情報を正確に再生することができる
磁気抵抗効果デバイスを提供することである。

【００１０】さらに、本発明の目的は、メモリ素子の記
録情報を正確に再生することができる磁性薄膜メモリを
提供することである。

【００１１】さらに、本発明の目的は、メモリ素子のサ
イズを縮小し、高集積化及び大記録容量化を実現するこ
とができる磁性薄膜メモリを提供することである。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、磁気抵抗効果素子と、磁気
抵抗効果素子の一端に接続された第１のセンス線及び他
端に接続された第２のセンス線と、第１のセンス線の一
端から磁気抵抗効果素子を通して第２のセンス線の一端
にセンス電流を供給する回路と、第１のセンス線の他端
と第２のセンス線の他端との間の電圧差を検出し増幅す
る差動増幅回路と、差動増幅回路の増幅出力と基準電圧
とを比較し、磁気抵抗効果素子の抵抗変化を検出する検
出回路とを備えた磁気抵抗効果デバイスとしたことであ
る。ここで、「磁気抵抗効果素子」には、少なくともＧ
ＭＲ素子及びＭＲ素子が含まれる。

【００１３】このような本発明の第１の特徴に係る磁気
抵抗効果デバイスにおいては、第１のセンス線の他端と
第２のセンス線の他端との間の電圧差を検出するように
したので、磁気抵抗効果素子の一端と他端との間の電圧
差を高インピーダンスにおいて検出することができる。
つまり、第１のセンス線及び第２のセンス線に付加され
る内部抵抗に影響されることがなく、磁気抵抗効果素子
の一端と他端との間の電圧差を検出することができる。
この検出された電圧差は差動増幅回路で増幅された後に
基準電圧と比較されるので、磁気抵抗効果素子の磁気情
報を正確に再生することができる。

【００１４】本発明の第２の特徴は、磁気抵抗効果素子
を少なくとも含むメモリ素子と、メモリ素子を行列状に
複数配列したマトリックスアレイと、メモリ素子の磁気
抵抗効果素子の一端に接続された第１のセンス線及び他
端に接続された第２のセンス線と、磁気抵抗効果素子に
磁気的に接続されたワード線と、第１のセンス線の一端
から磁気抵抗効果素子を通して第２のセンス線の一端に
センス電流を供給する回路と、第１のセンス線の他端と
第２のセンス線の他端との間の電圧差を検出し増幅する
差動増幅回路と、差動増幅回路の増幅出力と基準電圧と
を比較し、磁気抵抗効果素子の磁気情報を検出する検出
回路とを備えた磁性薄膜メモリとしたことである。ここ
で、メモリ素子に少なくとも含まれる「磁気抵抗効果素
子」には、本発明の第１の特徴に係る磁気抵抗効果デバ
イスの磁気抵抗効果素子と同様に、少なくともＧＭＲ素
子及びＭＲ素子が含まれる。

【００１５】このような本発明の第２の特徴に係る磁性
薄膜メモリにおいては、第１のセンス線の他端と第２の
センス線の他端との間の電圧差を検出するようにしたの
で、メモリ素子の磁気抵抗効果素子の一端と他端との間
の電圧差を高インピーダンスにおいて検出することがで
きる。つまり、第１のセンス線及び第２のセンス線に付
加される内部抵抗に影響されることがなく、さらにマト
リックスアレイの配置箇所に影響されることがなく、磁
気抵抗効果素子の一端と他端との間の電圧差を検出する
ことができる。この検出された電圧差は差動増幅回路で
増幅された後に基準電圧と比較され、情報「１」又は
「０」の判定が行われるので、メモリ素子の記録情報を
正確に再生することができる。さらに、本発明の第２の
特徴に係る磁性薄膜メモリにおいては、上記のようにメ
モリ素子の記憶情報を正確に再生することができるの
で、メモリ素子のサイズを縮小することができ、高集積
化並びに大容量化を実現することができる。

【００１６】本発明の第３の特徴は、本発明の第２の特
徴に係る磁性薄膜メモリの基準電圧を、メモリ素子の磁
気抵抗効果素子と同一構造の磁気抵抗効果素子を少なく
とも含む基準電圧生成素子により生成したことである。
ここで、「基準電圧生成素子」には、メモリ素子の磁気
抵抗効果素子に接続された第１のセンス線及び第２のセ
ンス線と同様に、一対のセンス線が接続されていること
が好ましい。

【００１７】このような本発明の第３の特徴に係る磁性
薄膜メモリにおいては、メモリ素子の磁気抵抗効果素
子、第１及び第２のセンス線等に付加される内部抵抗等
のばらつき量（主に製造ばらつきにより発生する。）
と、基準電圧生成素子やそれに接続される配線（センス
線）等に付加される内部抵抗等のばらつき量とを一致さ
せることができる。従って、メモリ素子の記録情報とそ
の記録情報を判定する基準電圧との間のマージンのばら
つきを減少させることができるので、メモリ素子の記録
情報を正確に再生することができる。

【００１８】本発明の第４の特徴は、本発明の第２又は
第３の特徴に係る磁性薄膜メモリにおいて、メモリ素子
を選択するアドレス信号に基づき、選択されたメモリ素
子を通過するセンス電流経路の抵抗値が複数のメモリ素
子において均一化されるように補正した基準電圧を生成
する基準電圧発生回路を、さらに備えたことである。基
準電圧発生回路は、メモリ素子のアドレス番地毎に抵抗
値の補正値が格納されたメモリテーブルと、メモリテー
ブルの補正値に基づき補正された基準電圧を生成する補
正基準電圧発生回路とを備えることが実用的である。

【００１９】このような本発明の第４の特徴に係る磁性
薄膜メモリにおいては、センス電流経路の抵抗値のばら
つきを減少することができるので、メモリ素子の記憶情
報をより一層正確に再生することができる。

【００２０】本発明の第５の特徴は、本発明の第２の特
徴に係る磁性薄膜メモリにおいて、基準電圧を第２のセ
ンス線の一端と他端との間の電位差に基づいて生成した
ことである。

【００２１】このような本発明の第５の特徴に係る磁性
薄膜メモリにおいては、センス電流経路の抵抗値のばら
つきを減少することができるので、メモリ素子の記憶情
報をより一層正確に再生することができる。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。本発明の実施の形態は本発明を磁
性薄膜メモリに適用した場合を説明するが、この磁性薄
膜メモリは本発明に係る磁気抵抗効果デバイスを具現化
したものであるので、以下、磁性薄膜メモリの説明と合
わせて磁気抵抗効果デバイスの説明を行う。

【００２３】（第１の実施の形態） ［磁性薄膜メモリの構造］図１は本発明の第１の実施の
形態に係る磁性薄膜メモリの回路ブロック図である。図
１に示すように、磁性薄膜メモリ１は、磁気抵抗効果素
子を少なくとも含むメモリ素子１０と、メモリ素子１０
を行列状に複数配列したマトリックスアレイ２０と、メ
モリ素子１０の磁気抵抗効果素子の一端に接続された第
１のセンス線４１及び他端に接続された第２のセンス線
４２と、磁気抵抗効果素子に磁気的に接続された第１の
ワード線５１及び第２のワード線５２と、第１のセンス
線４１の一端（端子Ａ）から磁気抵抗効果素子を通して
第２のセンス線４２の一端（端子Ｂ）にセンス電流ｉを
供給する第１のデコーダ回路３１及び第２のデコーダ回
路３２と、第１のセンス線４１の他端（端子Ｄ）と第２
のセンス線４２の他端（端子Ｃ）との間の電圧差を検出
し増幅する差動増幅回路７０と、差動増幅回路７０の増
幅出力と基準電圧とを比較し、磁気抵抗効果素子の磁気
情報を検出する検出回路８０とを備えて構築されてい
る。第１のセンス線４１においては、その一端と選択さ
れたメモリ素子１０との間に内部抵抗Ｒｘが付加されて
いる。第２のセンス線４２においては、その一端と選択
されたメモリ素子１０との間に内部抵抗Ｒｙが付加され
ている。

【００２４】図２（Ａ）はメモリ素子１０の断面構造
図、図２（Ｂ）はメモリ素子１０の平面図である。メモ
リ素子１０は図中左右方向（Ｙ方向）に延在する第２の
センス線４２上に配設されており、メモリ素子１０上に
は図中上下方向（Ｘ方向）に延在する第１のセンス線４
１が配設されている。メモリ素子１０は、第２のセンス
線４２上に配設されかつ電気的に接続されたソフト磁性
膜１１と、このソフト磁性膜１１上の非磁性膜１２と、
この非磁性膜１２上に配設されかつ上層の第１のセンス
線４１に電気的に接続されたハード磁性膜１３とを備え
て構成されている。すなわち、本発明の実施の形態に係
るメモリ素子１０は磁気抵抗効果素子、詳細にはＧＭＲ
素子、さらに詳細には膜面に対して垂直方向にセンス電
流を流すＣＰＰ−ＧＭＲ素子で構成されている。なお、
本発明においては、メモリ素子１０に、膜面に対して平
行にセンス電流を流すＣＩＰ−ＧＭＲ素子、ＭＲ素子等
を使用することができる。

【００２５】図１に示すように、第１のセンス線４１の
一端は詳細にはスイッチアレイ３５を通して端子Ａ（セ
ンス電流ｉの入力電源端子）に接続されている。このス
イッチアレイ３５は、第１のデコーダ回路３１により制
御され、記録又は再生を行うメモリ素子１０に接続され
た第１のセンス線４１を選択するようになっている。第
１のセンス線４１の他端はスイッチアレイ３６を通して
端子Ｄに接続されている。スイッチアレイ３６は、第１
のデコーダ回路３１により（又は他のデコーダ回路）に
よりスイッチアレイ３５と連動して動作するようになっ
ている。スイッチアレイ３５、３６はいずれも電気的に
並列に接続された複数のスイッチ素子で構成されてい
る。このスイッチ素子には例えば絶縁ゲート型電界効果
トランジスタやバイポーラトランジスタ等を実用的に使
用することができる。

【００２６】第２のセンス線４２の一端は詳細にはスイ
ッチアレイ３７を通して端子Ｂ（センス電流ｉの出力電
源端子）に接続されている。このスイッチアレイ３７
は、第２のデコーダ回路３２により制御され、記録又は
再生を行うメモリ素子１０に接続された第２のセンス線
４２を選択するようになっている。第２のセンス線４２
の他端はスイッチアレイ３８を通して端子Ｃに接続され
ている。スイッチアレイ３８は、第２のデコーダ回路３
２により（又は他のデコーダ回路）によりスイッチアレ
イ３７と連動して動作するようになっている。スイッチ
アレイ３７、３８はいずれもスイッチアレイ３５、３６
のそれぞれと同等の構造で構成されている。

【００２７】図２（Ａ）及び図２（Ｂ）に示すように、
第１のセンス線４１上には、絶縁体５５を介在させ、第
２のセンス線４２の延在方向と同一方向に延在する第２
のワード線５２が配設されている。さらに、第２のワー
ド線５２上には、絶縁体５６を介在させ、第１のセンス
線４１の延在方向と同一方向に延在する第１のワード線
５１が配設されている。

【００２８】図１に示すように、第１のワード線５１
は、スイッチアレイ６３Ａを介在させて第１のデコーダ
回路３１に接続されるとともに、スイッチアレイ６３Ｂ
を介在させて第３のデコーダ回路６１に接続されてい
る。この第１のデコーダ回路３１及び第３のデコーダ回
路６１により記録又は再生を行うメモリ素子１０に接続
された第１のワード線５１が選択されるようになってい
る。第２のワード線５２は、スイッチアレイ６４Ａを介
在させて第３のデコーダ回路３２に接続されるととも
に、スイッチアレイ６４Ｂを介在させて第４のデコーダ
回路６２に接続されている。この第２のデコーダ回路３
２及び第４のデコーダ回路６２により記録又は再生を行
うメモリ素子１０に接続された第２のワード線５２が選
択されるようになっている。

【００２９】図３はマトリックスアレイ２０の具体的な
平面図である。この配列個数に限定されるものではない
が、図３に示すマトリックスアレイ２０は、Ｘ方向に８
個、Ｙ方向に８個の合計６４個のメモリ素子１０を配列
している。

【００３０】図４はメモリ素子１０の磁気抵抗効果素子
において印加磁界（Ｏｅ）と抵抗値との関係を示す図で
ある。図４に示すように、磁気抵抗効果素子に印加され
る磁界を実線で示すようにマイナス側からプラス側に向
かって増加させていくと、プラス側の数Ｏｅ付近におい
て、ソフト磁性膜１１にのみ磁化反転が生じ、高い抵抗
値が得られる。さらに磁界を増加させていくと、ソフト
磁性膜１１の磁化方向と同一方向にハード磁性膜１３に
磁化反転が生じ、抵抗値は減少する。逆に磁界を破線で
示すようにプラス側からマイナス側に向かって減少させ
ていくと、抵抗値の変化は同様の傾向を示す。メモリ素
子１０においては、この抵抗値が高い状態が例えば情報
「１」（又は情報「０」）の記録状態であり、抵抗値が
低い状態が例えば情報「０」（又は情報「１」）の記録
状態である。

【００３１】図５は図１に示す差動増幅回路７０及び検
出回路８０のブロック回路図である。差動増幅回路７０
は、高インピーダンス演算増幅回路７１及び７２と、電
圧センスアンプ回路７３とを少なくとも備えて構成され
ている。高インピーダンス演算増幅回路７１の一方の入
力は端子Ｃ、すなわちスイッチアレイ３８を通して第２
のセンス線４２の他端に接続されている。高インピーダ
ンス演算増幅回路７２の一方の入力は端子Ｄ、すなわち
スイッチアレイ３６を通して第１のセンス線４１の他端
に接続されている。高インピーダンス演算増幅回路７
１、７２のそれぞれの他方の入力は、互いに接続される
とともに、出力を帰還させている。電圧センスアンプ回
路７３の一方の差動入力には高インピーダンス演算増幅
回路７１の出力が接続され、他方の差動入力には高イン
ピーダンス演算増幅回路７２の出力が接続されている。
電圧センスアンプ回路７３の出力は、一部を帰還させる
とともに、検出回路８０の入力に接続されている。

【００３２】検出回路８０は、基準電圧発生回路８２
と、電圧コンパレータ回路８１とを少なくとも備えて構
成されている。基準電圧発生回路８２は、メモリ素子１
０の記録情報の情報「１」か「０」かの判定を行う基準
電圧を生成するようになっている。基準電圧発生回路８
２は、通常、情報「１」に相当する電圧と、情報「０」
に相当する電圧との中間電圧を生成するようになってい
る。本発明の第１の実施の形態に係る基準電圧発生回路
８２は抵抗分割方式により基準電圧を生成している。電
圧コンパレータ回路８１の一方の入力には差動増幅回路
７０の電圧センスアンプ回路７３の出力が接続され、他
方の入力には基準電圧発生回路８２が接続され基準電圧
が入力されるようになっている。すなわち、電圧コンパ
レータ回路８１は、電圧センスアンプ回路７３により差
動増幅された出力と基準電圧とを比較し、情報「１」か
「０」かの判定を行い、判定された情報「１」又は
「０」を出力するようになっている。

【００３３】［磁性薄膜メモリの記録再生動作］次に、
磁性薄膜メモリ１の情報記録動作及び情報再生動作を説
明する。

【００３４】（１）情報記録動作 図１に示す磁性薄膜メモリ１において、第１のデコーダ
回路３１及び第３のデコーダ回路６１はＸアドレス信号
の入力によりスイッチアレイ６３Ａ及び６３Ｂを介して
第１のワード線５１を選択し、第２のデコーダ回路３２
及び第４のデコーダ回路６２はＹアドレス信号の入力に
よりスイッチアレイ６４Ａ及び６４Ｂを介して第２のワ
ード線５２を選択し、第１のワード線５１及び第２のワ
ード線５２に記録電圧が印加される。この選択された第
１のワード線５１と第２のワード線５２との交差箇所に
配列されたメモリ素子１０においては、第１のワード線
５１の記録電圧により発生する磁界と第２のワード線５
２の記録電圧により発生する磁界との合成磁界のアステ
ロイド曲線の外側の磁界がハード磁性膜１３にのみ印加
されるようにすることで情報が記録される。

【００３５】（２）情報再生動作 図１に示す磁性薄膜メモリ１において、第１のデコーダ
回路３１はＸアドレス信号の入力によりスイッチアレイ
３５を介して第１のセンス線４１を選択し、第２のデコ
ーダ回路３２はＹアドレス信号の入力によりスイッチア
レイ３７を介して第２のセンス線４２を選択し、第１の
センス線４１から第２のセンス線４２にセンス電流ｉが
流される。同時に、第１のデコーダ回路３１及び第３の
デコーダ回路６１はＸアドレス信号の入力によりスイッ
チアレイ６３Ａ及び６３Ｂを介して第１のワード線５１
を選択し、第２のデコーダ回路３２及び第４のデコーダ
回路６２はＹアドレス信号の入力によりスイッチアレイ
６４Ａ及び６４Ｂを介して第２のワード線５２を選択
し、第１のワード線５１及び第２のワード線５２に再生
電圧が印加される。この選択された第１のセンス線４１
と第２のセンス線４２との交差箇所、並びに第１のワー
ド線５１と第２のワード線５２との交差箇所に配列され
たメモリ素子１０においては、第１のワード線５１の記
録電圧により発生する磁界と第２のワード線５２の記録
電圧により発生する磁界との合成磁界のアステロイド曲
線の外側の磁界がソフト磁性膜１１のみ磁化反転するよ
うに印加される。この状態において、端子Ａから第１の
センス線４１を通してメモリ素子１０にセンス電流ｉが
流れ、このセンス電流ｉは第２のセンス線４２を通して
端子Ｂに流れ、一定のセンス電流ｉがメモリ素子１０の
磁気抵抗効果素子の抵抗値（記録情報）に応じて流れ
る。このメモリ素子１０の両端の電圧差は第１のセンス
線４１の他端側の端子Ｄと第２のセンス線４２の他端側
の端子Ｃとの間の電圧差として高インピーダンスで表れ
る。差動増幅回路７０の高インピーダンス演算増幅回路
７１において端子Ｃの電圧が増幅され、高インピーダン
ス演算増幅回路７２において端子Ｄの電圧が増幅された
後に、これらの電圧は電圧センスアンプ回路７３により
差動増幅される。検出回路８０においては、電圧コンパ
レータ回路８１により、この差動増幅された電圧と基準
電圧発生回路８２からの基準電圧との比較が行われ、情
報「１」又は「０」の判定が行われる。判定された情報
は電圧コンパレータ回路８１から再生情報として出力さ
れる。

【００３６】このような本発明の第１の実施の形態に係
る磁性薄膜メモリ１においては、第１のセンス線４１の
他端（端子Ｄ）と第２のセンス線４２の他端（端子Ｃ）
との間の電圧差を検出するようにしたので、メモリ素子
１０の磁気抵抗効果素子の一端と他端との間の電圧差を
高インピーダンスにおいて検出することができる。つま
り、第１のセンス線４１及び第２のセンス線４２に付加
される内部抵抗Ｒｘ及びＲｙに影響されることがなく、
さらにマトリックスアレイ２０の配置箇所に影響される
ことがなく、磁気抵抗効果素子の一端と他端との間の電
圧差を検出することができる。この検出された電圧差は
差動増幅回路７０で増幅された後に検出回路８０におい
て基準電圧と比較され、情報「１」又は「０」の判定が
行われるので、メモリ素子１０の記録情報を正確に再生
することができる。

【００３７】さらに、本発明の第１の実施の形態に係る
磁性薄膜メモリ１においては、上記のようにメモリ素子
１０の記憶情報を正確に再生することができるので、メ
モリ素子１０のサイズを縮小することができ、高集積化
並びに大容量化を実現することができる。

【００３８】（第２の実施の形態）本発明の第２の実施
の形態は、本発明の第１の実施の形態に係る磁性薄膜メ
モリ１において、メモリ素子１０の磁気抵抗効果素子と
同一構造の磁気抵抗効果素子により、記録情報の判定を
行うための基準電圧を生成する場合を説明するものであ
る。

【００３９】図６は本発明の第２の実施の形態に係る磁
性薄膜メモリの回路ブロック図、図７は磁性薄膜メモリ
のメモリ素子及び基準電圧生成素子の平面図である。本
発明の第２の実施の形態に係る磁性薄膜メモリ１は、マ
トリックスアレイ２０の少なくとも一カ所に基準電圧生
成素子１５が配設されている。この基準電圧生成素子１
５は、メモリ素子１０の磁気抵抗効果素子（例えばＧＭ
Ｒ素子）と同一構造で形成され、かつ同一製造プロセス
で製作された磁気抵抗効果素子（図２（Ａ）参照。）を
少なくとも備えて構成されている。基準電圧生成素子１
５には、その電圧差を検出する必要があるので、第１の
センス線４１と同等の第３のセンス線４３、第２のセン
ス線４２と同等の第４のセンス線４４のそれぞれが接続
されている。情報記録及び情報再生の必要がないので、
基準電圧生成素子１５にはワード線が配設されていな
い。

【００４０】図８は本発明の第２の実施の形態に係る差
動増幅回路７０及び検出回路８０のブロック回路図であ
る。差動増幅回路７０は本発明の第１の実施の形態に係
る図５に示す差動増幅回路７０と同一構造である。

【００４１】検出回路８０は、基準電圧発生回路８３
と、電圧コンパレータ回路８１とを少なくとも備えて構
成されており、この基準電圧発生回路８３は差動増幅回
路７０と類似した構造で構成されている。すなわち、基
準電圧発生回路８３は、高インピーダンス演算増幅回路
８３１及び８３２と、電圧センスアンプ回路８３３とを
少なくとも備えて構成されている。高インピーダンス演
算増幅回路８３１の一方の入力は端子ＣＲ、すなわち第
４のセンス線４４の他端に接続されている。第４のセン
ス線４４の一端は端子ＢＲに接続され、端子ＢＲは端子
Ｂと同一電源に設定されている。高インピーダンス演算
増幅回路８３２の一方の入力は端子ＤＲ、すなわち第３
のセンス線４３の他端に接続されている。第３のセンス
線４３の一端は端子ＡＲに接続され、端子ＡＲは端子Ａ
と同一電源に設定されている。高インピーダンス演算増
幅回路８３１、８３２のそれぞれの他方の入力は、互い
に接続されるとともに、出力を帰還させている。電圧セ
ンスアンプ回路８３３の一方の差動入力には高インピー
ダンス演算増幅回路８３１の出力が接続され、他方の差
動入力には高インピーダンス演算増幅回路８３２の出力
が接続されている。電圧センスアンプ回路８３３の出力
は、一部を帰還させるとともに、検出回路８０の入力に
接続されている。

【００４２】すなわち、基準電圧発生回路８３は、メモ
リ素子１０の記録情報に応じた電圧差を差動増幅回路７
０により差動増幅する手法と同様に、メモリ素子１０と
同一構造の基準電圧生成素子１５の磁気情報に応じた電
圧差を差動増幅することによりメモリ素子１０の記録情
報を判定するための基準電圧を生成するようになってい
る。なお、本発明の第２の実施の形態に係る磁性薄膜メ
モリ１の情報記録動作並びに情報再生動作は、本発明の
第１の実施の形態に係る磁性薄膜メモリ１の情報記録動
作並びに情報再生動作と基本的には同一であるので、こ
こでの説明は省略する。

【００４３】このように本発明の第２の実施の形態に係
る磁性薄膜メモリ１においては、本発明の第１の実施の
形態に係る磁性薄膜メモリ１により得られる効果に加え
て、メモリ素子１０の磁気抵抗効果素子、第１のセンス
線４１、第２のセンス線４２等に付加される内部抵抗等
のばらつき量（主に製造ばらつきにより発生する。）
と、基準電圧生成素子１５やそれに接続される第３のセ
ンス線４３、第４のセンス線４４等に付加される内部抵
抗等のばらつき量とを一致させることができる。従っ
て、メモリ素子１０の記録情報とその記録情報を判定す
る基準電圧との間のマージンのばらつきを減少させるこ
とができるので、メモリ素子１０の記録情報を正確に再
生することができる。

【００４４】（第３の実施の形態）本発明の第３の実施
の形態は、本発明の第１の実施の形態に係る磁性薄膜メ
モリ１において、センス電流経路の内部抵抗値に応じ
て、記録情報の判定を行う基準電圧を補正した例を説明
するものである。前述の図１に示す磁性薄膜メモリ１に
おいて、第１のセンス線４１及び第２のセンス線４２に
はマトリックスアレイ２０上のすべて領域で一定のセン
ス電流ｉが流されているために、メモリ素子１０から検
出される記録情報には、端子Ａとメモリ素子１０との間
の内部抵抗Ｒｘ、メモリ素子１０と端子Ｂとの間の内部
抵抗Ｒｙを含む直流分が存在する。これらの内部抵抗Ｒ
ｘ、Ｒｙが充分に小さい場合には記録情報の検出に影響
はないが、メモリ素子１０が微細化されるに従って、メ
モリ素子１０の磁気抵抗効果素子の抵抗値に対して内部
抵抗Ｒｘ及びＲｙの割合が大きくなり、記録情報の検出
の妨げになる。そこで、端子Ｂを基準電位とし、第２の
センス線４２の一端とメモリ素子１０との間に対応した
電圧を基準電圧とすることで、内部抵抗Ｒｘ、Ｒｙの影
響を減少することができる。

【００４５】図９は本発明の第３の実施の形態に係る磁
性薄膜メモリの差動増幅回路及び検出回路のブロック回
路図である。本発明の第３の実施の形態に係る磁性薄膜
メモリ１は、メモリ素子１０を選択するアドレス信号に
基づき、選択されたメモリ素子１０を通過するセンス電
流経路の抵抗値（内部抵抗Ｒｘ及びＲｙ）が複数のメモ
リ素子１０において均一化されるように補正した基準電
圧を生成する基準電圧発生回路８４を検出回路８０に備
えて構成されている。この基準電圧発生回路８４は、メ
モリ素子１０のマトリックスアレイ２０におけるアドレ
ス番地毎に抵抗値の補正値が格納されたメモリテーブル
８４１と、メモリテーブル８４１の補正値に基づき補正
された基準電圧を生成する補正基準電圧発生回路８４２
とを備えている。

【００４６】すなわち、メモリ素子１０の記録情報を再
生する際に、このメモリ素子１０の選択に使用したＸア
ドレス信号及びＹアドレス信号をメモリテーブル８４１
に入力し、メモリテーブル８４１においてＸアドレス信
号及びＹアドレス信号に対応した補正値を決定し、この
補正値に基づき補正基準電圧発生回路８４２において補
正された基準電圧が生成される。補正基準電圧発生回路
８４２において生成された基準電圧は電圧コンパレータ
回路８１に入力され、電圧コンパレータ回路８１におい
てメモリ素子１０の記録情報と基準電圧とが比較され、
情報「１」か「０」かの判定が行われる。

【００４７】このような本発明の第３の実施の形態に係
る磁性薄膜メモリ１においては、メモリテーブル８４１
及び補正基準電圧発生回路８４２を有する基準電圧発生
回路８４を備え、センス電流経路の抵抗値に応じて基準
電圧を補正し、センス電流経路の抵抗値のばらつきを減
少させたので、メモリ素子の記憶情報をより一層正確に
再生することができる。

【００４８】（第４の実施の形態）本発明の第４の実施
の形態は、本発明の第３の実施の形態に係る磁性薄膜メ
モリ１と同様に、センス電流経路の内部抵抗値に応じ
て、記録情報の判定を行う基準電圧を補正した例を説明
するものである。

【００４９】図１０は本発明の第４の実施の形態に係る
磁性薄膜メモリの差動増幅回路及び検出回路のブロック
回路図である。本発明の第４の実施の形態に係る磁性薄
膜メモリ１の検出回路８０は、本発明の第１の実施の形
態に係る図５に示す基準電圧発生回路８２に代えて、第
２のセンス線４２の一端と他端との間の電位差に基づい
て基準電圧を生成する基準電圧発生回路８５を備えて構
成されている。

【００５０】この基準電圧発生回路８５は、差動増幅回
路７０に類似した構造で構成されている。すなわち、基
準電圧発生回路８５は、高インピーダンス演算増幅回路
８５１及び８５２と、電圧センスアンプ回路８５３とを
少なくとも備えて構成されている。高インピーダンス演
算増幅回路８５１の一方の入力は端子Ｂ、すなわち第２
のセンス線４２の一端に接続されている。高インピーダ
ンス演算増幅回路８５２の一方の入力は端子Ｃ、すなわ
ち第２のセンス線４２の他端に接続されている。高イン
ピーダンス演算増幅回路８５１、８５２のそれぞれの他
方の入力は、互いに接続されるとともに、出力を帰還さ
せている。電圧センスアンプ回路８５３の一方の差動入
力には高インピーダンス演算増幅回路８５１の出力が接
続され、他方の差動入力には高インピーダンス演算増幅
回路８５２の出力が接続されている。電圧センスアンプ
回路８５３の出力は、一部を帰還させるとともに、電圧
コンパレータ回路８１の入力に接続されている。

【００５１】すなわち、基準電圧発生回路８５は、メモ
リ素子１０の記録情報に応じた電圧差を差動増幅回路７
０により差動増幅する手法と同様に、第２のセンス線４
２の端子Ｂと端子Ｃとの間の電圧差を差動増幅すること
によりメモリ素子１０の記録情報を判定するための基準
電圧を生成するようになっている。なお、本発明の第４
の実施の形態に係る磁性薄膜メモリ１の情報記録動作並
びに情報再生動作は、本発明の第１の実施の形態に係る
磁性薄膜メモリ１の情報記録動作並びに情報再生動作と
基本的には同一であるので、ここでの説明は省略する。

【００５２】このような本発明の第４の実施の形態に係
る磁性薄膜メモリ１においては、センス電流経路の抵抗
値のばらつきを減少することができるので、メモリ素子
１０の記憶情報をより一層正確に再生することができ
る。

【００５３】（その他の実施の形態）本発明は上記複数
の実施の形態によって記載したが、この開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。

【００５４】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の妥当な特許請求の範囲
に係る発明特定事項によってのみ定められるものであ
る。

【００５５】

【発明の効果】本発明は、センス電流経路に付加される
内部抵抗の影響を減少することができ、磁気抵抗効果素
子の情報を正確に再生することができる磁気抵抗効果デ
バイスを提供することができる。

【００５６】さらに、本発明は、メモリ素子の記録情報
を正確に再生することができる磁性薄膜メモリを提供す
ることができる。

【００５７】さらに、本発明は、メモリ素子のサイズを
縮小し、高集積化及び大記録容量化を実現することがで
きる磁性薄膜メモリを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る磁性薄膜メモ
リの回路ブロック図である。

【図２】（Ａ）本発明の第１の実施の形態に係るメモリ
素子の断面構造図（図２（Ｂ）に示すＦ２Ａ−Ｆ２Ａ切
断線で切った断面構造図）、（Ｂ）はメモリ素子の平面
図である。

【図３】本発明の第１の実施の形態に係るマトリックス
アレイの平面図である。

【図４】本発明の第１の実施の形態に係るメモリ素子の
磁気抵抗効果素子において印加磁界と抵抗値との関係を
示す図である。

【図５】本発明の第１の実施の形態に係る差動増幅回路
及び検出回路のブロック回路図である。

【図６】本発明の第２の実施の形態に係る磁性薄膜メモ
リの回路ブロック図である

【図７】本発明の第２の実施の形態に係る磁性薄膜メモ
リのメモリ素子及び基準電圧生成素子の平面図である。

【図８】本発明の第２の実施の形態に係る差動増幅回路
及び検出回路のブロック回路図である。

【図９】本発明の第３の実施の形態に係る磁性薄膜メモ
リの差動増幅回路及び検出回路のブロック回路図であ
る。

【図１０】本発明の第４の実施の形態に係る磁性薄膜メ
モリの差動増幅回路及び検出回路のブロック回路図であ
る。

【図１１】従来技術に係る磁性薄膜メモリのメモリ素子
の断面構造図である。

【図１２】（Ａ）、（Ｂ）はいずれも従来技術に係る磁
性薄膜メモリのメモリ素子において電流波形と電圧波形
とを示す図である。

【符号の説明】 １ 磁性薄膜メモリ １０ メモリ素子 １１ ソフト磁性膜 １２ 非磁性層 １３ ハード磁性層 １５ 基準電圧生成素子 ２０ マトリックスアレイ ３１ 第１のデコーダ回路 ３２ 第２のデコーダ回路 ３５、３６、３７、３８、６３Ａ、６３Ｂ、６４Ａ、６
４Ｂ スイッチアレイ ４１ 第１のセンス線 ４２ 第２のセンス線 ４３ 第３のセンス線 ４４ 第４のセンス線 ５１ 第１のワード線 ５２ 第２のワード線 ６１ 第３のデコーダ回路 ６２ 第４のデコーダ回路 ７０ 差動増幅回路 ７１、７２、８３１、８３２、８５１、８５２ 高イン
ピーダンス増幅回路 ７３、８３３、８５３ 電圧センスアンプ回路 ８０ 検出回路 ８１ 電圧コンパレータ回路 ８２、８３、８４、８５ 基準電圧発生回路 ８４１ メモリテーブル ８４２ 補正基準電圧発生回路

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 43/08 Ｚ 43/08 Ｇ０１Ｒ 33/06 Ｒ Ｆターム(参考） 2G017 AD55 AD63 AD65 5F083 FZ10 GA09 GA11 KA01 LA03 LA10

Claims (6)

【特許請求の範囲】
1. 【請求項１】 磁気抵抗効果素子と、 前記磁気抵抗効果素子の一端に接続された第１のセンス
   線及び他端に接続された第２のセンス線と、 前記第１のセンス線の一端から磁気抵抗効果素子を通し
   て前記第２のセンス線の一端にセンス電流を供給する回
   路と、 前記第１のセンス線の他端と第２のセンス線の他端との
   間の電圧差を検出し増幅する差動増幅回路と、 前記差動増幅回路の増幅出力と基準電圧とを比較し、前
   記磁気抵抗効果素子の抵抗変化を検出する検出回路と を備えたことを特徴とする磁気抵抗効果デバイス。
2. 【請求項２】 磁気抵抗効果素子を少なくとも含むメモ
   リ素子と、 前記メモリ素子を行列状に複数配列したマトリックスア
   レイと、 前記メモリ素子の磁気抵抗効果素子の一端に接続された
   第１のセンス線及び他端に接続された第２のセンス線
   と、 前記磁気抵抗効果素子に磁気的に接続されたワード線
   と、 前記第１のセンス線の一端から磁気抵抗効果素子を通し
   て前記第２のセンス線の一端にセンス電流を供給する回
   路と、 前記第１のセンス線の他端と第２のセンス線の他端との
   間の電圧差を検出し増幅する差動増幅回路と、 前記差動増幅回路の増幅出力と基準電圧とを比較し、前
   記磁気抵抗効果素子の磁気情報を検出する検出回路とを
   備えたことを特徴とする磁性薄膜メモリ。
3. 【請求項３】 前記基準電圧は、 前記メモリ素子の磁気抵抗効果素子と同一構造の磁気抵
   抗効果素子を少なくとも含む基準電圧生成素子により生
   成されたことを特徴とする請求項２に記載の磁性薄膜メ
   モリ。
4. 【請求項４】 前記メモリ素子を選択するアドレス信号
   に基づき、選択されたメモリ素子を通過するセンス電流
   経路の抵抗値が複数のメモリ素子において均一化される
   ように補正した基準電圧を生成する基準電圧発生回路
   を、さらに備えたことを特徴とする請求項２又は請求項
   ３に記載の磁性薄膜メモリ。
5. 【請求項５】 前記基準電圧発生回路は、 メモリ素子のアドレス番地毎に前記抵抗値の補正値が格
   納されたメモリテーブルと、 前記メモリテーブルの補正値に基づき補正された基準電
   圧を生成する補正基準電圧発生回路とをさらに備えたこ
   とを特徴とする請求項４に記載の磁性薄膜メモリ。
6. 【請求項６】 前記基準電圧は、 前記第２のセンス線の一端と他端との間の電位差に基づ
   いて生成されることを特徴とする請求項２に記載の磁性
   薄膜メモリ。