JP6220031B2 - 不揮発性半導体記憶回路 - Google Patents

Description

本発明は不揮発性メモリを有する半導体記憶回路に関する。

半導体回路装置は電圧の調整のために抵抗分圧回路をもつことがしばしばある。この回路が用いられている一例として、通常ボルテージディテクターと呼ばれる電圧検出回路装置を挙げることができる。これは、基準電圧、アンプ、抵抗分圧回路、出力トランジスタ、より構成され、設定した検出電圧値よりも電圧が高いか低いかによって、Ｈｉ／Ｌｏを出力する回路装置である。この回路を半導体ウエハプロセスで製造すると、製造工程のバラツキのために、基準電圧がばらついてしまう。そこで、抵抗分圧回路の分圧比を任意に調整できるようにしておくことで、検出電圧値を一定値に設定できるようにしている。また、抵抗分圧回路の分圧比をコントロールすることで、検出電圧値をコントロールできるので、任意の検出電圧値を容易に得られるというメリットがある。

抵抗分圧回路の分圧比を調整する手段としてよく用いられるのが、トリミング用フューズである。抵抗分圧回路を構成する多数の抵抗体毎に並列にフューズを配し、このフューズをレーザーでカットすることでトリミングを行う。カットされていないフューズと並列な抵抗体はフューズで短絡するために抵抗体として機能しなくなり、カットされたフューズと並列な抵抗体はフューズがカットされる、つまりＯＰＥＮ状態なので抵抗体として働くというものになっている。

この他に電気的に書込可能なＥＰＲＯＭを使うことも多い。抵抗体と並列にトランジスタを配し、ＥＰＲＯＭの記憶情報によって、並列に配置したトランジスタをＯＮ／ＯＦＦさせることでトリミングを行う。ＥＰＲＯＭのメリットはパッケージやボードに組んだ後でも電気的に書込可能な点である。フューズの場合はレーザー照射が必要なためにパッケージに組む前に行う必要がある。

次にＥＰＲＯＭについてだが、ＥＰＲＯＭにもいろいろな方式があるが、よく使われるのは、フローティングゲートを有し、フローティングゲートに蓄えられた電荷によって、しきい値電圧ＶＴが変化することを利用して、データの１／０を記憶するＭＯＳトランジスタ構造のものである。以下でＥＰＲＯＭとはこの構造のものを指すことにする。

ＥＰＲＯＭを用いる場合の要求事項は、消費電流が小さいこと、データ化けが生じないこと、回路が小さいことが代表的なものとして挙げられる。
ＥＰＲＯＭへのデータの書込はドレイン／ソース間に高電圧を与えて、ソース／ドレイン間を流れる電荷がホットキャリアになること、いわゆるホットキャリア注入を利用したものが多い。この書込方式の特徴は、ソース／ドレイン間に高電圧を与えることである。

この方式の場合、データの読み出しや保持においてドレインにある程度の電圧が印加されていると、読み出しや保持においても書き込みが生じることがある。そのため特許文献１のような手法が提案されている。これの特徴はＥＰＲＯＭに電圧を印加して、一瞬電流を流してデータを読み出して、そのデータをラッチ回路に記憶するというものである。ラッチ回路は電源がＯＮしている期間はデータを記憶し続けるので、電源をＯＮした瞬間だけＥＰＲＯＭに電圧を印加し、それ以降は電圧を印加しないようにすることができる。そのためＥＰＲＯＭの記憶データが化けることが減り、信頼性が向上する。

次に特許文献２について紹介する。これはＥＰＲＯＭを２つ直列に並べ、一方がＯＮ、他方がＯＦＦするようにしたものである。どちらか一方がＯＦＦしているので、電源間に電流は流れない。また、特許文献１と比較して簡単な回路構成であるため、面積が小さいという利点がある。

特開平７−１２２０９０号公報 特開２００３−２５７１８６号公報

従来例として図１７に示す特許文献１の方法では、ラッチ回路にデータを読み出す際の問題がある。特許文献２に述べられているように、特に電源電圧がオンした直後の読出に課題がある。また、背景技術で述べたボルテージディテクターに応用した場合、電源電圧の端子と電圧を検出する端子が共用であることが多く、電源電圧自体が安定していないので、特にこの問題が起き易い。

特許文献２の場合、ラッチ回路の問題は回避できるものの、ＥＰＲＯＭのどちらか一方のドレイン電圧が高くなるために、僅かな書込が少しずつ生じてＥＰＲＯＭのデータが化けるという問題がある。

ボルテージディテクターの場合、検出電圧の許可範囲が広い方が望ましいのは自明である。例えば検出電圧５Ｖで出力が１／０切り替わるボルテージディテクターの場合、検出端子に印加が許可される電圧は４Ｖ〜６Ｖよりも１Ｖ〜１０Ｖの方が製品競争力は高い。先に述べたように、電源電圧と電圧を検出する端子が共用であることが多いので、電源電圧の許可範囲が広いことが要求される。そのために電源電圧が高くてもデータが化けないことが要求される。特許文献２の方式は電源電圧が高いほど、ＯＦＦしているＥＰＲＯＭのフローティングゲートに電荷が注入されやすくなるために、ＥＰＲＯＭのデータが化けてしまうという問題が顕在化する。

ＥＰＲＯＭを用いたトリミング回路は、現在でも一部の分野では使われているが、上記のような問題がある為に使われていない分野が存在する。

上記課題を解決するために、本発明の抵抗分圧回路では、次の構成を採用する。
すなわち、第一のインバータの出力を電気的に書込可能な第一の不揮発性メモリのソースに接続し、第一の不揮発性メモリのドレインを第二のインバータの入力に接続し、第二のインバータの出力を第二の不揮発性メモリのソースに接続し、第二の不揮発性メモリのドレインを第一のインバータの入力に接続し、第二の不揮発性メモリのドレインを出力とする半導体記憶回路とする。

本発明の半導体記憶回路によれば、読出時の消費電流がリーク電流のみのため、非常に小さい。読出において、ＥＰＲＯＭのソース／ドレイン間に比較的大きな電圧がかかるのは、次段のゲートやその他の寄生容量に電荷を蓄積する瞬間もしくは、蓄積された電荷を引き抜く瞬間の、いわゆる遷移状態の時のみである。遷移状態が終われば、自動的に電圧がかからなくなるため、ＥＰＲＯＭにかける電圧を別途制御する必要がない。また、読出状態のままで使用し続けても記憶情報が誤書込されないという効果が得られる。

本発明の半導体記憶回路 ＥＰＲＯＭの構造断面図 ボルテージディテクターの構成を示す概略図 抵抗分圧回路とＥＰＲＯＭを用いたトリミング回路の構成図 ＥＰＲＯＭのコントロールゲートをＶＤＤに固定した場合の本発明の半導体記憶回路 ＥＰＲＯＭのコントロールゲートをソースに接続した場合の本発明の半導体記憶回路 書込回路を組み込んだ本発明の半導体記憶回路 図７の詳細図 容量を組み込んだ本発明の半導体記憶回路 図７に容量を組み込んだ本発明の半導体記憶回路 ダイオードを組み込んだ本発明の記憶回路 ＶＤＤとの間にＰチャネルトランジスタを組み込んだ本発明の記憶回路 図７に書込禁止信号を追加した場合の本発明の記憶回路 図７とは別方式の書込回路を組み込んだ場合の本発明の記憶回路 図７に抵抗を組み込んだ本発明の記憶回路 ＰチャネルのＥＰＲＯＭを用いた場合の本発明の半導体記憶回路 従来の半導体記憶回路

以下では図面に基づいて実施例を説明する。

図１は本発明の基本となる回路である。これは、第一のインバータ１の出力Ｂを第一のＥＰＲＯＭ２のソースに接続し、第一のＥＰＲＯＭのドレインＣを第二のインバータ３の入力に接続し、第二のインバータの出力Ｄを第二のＥＰＲＯＭ４のソースに接続し、第二のＥＰＲＯＭ４のドレインＡを第一のインバータ１の入力に接続し、このＡを出力とする半導体記憶回路である。

ＥＰＲＯＭは不揮発性メモリの一種で、図２はＥＰＲＯＭの構造断面図である。Ｎ型ソース１０１、コントロールゲート１０２、フローティングゲート１０３、Ｎ型ドレイン１０４、Ｐｗｅｌｌ１０５から成る。

Ｎチャネルトランジスタの場合、一般に、ソースはＶＳＳ側、ドレインはＶＤＤ側である。図１の第一のＥＰＲＯＭはＢの電位がＶＤＤにも、ＶＳＳにもなりうるので、ソースとドレインが入れ替わることになる。これではソースと言った時にどちらがソースかその都度電位を考える必要が生じて、非常に説明が難解になる。そこで、本明細においては電圧には関係なく、便宜的に図１においてＥＰＲＯＭの左側がソース、右側がドレインということにする。つまり、第一のＥＰＲＯＭ２のソースはＢ、ドレインはＣ、第二のＥＰＲＯＭ４のソースはＤ、ドレインはＡということにする。

背景技術で述べたボルテージディテクターの場合、電源電圧ＶＤＤの端子と電圧を検出する端子を共用にして、検出兼電源電圧端子、ＶＳＳ端子、出力端子の計３端子から成ることが多い。図３にこのボルテージディテクターの構成の一例を示す。検出兼電源電圧端子とＶＳＳ端子間に抵抗分圧回路を配置し、そこからの分圧された電位と基準電位とを比較回路で比較し、その結果をインバータで整形して出力端子からＨｉ／Ｌｏを出力するものである。

図３に示される「抵抗分圧回路＋トリミング回路」は、図４に示す構成になっている。さらに、図４記載のＥＰＲＯＭ回路が図１の本発明の半導体記憶回路に相当する。抵抗分圧回路を構成する抵抗６と並列に並列トランジスタ５が配置され、並列トランジスタ５の入力が図１の回路の出力Ａに接続されている。

Ａの電位によって並列トランジスタ５のＯＮ／ＯＦＦが決まる。ここでは便宜的にトランジスタ５をＮチャネルとしている。Ａの電位がＶＤＤの時、トランジスタ５がＯＮするので、抵抗６は短絡されて抵抗として働かない。Ａの電位がＶＳＳの時、トランジスタ５がＯＦＦするので、抵抗６は抵抗として働く。このように各ＥＰＲＯＭ回路からの出力Ａによって、抵抗分圧回路の分圧比を変えることが出来る。以上は、本発明の半導体記憶回路をボルテージディテクターの抵抗分圧回路のトリミングに用いた場合の実施例である。

以下で図１の半導体記憶回路の動作について説明する。インバータはＶＤＤ側にＰチャネルトランジスタ、ＶＳＳ側にＮチャネルトランジスタで構成される一般的なものである。ＥＰＲＯＭはＮチャネル型で、書込でフローティングゲートに電子が蓄積されてチャネルが反転しにくくなるので、書込前のしきい値ＶＴがデプレッション、書込後でしきい値ＶＴがエンハンスメントとなる一般的な場合について説明する。しきい値ＶＴとはゲート電圧を上げていった時に、ソースとドレイン間のチャネルがＯＦＦからＯＮに切り替わる時のゲートの電圧である。ＥＰＲＯＭではコントロールゲートの電圧に相当する。

本発明では２つのＥＰＲＯＭのどちらか一方がデプレッション、もう一方がエンハンスメントになるように書込を行う。以下では便宜的に、トランジスタのＶＴは１Ｖ、デプレッションのＥＰＲＯＭのＶＴは−２Ｖ、エンハンスメントのＥＰＲＯＭのＶＴは２Ｖとする。ここでトランジスタとは第一、第二のインバータを構成するトランジスタと並列トランジスタ５の全てを指す。
まず、第一のＥＰＲＯＭがデプレッション、第二のＥＰＲＯＭがエンハンスメントの時について説明する。

ＶＤＤが０Ｖ〜１Ｖの間は第一のＥＰＲＯＭ以外の素子はＶＤＤがＶＴよりも小さいので、ＯＦＦ状態にある。Ａの電位は第二のＥＰＲＯＭがＯＦＦしているので、第二のＥＰＲＯＭのドレイン／Ｐｗｅｌｌ接合、第一のインバータのゲート寄生容量、第二のＥＰＲＯＭのドレインから第一のインバータの入力に至る配線の寄生容量によって決まる。第二のＥＰＲＯＭのドレイン／Ｐｗｅｌｌ接合における接合リークがあるので、Ａは長期的にはＶＳＳに落ち着く。よって、寄生容量がＶＤＤ側にならないように注意すれば、Ａの電位はＶＳＳになる。

ＶＤＤが１〜２Ｖの時、第二のＥＰＲＯＭ以外はＯＮできるようになる。第二のＥＰＲＯＭはＯＦＦ状態なので、Ｄの電位に関係なくＡの電位はＶＳＳになる。第一のインバータの入力がＶＳＳなので、第一のインバータの出力ＢはＶＤＤになる。第一のＥＰＲＯＭのＶＴは−２Ｖなので、Ｃの電位はＢの電位と等しくなる。Ｃの電位はＢと同じくＶＤＤとなるので、第二のインバータの出力ＤはＶＳＳになる。このようにＤとＡの電位は等しくＶＳＳになる。

ＶＤＤが２Ｖ以上になると、第二のＥＰＲＯＭもＯＮ出来るようになる。しかし、上記のように第二のＥＰＲＯＭのソースとドレインの電位は等しくＶＳＳなので、第二のＥＰＲＯＭがＯＮしても、ＶＤＤが１〜２Ｖの時と何ら変わらない。
以上、述べてきたように、この回路の出力ＡはＶＤＤの電圧に関係なくＶＳＳとなる。

次に、第一のＥＰＲＯＭがエンハンスメント、第二のＥＰＲＯＭがデプレッションの時について説明する。
ＶＤＤが０Ｖ〜１Ｖの間は第二のＥＰＲＯＭだけがＯＮ、他の素子はＶＤＤがＶＴよりも小さいので、ＯＦＦ状態にある。第二のＥＰＲＯＭはＯＮしているが、その前段の第二のインバータはＮチャネル、Ｐチャネル共にＯＦＦしているので、Ａの電位はいろいろな要素に依存する。ここで、Ａを入力に持つトランジスタ５について考える。このトランジスタもＶＴ＝１Ｖとすると、ＶＤＤが０Ｖ〜１Ｖの時、Ａの電位に関係なくＯＦＦ状態である。よって、ＶＤＤが０Ｖ〜１Ｖの間はあまり考える必要がない。

ＶＤＤが１Ｖ〜２Ｖの時、第一のＥＰＲＯＭのみがＯＦＦで、他の素子はＯＮしている。Ｃの電位は第一のＥＰＲＯＭのドレイン／Ｐｗｅｌｌ接合、第二のインバータのゲート寄生容量、第一のＥＰＲＯＭのドレインから第二のインバータの入力に至る配線の寄生容量によって決まる。第一のＥＰＲＯＭのドレイン／Ｐｗｅｌｌ接合における接合リークがあるので、Ｃは長期的にはＶＳＳに落ち着く。よって、寄生容量がＶＤＤ側にならないように注意すれば、Ｃの電位はＶＳＳになる。

Ｃの電位がＶＳＳであるので、第二のインバータの出力ＤはＶＤＤになる。第二のＥＰＲＯＭはＶＴが−２Ｖであるので、Ａの電位はＤに等しくなる。よって、この回路の出力ＡはＶＤＤになる。Ａの電位がＶＤＤであるので、第一のインバータの出力ＢはＶＳＳになる。

ＶＤＤが２Ｖ以上の時、第一のＥＰＲＯＭもＯＮ出来るようになる。しかし、上記のように第一のＥＰＲＯＭのソースとドレインの電位は等しくＶＳＳなので、第一のＥＰＲＯＭがＯＮしても、ＶＤＤ＝１〜２Ｖの時と何ら変わらない。

以上まとめると、第一のＥＰＲＯＭがデプレッション、第二のＥＰＲＯＭがエンハンスメントの時、トランジスタ５は常にＯＦＦとなる。
第一のＥＰＲＯＭがエンハンスメント、第二のＥＰＲＯＭがデプレッションの時、ＶＤＤの電圧がトランジスタのＶＴ未満になるとトランジスタ５はＯＦＦ、ＶＤＤの電圧がトランジスタのＶＴ以上になるとトランジスタ５はＯＮとなる。

このように第一のＥＰＲＯＭ、第二のＥＰＲＯＭのどちらに書込を行うかによって、ＶＤＤの電圧がＶＴ以上になると自動的にデータが読み出されて、トランジスタ５がＯＮ／ＯＦＦする回路が得られる。
本発明の回路は一種のラッチ回路に相当するが、ＥＰＲＯＭに保存したデータをある瞬間に読み出して、そのデータをラッチに保存するような特許文献１の方式とは全く異なるので、特許文献１で生じた課題が生じない。

また、書込情報がどちらの場合においても、全てのＥＰＲＯＭのソース／ドレイン間に大きな電位差は発生しないので、ホットキャリアは発生しない。つまり、書込は起きない。また、２つのＥＰＲＯＭに流れる電流は、ドレインが接続されているインバータのゲート容量やその他の寄生容量に電荷をチャージするだけの電荷分だけであるため、定常的な電流は流れない。遷移状態においてもこれらの容量に電荷をチャージするだけの電流しか流れないので電流値は非常に小さい。このようにＥＰＲＯＭのソース／ドレイン間に電位差がなく、流れる電流も非常に小さいことから、ＥＰＲＯＭのデータが化けるということが起きない。

図１ではＥＰＲＯＭのＰｗｅｌｌ電位をＶＳＳからとっているが、これではバックゲートがかかるので、ＥＰＲＯＭのＰｗｅｌｌ電位をそれぞれのＥＰＲＯＭのソースと等電位する場合がある。この場合においても、本実施例で述べてきた内容と同様の効果が得られる。

本実施例では、トランジスタのＶＴを１Ｖ、デプレッションのＥＰＲＯＭのＶＴを−２Ｖ、エンハンスメントのＥＰＲＯＭのＶＴを２Ｖとしたが、この値に意味は無く便宜的なものである。

本実施例では、ＥＰＲＯＭがＮチャネルの場合について説明してきたが、ＥＰＲＯＭをＰチャネルにした場合についても可能である。これは、本実施例でこれまで述べてきた内容から容易に想像できるので、詳細な説明を省く。

図４ではＡが抵抗６を短絡するための並列トランジスタ５の入力に直結しているが、間にインバータ等の回路を介して信号を変換したり、並列トランジスタ５をＰチャネルにしたりしても本特許の本質は変わらない。

本実施例では、便宜的に抵抗分圧回路のトリミングに利用した場合について説明しているが、本発明がこの用途に限定されるものではない。この例ではメモリ素子としてＥＰＲＯＭを使った場合について説明しているが、本発明は電気的に書込可能なメモリ素子全般に対して有効な回路である。

図５に従って説明する。図５は図１のＥＰＲＯＭのコントロールゲートの電位をＶＤＤレベルに固定したものである。以下ではデジタルの信号０、１を使って説明する。
ＶＴがデプレッションのＮチャネルＥＰＲＯＭの役割は前段の出力が１の時１を出力すること、前段の出力が０の時０を出力することである。役割の中でＯＦＦする必要はない。ＶＴがデプレッションのＮチャネルＥＰＲＯＭのコントロールゲートをＶＤＤに固定すると、よりＯＮする方向なので、この役割を果たしていることになる。

実施例１で説明したＶＴがエンハンスメントのＮチャネルＥＰＲＯＭの役割はずっとＯＦＦ、もしくは、ＶＤＤレベルがトランジスタのＶＴより低い時ＯＦＦして、ＶＤＤレベルがトランジスタのＶＴより高い時にＯＮすることである。エンハンスメントのＮチャネルＥＰＲＯＭのＶＴをトランジスタのＶＴよりも高くしておけば、コントロールゲートの電位をＶＤＤにしても、この役割を果たすことができる。
以上、ＮチャネルＥＰＲＯＭのコントロールゲートをＶＤＤレベルに固定しても、実施例１で説明した回路動作と同じであることを説明した。

前段のインバータが１を出力する時、ＮチャネルＥＰＲＯＭにはバックゲートがかかる。そのため、ＶＴがデプレッションのＮチャネルＥＰＲＯＭからの出力は１が少し鈍ったもの、つまりＶＤＤより少し低い電圧が出力される。このＮチャネルＥＰＲＯＭのコントロールゲートの電圧が高いと、より１に近い、つまりＶＤＤ電位に近い電位を出力することができるようになる。

ＶＤＤレベルがトランジスタのＶＴより高くなって図１の回路の各配線の電位が安定した後に、ＶＴがエンハンスメントのＮチャネルＥＰＲＯＭがＯＮすると、図１の回路は入出力が１つの円になっているので、回路動作がより安定する。

この実施例ではＥＰＲＯＭがＮチャネルの場合について述べたが、２つのＥＰＲＯＭをＰチャネルで構成した場合、ＮチャネルとＰチャネルでは動作が反対になるので、コントロールゲートの電位をＶＳＳに固定することで、同様の動作をする回路が得られる。これはＮチャネルのＥＰＲＯＭの場合から容易に想像できるので、詳細な説明は省く。

図６に従って説明する。図６は図１のＥＰＲＯＭのコントロールゲートをそれぞれのＥＰＲＯＭのソースに接続したものである。
ＶＴがデプレッションのＮチャネルＥＰＲＯＭの役割は前段の出力が１の時１を出力すること、前段の出力が０の時０を出力することである。

前段のインバータが１を出力する時、ＮチャネルＥＰＲＯＭにはバックゲートがかかる。そのため、ＶＴがデプレッションのＮチャネルＥＰＲＯＭからの出力は１が少し鈍ったもの、つまりＶＤＤより少し低い電圧が出力される。このＮチャネルＥＰＲＯＭのコントロールゲートの電圧が高いと、より１に近い、つまりＶＤＤ電位に近い電位を出力することができるようになる。

前段のインバータが０を出力する時、ＮチャネルＥＰＲＯＭにはバックゲートかからないので、コントロールゲートの電位がＶＳＳでも、ＶＴがデプレッションのＮチャネルＥＰＲＯＭは０をそのまま出力することができる。

このように、ＶＴがデプレッションのＮチャネルＥＰＲＯＭのコントロールゲートはその前段のインバータの出力と同レベルになっていればよいことが分かる。前段のインバータの出力は、ＮチャネルＥＰＲＯＭのソースに接続されている。

実施例１で説明したＶＴがエンハンスメントのＮチャネルＥＰＲＯＭの役割はずっとＯＦＦ、もしくは、ＶＤＤレベルがトランジスタのＶＴより低い時ＯＦＦして、ＶＤＤレベルがトランジスタのＶＴより高い時にＯＮすることである。別の表現をすると、エンハンスメントのＮチャネルＥＰＲＯＭは、少なくとも、ＶＤＤレベルがトランジスタのＶＴより低い時はＯＦＦしていること、と言える。

前段のインバータが１を出力する時、エンハンスメントのＮチャネルＥＰＲＯＭのＶＴをトランジスタのＶＴよりも高くしておけば、当該ＥＰＲＯＭのコントロールゲートがソースと接続されていると、コントロールゲートの電位はＶＤＤになる。当該ＥＰＲＯＭのＶＴはトランジスタのＶＴよりも大きいので、ＶＤＤレベルがトランジスタのＶＴより低い時、このＥＰＲＯＭはＯＦＦしている。

前段のインバータが０を出力する時、エンハンスメントのＮチャネルＥＰＲＯＭのコントロールゲートがソースと接続されていると、コントロールゲートの電位はＶＳＳレベルになる。この時、当該ＥＰＲＯＭはＯＦＦしている。
以上のように、ＥＰＲＯＭのコントロールゲートをそれぞれのＥＰＲＯＭのソースに接続した場合でも、実施例１で述べたものと同じ動作をすることが分かる。

この実施例ではＥＰＲＯＭがＮチャネルの場合について述べたが、２つのＥＰＲＯＭをＰチャネルで構成した場合については、上記のＮチャネルのＥＰＲＯＭの場合から容易に想像できるので、詳細な説明は省く。

ＥＰＲＯＭのコントロールゲートの最適な制御は、適用するプロセスやＥＰＲＯＭの特性によって、変わる場合がある。実施例２の図５、実施例３の図６の説明で、コントロールゲートの制御の具体例を述べてきたが、これら以外の場合、例えばコントロールゲートを配置しない場合、寄生容量のみで制御する場合、コントロールゲートをドレインに接続する場合、コントロールゲートをＶＳＳに接続する場合、コントロールゲートの電位をデータ読出時と書込時とで変える場合、以上を組み合わせた場合、についてもこれらは最適化に属するものであって、本発明の新規性が失われるものではない。

図７に従って説明する。図７は図１のＥＰＲＯＭ回路に書込用の回路を組み込んだものである。信号Ｔ、Ｕ、Ｗによって選択的に書込されることを説明する。以下ではデジタルの信号０、１を使って説明する。

Ｔ＝０、Ｕ＝１、Ｗ＝１の場合
第一のＮチャネルトランジスタ９と第二のＮチャネルトランジスタ１０はＯＮになる。よって、ＡとＣの電位はＶＳＳ、つまり０になる。ＯＲは２つの入力が両方とも０の時に０を出力し、それ以外の入力の時に１を出力するものである。ここでは、Ａ＝０、Ｔ＝０であるので、第一のＯＲ７の出力は０となる。第一のインバータを構成するＰチャネルトランジスタはＯＮ、第一のインバータを構成するＮチャネルトランジスタはＯＦＦする。よって、ＢはＶＤＤになる。ＣはＶＳＳであるので、第一のＥＰＲＯＭ２のソース／ドレイン間には大きな電圧が印加されて書込が行われる。第二のＯＲ８の入力はＵ＝１であるので、第二のＯＲの出力は１となり、第二のインバータを構成するＰチャネルトランジスタはＯＦＦする。Ｃは０であるので、第二のインバータを構成するＮチャネルトランジスタはＯＦＦする。このように第二のインバータを構成するＰチャネルトランジスタとＮチャネルトランジスタの両方がＯＦＦする。よって、第二のＥＰＲＯＭ４のソース／ドレイン間には高電圧がかからないことになり、第二のＥＰＲＯＭへの書込は行われない。

Ｔ＝１、Ｕ＝０、Ｗ＝１の場合
第一のＮチャネルトランジスタ９と第二のＮチャネルトランジスタ１０はＯＮになる。よって、ＡとＣの電位はＶＳＳ、つまり０になる。第一のＯＲの入力は１と０になるので、第一のＯＲの出力は１になる。Ａは０なので、第一のインバータを構成するＰチャネルトランジスタ、Ｎチャネルトランジスタの両方がＯＦＦする。そのため第一のＥＰＲＯＭのソース／ドレイン間には高電圧がかからず、書込がおこらない。第二のＯＲの入力は０と０なので、第二のＯＲの出力は０になる。第二のインバータを構成するＰチャネルトランジスタはＯＮ、ＮチャネルトランジスタはＯＦＦするので、Ｄの電位はＶＤＤになる。ＡはＶＳＳなので、第二のＥＰＲＯＭのソース／ドレイン間には大きな電圧が印加されて書込が行われる。

Ｔ＝０、Ｕ＝０、Ｗ＝０の場合
第一のＮチャネルトランジスタと第二のＮチャネルトランジスタはＯＦＦする。第一のＯＲ回路の１つの入力であるＴが０なので、第一のＯＲは、もう１つの入力Ａと同じレベルを出力する。第二のＯＲ回路の１つの入力であるＵが０なので、第二のＯＲは、もう１つの入力Ｃと同じレベルを出力する。よって、この場合、図５の回路は実施例１で述べた図１の回路と等価になる。この場合は読出や保持の状態であるから、抵抗を介してＴ，Ｕ、Ｗの３配線をＶＳＳ側に接続しておくと、Ｔ、Ｕ、Ｗに特別な信号をいれない限り書込が起きないので信頼性が高まる。

Ｔ＝０、Ｕ＝０、Ｗ＝０の場合
動作機構は図１の説明を行った実施例１と同じであるが、図１にはない素子が追加されているので、以下で動作を検証する。
図８は分かり易くするために図７のＯＲをトランジスタに分解した詳細図で、回路の機能としては図７と全く同等なものである。ＯＲは、２つのＮチャネルトランジスタをＶＳＳ側に並列に、２つのＰチャネルトランジスタをＶＤＤ側に直列に配置し、出力をインバータで反転させたものである。ＯＲの１つの入力はＮチャネルトランジスタ、Ｐチャネルトランジスタの各１つのゲートに接続され、ＯＲのもう１つの入力は、残るＮチャネルトランジスタ、Ｐチャネルトランジスタの各１つのゲートに接続されている。この構造はＣＭＯＳのＯＲとしてごく一般的なものである。

まず、第一のＥＰＲＯＭがデプレッション、第二のＥＰＲＯＭがエンハンスメントの時について説明する。
条件はＴ＝Ｕ＝Ｗ＝０である。第二のＥＰＲＯＭがＯＦＦで第二のＮチャネルトランジスタもＯＦＦなので、Ａは直接的にはどこも導通していない。この場合、第二のＥＰＲＯＭと第二のＮチャネルトランジスタのＮ型ドレイン／Ｐｗｅｌｌ接合リークと寄生容量でＡの電位は決まる。ドレイン／Ｐｗｅｌｌ接合における接合リークがあるので、Ａは長期的にはＶＳＳに落ち着く。よって、寄生容量がＶＤＤ側にならないように注意すれば、Ａの電位は瞬間的にもＶＳＳになる。つまり、Ａ＝０。Ａ＝０なので第一のＯＲ回路の入力は２つとも０。よって第一のＯＲ回路の出力は０。第一のインバータは構成しているＮチャネルトランジスタがＯＦＦ、ＰチャネルトランジスタがＯＮなのでＢ＝１。第一のＥＰＲＯＭはＯＮなのでＣ＝１。第二のＥＰＲＯＭの２つの入力は０と１なので出力は１。第二のインバータを構成するＮチャネルトランジスタはＯＮ、ＰチャネルトランジスタはＯＦＦなのでＤ＝０となる。Ｄ＝０、Ａ＝０なのでＯＦＦしている第二のＥＰＲＯＭのソース／ドレイン間には電圧はかからない。よって、ＶＤＤが更に上がって第二のＥＰＲＯＭがＯＮしても状態は変わらない。第一のＥＰＲＯＭがエンハンスメント、第二のＥＰＲＯＭがデプレッションの時についても、同様の内容なので省略する。

この例では、簡単のために第一のＥＰＲＯＭについて述べると、ＣとＶＳＳ間にＮチャネルトランジスタを配置し、第一のインバータを構成するＰチャネルトランジスタのＯＮ／ＯＦＦを別の入力Ｔで制御するようにしたものである。これによって、ＥＰＲＯＭのＶＤＤ側に接続されているＰチャネルトランジスタとＥＰＲＯＭのＶＳＳ側に接続されているＮチャネルトランジスタの両方をＯＮにすることを可能にし、ＥＰＲＯＭのソース／ドレイン間に大きな電圧を与えて書込を実現している。

ＣとＶＤＤ間にトランジスタを配置し、第一のインバータを構成するＮチャネルトランジスタを別の入力で制御できるようにすれば、上記と同様にＥＰＲＯＭのソース／ドレイン間に大きな電圧を与えて書込を実現することが可能になる。これは本実施例で述べてきた内容から容易に想像できるので詳細な説明を省く。
本実施例では、ＥＰＲＯＭがＮチャネルの場合について述べてきたが、Ｐチャネルの場合においても同じである。

図９に従って説明する。これは図１の回路に、ＣとＶＳＳの間と、ＡとＶＳＳの間に容量１１を付加した回路である。
実施例１で説明したように、例えば第一のＥＰＲＯＭのＶＴがエンハンスメントでＯＦＦしている場合、第二のインバータの入力はダイオードリークや寄生容量で決まる。ＣとＶＳＳの間に容量を設けることによって、第一のＥＰＲＯＭがＯＦＦしている時に、Ｃのレベルがより確実にＶＳＳかＶＳＳに近いものになる。これによって、第二のインバータの入力がより確実に０とみなされるようになる。

第一のＥＰＲＯＭのＶＴがデプレッションでがＯＮしている場合、第一のインバータの出力が１であると、Ｃのレベルは１になる。これはＣとＶＳＳ間に容量が付加されていても変わらない。ＡとＶＳＳ間の容量についても上記と同様である。

上記はＥＰＲＯＭがＯＦＦしている場合、このＥＰＲＯＭのドレインが０になるように回路を組んでいる場合について説明している。ＥＰＲＯＭがＯＦＦしている場合、このＥＰＲＯＭのドレインが１になるように回路を組んでいる場合は、ＣとＶＤＤ間、ＡとＶＤＤ間に容量を付加することになる。内容は上記と同じであるので詳細な説明は省く。

図１０は、書込用の回路である図７に上記と同じ目的で容量１１を付加したものである。インバータを構成するＮチャネルとＰチャネルの入力が別々に制御されているので、それぞれとＶＳＳの間に容量を付加している。これで上記に説明した内容と同じ役割を果たす。

図１１に従って説明する。これはＣとＶＳＳ間、ＡとＶＳＳ間にダイオードを逆方行に入れたものである。例えばＥＰＲＯＭがＯＦＦしている時、このドレインを入力とするインバータの入力は直接的にはＶＳＳやＶＤＤに接続していない。そのため、入力配線の容量やゲートの容量に溜まった電荷が抜けにくい。この電荷は主にＥＰＲＯＭのＮ型ドレイン／Ｐｗｅｌｌの接合を介してＰｗｅｌｌへ、そしてＶＳＳへ抜けていく。

実際に製品として使用する時は、ＶＤＤが急峻に落ちて、その後、急峻に立ち上がる場合がある。こういう場合でも、きちんと動作するためには、その動作に追従して溜まった電荷が抜ける必要がある。ＣとＶＳＳ間、ＡとＶＳＳ間にダイオードを設けることで、この電荷を抜くスピードが上がるという効果が得られる。
ダイオードは逆方向に接続するので、ＥＰＲＯＭがＯＮしている時の動作には関係しない。

上記はＥＰＲＯＭがＯＦＦしている場合、このＥＰＲＯＭのドレインが０になるように回路を組んでいる場合について説明している。ＥＰＲＯＭがＯＦＦしている場合、このＥＰＲＯＭのドレインが１になるように回路を組んでいる場合は、ＣとＶＤＤ間、ＡとＶＤＤ間にダイオードを逆方向に付加することになる。内容は上記と同じであるので詳細な説明は省く。

図１２に従って説明する。これは図１の回路において、ＶＤＤと半導体記憶回路との間にＰチャネルトランジスタ１３を追加したものである。ＰチャネルトランジスタはＸによって制御される。書込や読出の際にはＸ＝０でＰチャネルトランジスタはＯＮするようにする。実際の製品においては電源にノイズが入ることがよくある。ＶＤＤと半導体記憶回路との間にＰチャネルトランジスタを設けることで、ノイズ耐性を高めることができる。

書込を行って、本発明の半導体記憶回路を構成する２つのＥＰＲＯＭの片方がデプレッション、もう一方がエンハンスメントの時の動作は実施例１で述べたとおりである。しかし、書込を行う前に製品の測定を行いたいことがよくある。こういう場合、ＥＰＲＯＭがＮチャネルであると、ＮチャネルのＥＰＲＯＭは一般的に書込前はデプレッションであるので、本発明の半導体記憶回路の出力Ａは不定になってしまう。
そこで、書込前に測定を行う場合は、Ｐチャネルトランジスタ１３をＯＦＦにする。そうすればＡは常に０となるので、測定が可能になる。

ＥＰＲＯＭは一般に生産者側で書込を行って、消費者に流通した以降は書込しないケースが多い。よって、書込禁止用の回路を設け、この回路からの出力によって制御するようにすると、より信頼性が高まる。
図１３に従って説明する。図１３は図７に書込禁止用の回路からの出力Ｚを追加したものである。書込禁止モードに入る前はＺ＝１、書込禁止モードにはいるとＺ＝０となるものである。

図７のＴ、Ｕ、ＷとＺをＡＮＤ１４の入力とし、ＡＮＤ１４からの出力を図７でのＴ、Ｕ、Ｗの接続されていた箇所に接続する。インバータ１５を介してＺを反転させて、これとＡを入力とするＡＮＤからの出力を、半導体記憶回路からの出力Ａ’とする。ＡＮＤ回路は２つの入力が１の時のみ１を出力し、それ以外の時は０を出力する一般的な回路である。

Ｚ＝１の時、Ｔ、Ｕ、Ｗを入力にもつＡＮＤからの出力はＴ、Ｕ、Ｗと同じになる。よって、先の実施例４で説明した書込と同じ動作になる。つまり、書込禁止モードに入る前は書込が可能である。
Ｚ＝０の時、Ｔ、Ｕ、Ｗを入力にもつＡＮＤからの出力は、Ｔ、Ｕ、Ｗの値に関係なく０になる。先の実施例４で述べたように、これは読出状態なので書込ができない。

Ａ’はＡＮＤにＺの反転した値が入力されるので、Ｚ＝１の時、Ａ’はＡに関係なくＡ’＝０になる。これは、書込する前であっても半導体記憶回路からの出力が決まることを意味するので、書込前に製品の測定ができるというメリットがある。
Ｚ＝０の時、Ａ’はＡと同じになる。よって、書込み禁止モードに入ると、Ａ’はＥＰＲＯＭへの書込に応じて、１もしくは０が出力される。

ここでは、書込禁止モードに入る前はＺ＝１、書込禁止モードにはいるとＺ＝０となるものとして、利用方法を図１３を用いて説明したが、これは便宜的なものである。これとは逆に書込禁止モードに入る前がＺ＝０、入った後がＺ＝１でも構わない。この場合、回路の構成が変わるが、これは図７から図１３で追加したＡＮＤやインバータが他のロジックに変わるだけのことである。この変化について新規性はないので説明は省く。

図１４に従って説明する。これは図１を構成するインバータ１、３とＶＤＤとの間にＰチャネルトランジスタ１３、インバータ１、３とＶＳＳとの間にＮチャネルトランジスタ１６、ＥＰＲＯＭのソースとＶＳＳとの間にＮチャネルトランジスタ、ＥＰＲＯＭのドレインとＶＤＤとの間にＰチャネルトランジスタを追加したものである。インバータ１、３とＶＤＤとの間のＰチャネルトランジスタは信号Ｑを入力とし、インバータ１、３とＶＳＳとの間のＮチャネルトランジスタは信号Ｑをインバータ１５で反転させた信号を入力とする。

第一のＥＰＲＯＭのソースとＶＳＳとの間のＮチャネルトランジスタは信号Ｒを入力とし、第一のＥＰＲＯＭのドレインとＶＤＤとの間のＰチャネルトランジスタは信号Ｒをインバータ１５で反転させた信号を入力とする。
第二のＥＰＲＯＭのソースとＶＳＳとの間のＮチャネルトランジスタは信号Ｓを入力とし、第二のＥＰＲＯＭのドレインとＶＤＤとの間のＰチャネルトランジスタは信号Ｓをインバータ１５で反転させた信号を入力とする。

Ｑ＝１、Ｒ＝０、Ｓ＝１の時、インバータ１、３は当該インバータとＶＤＤとの間のＰチャネルトランジスタがＯＦＦ、当該インバータとＶＳＳとの間のＮチャネルトランジスタがＯＦＦする。第一のＥＰＲＯＭのソースとＶＳＳとの間のＮチャネルトランジスタと、ドレインとＶＤＤとの間のＰチャネルトランジスタの両方がＯＦＦする。第二のＥＰＲＯＭのソースとＶＳＳとの間のＮチャネルトランジスタと、ドレインとＶＤＤとの間のＰチャネルトランジスタの両方がＯＮする。この状態においてＶＤＤの電圧を大きくすれば、第二のＥＰＲＯＭのみに書込が起きる。

Ｑ＝１、Ｒ＝１、Ｓ＝０の時、インバータ１、３は当該インバータとＶＤＤとの間のＰチャネルトランジスタがＯＦＦ、当該インバータとＶＳＳとの間のＮチャネルトランジスタがＯＦＦする。第一のＥＰＲＯＭのソースとＶＳＳとの間のＮチャネルトランジスタとドレインとＶＤＤとの間のＰチャネルトランジスタの両方がＯＮする。第二のＥＰＲＯＭのソースとＶＳＳとの間のＮチャネルトランジスタとドレインとＶＤＤとの間のＰチャネルトランジスタの両方がＯＦＦする。この状態においてＶＤＤの電圧を大きくすれば、第一のＥＰＲＯＭのみに書込が起きる。

Ｑ＝Ｒ＝Ｓ＝０の時、２つのＥＰＲＯＭのソースとＶＳＳ間をつなぐＮチャネルトランジスタがＯＦＦ、ＥＰＲＯＭのドレインとＶＤＤをつなぐＰチャネルトランジスタがＯＦＦする。インバータ１、３とＶＳＳ間をつなぐＮチャネルトランジスタがＯＮ、インバータ１、３とＶＤＤをつなぐＰチャネルトランジスタがＯＮする。これは、実施例１で述べた回路と等価である。つまり、Ｑ＝Ｒ＝Ｓ＝０の時、実施例１で述べた読み出し状態になる。

前述のＥＰＲＯＭのソースとＶＳＳ間、ドレインとＶＤＤ間に配置したトランジスタの配置を入れ替えて、ＥＰＲＯＭのソースとＶＤＤ間にＰチャネルトランジスタ、ドレインとＶＳＳ間にＮチャネルトランジスタを配置しても同様の効果が得られるが、これについては前述から容易に推測できるので詳細な説明は省く。一般に、ソースとドレインに与える電圧の高低を書込と読出において反対にすると、書込におけるＶＴシフトが大きくなるという効果が得られる。

図１５に従って説明する。これは図７に抵抗を追加したものである。ＥＰＲＯＭとその次段の回路の入力との間であるＡとＣにこの抵抗を配置する。ＥＰＲＯＭのソース／ドレイン間に比較的大きな電圧がかかるのは、次段のゲートやその他の寄生容量に電荷を蓄積する瞬間もしくは、蓄積された電荷を引き抜く瞬間の、いわゆる遷移状態の時のみである。特に容量が大きいのは次段のゲート容量であるので、これの前に抵抗を配置することで、遷移状態における電圧のピークが抑制される。つまり、ＥＰＲＯＭのソース／ドレイン間に瞬間的にかかる電圧が抑制されるので、誤書込に対する信頼性が向上する。

図１５のような書込用のＮチャネルトランジスタを配置している場合は、ドレイン直後に抵抗を配置した方が、遷移状態における電圧のピークがより抑制できる。しかし、ここに抵抗を配置すると、書込時にこの抵抗が寄生抵抗として働くので、書込電圧がその分高くなる。もしくは書込時間が長くなる。そこで、書込電圧を低くしたい場合には、書込時に抵抗が載らないように、ＥＰＲＯＭのドレイン直後ではなく、図１５のように書込用トランジスタの後に配置した方がよい。書込電圧よりも、読出時の信頼性を重視する場合にはＥＰＲＯＭのドレイン直後に配置する。この選択は、記憶回路の用途やプロセス特性に依存する。

また、ＢとＤにも抵抗を配置すると、遷移状態における電圧のピークがより抑制できる。しかし、書込電圧を低くしたい場合には、ＡとＣのみの方がよい。理由は前述と同じである。

図１４の場合には、インバータ１、３を利用せずに書込ができるので、Ａ，Ｂ，Ｃ，Ｄ全てに配置して、遷移状態における電圧のピークを抑制しても、書込電圧を低くできる。この場合でもＥＰＲＯＭと書込用トランジスタの間に抵抗を配置すると、遷移状態における電圧のピークをより抑制できる。書込用トランジスタとインバータ１、３との間に配置すると、遷移状態のおける電圧のピークが若干上昇するが、より低電圧で書込ができる。

図１の場合には、ＡとＣのみに抵抗を入れることで信頼性が高まる。更にＡ，Ｂ，Ｃ，Ｄ全部に抵抗を配置するとより信頼性が高まる。内容は前述と同じであるので詳細な説明は省く。

図１６に従って説明する。図１６は図１のＥＰＲＯＭをＰチャネルにした場合の図である。動作そのものは実施例１から容易に類推できるが、実施例１では述べていない現象を積極的に利用できるので以下に述べる。

インバータ１、３の入力は前段のＰチャネルのＥＰＲＯＭのドレインに接続されており、ドレインはＶＤＤレベルのＮｗｅｌｌに形成される。そのため、ＥＰＲＯＭがオフしている場合、インバータの入力電位をＶＤＤレベルにすることが出来る。ＶＤＤレベルを入力にもつインバータの出力は０になる。

データの書込後、つまり図１６の回路を構成する２つのＰチャネルのＥＰＲＯＭのうち、一方のＶＴがデプレッション、もう一方のＶＴがエンハンスメントとなるように書込を行った後に、インバータの出力０をソースにもつＰチャネルのＥＰＲＯＭのＶＴがデプレッションである場合、この０が次段のインバータの入力となり、このインバータの出力が１となる。これをソースにもつＰチャネルのＥＰＲＯＭのＶＴはエンハンスメントである。

デプレッションのＰチャネルのＥＰＲＯＭにかかる電位は、上記よりソースとドレインが０で、ＮｗｅｌｌがＶＤＤレベルとなる。この時、ＰチャネルのＥＰＲＯＭでは一般にバンド間トンネリングと呼ばれる現象が起き、ゲート電極に電子が注入される。

ＰチャネルのＥＰＲＯＭの場合、一般に書込前がエンハンスメントであり、書込後がデプレッションである。よって、この現象によって、書込後のＥＰＲＯＭにより深まる方向に書込が進む。これが、実施例１では述べていない、ＰチャネルのＥＰＲＯＭを用いた場合に利用できる現象である。これによって、より信頼性のあるＥＰＲＯＭ回路を実現できる。Ｎチャネルでも、このバンド間トンネリングと呼ばれる現象は起きるが、一般にＰチャネルに比べて非常に小さい。

１ 第一のインバータ
２ 第一のＥＰＲＯＭ
３ 第二のインバータ
４ 第二のＥＰＲＯＭ
５ 並列トランジスタ
６ 抵抗
７ 第一のＯＲ
８ 第二のＯＲ
９ 第一のＮチャネルトランジスタ
１０ 第二のＮチャネルトランジスタ
１１ 容量
１２ ダイオード
１３ Ｐチャネルトランジスタ
１４ ＡＮＤ
１５ インバータ
１６ Ｎチャネルトランジスタ
１０１ Ｎ型ソース
１０２ コントロールゲート
１０３ フローティングゲート
１０４ Ｎ型ドレイン
１０５ Ｐｗｅｌｌ

Claims (3)

1. 第一のインバータと、
   前記第一のインバータの出力がソースに接続された電気的に書込可能な第一の不揮発性メモリと、
   前記第一の不揮発性メモリのドレインが入力に接続された第二のインバータと、
   前記第二のインバータの出力がソースに接続された電気的に書込可能な第二の不揮発性メモリと、からなり、
   前記第二の不揮発性メモリのドレインは前記第一のインバータの入力に接続されているとともに、前記第二の不揮発性メモリの前記ドレインは出力となっていて、
   前記第一及び第二の不揮発性メモリは、Ｐｗｅｌｌの中に離間して設けられたＮ型ソース、Ｎ型ドレインと、前記ソースと前記ドレインの間に形成されたコントロールゲート、フローティングゲートと、からなり、
   前記第一及び第二の不揮発性メモリにおける前記Ｎ型ソースと前記Ｐｗｅｌｌの電位を等電位とし、
   第一の不揮発性メモリと前記第二の不揮発性メモリは、いずれか一方がエンハンスメント、他方がデプレッションとなることでデータを記憶することを特徴とする不揮発性半導体記憶回路。
2. 前記第一及び第二の不揮発性メモリの前記コントロールゲートの電位をＶＤＤレベル、もしくはＶＳＳレベルに固定したことを特徴とする請求項１記載の不揮発性半導体記憶回路。
3. 前記第一及び第二の不揮発性メモリの前記コントロールゲートをそれぞれの不揮発性メモリのソースに接続したことを特徴とする請求項１記載の不揮発性半導体記憶回路。

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