JP2001250391A - 電流センスアンプ - Google Patents

電流センスアンプ

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Tomonori Kataoka
知典 片岡
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Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置に使用される電流セ
ンスアンプ回路において、動作電源電圧範囲を広くし、
また、多状態に記録されたメモリセルの電流を検知する
ことを目的とする。 【解決手段】 メモリセルの特性に沿った参照電流を生
成する参照電流発生部と電流比較部を設け、メモリセル
の電流と参照電流とを電流比較部で比較する構成により
動作電源電圧範囲を広くし、また、多状態に記録された
メモリセルの電流検知を可能とするために、それぞれ参
照電流量の異なる参照電流発生部と電流比較部の組を複
数設置し、それぞれの組で異なった電流量の検知を行
う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電流センスアンプ
に関し、特に不揮発性半導体メモリ装置のメモリセルの
電流を検知するための電流センスアンプに関するもので
ある。
【０００２】
【従来の技術】図７は、従来の電流センスアンプの一構
成例を示す図である。図７において、Ｍ１はＮ型ＭＯＳ
トランジスタであり、ソースを接地電位に接続し、ゲー
トを回路の入力端Ｎ１に接続している。Ｍ２はＰ型ＭＯ
Ｓトランジスタであり、ソースを電源電位に接続し、ゲ
ートを接地電位に接続し、ドレインをＮ型ＭＯＳトラン
ジスタＭ１のドレインに接続している。Ｍ３はＮ型ＭＯ
Ｓトランジスタであり、ソースを回路の入力端Ｎ１に接
続し、ゲートをＰ型ＭＯＳトランジスタＭ２のドレイン
に接続している。Ｍ４はＰ型ＭＯＳトランジスタであ
り、ソースを電源電位に接続し、ゲートを接地電位に接
続し、ドレインをＮ型ＭＯＳトランジスタＭ３のドレイ
ンに接続している。Ｘ１は第１のインバータであり、そ
の入力をＰ型ＭＯＳトランジスタＭ４のドレインに接続
し、出力を回路の出力端Ｎ２としている。Ｍ５はフロー
ティングゲート型ＭＯＳトランジスタのメモリセルであ
り、その閾値電圧を操作することにより、電流を流す状
態と流さない状態の２つの状態を用いることで記憶を実
現している。Ｍ６はビット線選択ゲートトランジスタで
ある。
【０００３】ここで、Ｎ型ＭＯＳトランジスタＭ１とＰ
型ＭＯＳトランジスタＭ２は、入力を回路の入力端Ｎ１
に接続し、出力をＮ型ＭＯＳトランジスタＭ３のゲート
に接続した第２のインバータＸ２を構成している。
【０００４】上記構成の従来の電流センスアンプでは、
入力端Ｎ１の電位に応じて、インバータＸ２の出力がＮ
型ＭＯＳトランジスタＭ３を制御し、それにより入力端
Ｎ１の電位が制御される。即ち、入力端Ｎ１の電位がイ
ンバータＸ２の閾値電位より低い場合、インバータＸ２
は「Ｈ」レベルを出力し、Ｎ型ＭＯＳトランジスタＭ３
がオンされ、入力端Ｎ１はチャージされる。また、入力
端Ｎ１の電位がインバータＸ２の閾値電位より高い場
合、インバータＸ２は「Ｌ］レベルを出力し、Ｎ型ＭＯ
ＳトランジスタＭ３がオフされ、チャージを停止する。
従って、インバータＸ２は、入力端Ｎ１の電位をインバ
ータＸ２の閾値電圧にクランプする役割を持っている。
【０００５】上記の働きにより入力端Ｎ１の電位が保持
されると、メモリセルが電流を流す状態に記録されてい
る場合、メモリセルの電流は、Ｐ型ＭＯＳトランジスタ
Ｍ４より、Ｎ型トランジスタＭ３を通して流れ、このと
きＰ型ＭＯＳトランジスタＭ４のドレイン電流とソース
−ドレイン間電圧の特性に従って、Ｐ型ＭＯＳトランジ
スタのドレインの電位は電源電位より低くなり、インバ
ータＸ１により回路の出力端Ｎ２には「Ｈ］レベルが出
力される。また、メモリセルが電流を流さない状態に記
録されている場合、Ｐ型ＭＯＳトランジスタのドレイン
の電位は電源電位であり、インバータＸ１によって回路
の出力端には「Ｌ」レベルが出力される。
【０００６】
【発明が解決しようとする課題】従来の電流センスアン
プでは、検知する電流量はＰ型ＭＯＳトランジスタＭ４
の特性に依存し、その特性はメモリセルの消去状態と書
き込み状態の特性と交差しているため動作電源電圧に制
限が生じていた。また、従来の電流センスアンプでは、
メモリセルの電流が所定の電流量を越えているかどうか
の２状態を検出するもので、仮にＰ型ＭＯＳトランジス
タＭ４の負荷を変えて多状態に記録されたメモリセルを
読み出す場合、動作電源電圧範囲を確保することが難し
い。そのため多状態（３状態以上）に記録されたメモリ
セルの読み出しには対応していない。
【０００７】本発明は、上記の問題点を解消するために
なされたもので、広い動作電源電圧範囲が得られ、ま
た、多状態（３状態以上）に記録されたメモリセルの読
み出しに対応できる電流センスアンプを提供することを
目的とする。
【０００８】
【課題を解決するための手段】上記電源電圧に関する動
作範囲の制限に関する課題を解決するために、本発明の
電流センスアンプは、参照電流発生回路と電流比較回路
を備え、メモリセルの特性に沿った参照電流とメモリセ
ル電流とを電流比較回路により比較することで、電源電
圧等に関して広い動作範囲が得られる。
【０００９】上記多状態に記録されたメモリセルの電流
検出を可能とするために、本発明の電流センスアンプ
は、参照電流発生回路と電流比較回路の組を複数設置
し、参照電流発生回路はメモリセルが取る状態に対応し
たそれぞれ異なった電流量の参照電流を発生し、メモリ
セル電流との比較を行う。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図６を用いて説明する。 実施の形態１．図１は本発明の実施の形態１による電流
センスアンプの構成を示す回路図である。図１におい
て、Ｍ７，Ｍ１０，Ｍ１１，Ｍ１３，Ｍ１５はＮ型ＭＯ
Ｓトランジスタであり、Ｍ８，Ｍ９，Ｍ１２，Ｍ１４は
Ｐ型ＭＯＳトランジスタである。また、Ｍ５はＦＧ型メ
モリセル（フローティングゲート型メモリセル）、Ｍ６
はカラムゲート（選択トランジスタ）、Ｘ１は第１のイ
ンバータ回路、Ｘ２はＮ型ＭＯＳトランジスタＭ１３と
Ｐ型ＭＯＳトランジスタＭ１４から成る第２のインバー
タ回路、Ｘ３は参照電流発生部である。
【００１１】ここで、ＦＧ型メモリセルＭ５は、アレイ
状に配置されたメモリセルの内で選択された１つのメモ
リセルを示しており、行を選択するワード線がそのコン
トロールゲートに接続されている。カラムゲートＭ６は
メモリセルＭ５の列を選択するように接続されており、
列を選択するカラム選択線がゲートに接続され、ドレイ
ンは入力ノードＮ１に接続されている。
【００１２】Ｎ型ＭＯＳトランジスタＭ７（第１のＮ型
ＭＯＳトランジスタ）は、ソースを入力ノードＮ１に接
続し、ゲートをＮ型ＭＯＳトランジスタＭ１３のドレイ
ンに接続し、ドレインをＰ型ＭＯＳトランジスタＭ８
（第１のＰ型ＭＯＳトランジスタ）のドレインに接続す
る。
【００１３】Ｎ型ＭＯＳトランジスタＭ１３は、ソース
を接地電位に接続し、ゲートを入力ノードＮ１に接続す
る。Ｎ型ＭＯＳトランジスタＭ１５は、ソースを接地電
位に接続し、ゲートを入力端Ｎ３に接続し、ドレインを
Ｎ型ＭＯＳトランジスタＭ７のゲートに接続している。
【００１４】Ｐ型ＭＯＳトランジスタＭ１４は、ソース
を電源電位に接続し、ゲートを入力端Ｎ３に接続し、ド
レインをＮ型ＭＯＳトランジスタＭ７のゲートに接続し
ている。Ｐ型ＭＯＳトランジスタＭ８（第１のＰ型ＭＯ
Ｓトランジスタ）は、ソースを電源電位に接続し、ゲー
トとドレインをＮ型ＭＯＳトランジスタＭ７（第１のＮ
型ＭＯＳトランジスタ）のドレインに接続している。
【００１５】Ｐ型ＭＯＳトランジスタＭ９（第２のＰ型
ＭＯＳトランジスタ）は、ソースを電源電位に接続し、
ゲートをＰ型ＭＯＳトランジスタＭ８（第１のＰ型ＭＯ
Ｓトランジスタ）のドレインに接続し、ドレインはノー
ドＮ４に接続される。Ｎ型ＭＯＳトランジスタＭ１０
（第２のＮ型ＭＯＳトランジスタ）は、ソースを接地電
位に接続し、ドレインをノードＮ４に接続している。
【００１６】Ｎ型ＭＯＳトランジスタＭ１１（第３のＮ
型ＭＯＳトランジスタ）は、ソースを接地電位に接続
し、ゲートとドレインをＮ型ＭＯＳトランジスタＭ１０
（第２のＮ型ＭＯＳトランジスタ）のゲートに接続して
いる。Ｐ型ＭＯＳトランジスタＭ１２（第３のＰ型ＭＯ
Ｓトランジスタ）は、ソースを電源電位に接続し、ゲー
トをノードＮ５に接続し、ドレインをＮ型ＭＯＳトラン
ジスタＭ１１（第３のＮ型ＭＯＳトランジスタ）のドレ
インに接続している。
【００１７】インバータ回路Ｘ１は、その入力をノード
Ｎ４に接続し、出力を出力ノードＮ２に接続している。
参照電流発生部Ｘ３はノードＮ５に接続されている。こ
こで、参照電流発生部Ｘ３は、Ｐ型ＭＯＳトランジスタ
Ｍ１２（第３のＰ型ＭＯＳトランジスタ）のドレイン電
流量が所定の参照電流値となるようにＰ型ＭＯＳトラン
ジスタＭ１２のゲートに電圧を与える。
【００１８】以上のように構成された電流センスアンプ
について、以下、その動作を説明する。動作時に選択さ
れたカラムゲートＭ６のカラム選択線には正の電圧が加
えられ、選択されたＦＧ型メモリセルＭ５のワード線に
は正の電圧が加えられる。ＦＧ型メモリセルは、記録さ
れたデータによりセル電流が流れる状態（以後、この状
態を「０」状態と呼ぶ。）と流れない状態（以後、この
状態を「１」状態と呼ぶ）のいずれかにある。
【００１９】入力ノードＮ３に入力されるＳＡＥ信号
（センスアンプイネーブル信号）が「Ｈ」の時、Ｎ型Ｍ
ＯＳトランジスタＭ１３とＰ型ＭＯＳトランジスタＭ１
４から成るインバータ回路Ｘ２は、ノードＮ１の電位に
よりＮ型ＭＯＳトランジスタＭ７（第１のＮ型ＭＯＳト
ランジスタ）を制御しノードＮ１の電位をインバータ回
路Ｘ２の論理反転電圧にクランプする働きをもち、入力
ノードＮ１の電位を一定に保つ。この時、メモリセルＭ
５を流れるセル電流はＮ型ＭＯＳトランジスタＭ７を通
してＰ型ＭＯＳトランジスタＭ８（第１のＰ型ＭＯＳト
ランジスタ）より供給される。Ｐ型ＭＯＳトランジスタ
Ｍ８（第１のＰ型ＭＯＳトランジスタ）、及びＭ９（第
２のＰ型ＭＯＳトランジスタ）から成るカレントミラー
回路は、セル電流と同じ、或いは比例する値の電流をＰ
型ＭＯＳトランジスタＭ９（第２のＰ型ＭＯＳトランジ
スタ）に流すように働く。
【００２０】一方、参照電流発生回路Ｘ３は、所定の参
照電流値の電流がＰ型ＭＯＳトランジスタＭ１２（第３
のＰ型ＭＯＳトランジスタ）に流れるように動作し、Ｎ
型ＭＯＳトランジスタＭ１０（第２のＮ型ＭＯＳトラン
ジスタ）、及びＭ１１（第３のＮ型ＭＯＳトランジス
タ）から成るカレントミラー回路は、Ｎ型ＭＯＳトラン
ジスタＭ１０（第２のＮ型ＭＯＳトランジスタ）が参照
電流値の電流を流すように働く。ノードＮ４の電位はＰ
型ＭＯＳトランジスタＭ９（第２のＰ型ＭＯＳトランジ
スタ）の流そうとする電流と、Ｎ型ＭＯＳトランジスタ
Ｍ１０（第２のＮ型ＭＯＳトランジスタ）の流そうとす
る電流の電流値の大小により定まる。
【００２１】セル電流値が参照電流値より大きい場合、
即ちメモリセルが「０」状態の場合、ノードＮ４は
「Ｈ」を示し、セル電流値が参照電流値より小さい場
合、即ちメモリセルが「１」状態の場合、ノードＮ４は
「Ｌ」を示す。この読み出されたデータはインバータ回
路Ｘ１を通して出力ノードＮ２より出力される。ここ
で、参照電流発生回路の参照電流値は、「０」状態のメ
モリセルと「１」状態のメモリセルのセル電流−電源電
圧特性の間を通るように設定されることにより動作電源
電圧範囲の広いセンスアンプ回路が得られる。
【００２２】参照電流発生回路としては図２（ａ），
（ｂ），（ｃ）に示すような、回路を例としてあげるこ
とができる。図２（ａ）は、参照電流発生回路の一例で
あり、Ｍ１６，Ｍ１７はＮ型ＭＯＳトランジスタ（第５
のＮ型ＭＯＳトランジスタ，第６のＮ型ＭＯＳトランジ
スタ）であり、Ｍ１８はＰ型ＭＯＳトランジスタ（第５
のＰ型ＭＯＳトランジスタ）であり、Ｘ４はインバータ
である。ここで、Ｎ型ＭＯＳトランジスタＭ１６は、参
照用のＦＧ型メモリセルであってもよい。
【００２３】Ｎ型ＭＯＳトランジスタＭ１６は、ソース
を接地電位に接続され、そのゲートには動作時に電源電
位、或いは選択ワード線と同じ電圧が加えられる。Ｎ型
ＭＯＳトランジスタＭ１７はソースをＮ型ＭＯＳトラン
ジスタＭ１６のドレインに接続している。インバータ回
路Ｘ４は、入力をＮ型ＭＯＳトランジスタＭ１６のドレ
インに接続し、出力をＮ型ＭＯＳトランジスタＭ１７の
ゲートに接続している。Ｐ型ＭＯＳトランジスタＭ１８
は、ソースを電源電位に接続し、ゲートとソースをＮ型
ＭＯＳトランジスタＭ１７のドレインに接続し、このノ
ードを出力ノードＮ５としている。
【００２４】図２（ｂ）は、参照電流発生回路の別の一
例である。Ｍ１９，Ｍ２１はＮ型ＭＯＳトランジスタ
（第８のＮ型ＭＯＳトランジスタ，第７のＮ型ＭＯＳト
ランジスタ）であり、Ｍ２０，Ｍ２２はＰ型ＭＯＳトラ
ンジスタ（第６のＰ型ＭＯＳトランジスタ，第７のＰ型
ＭＯＳトランジスタ）であり、Ｒ１は抵抗である。
【００２５】Ｐ型ＭＯＳトランジスタＭ２０のソースは
電源電位に接続され、ゲートとドレインは出力ノードＮ
５に接続されている。Ｎ型ＭＯＳトランジスタＭ１９は
ドレインをＰ型ＭＯＳトランジスタＭ２０のドレインに
接続されている。抵抗Ｒ１の一端は接地電位に接続さ
れ、他端はＮ型ＭＯＳトランジスタＭ１９のソースに接
続されている。Ｎ型ＭＯＳトランジスタＭ２１はソース
を接地電位に接続され、ゲートとドレインをＮ型ＭＯＳ
トランジスタＭ１９のゲートに接続される。Ｐ型ＭＯＳ
トランジスタＭ２２はソースを電源電位に接続され、ゲ
ートをＰ型ＭＯＳトランジスタＭ２０のドレインに接続
され、ドレインをＮ型ＭＯＳトランジスタＭ２１のドレ
インに接続される。
【００２６】上記構成の回路は定電流回路を構成し、電
源電圧に依存しない所定の一定電流を流す。この時の電
流値は抵抗Ｒ１の抵抗値と、Ｎ型ＭＯＳトランジスタＭ
１９，Ｍ２１のサイズ比により定まる。
【００２７】図２（ｃ）は、参照電流発生回路の別の一
例である。Ｍ２３，Ｍ２５はＮ型ＭＯＳトランジスタ
（第１０のＮ型ＭＯＳトランジスタ，第９のＮ型ＭＯＳ
トランジスタ）であり、Ｍ２４，Ｍ２６はＰ型ＭＯＳト
ランジスタ（第８のＰ型ＭＯＳトランジスタ，第９のＰ
型ＭＯＳトランジスタ）であり、Ｒ２は抵抗である。
【００２８】Ｐ型ＭＯＳトランジスタＭ２４はソースを
電源電位に接続し、ゲートとドレインは出力ノードＮ５
に接続している。Ｎ型ＭＯＳトランジスタＭ２３はソー
スを接地電位に接続し、ドレインをＰ型ＭＯＳトランジ
スタＭ２４のドレインに接続している。Ｎ型ＭＯＳトラ
ンジスタＭ２５はソースを接地電位に接続し、ゲートと
ドレインをＮ型ＭＯＳトランジスタＭ２３のゲートに接
続している。Ｐ型ＭＯＳトランジスタＭ２６はゲートを
Ｐ型ＭＯＳトランジスタＭ２４のドレインに接続し、ド
レインをＮ型ＭＯＳトランジスタＭ２５のドレインに接
続している。抵抗Ｒ２は一端を電源電位に接続し、他端
をＰ型ＭＯＳトランジスタＭ２６のソースに接続してい
る。
【００２９】上記構成の回路は図２（ｂ）の回路と同様
に定電流回路を構成し、電源電圧に依存しない所定の一
定電流を流す。この時の電流値は抵抗Ｒ２の抵抗値と、
Ｎ型ＭＯＳトランジスタＭ２３，Ｍ２５のサイズ比によ
り定まる。
【００３０】実施の形態２．図３は本発明の実施の形態
２による電流センスアンプ回路の構成を示す回路図であ
る。図３において、図１と同一符号は同一または相当部
分である。また、Ｍ２７はＮ型ＭＯＳトランジスタ（第
４のＮ型ＭＯＳトランジスタ）、Ｍ２８はＰ型ＭＯＳト
ランジスタ（第４のＰ型ＭＯＳトランジスタ）、Ｘ５は
コンパレータである。
【００３１】本実施の形態２による電流センスアンプ回
路が図1に示す実施の形態１による電流センスアンプ回
路と異なる点は、インバータＸ１による出力回路を、Ｎ
型ＭＯＳトランジスタＭ２７（第４のＮ型ＭＯＳトラン
ジスタ）とＰ型ＭＯＳトランジスタＭ２８（第４のＰ型
ＭＯＳトランジスタ）とコンパレータＸ５から成る出力
回路に置き換えている点である。以下、この異なる部分
について説明する。
【００３２】Ｎ型ＮＯＳトランジスタＭ２７（第４のＮ
型ＭＯＳトランジスタ）は、ゲートを制御信号ＥＱに接
続し、ソース、ドレインの一方をＮ型ＭＯＳトランジス
タＭ１０（第２のＮ型ＭＯＳトランジスタ）のドレイン
に接続し、他方をＮ型ＭＯＳトランジスタＭ１１（第３
のＮ型ＭＯＳトランジスタ）のドレインに接続してい
る。Ｐ型ＭＯＳトランジスタＭ２８（第４のＰ型ＭＯＳ
トランジスタ）は、ゲートを制御信号ＥＱの反転信号に
接続し、ソース、ドレインの一方をＮ型ＭＯＳトランジ
スタＭ１０（第２のＮ型ＭＯＳトランジスタ）のドレイ
ンに接続し、他方をＮ型ＭＯＳトランジスタＭ１１（第
３のＮ型ＭＯＳトランジスタ）のドレインに接続してい
る。コンパレータＸ５は、一方の入力をノードＮ４に接
続し、他方をノードＮ６に接続し、出力を出力ノードＮ
２に接続している。
【００３３】次に、上記の様に構成された電流センスア
ンプ回路の動作を説明する。制御信号ＥＱは、センス動
作開始前には「Ｈ」状態にあり、Ｎ型ＭＯＳトランジス
タＭ２７（第４のＮ型ＭＯＳトランジスタ）とＰ型ＭＯ
ＳトランジスタＭ２８（第４のＰ型ＭＯＳトランジス
タ）がオンさせられ、ノードＮ４とノードＮ６が同電位
であるように働く。次にセンス動作に入ると制御信号Ｅ
Ｑは「Ｌ」になり、Ｎ型ＭＯＳトランジスタＭ２７（第
４のＮ型ＭＯＳトランジスタ）とＰ型ＭＯＳトランジス
タＭ２８（第４のＰ型ＭＯＳトランジスタ）をオフにす
る。これによりノードＮ４とノードＮ６の間にメモリセ
ル電流値に従った電位差が生じ、この電位差をコンパレ
ータＸ５が検知しデータを出力する。これにより、セン
ス動作の高速化が計れる。
【００３４】実施の形態３．図４は本発明の実施の形態
３による電流センスアンプ回路の構成を示す回路図であ
る。図４において、図１と同一符号は同一または相当部
分である。また、Ｍ２９，Ｍ３０はＮ型ＭＯＳトランジ
スタであり、Ｍ３１，Ｍ３２はＰ型ＭＯＳトランジスタ
であり、Ｘ６は参照電圧回路である。
【００３５】本実施の形態３による電流センスアンプ回
路が図１に示す実施の形態１による電流センスアンプ回
路と異なる点は、インバータＸ２が、ＭＯＳトランジス
タＭ１３，Ｍ１４，Ｍ３１，Ｍ２９，Ｍ３０から成る差
動増幅回路に置き換えられている点である。以下、この
異なる部分について説明する。
【００３６】Ｐ型ＭＯＳトランジスタＭ３１はソースを
電源電位に接続し、ゲートとドレインをＰ型ＭＯＳトラ
ンジスタＭ１４のゲートに接続している。Ｐ型ＭＯＳト
ランジスタＭ３２はソースを電源電位に接続し、ゲート
をイネーブル信号ＳＡＥに接続し、ドレインをＰ型ＭＯ
ＳトランジスタＭ３１のドレインに接続している。Ｎ型
ＭＯＳトランジスタＭ３０は、ゲートをイネーブル信号
ＳＡＥに接続し、ドレインをＰ型ＭＯＳトランジスタＭ
３１のドレインに接続している。Ｎ型ＭＯＳトランジス
タＭ２９はソースを接地電位に接続し、ドレインをＮ型
ＭＯＳトランジスタＭ３０のソースに接続している。参
照電圧回路Ｘ６は出力をＮ型ＭＯＳトランジスタＭ２９
のゲートに接続されている。
【００３７】次に、以上の様に構成された電流センスア
ンプ回路の動作を説明する。イネーブル信号ＳＡＥが
「Ｈ」で動作状態にあるとき、Ｐ型ＭＯＳトランジスタ
Ｍ１４，Ｍ３１とＮ型ＭＯＳトランジスタＭ１３，Ｍ３
０，Ｍ２９はＮ型ＭＯＳトランジスタＭ１３とＭ２９の
ゲートを入力とした差動増幅回路を構成しており、参照
電圧回路Ｘ６の参照電圧とノードＮ１の電位差を増幅し
Ｎ型ＭＯＳトランジスタＭ７のゲートに出力する。この
出力によりＮ型ＭＯＳトランジスタＭ７が制御され、ノ
ードＮ１の電位は参照電圧と同じになるように動作す
る。これにより、ＦＧ型メモリセルのドレイン電圧は電
源電圧に依らず一定であり、ワード線電圧がレギュレー
トされている場合、電源電圧に依らない一定のセル電流
が得られる。
【００３８】なお、この実施の形態３では、上記実施の
形態１と同様、インバータＸ１を用いた出力回路を備え
たものとしたが、上記実施の形態２のように、ゲートに
イコライズ信号が入力されるＮ型ＭＯＳトランジスタと
ゲートにイコライズ信号の反転信号が入力されるＰ型Ｍ
ＯＳトランジスタとコンパレータから成る出力回路を備
えたものとしてもよい。
【００３９】実施の形態４．図５は本発明の実施の形態
４による電流センスアンプ回路の構成を示す回路図であ
る。図５において、図１と同一符号は同一または相当部
分である。また、Ｍ１０（１）〜Ｍ１０（３）、Ｍ１１
（１）〜Ｍ１１（３）はＮ型ＭＯＳトランジスタであ
り、Ｍ９（１）〜Ｍ９（３）、Ｍ１２（１）〜Ｍ１２
（３）はＰ型ＭＯＳトランジスタであり、Ｘ１（１）〜
Ｘ１（３）はインバータであり、Ｘ３（１）〜Ｘ３
（３）は参照電流発生回路であり、Ｘ７は排他的論理和
であり、Ｘ８（１）〜Ｘ８（３）は電流比較部であり、
Ｘ９はデータ出力部である。
【００４０】本実施の形態４による電流センスアンプ回
路が図１に示す実施の形態１による電流センスアンプ回
路と異なる点は、Ｎ型ＭＯＳトランジスタＭ１０，Ｍ１
１、Ｐ型ＭＯＳトランジスタＭ９，Ｍ１２、インバータ
Ｘ１、参照電流発生回路Ｘ３から成る電流比較部Ｘ８を
複数、この場合は３個有し、データ出力部Ｘ９が各電流
比較部の出力を受けデータ出力を行う点である。以下、
この異なる部分について説明する。
【００４１】Ｐ型ＭＯＳトランジスタＭ９（１）はソー
スを電源電位に接続し、ゲートをＰ型ＭＯＳトランジス
タＭ８のドレインに接続し、ドレインはノードＮ４
（１）に接続される。Ｎ型ＭＯＳトランジスタＭ１０
（１）は、ソースを接地電位に接続し、ドレインをノー
ドＮ４（１）に接続している。Ｎ型ＭＯＳトランジスタ
Ｍ１１（１）はソースを接地電位に接続し、ゲートとド
レインをＮ型ＭＯＳトランジスタＭ１０（１）のゲート
に接続している。Ｐ型ＭＯＳトランジスタＭ１２（１）
はソースを電源電位に接続し、ゲートをノードＮ５
（１）に接続し、ドレインをＮ型ＭＯＳトランジスタＭ
１１（１）のドレインに接続している。インバータＸ１
（１）は、その入力をノードＮ４（１）に接続し、出力
を出力ノードＮ２（１）に接続している。参照電流発生
回路Ｘ３（１）はノードＮ５（１）に接続されている。
【００４２】Ｐ型ＭＯＳトランジスタＭ９（１），Ｐ型
ＭＯＳトランジスタＭ１２（１），Ｎ型ＭＯＳトランジ
スタＭ１０（１），Ｎ型ＭＯＳトランジスタＭ１１
（１），インバータＸ１（１），参照電流発生回路Ｘ３
（１）は、一つの電流比較部Ｘ８（１）を構成する。
【００４３】以下同様に、Ｐ型ＭＯＳトランジスタＭ９
（２），Ｎ型ＭＯＳトランジスタＭ１０（２），Ｎ型Ｍ
ＯＳトランジスタＭ１１（２），Ｐ型ＭＯＳトランジス
タＭ１２（２），インバータＸ１（２），および参照電
流発生回路Ｘ３（２）は、電流比較部Ｘ８（２）を構成
し、Ｐ型ＭＯＳトランジスタＭ９（３），Ｎ型ＭＯＳト
ランジスタＭ１０（３），Ｎ型ＭＯＳトランジスタＭ１
１（３），Ｐ型ＭＯＳトランジスタＭ１２（３），イン
バータＸ１（３），および参照電流発生回路Ｘ３（３）
は、電流比較部Ｘ８（３）を構成している。データ出力
部Ｘ９は、排他的論理和Ｘ７から成り、ノードＮ２
（１）〜Ｎ２（３）を入力とし、ノードＮ７，Ｎ８を出
力とする。
【００４４】次に、以上の様に構成された電流センスア
ンプ回路の動作を説明する。参照電流発生回路Ｘ３
（１）〜Ｘ３（３）は、参照電流発生回路Ｘ３（１）の
参照電流をＩ１とし、参照電流発生回路Ｘ３（２）の参
照電流をＩ２とし、参照電流発生回路Ｘ３（３）の参照
電流をＩ３とすると、Ｉ１＜Ｉ２＜Ｉ３の関係で各々異
なる参照電流値を発生させる。
【００４５】この各々異なる参照電流に従って、電流比
較部Ｘ３（１）〜Ｘ３（３）は、実施の形態１で説明し
た様にそれぞれ、参照電流とセル電流の比較を行い各出
力ノードＮ２（１）〜Ｎ２（３）にデータが出力され
る。これにより電流センスアンプ回路は、メモリセルの
電流量Ｉに従って、０≦Ｉ＜Ｉ１（状態「３」）、Ｉ１
≦Ｉ＜Ｉ２（状態「２」）、Ｉ２≦Ｉ＜Ｉ３（状態
「１」）、Ｉ３≦Ｉ（状態「０」）の４状態を検知する
ことができる。
【００４６】ここで、ノードＮ２（１）〜Ｎ２（３）の
値（Ｎ２（１），Ｎ２（２），Ｎ２（３））と各検知さ
れる状態との対応は、状態「３」は（Ｈ，Ｈ，Ｈ）、状
態「２」は（Ｌ，Ｈ，Ｈ）、状態「１」は（Ｌ，Ｌ，
Ｈ）、状態「０」は（Ｌ，Ｌ，Ｌ）である。
【００４７】データ出力部Ｘ９は、上記４状態を２ビッ
トのデータに変化して出力する役割を果たし、ノードＮ
７，Ｎ８の値（Ｎ８，Ｎ７）として、状態「３」は
（１，０）、状態「２」は（１，１）、状態「１」は
（０，１）、状態「０」は（０，０）を出力する。デー
タ出力部Ｘ９は、データをグレイコードで出力するた
め、例えば、メモリセル電流値が参照電流値に近いため
に電流比較動作において出力が１状態ずれた場合におい
てもノードＮ７，Ｎ８の出力データは１ビットのみの誤
りとなり、誤り訂正を導入する場合との親和性がある。
【００４８】なお、この実施の形態４では、上記実施の
形態１と同様、インバータＸ２を用いた入力回路を備え
たものとしたが、上記実施の形態３のような差動増幅回
路を用いた入力回路を備えたものとしてもよい。
【００４９】実施の形態５．図６は本発明の実施の形態
５による電流センスアンプ回路の構成を示す回路図であ
る。図６において、図５と同一符号は同一または相当部
分である。また、Ｍ２７（１）〜Ｍ２７（３）はＮ型Ｍ
ＯＳトランジスタであり、Ｍ２８（１）〜Ｍ２８（３）
はＰ型ＭＯＳトランジスタであり、Ｘ５（１）〜Ｘ５
（３）はインバータである。
【００５０】本実施の形態５による電流センスアンプ回
路が図５に示す実施の形態４による電流センスアンプ回
路と異なる点は、インバータＸ１（１）〜Ｘ１（３）に
よる出力回路をＮ型ＭＯＳトランジスタＭ２７（１）〜
Ｍ２７（３）とＰ型ＭＯＳトランジスタＭ２８（１）〜
Ｍ２８（３）とコンパレータＸ５（１）〜Ｘ５（３）か
ら成る出力回路に置き換えている点である。以下、この
異なる部分について説明する。
【００５１】電流比較部Ｘ８（１）について、Ｎ型ＭＯ
ＳトランジスタＭ２７（１）は、ゲートを制御信号ＥＱ
に接続し、ソース，ドレインの一方をＮ型ＭＯＳトラン
ジスタＭ１０（１）のドレイン、即ちノードＮ４（１）
に接続し、他方をＮ型ＭＯＳトランジスタＭ１１（１）
のドレイン、即ちノードＮ６（１）に接続している。Ｐ
型ＭＯＳトランジスタＭ２８（１）は、ゲートを制御信
号ＥＱの反転信号に接続し、ソース，ドレインの一方を
ノードＮ４（１）に接続し、他方をノードＮ６（１）に
接続している。コンパレータＸ５（１）は一方の入力を
ノードＮ４（１）に接続し、他方をノードＮ６（１）に
接続し、出力をノードＮ２（１）に接続している。他の
電流比較部Ｘ８（２），Ｘ８（３）についても上記電流
比較部Ｘ８（１）と同様の構成を有する。
【００５２】次に、以上の様に構成された電流センスア
ンプ回路の動作を説明する。制御信号ＥＱは、センス動
作開始前には「Ｈ」状態にあり、Ｎ型ＭＯＳトランジス
タＭ２７（１）〜Ｍ２７（３）とＰ型ＭＯＳトランジス
タＭ２８（１）〜Ｍ２８（３）はオン状態にあり、ノー
ドＮ４（１）〜Ｎ４（３）とノードＮ６（１）〜Ｎ６
（３）が各々同電位であるように働く。次にセンス動作
に入ると制御信号ＥＱは「Ｌ」になり、Ｎ型ＭＯＳトラ
ンジスタＭ２７（１）〜Ｍ２７（３）とＰ型ＭＯＳトラ
ンジスタＭ２８（１）〜Ｍ２８（３）をオフにする。こ
れによりノードＮ４（１）〜Ｎ４（３）とノードＮ６
（１）〜Ｎ６（３）の間に夫々メモリセル電流値に従っ
た電位差が生じ、この電位差を各コンパレータＸ５
（１）〜Ｘ５（３）が検知しデータを出力する。これに
より、センス動作の高速化が計れる。
【００５３】なお、この実施の形態５では、上記実施の
形態１と同様、インバータＸ２を用いた入力回路を備え
たものとしたが、上記実施の形態３のような差動増幅回
路を用いた入力回路を備えたものとしてもよい。
【００５４】
【発明の効果】以上のように、本発明によれば、電流セ
ンスアンプ回路において、参照電流発生回路と電流比較
回路を備え、メモリセルの特性に沿った参照電流とメモ
リセル電流とを電流比較回路により比較する構成とした
から、電源電圧等に関して広い動作範囲が得られる効果
がある。
【００５５】また、本発明によれば、電流センスアンプ
回路において、参照電流発生回路と電流比較回路の組を
複数設置し、参照電流発生回路はメモリセルが取る状態
に対応したそれぞれ異なった電流量の参照電流を発生
し、メモリセル電流との比較を行う構成としたから、多
状態に記録されたメモリセルの電流検出を可能とでき、
メモリセルの記録密度を高くできる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による電流センスアンプ
を示す回路図。
【図２】本発明の実施の形態による電流センスアンプの
参照電流回路の構成例を示す回路図。
【図３】本発明の実施の形態２による電流センスアンプ
を示す回路図。
【図４】本発明の実施の形態３による電流センスアンプ
を示す回路図。
【図５】本発明の実施の形態４による電流センスアンプ
を示す回路図。
【図６】本発明の実施の形態５による電流センスアンプ
を示す回路図。
【図７】従来の電流センスアンプを示す回路図。
【符号の説明】
Ｍ１，Ｍ３ Ｎ型ＭＯＳトランジスタ Ｍ２，Ｍ４ Ｐ型ＭＯＳトランジスタ Ｍ５ ＦＧ型メモリセル Ｍ６ 選択ゲート Ｍ７，Ｍ１０，Ｍ１１，Ｍ１３，Ｍ１５ Ｎ型ＭＯＳト
ランジスタ Ｍ８，Ｍ９，Ｍ１２，Ｍ１４ Ｐ型ＭＯＳトランジスタ Ｍ１６，Ｍ１７，Ｍ１９，Ｍ２１，Ｍ２３，Ｍ２５ Ｎ
型ＭＯＳトランジスタ Ｍ１８，Ｍ２０，Ｍ２２，Ｍ２４，Ｍ２６ Ｐ型ＭＯＳ
トランジスタ Ｍ２７，Ｍ２９，Ｍ３０ Ｎ型ＭＯＳトランジスタ Ｍ２８，Ｍ３１，Ｍ３２ Ｐ型ＭＯＳトランジスタ Ｍ１０（１）〜Ｍ１０（３），Ｍ１１（１）〜Ｍ１１
（３），Ｍ２７（１）〜Ｍ２７（３） Ｎ型ＭＯＳトラ
ンジスタ Ｍ９（１）〜Ｍ９（３），Ｍ１２（１）〜Ｍ１２
（３），Ｍ２８（１）〜Ｍ２８（３） Ｐ型ＭＯＳトラ
ンジスタ Ｘ１，Ｘ１（１）〜Ｘ１（３），Ｘ２ インバータ Ｘ３，Ｘ３（１）〜Ｘ３（３） 参照電流回路 Ｘ４ インバータ Ｘ５，Ｘ５（１）〜Ｘ５（３） コンパレータ Ｘ６ 参照電圧回路 Ｘ７ 排他的論理和 Ｘ８（１）〜Ｘ８（３） 電流比較部 Ｘ９ データ出力部 Ｒ１，Ｒ２ 抵抗体 Ｎ１，Ｎ３，Ｎ５，Ｎ５（１）〜Ｎ５（３） 回路の入
力ノード Ｎ４，Ｎ４（１）〜Ｎ４（３），Ｎ６，Ｎ６（１）〜Ｎ
６（３） 回路のノード Ｎ２，Ｎ２（１）〜Ｎ２（３），Ｎ７，Ｎ８ 回路の出
力ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 要一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 片岡 知典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 道山 淳児 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AA03 AC01 AD06 AE00 AE07 5J056 AA00 BB40 CC02 DD13 DD28 FF07 FF08 GG05 HH04

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイのビット線が、選択ト
    ランジスタを介して結合されるデータ線に接続された電
    流センスアンプ回路において、 前記データ線の電圧を受ける反転増幅回路と、 前記反転増幅回路の出力を制御ノードに接続し、前記デ
    ータ線に接続された第１のＮ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートとドレインを接続
    し、前記第１のＮ型ＭＯＳトランジスタに結合された第
    １のＰ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートを前記第１のＰ型Ｍ
    ＯＳトランジスタのゲートに接続した第２のＰ型ＭＯＳ
    トランジスタと、 ソースを接地電位に接続し、ドレインを前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続した第２のＮ型Ｍ
    ＯＳトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを前記第
    ２のＮ型ＭＯＳトランジスタのゲートに接続した第３の
    Ｎ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ドレインを前記第３のＮ型
    ＭＯＳトランジスタのドレインに接続した第３のＰ型Ｍ
    ＯＳトランジスタと、 入力端を前記第２のＮ型ＭＯＳトランジスタのドレイン
    に接続し、出力端を回路の出力端としたインバータと、 前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所
    定の参照電流量となるように前記第３のＰ型ＭＯＳトラ
    ンジスタのゲートに電圧を与える参照電流発生部とを備
    え、 前記参照電流量と前記データ線の電流量を比較すること
    で前記データ線を流れるメモリセルの電流を検知する、 ことを特徴とする電流センスアンプ回路。
  2. 【請求項２】 メモリセルアレイのビット線が、選択ト
    ランジスタを介して結合されるデータ線に接続された電
    流センスアンプ回路において、 前記データ線の電圧を受ける反転増幅回路と、 前記反転増幅回路の出力を制御ノードに接続し、前記デ
    ータ線に接続された第１のＮ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートとドレインを接続
    し、前記第１のＮ型ＭＯＳトランジスタに結合された第
    １のＰ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートを前記第１のＰ型Ｍ
    ＯＳトランジスタのゲートに接続した第２のＰ型ＭＯＳ
    トランジスタと、 ソースを接地電位に接続し、ドレインを前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続した第２のＮ型Ｍ
    ＯＳトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを前記第
    ２のＮ型ＭＯＳトランジスタのゲートに接続した第３の
    Ｎ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ドレインを前記第３のＮ型
    ＭＯＳトランジスタのドレインに接続した第３のＰ型Ｍ
    ＯＳトランジスタと、 ソースまたはドレインのいずれか一方を前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続し、他方を前記第
    ３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲー
    トをイコライズ信号が入力される第１の入力端に接続し
    た第４のＮ型ＭＯＳトランジスタと、 ソースまたはドレインのいずれか一方を前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続し、他方を前記第
    ３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲー
    トをイコライズ信号の反転信号が入力される第２の入力
    端に接続した第４のＰ型ＭＯＳトランジスタと、 正の入力端を前記第３のＰ型ＭＯＳトランジスタのドレ
    インに接続し、負の入力端を前記第２のＰ型ＭＯＳトラ
    ンジスタのドレインに接続し、出力端を回路の出力端と
    したコンパレータ回路と、 前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所
    定の参照電流量となるように前記第３のＰ型ＭＯＳトラ
    ンジスタのゲートに電圧を与える参照電流発生部とを備
    え、 前記参照電流量と前記データ線の電流量を比較すること
    で前記データ線を流れるメモリセルの電流を検知する、 ことを特徴とする電流センスアンプ回路。
  3. 【請求項３】 メモリセルアレイのビット線が、選択ト
    ランジスタを介して結合されるデータ線に接続された電
    流センスアンプ回路において、 参照電圧発生部と、 負の入力端を前記データ線に接続し、正の入力端に前記
    参照電圧発生部の参照電圧を受ける差動増幅回路と、 前記差動増幅回路の出力を制御ノードに接続し、前記デ
    ータ線に接続された第１のＮ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートとドレインを接続
    し、前記第１のＮ型ＭＯＳトランジスタに結合された第
    １のＰ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートを前記第１のＰ型Ｍ
    ＯＳトランジスタのゲートに接続した第２のＰ型ＭＯＳ
    トランジスタと、 ソースを接地電位に接続し、ドレインを前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続した第２のＮ型Ｍ
    ＯＳトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを前記第
    ２のＮ型ＭＯＳトランジスタのゲートに接続した第３の
    Ｎ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ドレインを前記第３のＮ型
    ＭＯＳトランジスタのドレインに接続した第３のＰ型Ｍ
    ＯＳトランジスタと、 入力端を前記第２のＮ型ＭＯＳトランジスタのドレイン
    に接続し、出力端を回路の出力端としたインバータ回路
    と、 前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所
    定の参照電流量となるように前記第３のＰ型ＭＯＳトラ
    ンジスタのゲートに電圧を与える参照電流発生部とを備
    え、 前記参照電流量と前記データ線の電流量を比較すること
    で前記データ線を流れるメモリセルの電流を検知する、 ことを特徴とする電流センスアンプ回路。
  4. 【請求項４】 メモリセルアレイのビット線が、選択ト
    ランジスタを介して結合されるデータ線に接続された電
    流センスアンプ回路において、 参照電圧発生部と、 負の入力端を前記データ線に接続し、正の入力端に前記
    参照電圧発生部の参照電圧を受ける差動増幅回路と、 前記差動増幅回路の出力を制御ノードに接続し、前記デ
    ータ線に接続された第１のＮ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートとドレインを接続
    し、前記第１のＮ型ＭＯＳトランジスタに結合された第
    １のＰ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートを前記第１のＰ型Ｍ
    ＯＳトランジスタのゲートに接続した第２のＰ型ＭＯＳ
    トランジスタと、 ソースを接地電位に接続し、ドレインを前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続した第２のＮ型Ｍ
    ＯＳトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを前記第
    ２のＮ型ＭＯＳトランジスタのゲートに接続した第３の
    Ｎ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ドレインを前記第３のＮ型
    ＭＯＳトランジスタのドレインに接続した第３のＰ型Ｍ
    ＯＳトランジスタと、 ソースまたはドレインのいずれか一方を前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続し、他方を前記第
    ３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲー
    トをイコライズ信号が入力される第１の入力端に接続し
    た第４のＮ型ＭＯＳトランジスタと、 ソースまたはドレインのいずれか一方を前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続し、他方を前記第
    ３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲー
    トをイコライズ信号の反転信号が入力される第２の入力
    端に接続した第４のＰ型ＭＯＳトランジスタと、 正の入力端を前記第３のＰ型ＭＯＳトランジスタのドレ
    インに接続し、負の入力端を前記第２のＰ型ＭＯＳトラ
    ンジスタのドレインに接続し、出力端を回路の出力端と
    したコンパレータ回路と、 前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所
    定の参照電流量となるように前記第３のＰ型ＭＯＳトラ
    ンジスタのゲートに電圧を与える参照電流発生部とを備
    え、 前記参照電流量と前記データ線の電流量を比較すること
    で前記データ線を流れるメモリセルの電流を検知する、 ことを特徴とする電流センスアンプ回路。
  5. 【請求項５】 メモリセルアレイのビット線が、選択ト
    ランジスタを介して結合されるデータ線に接続された電
    流センスアンプ回路において、 前記データ線の電圧を受ける反転増幅回路と、 前記反転増幅回路の出力を制御ノードに接続し、前記デ
    ータ線に接続された第１のＮ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートとドレインを接続
    し、前記第１のＮ型ＭＯＳトランジスタに結合された第
    １のＰ型ＭＯＳトランジスタと、 前記第１のＰ型ＭＯＳトランジスタのドレインに接続さ
    れたｎ個（ｎは２以上の整数）の電流比較部とを備え、 各電流比較部について、 ソースを電源電位に接続し、ゲートを前記第１のＰ型Ｍ
    ＯＳトランジスタのドレインに接続した第２のＰ型ＭＯ
    Ｓトランジスタと、 ソースを接地電位に接続し、ドレインを前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続した第２のＮ型Ｍ
    ＯＳトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを前記第
    ２のＮ型ＭＯＳトランジスタのゲートに接続した第３の
    Ｎ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ドレインを前記第３のＮ型
    ＭＯＳトランジスタのドレインに接続した第３のＰ型Ｍ
    ＯＳトランジスタと、 入力端を前記第２のＮ型ＭＯＳトランジスタのドレイン
    に接続し、出力端を回路の出力端としたインバータと、 前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所
    定の参照電流量となるように前記第３のＰ型ＭＯＳトラ
    ンジスタのゲートに電圧を与える参照電流発生部とを備
    え、 前記ｎ個の電流比較部に属するｎ個の前記参照電流発生
    部は所定のそれぞれ異なる参照電流量を与え、各前記電
    流比較部が前記参照電流量と前記データ線の電流量とを
    比較することで前記データ線を流れるメモリセルの電流
    量を検知する、 ことを特徴とする電流センスアンプ回路。
  6. 【請求項６】 メモリセルアレイのビット線が、選択ト
    ランジスタを介して結合されるデータ線に接続された電
    流センスアンプ回路において、 前記データ線の電圧を受ける反転増幅回路と、 前記反転増幅回路の出力を制御ノードに接続し、前記デ
    ータ線に接続された第１のＮ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートとドレインを接続
    し、前記第１のＮ型ＭＯＳトランジスタに結合された第
    １のＰ型ＭＯＳトランジスタと、 前記第１のＰ型ＭＯＳトランジスタのドレインに接続さ
    れたｎ個（ｎは２以上の整数）の電流比較部とを備え、 各電流比較部について、 ソースを電源電位に接続し、ゲートを前記第１のＰ型Ｍ
    ＯＳトランジスタのゲートに接続した第２のＰ型ＭＯＳ
    トランジスタと、 ソースを接地電位に接続し、ドレインを前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続した第２のＮ型Ｍ
    ＯＳトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを前記第
    ２のＮ型ＭＯＳトランジスタのゲートに接続した第３の
    Ｎ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ドレインを前記第３のＮ型
    ＭＯＳトランジスタのドレインに接続した第３のＰ型Ｍ
    ＯＳトランジスタと、 ソースまたはドレインのいずれか一方を前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続し、他方を前記第
    ３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲー
    トをイコライズ信号が入力される第１の入力端に接続し
    た第４のＮ型ＭＯＳトランジスタと、 ソースまたはドレインのいずれか一方を前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続し、他方を前記第
    ３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲー
    トをイコライズ信号の反転信号が入力される第２の入力
    端に接続した第４のＰ型ＭＯＳトランジスタと、 正の入力端を前記第３のＰ型ＭＯＳトランジスタのドレ
    インに接続し、負の入力端を前記第２のＰ型ＭＯＳトラ
    ンジスタのドレインに接続し、出力端を回路の出力端と
    したコンパレータ回路と、 前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所
    定の参照電流量となるように前記第３のＰ型ＭＯＳトラ
    ンジスタのゲートに電圧を与える参照電流発生部とを備
    え、 前記ｎ個の電流比較部に属するｎ個の前記参照電流発生
    部は所定のそれぞれ異なる参照電流量を与え、各前記電
    流比較部が前記参照電流量と前記データ線の電流量とを
    比較することで前記データ線を流れるメモリセルの電流
    量を検知する、ことを特徴とする電流センスアンプ回
    路。
  7. 【請求項７】 メモリセルアレイのビット線が、選択ト
    ランジスタを介して結合されるデータ線に接続された電
    流センスアンプ回路において、 参照電圧発生部と、 負の入力端を前記データ線に接続し、正の入力端に前記
    参照電圧発生部の参照電圧を受ける差動増幅回路と、 前記差動転増幅回路の出力を制御ノードに接続し、前記
    データ線に接続された第１のＮ型ＭＯＳトランジスタ
    と、 ソースを電源電位に接続し、ゲートとドレインを接続
    し、前記第１のＮ型ＭＯＳトランジスタに結合された第
    １のＰ型ＭＯＳトランジスタと、 前記第１のＰ型ＭＯＳトランジスタのドレインに接続さ
    れたｎ個（ｎは２以上の整数）の電流比較部とを備え、 各電流比較部について、 ソースを電源電位に接続し、ゲートを前記第１のＰ型Ｍ
    ＯＳトランジスタのドレインに接続した第２のＰ型ＭＯ
    Ｓトランジスタと、 ソースを接地電位に接続し、ドレインを前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続した第２のＮ型Ｍ
    ＯＳトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを前記第
    ２のＮ型ＭＯＳトランジスタのゲートに接続した第３の
    Ｎ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ドレインを前記第３のＮ型
    ＭＯＳトランジスタのドレインに接続した第３のＰ型Ｍ
    ＯＳトランジスタと、 入力端を前記第２のＮ型ＭＯＳトランジスタのドレイン
    に接続し、出力端を回路の出力端としたインバータと、 前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所
    定の参照電流量となるように前記第３のＰ型ＭＯＳトラ
    ンジスタのゲートに電圧を与える参照電流発生部とを備
    え、 前記ｎ個の電流比較部に属するｎ個の前記参照電流発生
    部は所定のそれぞれ異なる参照電流量を与え、各前記電
    流比較部が前記参照電流量と前記データ線の電流量とを
    比較することで前記データ線を流れるメモリセルの電流
    量を検知する、ことを特徴とする電流センスアンプ回
    路。
  8. 【請求項８】 メモリセルアレイのビット線が、選択ト
    ランジスタを介して結合されるデータ線に接続された電
    流センスアンプ回路において、 参照電圧発生部と、 負の入力端を前記データ線に接続し、正の入力端に前記
    参照電圧発生部の参照電圧を受ける差動増幅回路と、 前記差動転増幅回路の出力を制御ノードに接続し、前記
    データ線に接続された第１のＮ型ＭＯＳトランジスタ
    と、 ソースを電源電位に接続し、ゲートとドレインを接続
    し、前記第１のＮ型ＭＯＳトランジスタに結合された第
    １のＰ型ＭＯＳトランジスタと、 前記第１のＰ型ＭＯＳトランジスタのドレインに接続さ
    れたｎ個（ｎは２以上の整数）の電流比較部とを備え、 各電流比較部について、 ソースを電源電位に接続し、ゲートを前記第１のＰ型Ｍ
    ＯＳトランジスタのゲートに接続した第２のＰ型ＭＯＳ
    トランジスタと、 ソースを接地電位に接続し、ドレインを前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続した第２のＮ型Ｍ
    ＯＳトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを前記第
    ２のＮ型ＭＯＳトランジスタのゲートに接続した第３の
    Ｎ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ドレインを前記第３のＮ型
    ＭＯＳトランジスタのドレインに接続した第３のＰ型Ｍ
    ＯＳトランジスタと、 ソースまたはドレインのいずれか一方を前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続し、他方を前記第
    ３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲー
    トをイコライズ信号が入力される第１の入力端に接続し
    た第４のＮ型ＭＯＳトランジスタと、 ソースまたはドレインのいずれか一方を前記第２のＰ型
    ＭＯＳトランジスタのドレインに接続し、他方を前記第
    ３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲー
    トをイコライズ信号の反転信号が入力される第２の入力
    端に接続した第４のＰ型ＭＯＳトランジスタと、 正の入力端を前記第３のＰ型ＭＯＳトランジスタのドレ
    インに接続し、負の入力端を前記第２のＰ型ＭＯＳトラ
    ンジスタのドレインに接続し、出力端を回路の出力端と
    したコンパレータ回路と、 前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所
    定の参照電流量となるように前記第３のＰ型ＭＯＳトラ
    ンジスタのゲートに電圧を与える参照電流発生部とを備
    え、 前記ｎ個の電流比較部に属するｎ個の前記参照電流発生
    部は所定のそれぞれ異なる参照電流量を与え、各前記電
    流比較部が前記参照電流量と前記データ線の電流量とを
    比較することで前記データ線を流れるメモリセルの電流
    量を検知する、ことを特徴とする電流センスアンプ回
    路。
  9. 【請求項９】 請求項５ないし請求項８の何れかに記載
    の電流センスアンプ回路において、 ｎ個の前記電流比較部の出力端からの出力値が示すｎ＋
    １通りの状態を持つ読み出しデータに対して、前記デー
    タ線の検知される電流量の大きさの順に従ってグレイ符
    号を対応付けしたデータ出力を行うデータ変換部を備え
    た、 ことを特徴とする電流センスアンプ回路。
  10. 【請求項１０】 請求項９記載の電流センスアンプ回路
    において、 ｎ＝３の場合において、データ変換部として排他的論理
    和回路（ＥＯＲ回路）を備え、１番目の前記電流比較部
    の出力と３番目の前記電流比較部の出力とを前記排他的
    論理和回路の入力に接続し、前記排他的論理和回路の出
    力をデータ変換部の第１の出力ビットとし、２番目の前
    記電流比較部の出力をデータ変換部の第２の出力ビット
    とした構成により、ｎ個の前記電流比較部の出力が示す
    読み出しデータを２ビットのグレイ符号に変換して出力
    する、 ことを特徴とする電流センスアンプ回路。
  11. 【請求項１１】 請求項１ないし請求項８の何れかに記
    載の電流センスアンプ回路において、 前記参照電流発生部は、 ソースを接地電位に接続し、ゲートに電源電位或いは、
    所定のバイアス電圧を与えた第５のＮ型ＭＯＳトランジ
    スタと、 ソースが前記第５のＮ型ＭＯＳトランジスタのドレイン
    に結合された第６のＮ型ＭＯＳトランジスタと、 前記第６のＮ型ＭＯＳトランジスタのソース電圧を受
    け、前記第６のＮ型ＭＯＳトランジスタのゲートに出力
    する反転増幅回路と、 ソースを電源電位に接続し、ゲートとドレインを接続し
    前記第６のＮ型ＭＯＳトランジスタのドレインに結合し
    た第５のＰ型ＭＯＳトランジスタとを備え、 前記第５のＰ型ＭＯＳトランジスタのドレインを参照電
    流発生部の出力とするものである、 ことを特徴とする電流センスアンプ回路。
  12. 【請求項１２】 請求項１１記載の電流センスアンプ回
    路において、 前記第５のＮ型ＭＯＳトランジスタがメモリセルであ
    る、 ことを特徴とする電流センスアンプ回路。
  13. 【請求項１３】 請求項１ないし請求項８の何れかに記
    載の電流センスアンプ回路において、 前記参照電流発生部は、 ソースを電源電位に接続し、ゲートとドレインを接続し
    た第６のＰ型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートを前記第６のＰ型Ｍ
    ＯＳトランジスタのドレインに接続した第７のＰ型ＭＯ
    Ｓトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを接続
    し、前記第７のＰ型ＭＯＳトランジスタのドレインに結
    合した第７のＮ型ＭＯＳトランジスタと、 ゲートを前記第７のＮ型ＭＯＳトランジスタのドレイン
    に接続し、ドレインを前記第６のＰ型ＭＯＳトランジス
    タのドレインに接続した第８のＮ型ＭＯＳトランジスタ
    と、 一端を接地電位に接続し、他端を前記第８のＮ型ＭＯＳ
    トランジスタのソースに接続した抵抗体とを備え、 前記第６のＰ型ＭＯＳトランジスタのドレインを参照電
    流発生部の出力とするものである、 ことを特徴とする電流センスアンプ回路。
  14. 【請求項１４】 請求項１ないし請求項８の何れかに記
    載の電流センスアンプ回路において、 前記参照電流発生部は、 ソースを電源電位に接続し、ゲートとドレインを接続し
    た第８のＰ型ＭＯＳトランジスタと、 ゲートを前記第８のＰ型ＭＯＳトランジスタのドレイン
    に接続した第９のＰ型ＭＯＳトランジスタと、 ソースを接地電位に接続し、ゲートとドレインを接続
    し、前記第９のＰ型ＭＯＳトランジスタのドレインに結
    合した第９のＮ型ＭＯＳトランジスタと、 ソースを接地電位に接続し、ゲートを前記第９のＮ型Ｍ
    ＯＳトランジスタのドレインに接続し、ドレインを前記
    第８のＰ型ＭＯＳトランジスタのドレインに接続した第
    １０のＮ型ＭＯＳトランジスタと、 一端を電源電位に接続し、他端を前記第２のＰ型ＭＯＳ
    トランジスタのソースに接続した抵抗体とを備え、 前記第８のＰ型ＭＯＳトランジスタのドレインを参照電
    流発生部の出力とするものである、 ことを特徴とする電流センスアンプ回路。
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