JP2009129471A - 不揮発性半導体記憶装置及びその処理方法 - Google Patents
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Abstract
【解決手段】 2端子構造の可変抵抗素子を備えて構成されたメモリセルと、前記可変抵抗素子の第1端子と第2端子との間に電圧印加可能な電圧印加手段と、第1電極が第2端子と接続され第2電極が所定の電位を示す第1電位線と接続されたキャパシタと、を備えてなり、可変抵抗素子が更に第1及び第2端子の双方と第1電位線とを接続可能に構成され、電圧印加手段が第1極性の電圧を発生することで、可変抵抗素子の両端に第1極性を示す第1電圧を印加可能であると共に、キャパシタに第1極性を示すキャパシタ電圧を誘起する第1電荷を蓄積可能であり、キャパシタに第1電荷が蓄積された状態の下で第1端子と第1電位線とを接続することで、可変抵抗素子の両端に第1極性とは逆の第2極性を示す第2電圧を印加可能に構成されている。
【選択図】 図13
Description
5: ビット線デコーダ
6: ソース線デコーダ
7: ワード線デコーダ
8: アドレス線
9: データ線
10: 制御回路
11: 制御信号線
12: 電圧スイッチ回路
14: 電圧発生回路
20、21、22: 本発明装置の原理を説明するための基本的回路
30: キャパシタアレイ
Claims (11)
- 両端に書き込み用の電圧が印加されることで印加された書き込み用の電圧の極性に依存して決定される抵抗状態に遷移すると共に、前記抵抗状態に応じて異なる情報が関連付けられることで情報の記憶が可能な2端子構造の可変抵抗素子を備えて構成されたメモリセルと、
前記可変抵抗素子と電気的に接続可能に構成されることで、前記可変抵抗素子の一方の端子である第1端子と他方の端子である第2端子との間に書き込み電圧又は読み出し電圧を印加可能な電圧印加手段と、
一方の電極である第1電極が前記第2端子と電気的に接続され、他方の電極である第2電極が所定の電位を示す第1電位線と電気的に接続されたキャパシタと、を備えてなり、
前記可変抵抗素子が、更に前記第1端子及び前記第2端子の双方と前記第1電位線とを電気的に接続可能に構成されており、
前記電圧印加手段が第1極性の書き込み用の電圧を発生することで、前記可変抵抗素子の両端に、前記第2端子を基準としたときの前記第1端子の電位が前記第1極性を示す書き込み用の第1電圧を印加可能であると共に、前記キャパシタに、前記第2電極を基準としたときの前記第1電極の電位が前記第1極性を示すキャパシタ電圧を誘起する第1電荷を蓄積可能であり、
前記キャパシタに前記第1電荷が蓄積された状態の下で前記第1端子と前記第1電位線とを接続することで、前記可変抵抗素子の両端に、前記第2端子を基準としたときの前記第1端子の電位が前記第1極性とは逆の第2極性を示す書き込み用の第2電圧を印加可能であることを特徴とする不揮発性半導体記憶装置。 - 前記電圧印加手段と前記第1端子とがビット線によって電気的に接続可能に構成されており、
前記電圧印加手段と前記ビット線との導通/非導通状態を選択可能な第1スイッチング素子と、
前記第2端子と前記第1電位線との導通/非導通状態を選択可能な第2スイッチング素子と、
前記第1端子と前記第1電位線との導通/非導通状態を選択可能な第3スイッチング素子と、を備え、
少なくとも前記第1スイッチング素子を導通状態、前記第3スイッチング素子を非導通状態として前記電圧印加手段から前記第1極性の書き込み用の電圧を発生させることで前記可変抵抗素子に対して書き込み用の前記第1電圧の印加が可能であり、
前記第1スイッチング素子を導通状態、前記第2及び第3スイッチング素子を非導通状態として前記電圧印加手段から前記第1極性の電圧を発生させて前記キャパシタに前記第1電荷を蓄積させた後、前記第1及び第2スイッチング素子を非導通状態、前記第3スイッチング素子を導通状態とすることで前記キャパシタに誘起された前記キャパシタ電圧によって前記可変抵抗素子に対して書き込み用の前記第2電圧の印加が可能であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
行方向又は列方向の何れか一の方向に前記キャパシタが複数配列されてなるキャパシタアレイと、
前記メモリセルアレイ内に存在する複数の前記メモリセルの中から書き込み又は読み出し処理の対象となる選択メモリセルを特定するためのメモリセル選択手段と、を備えることを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。 - 前記メモリセル選択手段が複数の前記メモリセル毎に、前記第2端子とソース或いはドレインの一方を接続し、前記第1電極並びに前記第2スイッチング素子とソース或いはドレインの他方を接続して配置された選択トランジスタによって構成され、
前記メモリセルアレイが、
行方向又は列方向の何れか一の方向である第1方向に延伸する複数のビット線、前記第1方向又は行方向若しくは列方向の何れか一の方向であって前記第1方向とは異なる第2方向に延伸する複数のワード線、並びに前記複数のキャパシタが配列された方向と直交するソース線方向に延伸する複数のソース線を備えると共に、
前記第1方向に配置された複数の前記メモリセルの夫々が、前記各メモリセルが備える前記各可変抵抗素子の前記第1端子夫々を、共通の前記ビット線に接続し、
前記第2方向に配置された複数の前記メモリセルの夫々が、前記各メモリセルが備える前記各可変抵抗素子の前記第2端子夫々と電気的に接続された前記各選択トランジスタのゲート電極夫々を共通の前記ワード線に接続し、
前記ソース線方向に配置された複数の前記メモリセルの夫々が、前記各メモリセルが備える前記各可変抵抗素子の前記第2端子夫々を、前記選択トランジスタを介して共通の前記ソース線に接続し、
複数の前記ソース線夫々が、前記各ソース線毎に異なる一の前記キャパシタの前記第1電極と接続すると共に、更に前記第1電位線と接続可能に構成されていることを特徴とする請求項3に記載の不揮発性半導体記憶装置。 - 前記可変抵抗素子を流れる電流を読み出し可能な読み出し回路を備え、
前記可変抵抗素子が、両端に書き込み用の前記第1電圧が印加されると低抵抗状態に遷移すると共に、両端に書き込み用の前記第2電圧が印加されると前記低抵抗状態より高抵抗の高抵抗状態に遷移する性質を有し、
前記読み出し回路が、
前記電圧印加手段から前記読み出し電圧が印加された状態で前記可変抵抗素子を流れる電流量又は前記可変抵抗素子と直列に接続された所定の負荷抵抗の両端電圧を検出し、
当該検出値が所定の閾値より大きい場合には、前記可変抵抗素子が前記低抵抗状態である場合に対応付けられている所定の第1情報が当該可変抵抗素子を有する前記メモリセルに記憶されていると判断を行い、
当該検出値が前記所定の閾値より小さい場合には、前記可変抵抗素子が前記高抵抗状態である場合に対応付けられている前記第1情報とは異なる所定の第2情報が当該可変抵抗素子を有する前記メモリセルに記憶されていると判断を行うことを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。 - 前記第1電圧が正電圧であり、前記第2電圧が負電圧であることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
- 請求項5又は6に記載の不揮発性半導体記憶装置の駆動方法であって、
前記可変抵抗素子の両端及び前記キャパシタの両端に夫々電圧が印加されていない初期状態から、前記電圧印加手段によって前記第1極性の電圧を発生させて前記可変抵抗素子に前記第1電圧を印加すると共に、前記キャパシタに前記第1電荷を蓄積する第1ステップと、
その後に、前記第1ステップにおいて前記キャパシタに蓄積された前記第1電極を放電する第2ステップと、
その後に、前記初期状態に再び移行させる第3ステップと、を実行して前記可変抵抗素子を有する前記メモリセルに前記第1情報を書き込むことを特徴とする不揮発性半導体記憶装置の駆動方法。 - 請求項5又は6に記載の不揮発性半導体記憶装置の駆動方法であって、
前記可変抵抗素子の両端及び前記キャパシタの両端に夫々電圧が印加されていない初期状態から、前記電圧印加手段から前記第1極性の電圧を発生させることで前記可変抵抗素子に前記第1電圧を印加すると共に、前記キャパシタに前記第1電荷を蓄積して前記キャパシタ電圧を誘起する第4ステップと、
その後に、前記キャパシタ電圧によって前記可変抵抗素子に前記第2電圧を印加する第5ステップと、
その後に、前記キャパシタに残存する前記第1電荷を放電する第6ステップと、
その後に、前記初期状態に再び移行させる第7ステップと、を実行して前記可変抵抗素子を有する前記メモリセルに前記第2情報を書き込むことを特徴とする不揮発性半導体記憶装置の駆動方法。 - 前記可変抵抗素子の両端及び前記キャパシタの両端に夫々電圧が印加されていない初期状態から、前記電圧印加手段によって前記第1極性の電圧を発生させて前記可変抵抗素子に前記第1電圧を印加すると共に、前記キャパシタに前記第1電荷を蓄積する第1ステップと、
その後に、前記第1ステップにおいて前記キャパシタに蓄積された前記第1電極を放電する第2ステップと、
その後に、前記初期状態に再び移行させる第3ステップと、を実行して前記可変抵抗素子を有する前記メモリセルに前記第1情報を書き込むことを特徴とする請求項8に記載の不揮発性半導体記憶装置の駆動方法。 - 前記電圧印加手段と前記第1端子とがビット線によって電気的に接続可能に構成されると共に、前記電圧印加手段と前記ビット線との導通/非導通状態を選択可能な第1スイッチング素子と、前記第2端子と前記第1電位線との導通/非導通状態を選択可能な第2スイッチング素子と、前記第1端子と前記第1電位線との導通/非導通状態を選択可能な第3スイッチング素子と、を備える不揮発性半導体記憶装置の駆動方法であって、
前記第1ステップが、前記第1〜第3スイッチング素子が全て非導通状態である前記初期状態から、前記第1スイッチング素子を導通状態として前記電圧印加手段から前記第1極性の書き込み用の電圧を発生させるステップであり、
前記第2ステップが、前記第1ステップ終了後に前記第1スイッチング素子を非導通状態、前記第2スイッチング素子を導通状態とするステップであり、
前記第3ステップが、前記第2ステップ終了後に前記第2スイッチング素子を非導通状態とするステップであることを特徴とする請求項7又は9に記載の不揮発性半導体記憶装置の駆動方法。 - 前記電圧印加手段と前記第1端子とがビット線によって電気的に接続可能に構成されると共に、前記電圧印加手段と前記ビット線との導通/非導通状態を選択可能な第1スイッチング素子と、前記第2端子と前記第1電位線との導通/非導通状態を選択可能な第2スイッチング素子と、前記第1端子と前記第1電位線との導通/非導通状態を選択可能な第3スイッチング素子と、を備える不揮発性半導体記憶装置の駆動方法であって、
前記第4ステップが、前記第1〜第3スイッチング素子が全て非導通状態である前記初期状態から、前記第1スイッチング素子を導通状態として前記電圧印加手段から前記第1極性の電圧を発生させるステップであり、
前記第5ステップが、前記第4ステップ終了後に前記第1スイッチング素子を非導通状態、前記第3スイッチング素子を導通状態とするステップであり、
前記第6ステップが、前記第5ステップ終了後に前記第2スイッチング素子を導通状態とするステップであり、
前記第7ステップが、前記第6ステップ終了後に前記第2及び第3スイッチング素子を非導通状態とするステップであることを特徴とする請求項8又は9に記載の不揮発性半導体記憶装置の駆動方法。
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