KR20200058746A - 전류 반복기를 사용하는 상변화 메모리 소자 - Google Patents

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Abstract

전류 반복기를 사용하는 상변화 메모리 소자가 개시된다. 일 실시예에 따르면, 상변화 메모리 소자는, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS; 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch); 상기 OTS의 하단에 배치되는 상변화층; 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS; 상기 비트라인 PMOS의 상단 및 상기 소스라인 NMOS의 하단에 각각 배치된 채, 가변 저항으로 동작하여 상기 상변화 메모리 소자의 센싱 마진을 증폭시키는 두 개의 전류 반복기들; 및 상기 두 개의 전류 반복기들 사이에 배치되는 기준 레지스터를 포함한다.

Description

전류 반복기를 사용하는 상변화 메모리 소자{PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT USING CURRNET MIRROR}
아래의 실시예들은 전류 반복기(Current mirror)를 포함하는 상변화 메모리 소자에 관한 것으로서, 전류 반복기를 사용하여 상변화 메모리 소자의 기준 전압을 적응적으로 설정함으로써, 상변화 메모리 소자의 센싱 마진을 증폭시키는 기술이다,
상변화 메모리 소자는 상변화층의 결정 상태가 비트라인 및 소스라인 사이에 인가되는 전압에 의해 결정질(낮은 저항성을 갖는 셋 상태) 및 비결정질(높은 저항성을 갖는 리셋 상태) 사이에서 변화되는 것을 비트라인 또는 소스라인의 전압을 기초로 감지하여 상변화층이 저장된 데이터를 판단한다.
그러나 종래의 상변화 메모리 소자에서 비트라인 또는 소스라인의 전압의 변화는 수십 내지 수백 mV의 매우 좁은 마진 윈도우(Margin window)를 갖기 때문에, 기준 전압의 설정이 어려운 단점이 있다.
따라서, 이와 같은 종래의 상변화 메모리 소자가 갖는 단점을 개선하기 위한 기술이 요구되고 있는 실정이다.
일 실시예들은, 종래의 상변화 메모리 소자에서 수십 내지 수백 mV의 매우 좁은 마진 윈도우(Margin window)로 인해 기준 전압의 설정이 어려운 단점을 개선하고 극복하기 위한 방안을 제안한다.
보다 상세하게, 일 실시예들은, 전류 반복기(Current mirror)를 사용함으로써, 상변화 메모리 소자에 포함되는 상변화층의 저항 상태에 따라 상변화 메모리 소자의 기준 전압을 적응적으로 설정하여 상변화 메모리 소자의 센싱 마진을 증폭시키는 기술을 제안한다.
일 실시예에 따르면, 전류 반복기를 사용하는 상변화 메모리 소자는, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS; 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch); 상기 OTS의 하단에 배치되는 상변화층; 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS; 상기 비트라인 PMOS의 상단 및 상기 소스라인 NMOS의 하단에 각각 배치된 채, 가변 저항으로 동작하여 상기 상변화 메모리 소자의 센싱 마진을 증폭시키는 두 개의 전류 반복기들; 및 상기 두 개의 전류 반복기들 사이에 배치되는 기준 레지스터를 포함한다.
일 측면에 따르면, 상기 두 개의 전류 반복기들은, 상기 비트라인 PMOS의 상단에 배치된 채 상기 상변화층의 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기; 및 상기 소스라인 NMOS의 하단에 배치된 채 상기 상변화층의 저항 상태에 따라 가변 저항으로 동작하며 허용 전류량이 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시키는 소스라인 전류 반복기를 포함할 수 있다.
다른 측면에 따르면, 상기 소스라인 전류 반복기는, 상기 상변화층의 저항 상태에 의해 상기 상변화 메모리 소자에 흐르는 전류가 변화됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 변화되고, 상기 소스라인 전류 반복기에 인가되는 전압의 변화에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시킬 수 있다.
또 다른 측면에 따르면, 상기 소스라인 전류 반복기는, 상기 상변화층이 고 저항 상태인 경우 상기 상변화 메모리 소자에 흐르는 전류가 감소됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 감소되고, 상기 소스라인 전류 반복기에 인가되는 전압의 감소에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 감소되어 상기 기준 레지스터의 기준 하단 전압을 증가시키며, 상기 상변화층이 저 저항 상태인 경우 상기 상변화 메모리 소자에 흐르는 전류가 증가됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 증가되고, 상기 소스라인 전류 반복기에 인가되는 전압의 증가에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 증가되어 상기 기준 레지스터의 기준 하단 전압을 감소시킬 수 있다.
일 실시예에 따르면, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS, 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치되는 상변화층 및 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS를 포함하는 상변화 메모리 소자에서 상기 상변화 메모리 소자의 센싱 마진을 증폭시키는 전류 반복기 회로는, 상기 비트라인 PMOS의 상단에 배치된 채 상기 상변화층의 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기; 상기 소스라인 NMOS의 하단에 배치된 채 상기 상변화층의 저항 상태에 따라 가변 저항으로 동작하며 허용 전류량이 변화되어 기준 레지스터의 기준 하단 전압을 변화시키는 소스라인 전류 반복기; 및 상기 비트라인 전류 반복기 및 상기 소스라인 전류 반복기 사이에 배치되는 상기 기준 레지스터를 포함한다.
일 측면에 따르면, 상기 소스라인 전류 반복기는, 상기 상변화층의 저항 상태에 의해 상기 상변화 메모리 소자에 흐르는 전류가 변화됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 변화되고, 상기 소스라인 전류 반복기에 인가되는 전압의 변화에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시킬 수 있다.
다른 일 측면에 따르면, 상기 소스라인 전류 반복기는, 상기 상변화층이 고 저항 상태인 경우 상기 상변화 메모리 소자에 흐르는 전류가 감소됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 감소되고, 상기 소스라인 전류 반복기에 인가되는 전압의 감소에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 감소되어 상기 기준 레지스터의 기준 하단 전압을 증가시키며, 상기 상변화층이 저 저항 상태인 경우 상기 상변화 메모리 소자에 흐르는 전류가 증가됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 증가되고, 상기 소스라인 전류 반복기에 인가되는 전압의 증가에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 증가되어 상기 기준 레지스터의 기준 하단 전압을 감소시킬 수 있다.
일 실시예에 따르면, 전류 반복기를 사용하는 상변화 메모리 소자는, 비트라인에 대한 스위치 역할을 하는 복수의 비트라인 PMOS들; 상기 복수의 비트라인 PMOS들 의 하단에 배치되는 PRAM 어레이; 상기 PRAM 어레이의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 복수의 소스라인 NMOS들; 상기 복수의 비트라인 PMOS들의 상단 및 상기 복수의 소스라인 NMOS들의 하단에 각각 배치된 채, 가변 저항으로 동작하여 상기 상변화 메모리 소자의 센싱 마진을 증폭시키는 두 개의 전류 반복기들; 및 상기 두 개의 전류 반복기들 사이에 배치되는 기준 레지스터를 포함한다.
일 측면에 따르면, 상기 두 개의 전류 반복기들은, 상기 복수의 비트라인 PMOS들의 상단에 배치된 채 상기 PRAM 어레이에 포함되는 선택된 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기; 및 상기 복수의 소스라인 NMOS들의 하단에 배치된 채 상기 PRAM 어레이에 포함되는 선택된 상변화층의 저항 상태에 따라 가변 저항으로 동작하며 허용 전류량이 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시키는 소스라인 전류 반복기를 포함할 수 있다.
다른 일 측면에 따르면, 상기 소스라인 전류 반복기는, 상기 PRAM 어레이에 포함되는 선택된 상변화층의 저항 상태에 의해 상기 상변화 메모리 소자에 흐르는 전류가 변화됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 변화되고, 상기 소스라인 전류 반복기에 인가되는 전압의 변화에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시킬 수 있다.
일 실시예에 따르면, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS, 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치되는 상변화층, 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS, 상기 비트라인 PMOS의 상단에 배치된 채 상기 상변화층의 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기 및 기 소스라인 NMOS의 하단에 배치된 채 상기 상변화층의 저항 상태에 따라 가변 저항으로 동작하는 소스라인 전류 반복기 및 상기 비트라인 전류 반복기와 상기 소스라인 전류 반복기 사이에 배치되는 기준 레지스터를 포함하는 상변화 메모리 소자에서의 기준 전압 설정 방법은, 상기 소스라인 전류 반복기에서, 상기 상변화층의 저항 상태에 의해 상기 상변화 메모리 소자에 흐르는 전류가 변화됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압을 변화시키는 단계; 상기 소스라인 전류 반복기에 인가되는 전압의 변화에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류를 변화시키는 단계; 및 상기 소스라인 전류 반복기에 흐르는 전류의 변화에 따라, 상기 기준 레지스터의 기준 하단 전압을 변화시키는 단계를 포함한다.
일 실시예들은, 종래의 상변화 메모리 소자에서 수십 내지 수백 mV의 매우 좁은 마진 윈도우(Margin window)로 인해 기준 전압의 설정이 어려운 단점을 개선하고 극복하기 위한 방안을 제안할 수 있다.
보다 상세하게, 일 실시예들은, 전류 반복기(Current mirror)를 사용함으로써, 상변화 메모리 소자에 포함되는 상변화층의 저항 상태에 따라 상변화 메모리 소자의 기준 전압을 적응적으로 설정하여 상변화 메모리 소자의 센싱 마진을 증폭시키는 기술을 제안할 수 있다.
도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 2는 다른 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자에서의 기준 전압 설정 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 1을 참조하면, 일 실시예에 따른 상변화 메모리 소자(100)는, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS(110), 비트라인 PMOS(110)의 하단에 배치되는 OTS(Ovonic Threshold Switch)(120), OTS(120)의 하단에 배치되는 상변화층(Phase Change Material; PCM)(130), 상변화층(130)의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS(140), 비트라인 PMOS(110)의 상단 및 소스라인 NMOS(140)의 하단에 각각 배치된 채, 가변 저항으로 동작하여 상변화 메모리 소자(100)의 센싱 마진을 증폭시키는 두 개의 전류 반복기들(150, 160) 및 두 개의 전류 반복기들(150, 160) 사이에 배치되는 기준 레지스터(170)를 포함한다.
여기서, OTS(120)는 상변화 메모리 소자(100)와 연결되는 비트라인 및 소스라인 사이에 인가되는 전압을 상변화층(130)에 선택적으로 스위칭하는 역할을 수행하는 구성부로서, 종래의 선택 소자인 OTS와 동일하게 구성되므로 상세한 설명을 생략하기로 한다.
상변화층(130)은 메모리 셀의 데이터 저장 구성부로서, 비트라인 및 소스라인 사이에 인가되는 전압에 의해 결정 상태가 결정질(낮은 저항성을 갖는 셋 상태) 및 비결정질(높은 저항성을 갖는 리셋 상태) 사이에서 변화되며 셋 상태 및 리셋 상태에 따라 이진값 [1] 및 [0]의 메모리 상태를 나타낼 수 있다. 이러한 상변화층(130)은 종래의 상변화층과 동일하게 구성되므로 상세한 설명을 생략하기로 한다.
두 개의 전류 반복기들(150, 160)은 비트라인 PMOS(110)의 상단에 배치된 채 상변화층(130)의 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기(150) 및 소스라인 NMOS(140)의 하단에 배치된 채 상변화층(130)의 저항 상태에 따라 가변 저항으로 동작하며 허용 전류량이 변화되어 기준 레지스터(170)의 기준 하단 전압을 변화시키는 소스라인 전류 반복기(160)를 포함한다.
보다 상세하게, 소스라인 전류 반복기(160)는 상변화층(130)의 저항 상태에 의해 상변화 메모리 소자(100)에 흐르는 전류가 변화됨에 따라 소스라인 전류 반복기(160)에 인가되는 전압이 변화되고, 소스라인 전류 반복기(160)에 인가되는 전압의 변화에 응답하여 소스라인 전류 반복기(160)에 흐르는 전류가 변화되어 상변화 기준 레지스터(170)의 기준 하단 전압을 변화시킬 수 있다.
이 때, 비트라인 전류 반복기(150)는 상변화 메모리 소자(100)의 센싱 마진을 증폭시키기 위한 회로 요소로서, 비트라인 PMOS(110)의 상단에 배치되는 NMOS BLmir 소자(151) 및 증폭 소자의 기능을 하도록 NMOS BLmir 소자(151)에 좌우 대응되는 위치에 배치되는 NMOS BLref 소자(152)를 포함할 수 있다. 마찬가지로, 소스라인 전류 반복기(160)는 비트라인 상변화 메모리 소자(100)의 센싱 마진을 증폭시키기 위한 회로 요소로서, 소스라인 NMOS(140)의 하단에 배치되는 NMOS SLmir 소자(161) 및 증폭 소자의 기능을 하도록 NMOS SLmir 소자(161)에 좌우 대응되는 위치에 배치되는 NMOS SLref 소자(162)를 포함할 수 있다. 이 때, 기준 레지스터(170)는 NMOS BLmir 소자(151) 및 NMOS SLmir 소자(161) 사이에 배치될 수 있다.
따라서, 이러한 구조의 비트라인 전류 반복기(150)에서, NMOS BLmir 소자(151) 및 NMOS BLref 소자(152)에 인가되는 전압 Vmir_TOP은 상변화층(130)의 저항 상태와 무관하게 항상 드레인 전압 VDD일 수 있으며, 이로 인해 NMOS BLref 소자(152)가 항상 온(On) 상태를 유지하여 최대의 전류가 흐를 수 있다.
또한, 이러한 구조의 소스라인 전류 반복기(160)에서, 상변화층(130)이 고 저항 상태인 경우 상변화 메모리 소자(100)에 흐르는 전류가 감소됨에 따라 NMOS SLmir 소자(161) 및 NMOS SLref 소자(162)에 인가되는 전압 Vmir_BOTTOM이 감소되고, 이에 따라 NMOS SLref 소자(162)에 흐르는 전류가 감소되어 기준 레지스터(170)의 기준 하단 전압인 Vref_BOTTOM이 증가될 수 있다. 반면에, 상변화층(130)이 저 저항 상태인 경우 상변화 메모리 소자(100)에 흐르는 전류가 감소됨에 따라 NMOS SLmir 소자(161) 및 NMOS SLref 소자(162)에 인가되는 전압 Vmir_BOTTOM이 증가되고, 이에 따라 NMOS SLref 소자(162)에 흐르는 전류가 증가되어 기준 레지스터(170)의 기준 하단 전압인 Vref_BOTTOM이 감소될 수 있다.
즉, 일 실시예에 따른 상변화 메모리 소자(100)는 상술된 바와 같은 전류 반복기 회로(150, 160)를 포함함으로써, 상변화층(130)의 저항 상태에 따라 기준 레지스터(170)의 기준 하단 전압을 적응적으로 설정하여 센싱 마진을 증폭시킬 수 있다.
이상 설명된 상변화 메모리 소자에서 기준 전압을 설정하는 방법에 대한 상세한 설명은 도 3을 참조하여 기재하기로 한다.
또한, 상술된 바와 같은 전류 반복기 회로(150, 160)는 단일 상변화 메모리 셀(상변화 메모리 셀은 OTS(120) 및 상변화층(130)을 포함함)에 적용될 뿐만 아니라, 복수의 상변화 메모리 셀들로 구성되는 PRAM 어레이에도 적용될 수 있다. 이에 대한 상세한 설명은 도 2를 참조하여 기재하기로 한다.
도 2는 다른 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 2를 참조하면, 다른 일 실시예에 따른 상변화 메모리 소자(200)는 비트라인에 대한 스위치 역할을 하는 복수의 비트라인 PMOS들(210), 복수의 비트라인 PMOS들(210)의 하단에 배치되는 PRAM 어레이(220), PRAM 어레이(220)의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 복수의 소스라인 NMOS들(230), 복수의 비트라인 PMOS들(210)의 상단 및 복수의 소스라인 NMOS들(230)의 하단에 각각 배치된 채, 가변 저항으로 동작하여 상변화 메모리 소자(200)의 센싱 마진을 증폭시키는 두 개의 전류 반복기들(240, 250) 및 두 개의 전류 반복기들(240, 250) 사이에 배치되는 기준 레지스터(260)를 포함한다.
이러한 구조의 상변화 메모리 소자(200)에서, 두 개의 전류 반복기들(240, 250)은 도 1을 참조하여 상술된 상변화 메모리 소자(100)에서의 두 개의 전류 반복기들(150, 160)과 동일한 기능 및 역할을 수행할 수 있다.
예를 들어, 두 개의 전류 반복기들(240, 250)은 복수의 비트라인 PMOS들(210)의 상단에 배치된 채 PRAM 어레이(220)에 포함되는 선택된 상변화층의 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기(240) 및 복수의 소스라인 NMOS들(230)의 하단에 배치된 채 PRAM 어레이(220)에 포함되는 선택된 상변화층의 저항 상태에 따라 가변 저항으로 동작하며 허용 전류량이 변화되어 기준 레지스터(260)의 기준 하단 전압을 변화시키는 소스라인 전류 반복기(250)를 포함할 수 있다.
보다 상세하게, 소스라인 전류 반복기(250)는 PRAM 어레이(220)에 포함되는 선택된 상변화층의 저항 상태에 의해 상변화 메모리 소자(200)에 흐르는 전류가 변화됨에 따라 소스라인 전류 반복기(250)에 인가되는 전압이 변화되고, 소스라인 전류 반복기(250)에 인가되는 전압의 변화에 응답하여 소스라인 전류 반복기(250)에 흐르는 전류가 변화되어 기준 레지스터(260)의 기준 하단 전압을 변화시킬 수 있다.
이 때, 비트라인 전류 반복기(240)는 상변화 메모리 소자(200)의 센싱 마진을 증폭시키기 위한 회로 요소로서, 복수의 비트라인 PMOS들(210)의 상단에 배치되는 NMOS BLmir 소자(241) 및 증폭 소자의 기능을 하도록 NMOS BLmir 소자(241)에 좌우 대응되는 위치에 배치되는 NMOS BLref 소자(242)를 포함할 수 있다. 마찬가지로, 소스라인 전류 반복기(250)는 비트라인 상변화 메모리 소자(200)의 센싱 마진을 증폭시키기 위한 회로 요소로서, 복수의 소스라인 NMOS들(230)의 하단에 배치되는 NMOS SLmir 소자(251) 및 증폭 소자의 기능을 하도록 NMOS SLmir 소자(251)에 좌우 대응되는 위치에 배치되는 NMOS SLref 소자(252)를 포함할 수 있다. 이 때, 기준 레지스터(260)는 NMOS BLmir 소자(241) 및 NMOS SLmir 소자(251) 사이에 배치될 수 있다.
따라서, 이러한 구조의 비트라인 전류 반복기(240)에서, NMOS BLmir 소자(241) 및 NMOS BLref 소자(242)에 인가되는 전압 Vmir_TOP은 PRAM 어레이(220)에 포함되는 선택된 상변화층의 저항 상태와 무관하게 항상 드레인 전압 VDD일 수 있으며, 이로 인해 NMOS BLref 소자(242)가 항상 온(On) 상태를 유지하여 최대의 전류가 흐를 수 있다.
또한, 이러한 구조의 소스라인 전류 반복기(250)에서, PRAM 어레이(220)에 포함되는 선택된 상변화층이 고 저항 상태인 경우 상변화 메모리 소자(200)에 흐르는 전류가 감소됨에 따라 NMOS SLmir 소자(251) 및 NMOS SLref 소자(252)에 인가되는 전압 Vmir_BOTTOM이 감소되고, 이에 따라 NMOS SLref 소자(252)에 흐르는 전류가 감소되어 기준 레지스터(260)의 기준 하단 전압인 Vref_BOTTOM이 증가될 수 있다. 반면에, PRAM 어레이(220)에 포함되는 선택된 상변화층이 저 저항 상태인 경우 상변화 메모리 소자(200)에 흐르는 전류가 감소됨에 따라 NMOS SLmir 소자(251) 및 NMOS SLref 소자(252)에 인가되는 전압 Vmir_BOTTOM이 증가되고, 이에 따라 NMOS SLref 소자(252)에 흐르는 전류가 증가되어 기준 레지스터(260)의 기준 하단 전압인 Vref_BOTTOM이 감소될 수 있다.
즉, 다른 일 실시예에 따른 상변화 메모리 소자(200) 역시 상술된 바와 같은 전류 반복기 회로(240, 250)를 포함함으로써, PRAM 어레이(220)에 포함되는 선택된 상변화층의 저항 상태에 따라 기준 레지스터(260)의 기준 하단 전압을 적응적으로 설정하여 센싱 마진을 증폭시킬 수 있다.
도 3은 일 실시예에 따른 상변화 메모리 소자에서의 기준 전압 설정 방법을 나타낸 플로우 차트이다.
도 3을 참조하면, 일 실시예에 따른 동작 방법은, 도 1을 참조하여 상술된 상변화 메모리 소자(100)에서 수행됨을 전제로 하나, 이에 제한되거나 한정되지 않고, 도 2를 참조하여 상술된 상변화 메모리 소자(200)에서도 동일하게 수행될 수 있다.
단계(S310)에서 소스라인 전류 반복기는, 상변화층의 저항 상태에 의해 상변화 메모리 소자에 흐르는 전류가 변화됨에 따라 소스라인 전류 반복기에 인가되는 전압을 변화시킨다.
이어서, 단계(S320)에서 소스라인 전류 반복기는, 인가되는 전압의 변화에 응답하여 소스라인 전류 반복기에 흐르는 전류를 변화시킨다.
그 후, 단계(S330)에서 소스라인 전류 반복기는, 흐르는 전류의 변화에 따라 기준 레지스터의 기준 하단 전압을 변화시킨다.
이 때, 단계들(S310 내지 S330)에서, 소스라인 전류 반복기와 상하 대칭되게 배치된 비트라인 전류 반복기는, 상변화층의 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르고 있을 수 있다.
단계들(S310 내지 S330)에 대한 일례로, 소스라인 전류 반복기는, 상변화층이 고 저항 상태인 경우 상변화 메모리 소자에 흐르는 전류가 감소됨에 따라 소스라인 전류 반복기에 인가되는 전압 Vmir_BOTTOM을 감소시키고, 이에 따라 소스라인 전류 반복기에 흐르는 전류를 감소시켜, 기준 레지스터의 기준 하단 전압인 Vref_BOTTOM을 증가시킬 수 있다. 다른 일례로, 상변화층이 저 저항 상태인 경우 소스라인 전류 반복기는, 상변화 메모리 소자에 흐르는 전류가 감소됨에 따라 소스라인 전류 반복기에 인가되는 전압 Vmir_BOTTOM을 증가시키고, 이에 따라 소스라인 전류 반복기에 흐르는 전류를 증가시켜, 기준 레지스터의 기준 하단 전압인 Vref_BOTTOM을 감소시킬 수 있다.
이처럼, 일 실시예에 따른 상변화 메모리 소자는, 전류 반복기 회로를 사용함으로써, 상변화층의 저항 상태에 따라 기준 레지스터의 기준 하단 전압을 적응적으로 설정하여 센싱 마진을 증폭시킬 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (11)

  1. 전류 반복기를 사용하는 상변화 메모리 소자에 있어서,
    비트라인에 대한 스위치 역할을 하는 비트라인 PMOS;
    상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch);
    상기 OTS의 하단에 배치되는 상변화층;
    상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS;
    상기 비트라인 PMOS의 상단 및 상기 소스라인 NMOS의 하단에 각각 배치된 채, 가변 저항으로 동작하여 상기 상변화 메모리 소자의 센싱 마진을 증폭시키는 두 개의 전류 반복기들; 및
    상기 두 개의 전류 반복기들 사이에 배치되는 기준 레지스터
    를 포함하는 상변화 메모리 소자.
  2. 제1항에 있어서,
    상기 두 개의 전류 반복기들은,
    상기 비트라인 PMOS의 상단에 배치된 채 상기 상변화층의 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기; 및
    상기 소스라인 NMOS의 하단에 배치된 채 상기 상변화층의 저항 상태에 따라 가변 저항으로 동작하며 허용 전류량이 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시키는 소스라인 전류 반복기
    를 포함하는 상변화 메모리 소자.
  3. 제2항에 있어서,
    상기 소스라인 전류 반복기는,
    상기 상변화층의 저항 상태에 의해 상기 상변화 메모리 소자에 흐르는 전류가 변화됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 변화되고, 상기 소스라인 전류 반복기에 인가되는 전압의 변화에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시키는, 상변화 메모리 소자.
  4. 제3항에 있어서,
    상기 소스라인 전류 반복기는,
    상기 상변화층이 고 저항 상태인 경우 상기 상변화 메모리 소자에 흐르는 전류가 감소됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 감소되고, 상기 소스라인 전류 반복기에 인가되는 전압의 감소에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 감소되어 상기 기준 레지스터의 기준 하단 전압을 증가시키며,
    상기 상변화층이 저 저항 상태인 경우 상기 상변화 메모리 소자에 흐르는 전류가 증가됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 증가되고, 상기 소스라인 전류 반복기에 인가되는 전압의 증가에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 증가되어 상기 기준 레지스터의 기준 하단 전압을 감소시키는, 상변화 메모리 소자.
  5. 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS, 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치되는 상변화층 및 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS를 포함하는 상변화 메모리 소자에서 상기 상변화 메모리 소자의 센싱 마진을 증폭시키는 전류 반복기 회로에 있어서,
    상기 비트라인 PMOS의 상단에 배치된 채 상기 상변화층의 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기;
    상기 소스라인 NMOS의 하단에 배치된 채 상기 상변화층의 저항 상태에 따라 가변 저항으로 동작하며 허용 전류량이 변화되어 기준 레지스터의 기준 하단 전압을 변화시키는 소스라인 전류 반복기; 및
    상기 비트라인 전류 반복기 및 상기 소스라인 전류 반복기 사이에 배치되는 상기 기준 레지스터
    를 포함하는 전류 반복기 회로.
  6. 제5항에 있어서,
    상기 소스라인 전류 반복기는,
    상기 상변화층의 저항 상태에 의해 상기 상변화 메모리 소자에 흐르는 전류가 변화됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 변화되고, 상기 소스라인 전류 반복기에 인가되는 전압의 변화에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시키는, 전류 반복기 회로.
  7. 제5항에 있어서,
    상기 소스라인 전류 반복기는,
    상기 상변화층이 고 저항 상태인 경우 상기 상변화 메모리 소자에 흐르는 전류가 감소됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 감소되고, 상기 소스라인 전류 반복기에 인가되는 전압의 감소에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 감소되어 상기 기준 레지스터의 기준 하단 전압을 증가시키며,
    상기 상변화층이 저 저항 상태인 경우 상기 상변화 메모리 소자에 흐르는 전류가 증가됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 증가되고, 상기 소스라인 전류 반복기에 인가되는 전압의 증가에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 증가되어 상기 기준 레지스터의 기준 하단 전압을 감소시키는, 전류 반복기 회로.
  8. 전류 반복기를 사용하는 상변화 메모리 소자에 있어서,
    비트라인에 대한 스위치 역할을 하는 복수의 비트라인 PMOS들;
    상기 복수의 비트라인 PMOS들 의 하단에 배치되는 PRAM 어레이;
    상기 PRAM 어레이의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 복수의 소스라인 NMOS들;
    상기 복수의 비트라인 PMOS들의 상단 및 상기 복수의 소스라인 NMOS들의 하단에 각각 배치된 채, 가변 저항으로 동작하여 상기 상변화 메모리 소자의 센싱 마진을 증폭시키는 두 개의 전류 반복기들; 및
    상기 두 개의 전류 반복기들 사이에 배치되는 기준 레지스터
    를 포함하는 상변화 메모리 소자.
  9. 제8항에 있어서,
    상기 두 개의 전류 반복기들은,
    상기 복수의 비트라인 PMOS들의 상단에 배치된 채 상기 PRAM 어레이에 포함되는 선택된 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기; 및
    상기 복수의 소스라인 NMOS들의 하단에 배치된 채 상기 PRAM 어레이에 포함되는 선택된 상변화층의 저항 상태에 따라 가변 저항으로 동작하며 허용 전류량이 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시키는 소스라인 전류 반복기
    를 포함하는 상변화 메모리 소자.
  10. 제9항에 있어서,
    상기 소스라인 전류 반복기는,
    상기 PRAM 어레이에 포함되는 선택된 상변화층의 저항 상태에 의해 상기 상변화 메모리 소자에 흐르는 전류가 변화됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압이 변화되고, 상기 소스라인 전류 반복기에 인가되는 전압의 변화에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류가 변화되어 상기 기준 레지스터의 기준 하단 전압을 변화시키는, 상변화 메모리 소자.
  11. 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS, 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치되는 상변화층, 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS, 상기 비트라인 PMOS의 상단에 배치된 채 상기 상변화층의 저항 상태와 무관하게 항상 드레인 전압이 인가되어 항상 온(On) 상태로 최대의 전류가 흐르는 비트라인 전류 반복기 및 기 소스라인 NMOS의 하단에 배치된 채 상기 상변화층의 저항 상태에 따라 가변 저항으로 동작하는 소스라인 전류 반복기 및 상기 비트라인 전류 반복기와 상기 소스라인 전류 반복기 사이에 배치되는 기준 레지스터를 포함하는 상변화 메모리 소자에서의 기준 전압 설정 방법에 있어서,
    상기 소스라인 전류 반복기에서, 상기 상변화층의 저항 상태에 의해 상기 상변화 메모리 소자에 흐르는 전류가 변화됨에 따라 상기 소스라인 전류 반복기에 인가되는 전압을 변화시키는 단계;
    상기 소스라인 전류 반복기에 인가되는 전압의 변화에 응답하여 상기 소스라인 전류 반복기에 흐르는 전류를 변화시키는 단계; 및
    상기 소스라인 전류 반복기에 흐르는 전류의 변화에 따라, 상기 기준 레지스터의 기준 하단 전압을 변화시키는 단계
    를 포함하는 기준 전압 설정 방법.
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* Cited by examiner, † Cited by third party
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