TW202046319A - 記憶體裝置之極性寫入單元架構 - Google Patents

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Abstract

本發明闡述用於一記憶體裝置之極性寫入單元架構之方法、系統及裝置。在一實例中，該等所闡述架構可包含記憶體單元，該等記憶體單元各自包含一材料，或以其他方式與該材料相關聯，該材料經組態以至少部分地基於經施加至該材料之一寫入電壓之一極性而儲存一組邏輯狀態中之一者。該等記憶體單元中之每一者亦可包含經組態以將該材料與一存取線選擇性地耦合之一單元選擇組件。在某些實例中，該材料可包含一硫屬化物，且該材料可經組態以在該硫屬化物之一非晶狀態中儲存該組邏輯狀態中之每一者。在各種實例中，不同邏輯狀態可係與一各別記憶體單元之該材料之不同組成分佈、一各別記憶體單元之該材料之不同臨限特性，或其他特性相關聯。

Description

記憶體裝置之極性寫入單元架構
技術領域係關於一記憶體裝置之極性寫入單元架構。
記憶體裝置廣泛地用於在諸如電腦、無線通信裝置、相機、數位顯示器及諸如此類之各種電子裝置中儲存資訊。資訊係藉由程式化一記憶體裝置之不同狀態而儲存的。舉例而言，二進制裝置最常儲存通常由一邏輯1或一邏輯0表示之兩個狀態中之一者。在其他裝置中，可儲存兩個以上狀態。為存取所儲存資訊，裝置之一組件可讀取或感測記憶體裝置中之至少一個所儲存狀態。為儲存資訊，裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、靜態RAM (SRAM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、自選記憶體(SSM)及其他。記憶體裝置可係揮發性或非揮發性的。非揮發性記憶體單元可甚至在不存在一外部電源之情況下維持其所儲存邏輯狀態達延長時間週期。揮發性記憶體單元可隨著時間而丟失其所儲存狀態，除非由一外部電源週期性地再新該等揮發性記憶體單元。
改良記憶體裝置可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保持、減少電力消耗或降低製造成本，以及其他度量。在某些應用中，可期望使用相對低電壓來存取記憶體單元。可進一步期望增加讀取或寫入裕度、降低對一所儲存邏輯狀態之降級或損壞之敏感度以及其他改良，包含對於使用相對低電壓來存取記憶體單元之記憶體單元架構。
本專利申請案主張Pirovano等人2019年1月25日提出申請之標題為「POLARITY-WRITTEN CELL ARCHITECTURES FOR A MEMORY DEVICE」之第16/257,521號美國專利申請案之優先權，該美國專利申請案轉讓給該申請案之受讓人且以其全文引用方式明確地併入本文中。
諸如消費型裝置(例如，智慧型電話及其他可攜式裝置)、汽車系統及工業系統之嵌入式應用可包含一記憶體系統及一微控制器以及用以實施相關功能之各種其他類型之電路系統。此等應用通常對大小(例如，面積、佔用面積)、電力消耗及其他特性具有嚴格約束。因此，對於嵌入式或其他應用，將一記憶體系統及其他電路系統整合於一小佔用面積內或具有相對低電力消耗之晶片或晶粒可係合意的。
包含但不限於嵌入式應用之各種應用可受益於使用相對低電流及相對低電壓來支援各種存取操作(例如，讀取操作、寫入操作、重寫操作、再新操作)之一非揮發性記憶體單元架構。在某些實例中，採用經組態以使用與一系統(其包含非揮發性記憶體)之其他功能相關聯之一相同或類似電壓範圍之一記憶體單元架構可係有利的。舉例而言，在一嵌入式應用中，採用一非揮發性單元架構可係有利的，該非揮發性單元架構使用相同於或類似於與嵌入式應用之處理電路(諸如一微控制器)相關聯之一電壓範圍(例如，在該電壓範圍內)的一電壓範圍來進行存取操作。
在一項實例中，一記憶體單元架構可將一邏輯狀態儲存於諸如一硫屬化物之一材料中(例如，材料之一實體特性中)，其中該所儲存邏輯狀態至少部分地基於在一寫入操作期間跨越該材料施加之電壓之一極性。在某些實例中，該所儲存邏輯狀態可基於一給定記憶體單元中之組成遷移或偏析，其中材料之某些成分(例如，離子、元素、化合物)遷移朝向記憶體單元之一正偏壓節點或電極，或材料之某些成分遷移朝向記憶體單元之一負偏壓節點或電極，或兩者。因此，對應於一邏輯狀態的一記憶體單元之一材料之一特定組成分佈(例如，節點之間的一各向異性)可在一寫入操作期間至少部分地基於該記憶體單元之節點之間的一電壓極性而受鼓勵。
在某些實例中，用於程式化之極性可伴有材料之一特定行為或特性，諸如材料之一臨限電壓，此可用於偵測由記憶體單元儲存之一邏輯狀態(例如，在一讀取操作中)。舉例而言，一寫入操作之一個電壓極性可與材料之一相對高臨限電壓相關聯(例如，對於一特定讀取操作、對於一特定讀取電壓)，然而一寫入操作之另一電壓極性可與材料之一相對低臨限電壓相關聯(例如，對於該特定讀取操作、對於該特定讀取電壓)。在此等實例中，回應於跨越材料施加之一讀取電壓而穿過材料之電流之一存在或不存在可用於判定(例如，區分)曾以一個電壓極性還是另一電壓極性對記憶體單元進行寫入，藉此提供曾寫入至記憶體單元之邏輯狀態之一指示(例如，每一邏輯狀態可對應於材料之一不同臨限電壓，且因此回應於讀取電壓而穿過材料之電流之存在或不存在可用於判定材料之臨限電壓)。
在某些實例中，相對小寫入電壓量值一般可與用於區分所儲存邏輯狀態的一經寫入記憶體單元之材料行為或特性(例如，臨限特性)之相對較小差異相關聯，該等相對較小差異可因不同記憶體單元之間的統計差異而加重。另外或另一選擇係，在某些實例中，由以相對較小電壓量值經寫入之記憶體單元儲存之邏輯狀態可比由以相對較大電壓量值經寫入之記憶體單元儲存之邏輯狀態對破壞或降級更敏感。在某些實例中，此破壞或降級可由對其他記憶體單元執行之存取操作引起。舉例而言，施加至在一目標單元處交叉之存取線的一存取操作之電壓可導致共用該等存取線之非目標單元之改變，藉此可能使由該等非目標單元儲存之邏輯狀態降級或破壞該等邏輯狀態。此外，在某些實例中，包含以相對較小電壓量值經寫入之一材料之記憶體單元可相對更容易發生洩漏或無意選擇或臨限值化(例如，穿過一非目標記憶體單元之不合意電流)，此可與感測一目標記憶體單元之困難(例如，由於流動穿過非目標記憶體單元之額外電流與流動穿過一感測組件處之一目標記憶體單元之電流模糊不清)相關聯。
根據本發明之實例，一裝置可包含記憶體單元，該等記憶體單元各自包含經組態以儲存一組邏輯狀態中之一者之一材料或以其他方式與該材料相關聯，且該等記憶體單元各自包含經組態以將材料與一存取線選擇性地耦合或隔離(例如，基於一啟動信號)之一單元選擇組件(例如，一電晶體、一專用互補金屬氧化物半導體(CMOS)選擇器)。在某些實例中，由該材料儲存之邏輯狀態可至少部分地基於施加至該材料之一寫入電壓之一極性。在某些實例中，該材料可經組態以在該材料之一非晶狀態中儲存該組邏輯狀態中之某些或所有邏輯狀態(例如，基於處於該非晶材料狀態中之該材料之不同臨限特性(諸如臨限電壓)，基於處於該非晶狀態中之該材料之不同組成分佈)。在某些實例中，該等記憶體單元之該材料可包含一硫屬化物。與該等記憶體單元相關聯之該材料可與對於該裝置之該等記憶體單元中之所有記憶體單元係共同之一節點、一電極或一板(例如，一共同源極、一源極板)耦合，或可與對於該裝置之該等記憶體單元之某一子組係共同之一節點、一電極或一存取線(例如，可獨立於與該等記憶體單元之另一子組相關聯之一源極線而控制之一源極線)耦合。
極性寫入記憶體單元之所闡述架構可支援使用相對低電壓及低電流來對目標記憶體單元之一材料進行寫入及讀取的一非揮發性記憶體功能同時可將非目標記憶體單元之該材料與寫入及讀取操作之某些態樣選擇性地隔離。此外，該等所闡述架構可藉由在各種操作(例如，存取操作)期間經由單元選擇組件將該材料與其他節點組件選擇性地耦合或解耦而改良由該等記憶體單元之該材料儲存之邏輯狀態之保持。
最初在參考圖1及圖2之記憶體系統及電路系統之內容脈絡中闡述本發明之特徵。在參考圖3至圖6之時序圖以及參考圖7及圖8之實體佈局之內容脈絡中進一步闡述本發明之特徵。進一步由一設備圖及若干流程圖圖解說明且參考一設備圖及若干流程圖闡述本發明之此等及其他特徵，該設備圖及該若干流程圖與如參考圖9至圖11所闡述之一記憶體裝置之極性寫入單元架構有關。
圖 1 圖解說明根據本發明之支援極性寫入單元架構之一記憶體裝置100之一實例。記憶體裝置100亦可稱為一電子記憶體設備。記憶體裝置100可包含可程式化以儲存不同邏輯狀態之記憶體單元105。在某些情形中，一記憶體單元105可係可程式化的以儲存表示為一邏輯0及一邏輯1之兩個邏輯狀態。在某些情形中，一記憶體單元105可係可程式化的以儲存兩個以上邏輯狀態。該等不同邏輯狀態可至少部分地基於在一寫入操作期間施加至記憶體單元105或跨越記憶體單元105施加之不同電壓極性而程式化至一特定記憶體單元105。
記憶體單元105組可係記憶體裝置100之一記憶體區段110 (例如，包含一記憶體單元105陣列)之一部分，其中在某些實例中，一記憶體區段110可係指記憶體單元105之一連續拼貼塊(例如，一半導體晶片之一組連續元件)。在某些實例中，一記憶體區段110可係指可在一存取操作中經加偏壓之最小記憶體單元105組，或共用一共同節點(例如，一共同源極節點、一共同源極板、加偏壓至一共同電壓之一組源極線)之一最小記憶體單元105組。儘管展示記憶體裝置100之一單個記憶體區段110，但根據本發明之一記憶體裝置之各種實例可具有一組一個以上記憶體區段110。在一項說明性實例中，一記憶體裝置100或其一子區段(例如，一多核心記憶體裝置100之一核心、一多晶片記憶體裝置之一晶片)可包含32個「庫」且每一庫可包含32個區段。因此，根據說明性實例，一記憶體裝置100或其子區段可包含1,024個記憶體區段110。
在各種實例中，一記憶體單元105可包含一材料，其可稱為一記憶體元件、一記憶體儲存元件、一材料記憶體元件、一材料部分、一極性寫入材料部分及其他。該材料可具有表示(例如，對應於)不同邏輯狀態之一或多個可變及可組態特性，其可包含不同電阻、不同臨限電壓及其他。舉例而言，一材料可採取不同形式、不同原子組態或分佈，或以其他方式基於在一寫入操作期間跨越該材料之一電壓之一極性(例如，一電場之一定向)而維持不同特性，且此一材料可取決於在該寫入操作期間一電壓之一極性而具有不同電阻或臨限特性。在一項實例中，在以一正電壓極性進行一寫入操作之後該材料之一狀態可具有一相對低電阻或臨限電壓，然而在以一負電壓極性進行一寫入操作之後該材料之一狀態可具有一相對高電阻或臨限電壓。在某些情形中，一經寫入記憶體單元105之一相對高或低電阻或臨限電壓可與在一讀取操作期間施加之一電壓之一極性相關聯或以其他方式至少部分地基於該電壓之該極性。舉例而言，像一先前寫入操作一樣，具有一相對高或低電阻或臨限電壓之一記憶體單元105之一材料可取決於對記憶體單元105執行之一讀取操作具有一相同極性還是一不同極性(例如，一相反極性)。
在某些情形中，一記憶體單元105之一材料可與一臨限電壓相關聯。舉例而言，當跨越記憶體單元105施加大於該臨限電壓之一電壓時，電流可流動穿過該材料，且當跨越記憶體單元105施加小於該臨限電壓之一電壓時，電流可不流動穿過該材料，或可以低於某一位準之一速率(例如，根據一洩漏速率)流動穿過該材料。因此，取決於以一正電壓極性還是一負電壓極性對記憶體單元105之一材料部分進行寫入，施加至記憶體單元105之一電壓可產生不同電流或不同所感知電阻。相應地，與因將一讀取電壓施加至記憶體單元105而產生之電流相關聯之量值或其他特性可用於判定由記憶體單元105儲存之一邏輯狀態。
在記憶體裝置100之實例中，記憶體區段110之每一記憶體單元105列可與一組第一存取線120中之一者(例如，一字線(WL)，諸如WL1 至WLM 中之一者)耦合，且每一記憶體單元105行可與一組第二存取線130中之一者(例如，一位元線(BL)，諸如BL1 至BLN 中之一者)耦合。複數個第一存取線120可與一列組件125耦合，列組件125可控制諸如啟動複數個第一存取線120中之一或多者或者將複數個第一存取線120中之一或多者與一電壓源或其他電路元件選擇性地耦合之各種操作。複數個第二存取線130可與一感測組件150耦合，感測組件150可支援偵測由記憶體單元105儲存之邏輯狀態。在某些實例中，一感測組件150可與一行組件135通信，或者可包含一行組件135或以其他方式與行組件135共置，其中一行組件135可控制諸如啟動複數個第二存取線130中之一或多者或者將複數個第二存取線130中之一或多者與一電壓源或其他電路元件選擇性地耦合之各種操作。
在某些實例中，一不同記憶體區段110 (未展示)之一記憶體單元105列可與不同複數個第一存取線120中之一者(例如，不同於WL1 至WLM 之一字線)耦合，且不同記憶體區段110之一記憶體單元105行可與不同複數個第二存取線130中之一者(例如，不同於BL1 至BLN 之一位元線)耦合。在某些情形中，第一存取線120及第二存取線130可在記憶體裝置100中實質上彼此垂直(例如，當觀看記憶體裝置100之一層面之一平面時，如圖1中所展示)。對字線及位元線或其相似者之參考係可互換的而不有損理解或操作。
一般而言，一個記憶體單元105可位於一第一存取線120與一第二存取線130之交叉點處(例如，與第一存取線120及第二存取線130耦合，耦合於第一存取線120與第二存取線130之間)。此交叉點或此交叉點之一指示可稱為一記憶體單元105之一位址。一目標或選定記憶體單元105可係位於一通電或以其他方式選擇之第一存取線120與一通電或以其他方式選擇之第二存取線130之交叉點處之一記憶體單元105。換言之，一第一存取線120及一第二存取線130可通電或以其他方式經選擇以對其交叉點處之一記憶體單元105進行存取(例如，讀取、寫入、重寫、再新)。未在一目標記憶體單元105之交叉點處之其他記憶體單元105可稱為非目標或非選定記憶體單元105。
記憶體區段110之記憶體單元105亦可與複數個第三存取線140中之一者(例如，一源極線(SL)，諸如SL1 至SLN 中之一者)耦合。複數個第三存取線140可與一源極組件145耦合，源極組件145可控制諸如啟動複數個第三存取線140中之一或多者或將複數個第三存取線140中之一或多者與一電壓源或其他電路元件選擇性地耦合之各種操作。儘管記憶體裝置100之複數個第三存取線140經展示為與複數個第二存取線130平行，但在其他實例中，複數個第三存取線140可與複數個第一存取線120平行，或呈任何其他組態。舉例而言，在記憶體裝置100之實例中，第三存取線140中之每一者可對應於第二存取線130中之一各別者。在未展示之另一實例中，第三存取線140中之每一者可對應於第一存取線120中之一各別者。
儘管經圖解說明為單獨線，但在某些實例中，複數個第三存取線140可表示或以其他方式功能上等效於一共同源極線、一共同源極板或記憶體區段110之某一其他共同節點(例如，對於記憶體區段110中之記憶體單元105中之每一者共同之一節點)，或記憶體裝置100之其他共同節點(例如，對於一個以上記憶體區段110共同之一節點)。在某些實例中，一不同記憶體區段110 (未展示)之記憶體單元105可與不同複數個第三存取線140中之一者(例如，不同於SL1 至SLN 之一組源極線、一不同共同源極線、一不同共同源極、一不同共同節點)耦合，不同複數個第三存取線140可與所圖解說明第三存取線140 (例如，源極線SL1 至SLN )電隔離且可獨立於所圖解說明第三存取線140而控制。
在某些架構中，一記憶體單元105之邏輯儲存組件(例如，一材料部分)可藉由一單元選擇組件與一各別第三存取線140電耦合或隔離，在某些實例中，該單元選擇組件可稱為一切換組件或一選擇器裝置。一單元選擇組件可與第一存取線120中之一者耦合(例如，經由該單元選擇組件之一控制節點或端子)，第一存取線120可經組態以控制記憶體單元105之單元選擇組件或與記憶體單元105相關聯之單元選擇組件。舉例而言，當一記憶體單元105之單元選擇組件係一電晶體時，第一存取線120可與該電晶體之一閘極耦合(例如，其中該電晶體之一閘極可係該電晶體之一控制節點)，且該電晶體之源極及汲極(例如，可選擇性地耦合或隔離的電晶體之節點、可在其之間選擇性地准許或阻擋電流的電晶體之節點)可與一第三存取線140或相關聯於記憶體單元之一材料耦合。啟動一第一存取線120可在沿著經啟動第一存取線120之一或多個記憶體單元105之材料與其對應第三存取線140之間產生一電連接或閉合電路(例如，一選擇性耦合)。將一第一存取線120撤銷啟動可在沿著經撤銷啟動第一存取線120之一或多個記憶體單元105之材料與其對應第三存取線140之間產生一隔離或斷開電路(例如，一選擇性隔離)。在某些實例中，流動穿過一記憶體單元105之一材料(例如，經由藉由一單元選擇組件之選擇性啟動而啟用之一第二存取線130)之電流可用於對記憶體單元105之材料進行讀取或寫入。
在某些實例中，一第二存取線130可提供對一記憶體單元105之材料之一個區(例如，一個側、一個端)之存取，且一第三存取線140可提供對記憶體單元105之材料之另一區(例如，一不同側、一相對側、一相對端)之存取。因此，一第二存取線130及一第三存取線140可支援跨越一記憶體單元105之一材料部分以不同極性(例如，當一第二存取線130之一電壓高於一第三存取線140之一電壓時為一第一極性，當一第二存取線130之一電壓低於一第三存取線140之一電壓時為一第二極性)施加電壓。儘管參考圖1所闡述之存取線經展示為記憶體單元105與所耦合組件之間的直線，但存取線可包含可用於支援存取操作(包含本文中所闡述之彼等存取操作)之其他電路元件，諸如電容器、電阻器、電晶體、放大器、電壓源、切換組件、選擇組件及其他。
可藉由如下方式對一記憶體單元105執行諸如讀取、寫入、重寫及再新之存取操作：啟動或選擇與記憶體單元105耦合之一第一存取線120、一第二存取線130或一第三存取線140，此可包含將一電壓、一電荷或一電流施加至各別存取線。存取線120、130及140可由諸如金屬(例如，銅(Cu)、銀(Ag)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳或者其他導電或半導電材料、合金或化合物之導電材料製成。基於選擇一記憶體單元105，一所得信號(例如，一單元存取信號、一單元讀取信號)可用於判定由記憶體單元105儲存之邏輯狀態。舉例而言，可選擇具有儲存一邏輯狀態之一材料部分之一記憶體單元105，且可偵測、轉換或放大經由一存取線(例如，經由一第二存取線130)之所得電流或其缺乏以判定由記憶體單元105儲存之經程式化邏輯狀態。
存取記憶體單元105可透過一列組件125 (例如，一列解碼器)、一行組件135 (例如，一行解碼器)或一源極組件145 (例如，一源極驅動器)或其一組合來控制。舉例而言，一列組件125可自記憶體控制器170接收一列位址且基於該所接收列位址而選擇、啟動或加偏壓於適當第一存取線120。類似地，一行組件135可自記憶體控制器170接收一行位址且選擇、啟動或加偏壓於適當第二存取線130。因此，在某些實例中，可藉由選擇或啟動一第一存取線120及一第二存取線130而存取一記憶體單元105。在某些實例中，此等存取操作可伴有一源極組件145選擇、啟動或加偏壓於第三存取線140中之一或多者(例如，加偏壓於記憶體區段110之第三存取線140中之一者，加偏壓於記憶體區段之第三存取線140中之所有第三存取線，加偏壓於記憶體區段110或記憶體裝置100之一共同源極板，加偏壓於記憶體區段110或記憶體裝置100之一共同源極節點)。在各種實例中，列組件125、行組件135或源極組件145中之任何一或多者可稱為或以其他方式包含存取線驅動器或存取線解碼器。
在某些實例中，記憶體控制器170可透過各種組件(例如，列組件125、行組件135、源極組件145、感測組件150)控制記憶體單元105之操作(例如，讀取操作、寫入操作、重寫操作、再新操作)。在某些情形中，列組件125、行組件135、源極組件145及感測組件150中之一或多者可與記憶體控制器170共置或以其他方式與記憶體控制器170一起經包含。在某些實例中，行組件135、源極組件145或感測組件150中之一或多者可經共置(例如，在共同電路系統中、在記憶體裝置100之一共同部分中)。在某些實例中，一列組件125、一行組件135或一源極組件145中之任何一或多者亦可稱為用於執行記憶體裝置100之存取操作之一記憶體控制器或電路系統。在某些實例中，一列組件125、一行組件135或一源極組件145中之任何一或多者可經闡述為控制或執行用於存取一記憶體裝置100之操作，或者控制或執行用於存取記憶體裝置100之記憶體區段110之操作。
記憶體控制器170可產生列及行位址信號以啟動一目標第一存取線120及第二存取線130。記憶體控制器170亦可產生或控制在記憶體裝置100之操作期間使用之各種電壓或電流。儘管展示一單個記憶體控制器170，但一記憶體裝置100可具有一個以上記憶體控制器170 (例如，用於一記憶體裝置100之一組記憶體區段110中之每一者之一記憶體控制器170、用於一記憶體裝置100之記憶體區段110之若干個子組中之每一者之一記憶體控制器170、用於一多晶片記憶體裝置100之一組晶片中之每一者之一記憶體控制器170、用於一多庫記憶體裝置100之一組庫中之每一者之一記憶體控制器170、用於一多核心記憶體裝置100之每一核心之一記憶體控制器170或其任一組合)，其中不同記憶體控制器170可執行相同功能或不同功能。
儘管記憶體裝置100經圖解說明為包含一單個列組件125、一單個行組件135及一單個源極組件145，但一記憶體裝置100之其他實例可包含不同組態以適應一記憶體區段110或一組記憶體區段110。舉例而言，在各種記憶體裝置100中，一列組件125可在一組記憶體區段110 (例如，具有對於記憶體區段110組中之所有記憶體區段共同之子組件，具有專用於記憶體區段110組中之各別記憶體區段之子組件)當中共用，或一列組件125可專用於一組記憶體區段110中之一個記憶體區段110。同樣地，在各種記憶體裝置100中，一行組件135可在一組記憶體區段110 (例如，具有對於記憶體區段110組中之所有記憶體區段共同之子組件，具有專用於記憶體區段110組中之各別記憶體區段之子組件)當中共用，或一行組件135可專用於一組記憶體區段110中之一個記憶體區段110。另外，在各種記憶體裝置100中，一源極組件145可在一組記憶體區段110 (例如，具有對於記憶體區段110組中之所有記憶體區段共同之子組件，具有專用於記憶體區段110組中之各別記憶體區段之子組件)當中共用，或一源極組件145可專用於一組記憶體區段110中之一個記憶體區段110。
可藉由加偏壓於相關聯第一存取線120、第二存取線130或第三存取線140之各種組合(例如，經由一記憶體控制器170)而對一記憶體單元105之一材料進行設定或寫入或再新。換言之，一邏輯狀態可儲存於一記憶體單元105之材料中(例如，經由一單元存取信號、經由一單元寫入信號)。列組件125、行組件135或源極組件145可(舉例而言)經由輸入/輸出組件160接受待寫入至記憶體單元105之資料。在某些實例中，一寫入操作可至少部分地由一感測組件150執行，或一寫入操作可經組態以繞過一感測組件150 (例如，由一行組件135執行)。可以至少部分地基於跨越記憶體單元105之一寫入電壓之一極性的一邏輯狀態對一記憶體單元105之材料進行寫入，在某些實例中，該寫入電壓可伴有一寫入電流(例如，至少部分地基於該寫入電壓)或記憶體單元之其他加熱。
一記憶體單元105之一材料可在存取記憶體單元105 (例如，與記憶體控制器170協作)時由一感測組件150讀取(例如，感測)以判定由記憶體單元105儲存之一邏輯狀態。舉例而言，感測組件150可經組態以回應於一讀取操作而感測穿過記憶體單元105之一電流或電荷，或因將記憶體單元105與感測組件150或其他介入組件(例如，記憶體單元105與感測組件150之間的一信號形成組件)耦合而產生之一電壓。感測組件150可將指示(例如，至少部分地基於)由記憶體單元105儲存之邏輯狀態之一輸出信號提供至一或多個組件(例如，行組件135、輸入/輸出組件160、記憶體控制器170)。在某些實例中，所偵測邏輯狀態可提供至一主機裝置(例如，使用記憶體裝置100來進行資料儲存之一裝置、與一嵌入式應用中之記憶體裝置100耦合之一處理器)，其中此傳訊可自輸入/輸出組件直接提供(例如，經由I/O線165)或經由記憶體控制器170提供。在各種記憶體裝置100中，一感測組件150可在一記憶體區段110組或庫(例如，具有對於記憶體區段110組或庫中之所有記憶體區段共同之子組件，具有專用於記憶體區段110組或庫中之各別記憶體區段之子組件)當中共用，或一感測組件150可專用於一記憶體區段110組或庫中之一個記憶體區段110。
在存取一記憶體單元105期間或之後，一記憶體單元105之材料部分可准許或可不准許電荷或電流經由其對應存取線130或140流動(例如，回應於一讀取電壓)。此電荷或電流可因自記憶體裝置100之一或多個電壓源或供應器(未展示)加偏壓於記憶體單元105或將一電壓施加至記憶體單元105而產生，其中電壓源或供應器可係一列組件125、一行組件135、一源極組件145、一感測組件150、一記憶體控制器170或某一其他組件(例如，一偏壓組件)之一部分。可藉由一目標記憶體單元105之一單元選擇組件之一啟動、一非目標記憶體單元105之一單元選擇組件之一撤銷啟動或兩者來支援所闡述偏壓。
在某些實例中，當跨越具有儲存一第一邏輯狀態(例如，一邏輯0，與一第一寫入極性相關聯)之一材料之一記憶體單元105施加一讀取信號(例如，一讀取脈衝、一讀取電流、一讀取電壓)時，記憶體單元105可由於該讀取脈衝超過記憶體單元105之一臨限電壓而傳導電流。回應於或至少部分地基於此情況，作為判定由記憶體單元105儲存之邏輯狀態之一部分，感測組件150因此可偵測穿過記憶體單元105之一電流(例如，經由一第二存取線130)。當一讀取脈衝施加至具有儲存一第二邏輯狀態(例如，一邏輯1，與不同於該第一寫入極性之一第二寫入極性相關聯)之記憶體元件之記憶體單元105時，記憶體單元105可由於該讀取脈衝未超過記憶體單元105之臨限電壓而不傳導電流。作為判定所儲存邏輯狀態之一部分，感測組件150因此可偵測到極少或未偵測到穿過記憶體單元105之電流。
在某些實例中，一參考電流可經定義以用於感測由一記憶體單元105儲存之邏輯狀態。該參考電流可設定為在記憶體單元105回應於讀取脈衝而未達到臨限值時高於通過記憶體單元105之一電流，但在記憶體單元105回應於讀取脈衝而達到臨限值時等於或低於穿過記憶體單元105之一預期電流。舉例而言，該參考電流可高於相關聯存取線130或140之一洩漏電流(例如，高於與一或多個記憶體單元105相關聯之一洩漏電流，一或多個記憶體單元105和與一目標記憶體單元105共同之一存取線130或140耦合)。在某些實例中，由一記憶體單元105儲存之一邏輯狀態可至少部分地基於因由一讀取脈衝驅動之電流而產生之一電壓(例如，跨越一分路電阻)來判定。舉例而言，可相對於一參考電壓(例如，如在感測組件150內產生或經由一參考線(RL) 155提供)比較所得電壓，其中小於該參考電壓之一所得電壓對應於一第一邏輯狀態且大於該參考電壓之一所得電壓對應於一第二邏輯狀態。
在某些實例中，可在讀取一記憶體單元105時施加一個以上電壓(例如，可在一讀取操作之部分期間施加多個電壓)。舉例而言，若一所施加讀取電壓未產生電流，則可施加一或多個其他讀取電壓或電壓極性(例如，直至由感測組件150偵測到一電流為止)。至少部分地基於存取產生電流之讀取電壓，可判定記憶體單元105之所儲存邏輯狀態。在某些情形中，可使一讀取電壓斜升(例如，平滑地增加至較高量值)直至由一感測組件150偵測到一電流或其他條件為止。在其他情形中，可施加預定讀取電壓(例如，以一分步方式增加至較高量值之讀取電壓之一預定序列、包含不同讀取電壓極性之讀取電壓之一預定序列)直至偵測到一電流為止。同樣地，一讀取電流可施加至一記憶體單元105且用以形成該讀取電流之電壓之量值或極性可取決於記憶體單元105之電阻或總臨限電壓。
一感測組件150可包含各種切換組件、選擇組件、多工器、電晶體、放大器、電容器、電阻器、電壓源或其他組件以偵測、轉換或放大感測信號之一差(例如，一讀取電壓與一參考電壓之間的一差、一讀取電流與一參考電流之間的一差)，在某些實例中，此可稱為鎖存或產生一鎖存信號。在某些實例中，一感測組件150可包含針對連接至感測組件150之一組第二存取線130中之每一者重複之組件(例如，電路元件、電路系統)之一集合。舉例而言，一感測組件150可針對與感測組件150耦合之一組第二存取線130中之每一者包含一單獨感測電路或電路系統(例如，一單獨感測放大器、一單獨信號形成組件)，使得可針對與第二存取線130組中之一各別者耦合之一各別記憶體單元105單獨偵測一邏輯狀態。在某些實例中，一參考信號源(例如，一參考組件)或所產生參考信號可在記憶體裝置100之組件之間共用(例如，在一或多個感測組件150當中共用，在一感測組件150之單獨感測電路當中共用，在一記憶體區段110之存取線120、130或140當中共用)。
在某些記憶體架構中，存取一記憶體單元105可使由記憶體區段110之一或多個記憶體單元105儲存之一邏輯狀態降級或破壞該邏輯狀態，且可執行重寫或再新操作以將原始邏輯狀態傳回至記憶體單元105。在包含用於邏輯儲存之一材料部分之架構中，舉例而言，感測操作可導致一記憶體單元105之原子組態或分佈之一改變，藉此改變記憶體單元105之電阻或臨限特性。因此，在某些實例中，可在一存取操作之後重寫儲存於一記憶體單元105中之邏輯狀態。
在某些實例中，讀取一記憶體單元105可係非破壞性的。亦即，可不需要在讀取記憶體單元105之後重寫記憶體單元105之邏輯狀態。舉例而言，在包含用於邏輯儲存之一材料部分之架構中，感測記憶體單元105可不破壞邏輯狀態，且因此，一記憶體單元105可不需要在存取之後進行重寫。然而，在某些實例中，在不存在或存在其他存取操作之情況下可需要或可不需要再新記憶體單元105之邏輯狀態。舉例而言，可藉由施加一適當寫入或再新脈衝或偏壓而以週期性間隔再新由一記憶體單元105儲存之邏輯狀態以維持所儲存邏輯狀態。再新一記憶體單元105可減少或消除由一邏輯儲存材料之組合物分佈隨著時間之一改變引起之讀取干擾誤差或邏輯狀態毀壞。
圖 2 圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一電路200之一實例。電路200之組件可係參考圖1所闡述之對應組件之實例。
電路200可包含一記憶體區段110‑a，記憶體區段110‑a包含一組記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑mn)，其可圖解說明具有m 行及n 列之一記憶體單元105陣列。記憶體單元105‑a中之每一者可與記憶體區段110‑a之一字線205‑a (例如，字線205‑a‑1至205‑a‑n中之一者)、記憶體區段110‑a之一位元線210‑a (例如，位元線210‑a‑1至210‑a‑m中之一者)及記憶體區段110‑a之一源極線215‑a耦合。儘管經圖解說明為針對每一記憶體單元105‑a行包含一單獨源極線215‑a (例如，與位元線210‑a中之每一者相關聯之一單獨源極線215‑a)，但在各種實例中，源極線215‑a中之個別者可經獨立控制或可不經獨立控制或者可係可獨立控制的或可並非可獨立控制的。在某些實例中，源極線215‑a‑1至215‑a‑m可共同圖解說明電路200之一共同節點或共同源極(例如，一共同源極板)。
字線205‑a中之每一者(例如，字線WL1 至WLn 中之每一者)可與如圖解說明之一各別字線電壓VWL 相關聯，且可與一列組件125‑a耦合。列組件125‑a可將字線205‑a中之一或多者與各種電壓源(未展示)耦合。舉例而言，列組件125‑a可將字線205‑a中之一或多者與具有一相對高電壓(例如，一選擇電壓，VWL,H ，其可係大於0V之一電壓)之一電壓源或具有一相對低電壓(例如，一取消選擇電壓，VWL,L ，其可係0V之一接地電壓或一負電壓)之一電壓源選擇性地耦合。
位元線210‑a中之每一者(例如，位元線BL1 至BLm 中之每一者)可與如圖解說明之一各別位元線電壓VBL 相關聯，且可與一感測組件150‑a耦合。在電路200之實例中，位元線210‑a中之每一者經圖解說明為記憶體區段110‑a與感測組件150‑a之間的直接連接(例如，將記憶體區段110‑a與感測組件150‑a直接耦合)。在支援所闡述存取方案或操作之電路之其他實例中，額外組件或元件可與一記憶體區段110及一感測組件150耦合或耦合於記憶體區段110與感測組件150之間。在某些實例中，感測組件150‑a可將位元線210‑a中之一或多者與具有一相對高電壓(例如，一高位元線電壓，VBL,H ，其可係大於0V之一電壓)之一電壓源或具有一相對低電壓(例如，一低位元線電壓，VBL,L ，其可係0V之一接地電壓或一負電壓)之一電壓源選擇性地耦合。
源極線215‑a中之每一者(例如，源極線SL1 至SLm 中之每一者)可與如圖解說明之一各別源極線電壓VSL 相關聯，且可與一源極組件145‑a耦合。源極組件145‑a可將一或多個源極線215‑a與各種電壓源(未展示)耦合。舉例而言，源極組件145‑a可將一或多個源極線215‑a與具有一相對高電壓(例如，一源極高電壓，VSL,H ，其可係大於0V之一電壓)之一電壓源或具有一相對低電壓(例如，一源極低電壓，VSL,L ，其可係0V之一接地電壓或一負電壓)之一電壓源選擇性地耦合。
根據由電路200圖解說明之實例，記憶體單元105‑a‑11至105‑a‑1n可表示記憶體區段110‑a之記憶體單元105‑a之一組(例如，一行)，記憶體單元105‑a與記憶體區段110‑a之一位元線(例如，位元線210‑a‑1)及記憶體區段110‑a之一源極線(例如，源極線215‑a‑1)耦合或耦合於該位元線與該源極線之間。此外，記憶體單元105‑a‑m1至105‑a‑mn可表示記憶體區段110‑a之記憶體單元105‑a之一組(例如，另一行)，記憶體單元105‑a與記憶體區段110‑a之一不同位元線(例如，位元線210‑a‑m)及記憶體區段110‑a之一不同源極線(例如，源極線215‑a‑m)耦合或耦合於該不同位元線與該不同源極線之間。
根據由電路200圖解說明之實例，記憶體單元105‑a‑11至105‑a‑m1可表示與記憶體區段110‑a之一字線(例如，字線205‑a‑1)耦合的記憶體區段110‑a之記憶體單元105‑a之一組(例如，一列)。此外，記憶體單元105‑a‑1n至105‑a‑mn可表示與記憶體區段110‑a之一不同字線(例如，字線205‑a‑n)耦合的記憶體區段110‑a之記憶體單元105‑a之一組(例如，另一列)。
在電路200之實例中，記憶體單元105‑a中之每一者包含一各別材料部分220‑a及一各別單元選擇組件230‑a。複數個記憶體單元105‑a可圖解說明一實例，其中每一記憶體單元105‑a包含與第一複數個存取線中之一者(例如，源極線215‑a中之一者)耦合之一材料部分220‑a以及經組態以至少部分地基於第三複數個存取線中之一者(例如，字線205‑a中之一者)之一電壓而將材料部分220‑a與第二複數個存取線中之一者(例如，位元線210‑a中之一者)選擇性地耦合之一單元選擇組件230‑a。換言之，記憶體單元105‑a各自包含經組態以回應於一信號(例如，如由一字線205‑a載運)而與一存取線(例如，一位元線210‑a)選擇性地耦合或隔離之一材料部分220‑a。儘管記憶體單元105‑a經圖解說明具有與一源極線215‑a耦合之材料部分220‑a及與一位元線210‑a耦合之一單元選擇組件230‑a，但可在所闡述記憶體單元架構之其他實例中調換此等組件之次序，使得一記憶體單元可包含與一源極線215耦合之一材料部分220及與一位元線耦合之一單元選擇組件230。
在某些實例中，材料部分220‑a包含一硫屬化物材料。舉例而言，在一材料部分220‑a中使用之該硫屬化物材料可係包含硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)或矽(Si)或其各種組合之一合金。在某些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之一硫屬化物材料可稱為一SAG合金。在某些實例中，一SAG合金可包含矽(Si)且此硫屬化物材料可稱為SiSAG合金。在某些實例中，一硫屬化物可包含各自呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。在某些實例中，由記憶體單元105‑a支援之邏輯狀態組中之某些或所有邏輯狀態可與材料部分220‑a之一非晶狀態相關聯。
在某些實例中，一電極可與一材料部分220‑a耦合(例如，位於一材料部分220‑a與一對應單元選擇組件230‑a之間，位於一材料部分220‑a與一對應源極線215之間)。術語電極可係指一電導體，或組件之間的其他電介面，且在某些情形中，可用作至一材料部分220‑a之一電觸點。一電極可包含提供電路200之元件或組件之間的一導電路徑之一跡線、導線、導電線、導電層、導電墊或類似者。在某些實例中，一電極可由不同於一材料部分220‑a及一介接組件之一材料形成，此可減少材料部分220‑a與一介接組件之間的原子擴散或相互作用，或可提供其他益處。舉例而言，一電極可由不同於一硫屬化物之一材料(例如，碳)形成，且可阻止一材料部分220‑a之硫屬化物與一源極線215‑a或單元選擇組件230‑a之間的化學相互作用。在某些實例中，可省略所闡述電極，使得材料部分220‑a可與一源極線215‑a或一單元選擇組件230‑a中之一者或兩者直接接觸，或以其他方式與一源極線215‑a或一單元選擇組件230‑a中之一者或兩者連續地由一材料形成。
在材料部分220‑a中使用之材料可基於一合金，諸如上文所列出之合金，且可經組態以在電路200之正常操作期間避免一相變(例如，歸因於硫屬化物材料之組合物，歸因於經組態以將硫屬化物材料維持在諸如一非晶或玻璃相之一單個相中之操作電壓及電流)。舉例而言，硫屬化物材料可包含抑制硫屬化物材料之結晶化之一化學元素，諸如砷。因此，材料部分220‑a可在電路200之操作期間保持在一非晶狀態中。換言之，可由材料部分220‑a儲存之邏輯狀態中之某些或所有邏輯狀態可對應於各別材料部分220‑a之一非晶狀態。
材料部分220‑a可經組態以至少部分地基於施加至材料之一寫入電壓之一極性而儲存一組邏輯狀態中之一者。可參考一材料部分220‑a之一對應第一節點221‑a及一第二節點222‑a闡述跨越材料部分220‑a之一電壓極性。在某些實例中，跨越一材料部分220‑a之一正電壓極性可係指其中一對應第一節點221‑a處之一電壓高於一對應第二節點222‑a之一電壓之一條件，且跨越一材料部分220‑a之一負電壓極性可係指其中一對應第一節點221‑a處之一電壓低於一對應第二節點222‑a之一電壓之一條件。然而，不同方向或定向可用於闡述施加至一材料部分220‑a之一電壓極性。
藉由實例方式，且在不將本發明或申請專利範圍限制於此一物理現象或對其之解釋之情況下，當程式化一特定記憶體單元105時，對應材料部分220‑a內之元素可分開，從而導致離子或其他組成遷移或各向異性。在某些實例中，對一記憶體單元105‑a之一寫入操作可引起一對應材料部分220‑a在一第一節點221‑a與一第二節點222‑a之間的一方向性各向異性(例如，沿著第一節點221‑a與第二節點222‑a之間的一方向)。舉例而言，取決於施加至記憶體單元105‑a之寫入電壓之極性，一材料部分220‑a之離子或其他成分可遷移朝向一特定節點。在某些實例中，一材料部分220‑a之特定成分可遷移朝向相對負電極。
在某些實例中，組成遷移可至少部分地由一材料部分220‑a之所施加加熱(其可由因穿過材料部分220‑a之一電流產生之歐姆加熱提供)支援。在某些實例中，此電流可回應於或以其他方式至少部分地基於一寫入電壓(例如，在至少部分地基於所施加電壓之極性之穿過材料之一方向上)。可發生材料部分220‑a之組成遷移同時維持一很大程度上非晶原子配置(例如，分子之一相對隨機結構配置，如與諸如一結晶配置之一相對有序結構配置相比較)。儘管在一材料部分220‑a中用於區分一記憶體單元105‑a之一個邏輯狀態與另一邏輯狀態之組成分佈或各向異性之內容脈絡中經闡述，但用於基於寫入操作極性而儲存邏輯狀態之其他機構或材料特性可支援極性寫入記憶體單元105‑a之所闡述架構。
在不將本發明或申請專利範圍限制於此一物理現象或對其之解釋的情況下，取決於記憶體單元105‑a之經定義或經組態方向性，朝向一個節點或另一節點之遷移離子之一濃度可表示一邏輯「1」或邏輯「0」狀態。記憶體單元105‑a然後可藉由跨越材料部分220‑a施加一電壓以感測由記憶體單元105‑a儲存之邏輯狀態來讀取。在某些實例中，一臨限電壓(例如，如在一讀取操作期間所經歷)可基於材料部分220‑a中之離子分佈及一所施加讀取脈衝之極性。舉例而言，若一材料部分220‑a具有一給定離子分佈，則在一讀取操作期間偵測到之臨限電壓對於具有一第一極性之一第一讀取脈衝及具有一第二極性之一第二讀取脈衝可係不同的。在另一實例中，並非偵測一材料部分220‑a之一特定臨限電壓，而是可在一讀取操作中施加不同邏輯狀態之所預測臨限電壓之間之一電壓，且穿過材料部分220‑a之電流之一存在或不存在可用於偵測以一個極性還是另一極性對材料部分220‑a進行寫入。應理解，無論組成分佈還是各向異性(例如，離子遷移等)或任何其他基本機制之一結果，根據本文中所闡述之結構及技術，可發生且支援與至少部分地基於一材料之不同臨限電壓而寫入(程式化、感應、強加、組態或以其他方式形成)及讀取(偵測、判定或以其他方式觀察)不同邏輯狀態及施加具有不同極性之電壓有關的態樣。在根據本發明之各種實例中，一或多個其他物理現象可係與寫入至所闡述記憶體單元105或自所闡述記憶體單元105偵測之邏輯狀態有關，且更一般而言，本文中之教示可係與基於極性之記憶體單元及其操作有關，而不限於可為此記憶體單元105之所闡述行為之基礎的任何特定物理現象。
列組件125‑a、感測組件150‑a及源極組件145‑a可經組態以支援記憶體區段110‑a之各種存取操作(例如，讀取操作、寫入操作、重寫操作、再新操作及其他操作)。舉例而言，列組件125‑a可經組態以選擇特定字線205‑a、啟動特定字線205‑a，或以其他方式將一電壓施加至特定字線205‑a。在某些實例中，選擇或啟動一字線205‑a可針對與各別字線205‑a耦合之記憶體單元105‑a中之一或多者選擇或啟動單元選擇組件230‑a。舉例而言，啟動字線205‑a‑1可選擇或啟動與記憶體單元105‑a‑11至105‑a‑m1 (例如，記憶體區段110‑a之一記憶體單元105‑a列)相關聯之所有單元選擇組件230‑a‑11至230‑a‑m1。儘管在某些實例中針對單元選擇組件230‑a使用n通道電晶體可係有利的，但在各種實例中單元選擇組件230‑a可包含n通道電晶體、p通道電晶體或其他切換組件，且可相應地修改用於存取一記憶體單元105‑a之所闡述操作。
在某些實例中，源極組件145‑a可經組態以選擇源極線215‑a中之一或多者，啟動源極線215‑a中之一或多者，或以其他方式將一電壓施加至源極線215‑a中之一或多者，且感測組件150‑a可經組態以選擇位元線210‑a中之一或多者，啟動位元線210‑a中之一或多者，或以其他方式將一電壓施加至位元線210‑a中之一或多者。在某些實例中，源極組件145‑a及感測組件150‑a可協作地操作，以根據一所要電壓量值或電壓極性跨越特定記憶體單元105‑a施加一電壓。在某些實例中，與列組件125‑a、源極組件145‑a或感測組件150‑a相關聯之操作可至少部分地受一記憶體控制器170 (未展示)控制。
感測組件150‑a可包含經組態以偵測由記憶體單元105‑a中之各別者儲存之一邏輯狀態之各種組件，該偵測可至少部分地基於一電流IBL 回應於跨越一記憶體單元105‑a施加之一電壓(例如，一位元線210‑a與一源極線215‑a之間的一電壓)而沿著一各別位元線210‑a流動。在某些實例中，感測組件150‑a可藉由比較沿著一各別位元線210‑a流動之一電流(例如，一電流IBL )與一參考電流或其他臨限值或者比較相關聯此一電流之一電壓(例如，跨越載運一電流IBL 之一分路電阻器之一電壓)與一參考電壓或其他臨限值而偵測一所儲存邏輯狀態。在某些實例中，感測組件150‑a可藉由判定一記憶體單元105‑a (例如，一材料部分220‑a)是否已達到臨限值而偵測一所儲存邏輯狀態。舉例而言，感測組件150‑a可經組態以偵測一材料部分220‑a何時經歷了電阻狀態之一改變，諸如自一高電阻狀態至一低電阻狀態之一崩潰。
在某些實例中，感測組件150‑a可用於在偵測到由記憶體單元105‑a儲存之一邏輯狀態時鎖存與一讀取操作相關聯之信號。可在感測組件150‑a與一輸入/輸出組件160 (未展示)之間傳遞與此鎖存相關聯之電信號。在某些實例中，感測組件150‑a可與可控制感測組件150‑a之各種操作之一記憶體控制器(未展示) (諸如參考圖1所闡述之一記憶體控制器170)進行電子通信。
記憶體單元105‑a之所闡述架構可提供各種優點。舉例而言，藉由包含一材料部分220‑a以基於一材料特性(例如，可至少部分地基於一寫入電壓極性而寫入之一實體或組成特性、此一組成分佈或其他各向異性或者臨限特性之一差)而儲存一邏輯狀態，記憶體部分220‑a可提供電容性或其他基於電荷儲存之記憶體架構未提供的非揮發性儲存區之態樣。
作為另一實例，針對不同邏輯狀態將材料部分220‑a維持在一非晶狀態(例如，一玻璃狀態、一相對無序分子配置)中，材料部分220‑a可減少寫入邏輯狀態之加熱量(例如，較低電流)或時間。舉例而言，改變一材料之相(例如，如在某些相變記憶體架構中)可要求足以形成一非晶狀態之電流穿過一記憶體單元，無論對應材料已經處於一非晶狀態中還是先前處於一結晶狀態中。在一項實例中，此相變可需要在500至600微安培電流之範圍中，然而一記憶體單元105‑a之一對應寫入操作可需要在20至30微安培電流(其可與和材料部分220‑a之一臨限值化特性相關聯之一關斷電流(例如，一Ihold )一樣低)之範圍中。
相變操作及某些相關記憶體架構之相對高電流可係一問題，此不僅因為相關電力消耗，而且因為可用於在此等電流下進行單元選擇之相對大高容量電晶體，以及此等高容量(例如，高電壓或電流容差)電晶體之相關成本及佈侷限制。在極性寫入單元之所闡述架構之情形中，單元選擇組件230‑a可由於與存取記憶體單元105‑a (例如，當材料部分220‑a維持在一非晶狀態中)相關聯之相對低電流而顯著減少。
作為另一實例，形成與不同邏輯狀態對應之不同相可包含：作為一寫入操作之一部分，將一材料放置至一非晶狀態中且然後控制該材料之一冷卻速率。在某些實例中，形成一結晶狀態可包含相對緩慢冷卻，且可不需要此一操作用於對如本文中所闡述之一記憶體單元105‑a進行寫入。此外，在某些情形中，形成一材料之不同相可與材料之降級相關聯(例如，可隨著時間而導致材料之降級)，且因此，藉由避免此降級(例如，由於材料部分220‑a保持在一非晶狀態中)，所闡述記憶體架構之記憶體單元105‑a可與經改良耐力特性(當與至少某些記憶體架構相比較時)相關聯。
作為另一實例，包含一單元選擇組件230‑a可支援材料部分220‑a經設計或經組態而以比在不存在單元選擇組件230‑a (例如，如在某些相變或其他記憶體架構中)之情況下低之存取電壓(例如，用於讀取操作或寫入操作)來操作。舉例而言，不具有一專用選擇組件(例如，與一儲存組件分開)之記憶體架構可需要考量穿過非目標記憶體單元(例如，與一目標記憶體單元共用一經啟動存取線之非目標記憶體單元)之洩漏電流，或一非目標單元之無意選擇(例如，歸因於一非目標單元之臨限值化)，其中此等洩漏或無意選擇電流可與用於感測一所儲存邏輯狀態的穿過一目標單元之一電流模糊不清。此外，此等記憶體架構亦可需要考量非目標記憶體單元中之邏輯狀態降級之可能效應。因此，為支援可操作讀取或寫入裕度，此等自選記憶體架構可命令相對高電壓(例如，在10 V之範圍中)用於特定存取操作(例如，用於對具有自選性質及邏輯儲存性質之一材料部分進行寫入)。相應地，此等自選記憶體架構可命令專用電壓源或其他電路系統，此可與提高成本或電力消耗相關聯。
在極性寫入記憶體單元105‑a之所闡述架構中，單元選擇組件230‑a可用於將材料部分220‑a選擇性地耦合或隔離。此一架構可減少或消除將以其他方式與非目標記憶體單元105‑a相關聯之洩漏電流或無意選擇或臨限值化，且亦可降低對所儲存邏輯狀態之降級之敏感度(例如，因與共用一共同源極線215或位元線210之其他目標記憶體單元105‑a相關聯之存取電壓而引起)。因此，記憶體單元105‑a可在用於存取操作之相對低電壓、諸如跨越記憶體單元105‑a之在3 V且甚至低至1 V之範圍中之電壓下支援適合讀取或寫入裕度(例如，一正讀取窗預算) (例如，以用於加偏壓於字線205‑a、用於啟動單元選擇組件230‑a)。換言之，材料部分220‑a可針對材料部分220‑a之一相對低臨限電壓(例如，Vth )經工程設計以支援相對低電壓操作，而單元選擇組件230‑a可用於(例如，經由陣列解碼)選擇性地隔離非目標記憶體單元以減少或消除非目標記憶體單元105‑a之洩漏電流或無意臨限值化(其將以其他方式導致解析或偵測由一目標記憶體單元105‑a儲存之一邏輯狀態之困難)。因此，可以避免或以其他方式不依賴於(至少非排他地)一記憶體材料之一自選行為的一方式操作記憶體單元105‑a。在諸如嵌入式應用之某些應用中，此一配置可使用與嵌入式應用之其他組件相同之電壓源(諸如由嵌入式應用之一微控制器或其他處理電路使用之電壓源)支援電路200。
因此，出於此等及其他原因，包含一材料部分220‑a與一單元選擇組件230‑a之所闡述組合之一記憶體單元105‑a可提供優於其他已知記憶體架構之特定優點。
儘管記憶體區段110‑a、記憶體單元105‑a及單元選擇組件230‑a經圖解說明具有如反映特定邊界之各別虛線，但僅出於說明性目的而展示此等邊界。換言之，記憶體區段110‑a、記憶體單元105‑a或單元選擇組件230‑a中之一或多者可具有不同於電路200中所展示之虛線邊界之邊界，且相應地可包含比圖2之實例中所圖解說明的多或少之組件。
圖 3 圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一時序圖300之一實例。可由諸如參考圖1所闡述之記憶體裝置100之一記憶體裝置執行該時序圖。時序圖300係參考參考圖2所闡述之實例性電路200之組件來闡述的，但可圖解說明亦可以不同電路配置來執行之操作。在時序圖300之實例中，電路200可係其中源極線215‑a表示一共同節點(例如，其中源極線215‑a‑1至215‑a‑m表示一共同源極板，或在源極組件145‑a處具有一共同連接點，或以其他方式電等效，如在一共同電節點中)之一實例。因此，對時序圖300之源極線215‑a之參考可係指共同(例如，作為一共同電節點、一共同偏壓)施加至電路200之所有源極線215‑a之操作。
在時序圖300之實例中，記憶體單元105‑a‑11可經選擇以用於一存取操作(例如，在時序圖300之操作之前)。因此，記憶體單元105‑a‑11可係一目標記憶體單元，然而電路200之其他記憶體單元105‑a (例如，與目標記憶體單元105‑a‑11相同之行之記憶體單元105‑a‑12至105‑a‑1n、與目標記憶體單元105‑a‑11相同之列之記憶體單元105‑a‑21至105‑a‑m1、未與目標記憶體單元105‑a‑11共用一存取線之記憶體單元105‑a‑22至105‑a‑mn)可係非目標記憶體單元。在各種實例中，目標記憶體單元105‑a‑11可經選擇以用於一寫入操作、一讀取操作、一重寫操作、一再新操作或其他存取操作，且可相應地調整由時序圖300圖解說明之操作之態樣(例如，相對定時、持續時間、電壓位準)。
參考字線205‑a、位元線210‑a及源極線215‑a之偏壓而闡述時序圖300。舉例而言，可以一相對較低電壓(例如，VWL,L ，其可係一接地電壓)或一相對較高電壓(例如，VWL,H ，其可係經選擇以選擇性地啟動單元選擇組件230‑a之一電壓，諸如施加至一單元選擇組件230‑a之一n型電晶體之一閘極之高於該電晶體之一臨限電壓之一電壓)選擇性地加偏壓於字線205‑a。舉例而言，可以一相對較低電壓(例如，VBL,L ，其可係一接地電壓)或一相對較高電壓(例如，VBL,H ，其可係經挑選以將一特定邏輯狀態寫入至目標記憶體單元105‑a之一電壓，或經挑選以如在一讀取操作中識別由目標記憶體單元105‑a儲存之一邏輯狀態之一電壓)選擇性地加偏壓於位元線210‑a。舉例而言，可以一相對較低電壓(例如，VSL,L ，其可係一接地電壓)或一相對較高電壓(例如，VSL,H ，其可係經挑選以將一特定邏輯狀態寫入至目標記憶體單元105‑a之一電壓，或經挑選以如在一讀取操作中識別由目標記憶體單元105‑a儲存之一邏輯狀態之一電壓)選擇性地加偏壓於共同經加偏壓源極線215‑a。
在時序圖300之操作之前，所有字線205‑a、位元線210‑a及源極線215‑a可經加偏壓至一低位準或經撤銷啟動狀態。在某些實例中，在時序圖300之操作之前，電路200可處於一備用狀態或繼一先前存取操作之後的一轉變週期中。在其他實例中，字線205‑a、位元線210‑a或源極線215‑a中之任何一或多者可經加偏壓至一不同位準，在某些情形中，此可係一先前存取操作之一最後條件。
在301處，可將目標位元線210‑a (例如，位元線210‑a‑1、一目標行)加偏壓至一相對較高電壓(例如，VBL,H )。作為301之操作之一結果，目標行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)可加偏壓有一電壓(例如，目標位元線210‑a‑1與源極線215‑a‑1之間的一電壓差，等於VBL,H – VSL,L )。然而，由於未啟動沿著與目標位元線210‑a相關聯之行之單元選擇組件230‑a (例如，單元選擇組件230‑a‑11至230‑a‑1n)，因此電流可不流動跨越目標行中之目標記憶體單元105‑a或其他記憶體單元105‑a。換言之，儘管目標位元線210‑a與源極線215‑a之間存在電壓差，但在301處電流可不流動跨越經啟動行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)。此外，作為由目標位元線210‑a之經撤銷啟動目標單元選擇組件230‑a提供之隔離之一結果，對應第一節點221‑a可未上升至目標位元線210‑a之電壓(例如，在301處，第一節點221‑a‑11至221‑a‑1n可不處於VBL,H )。
在302處，可將目標字線205‑a (例如，字線205‑a‑1、一目標列)加偏壓至一相對較高電壓(例如，VWL,H )。作為302之操作之一結果，目標列之單元選擇組件230‑a中之一或多者(例如，單元選擇組件230‑a‑11至230‑a‑m1中之每一者)可經啟動。因此，目標列之第一節點221‑a可與一對應位元線210‑a選擇性地耦合(例如，第一節點221‑a‑11可與位元線210‑a‑1選擇性地耦合，第一節點221‑a‑12可與位元線210‑a‑2選擇性地耦合，依此類推)，此可准許電流流動穿過目標列之各別記憶體單元105‑a。然而，在此情形中，電流可不流動穿過目標列之非目標記憶體單元105‑a (例如，記憶體單元105‑a‑21至105‑a‑m1)，此乃因可不存在跨越非目標記憶體單元105‑a施加之一電壓(例如，此乃因對應非目標位元線210‑a可處於一電壓VBL,L ，源極線215‑a可處於一電壓VSL,L ，且VBL,L 可與VSL,L 相同)。此外，由於沿著目標位元線210‑a之非目標記憶體單元之單元選擇組件230‑a (例如，單元選擇組件230‑a‑12至230‑a‑1n)保持撤銷啟動(例如，由於非目標字線205‑a‑2至205‑a‑n保持處於一經取消選擇電壓，VWL,L )，因此仍可跨越目標行之非目標記憶體單元105‑a抑制電流(例如，可跨越記憶體單元105‑a‑12至105‑a‑1n抑制電流)。
在303處，可對目標記憶體單元105‑a‑11執行一存取操作。儘管關於一特定時間而闡述(例如，在303處)，但可在302與304之間的各種持續時間內發生所闡述存取操作(例如，此乃因跨越材料部分220‑a‑11在一持續時間內形成一電壓差，在該持續時間內，跨越材料部分220‑a‑11維持一電壓差)。
在一項實例中，當目標記憶體單元105‑a‑11已經選擇以用於一寫入操作時，跨越材料部分220‑a‑11之電壓差(例如，VBL,H – VSL,L )可經選擇以具有足夠高以寫入一所要邏輯狀態之一量值。在某些實例中，跨越材料部分220‑a‑11之電壓差可經選擇以高於材料部分220‑a‑11之一臨限電壓，而不管先前所儲存邏輯狀態如何。換言之，跨越材料部分220‑a‑11之電壓差之量值可針對可由材料部分220‑a‑11儲存之邏輯狀態中之每一者高於材料部分220‑a‑11之各別臨限電壓。相應地，為在303處支援一寫入操作，跨越材料部分220‑a‑11之電壓差可經組態以驅動跨越材料部分220‑a‑11之一電流。在時序圖300之實例中，跨越材料部分220‑a‑11之電壓可具有一正極性(例如，其中第一節點221‑a‑11處之一電壓高於第二節點222‑a‑11處之一電壓)，此可與寫入一特定邏輯狀態(例如，與將以一負極性寫入之一邏輯狀態不同之一邏輯狀態)相關聯。
在一寫入操作之實例中，在303處使用記憶體單元之所闡述架構而非其他架構，目標行之非目標記憶體單元105‑a可不太易於發生擾動(例如，一所儲存邏輯狀態之降級)。舉例而言，儘管跨越非目標記憶體單元105‑a施加一電壓差(例如，VBL,H – VSL,L )，但可根據所闡述架構由非目標記憶體單元105‑a之經撤銷啟動單元選擇組件230‑a阻擋或以其他方式抑制穿過非目標記憶體單元105‑a之電流。
在另一實例中，當目標記憶體單元105‑a‑11已經選擇以用於一讀取操作時，跨越材料部分220‑a‑11之電壓差(例如，VBL,H – VSL,L )可經選擇以具有介於可由材料部分220‑a‑11儲存之邏輯狀態之臨限電壓之間的一量值。舉例而言，為在303處支援一讀取操作，跨越材料部分220‑a‑11之電壓差可組態有大於一第一邏輯狀態(例如，如以一第一電壓極性寫入)之一臨限電壓但低於一第二邏輯狀態(例如，如以不同於該第一電壓極性之一第二電壓極性寫入)之一臨限電壓之一量值。因此，當時序圖300圖解說明一讀取操作時，在303處，跨越目標記憶體單元105‑a‑11之電流之一存在或不存在(例如，沿著目標位元線210‑a‑1之一電流之一存在或不存在，如在感測組件150‑a處所偵測)可用於判定目標記憶體單元105‑a‑11儲存第一邏輯狀態還是第二邏輯狀態。在其中跨越材料部分220‑a‑11之電壓具有一正極性(例如，其中第一節點221‑a‑11處之一電壓高於第二節點222‑a‑11處之一電壓)之實例中，303之操作可圖解說明具有一正電壓極性之一讀取操作。
在一讀取操作之實例中，可藉由記憶體單元之所闡述架構改良對記憶體單元105‑a‑11之所儲存邏輯狀態之偵測，此乃因可由非目標記憶體單元之經撤銷啟動單元選擇組件230‑a阻擋或以其他方式抑制穿過目標行之非目標記憶體單元105‑a之電流，藉此阻擋或以其他方式抑制非目標記憶體單元105‑a之洩漏電流或無意臨限值化。因此，藉由阻擋或以其他方式抑制穿過非目標記憶體單元105‑a之電流，由感測組件偵測到之電流(例如，IBL,1 )可更表示流動穿過目標記憶體單元105‑a‑11之電流，與其中未由此一單元選擇組件230‑a抑制洩漏或無意臨限值化之架構相比較，此可改良讀取裕度。
在304處，可將目標字線205‑a (例如，字線205‑a‑1)加偏壓至一相對較低電壓(例如，VWL,L )。作為304之操作之一結果，目標列之單元選擇組件230‑a中之一或多者(例如，單元選擇組件230‑a‑11至230‑a‑m1中之每一者)可經撤銷啟動。因此，目標列之第一節點221‑a可與一對應位元線210‑a選擇性地隔離(例如，第一節點221‑a‑11可與位元線210‑a‑1選擇性地隔離，第一節點221‑a‑12可與位元線210‑a‑2選擇性地隔離，依此類推)，此可抑制電流流動穿過目標列之各別記憶體單元105‑a。
在305處，可將目標位元線210‑a (例如，位元線210‑a‑1)加偏壓至一相對較低電壓(例如，VBL,L )。作為305之操作之一結果，目標行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)可加偏壓有等於VBL,L – VSL,L 之一電壓，在某些實例中，其可係一零偏壓(例如，當VBL,L 等於VSL,L 時)。在某些實例中，在305處，字線205‑a、位元線210‑a及源極線215‑a中之每一者可係接地的或以其他方式共同偏壓的。
時序圖300中所展示之操作之次序僅為了圖解說明，且可根據本發明執行各種其他次序及組合之步驟。舉例而言，可調換301及302之操作之相對次序，或者可同時或在重疊間隔期間發生301及302之操作。另外或另一選擇係，可調換304及305之操作之相對次序，或者可同時或在重疊間隔期間發生304及305之操作。
此外，時序圖300之操作之時序亦僅出於圖解說明目的，且不意欲指示一個操作與另一操作之間的一特定相對持續時間。舉例而言，儘管目標位元線經圖解說明為在比啟動目標字線長之一持續時間內經啟動，但在某些實例中，可在比一目標位元線長之一持續時間內啟動一目標字線。在另一實例中，301及302之操作可在時間上係相對緊密地間隔開的，且304及305之操作可在時間上係相對緊密地間隔開的，然而302及304之操作可在時間上係相對遠地間隔開的(例如，以支援基於目標位元線與共同源極板之間的電壓差而發生之讀取或寫入操作或回應)。此外，儘管參考一時間點闡述時序圖300之操作，但可在各種持續時間內發生操作或對此等操作之回應。可在與在根據本發明之一記憶體裝置之極性寫入單元架構之各種實例中所圖解說明的相比係相對較短或相對較長之一持續時間或時間間隔內發生各種操作。
圖 4 圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一時序圖400之一實例。可由諸如參考圖1所闡述之記憶體裝置100之一記憶體裝置執行該時序圖。時序圖400係參考參考圖2所闡述之實例性電路200之組件來闡述的，但可圖解說明亦可以不同電路配置來執行之操作。在時序圖400之實例中，電路200可係其中源極線215‑a表示一共同節點(例如，其中源極線215‑a‑1至215‑a‑m表示一共同源極板，或在源極組件145‑a處具有一共同連接點，或以其他方式電等效，如在一共同電節點中)之一實例。因此，對時序圖400之源極線215‑a之參考可係指共同(例如，作為一共同電節點、一共同偏壓)施加至電路200之所有源極線215‑a之操作。
在時序圖400之實例中，記憶體單元105‑a‑11可經選擇以用於一存取操作(例如，在時序圖400之操作之前)。因此，記憶體單元105‑a‑11可係一目標記憶體單元，然而電路200之其他記憶體單元105‑a (例如，與目標記憶體單元105‑a‑11相同之行之記憶體單元105‑a‑12至105‑a‑1n、與目標記憶體單元105‑a‑11相同之列之記憶體單元105‑a‑21至105‑a‑m1、未與目標記憶體單元105‑a‑11共用一存取線之記憶體單元105‑a‑22至105‑a‑mn)可係非目標記憶體單元。在各種實例中，目標記憶體單元105‑a‑11可經選擇以用於一寫入操作、一讀取操作、一重寫操作、一再新操作或其他存取操作，且可相應地調整由時序圖400圖解說明之操作之態樣(例如，相對定時、持續時間、電壓位準)。
參考字線205‑a、位元線210‑a及源極線215‑a之偏壓而闡述時序圖400。舉例而言，可以一相對較低電壓(例如，VWL,L ，其可係一接地電壓)或一相對較高電壓(例如，VWL,H ，其可係經選擇以選擇性地啟動單元選擇組件230‑a之一電壓，諸如施加至一單元選擇組件230‑a之一n型電晶體之一閘極之高於該電晶體之一臨限電壓之一電壓)選擇性地加偏壓於字線205‑a。舉例而言，可以一相對較低電壓(例如，VBL,L ，其可係一接地電壓)或一相對較高電壓(例如，VBL,H ，其可係經挑選以將一特定邏輯狀態寫入至目標記憶體單元105‑a之一電壓，或經挑選以如在一讀取操作中識別由目標記憶體單元105‑a儲存之一邏輯狀態之一電壓)選擇性地加偏壓於位元線210‑a。舉例而言，可以一相對較低電壓(例如，VSL, L ，其可係一接地電壓)或一相對較高電壓(例如，VSL,H ，其可係經挑選以將一特定邏輯狀態寫入至目標記憶體單元105‑a之一電壓，或經挑選以如在一讀取操作中識別由目標記憶體單元105‑a儲存之一邏輯狀態之一電壓)選擇性地加偏壓於共同經加偏壓源極線215‑a。
在時序圖400之操作之前，所有字線205‑a、位元線210‑a及源極線215‑a可經加偏壓至一低位準或經撤銷啟動狀態。在某些實例中，在時序圖400之操作之前，電路200可處於一備用狀態或繼一先前存取操作之後的一轉變週期中。在其他實例中，字線205‑a、位元線210‑a或源極線215‑a中之任何一或多者可經加偏壓至一不同位準，在某些情形中，此可係一先前存取操作之一最後條件。
在401處，可將源極線215‑a (例如，源極線215‑a‑1至215‑a‑m、一共同源極板)加偏壓至一相對較高電壓(例如，VSL,H )。作為401之操作之一結果，所有記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑mn)可加偏壓有一電壓(例如，位元線210‑a‑1至210‑a-m中之每一者與源極線215‑a‑1至215‑a‑m中之每一者之間的一電壓差，等於VBL,L – VSL,H )。然而，由於未啟動單元選擇組件230‑a (例如，單元選擇組件230‑a‑11至230‑a‑mn)，因此電流可不流動跨越目標記憶體單元105‑a或其他記憶體單元105‑a。換言之，儘管位元線210‑a與源極線215‑a之間存在電壓差，但在401處電流可不流動跨越記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑mn)。
在402處，可將非目標位元線210‑a (例如，位元線210‑a‑2至210‑a‑m)加偏壓至一相對較高電壓(例如，VBL,H )。作為402之操作之一結果，目標行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)可保持加偏壓有一電壓(例如，目標位元線210‑a‑1與源極線215‑a‑1之間的一電壓差，等於VBL,L – VSL,H )。然而，由於沿著與目標位元線210‑a相關聯之行之單元選擇組件230‑a (例如，單元選擇組件230‑a‑11至230‑a‑1n)保持撤銷啟動，因此電流可不流動跨越目標行中之目標記憶體單元105‑a或其他記憶體單元105‑a。換言之，儘管目標位元線210‑a與源極線215‑a之間存在電壓差，但在401處電流可不流動跨越記憶體單元105‑a之經啟動行(例如，記憶體單元105‑a‑11至105‑a‑1n)。作為402之操作之一額外結果，非目標行之記憶體單元105‑a (例如，記憶體單元105‑a‑21至105‑a‑mn)可加偏壓有等於VBL,H – VSL,H 之一電壓，在某些實例中，其可係一零偏壓(例如，當VBL,H 等於VSL,H 時)。
在403處，可將目標字線205‑a (例如，字線205‑a‑1、一目標列)加偏壓至一相對較高電壓(例如，VWL,H )。作為403之操作之一結果，目標列之單元選擇組件230‑a中之一或多者(例如，單元選擇組件230‑a‑11至230‑a‑m1中之每一者)可經啟動。因此，目標列之第一節點221‑a可與一對應位元線210‑a選擇性地耦合(例如，第一節點221‑a‑11可與位元線210‑a‑1選擇性地耦合，第一節點221‑a‑12可與位元線210‑a‑2選擇性地耦合，依此類推)，此可准許電流流動穿過目標列之各別記憶體單元105‑a。然而，在此情形中，電流可不流動穿過目標列之非目標記憶體單元105‑a (例如，記憶體單元105‑a‑21至105‑a‑m1)，此乃因可不存在跨越非目標記憶體單元105‑a施加之一電壓(例如，此乃因對應非目標位元線210‑a可處於一電壓VBL,H ，源極線215‑a可處於一電壓VSL,H ，且VBL,H 可與VSL,H 相同)。此外，由於沿著目標位元線210‑a之非目標記憶體單元之單元選擇組件230‑a (例如，單元選擇組件230‑a‑12至230‑a‑1n)保持撤銷啟動(例如，由於非目標字線205‑a‑2至205‑a‑n保持處於一經取消選擇電壓，VWL,L )，因此仍可跨越目標行之非目標記憶體單元105‑a抑制電流(例如，可跨越記憶體單元105‑a‑12至105‑a‑1n抑制電流)。
在404處，可對目標記憶體單元105‑a‑11執行一存取操作。儘管關於一特定時間而闡述(例如，在404處)，但可在403與405之間的各種持續時間內發生所闡述存取操作(例如，此乃因跨越材料部分220‑a‑11在一持續時間內形成一電壓差，在該持續時間內，跨越材料部分220‑a‑11維持一電壓差)。
在一項實例中，當目標記憶體單元105‑a‑11已經選擇以用於一寫入操作時，跨越材料部分220‑a‑11之電壓差(例如，VBL,L – VSL,H )可經選擇以具有足夠高以寫入一所要邏輯狀態之一量值。在某些實例中，跨越材料部分220‑a‑11之電壓差可經選擇以高於材料部分220‑a‑11之一臨限電壓，而不管先前所儲存邏輯狀態如何。換言之，跨越材料部分220‑a‑11之電壓差之量值可針對可由材料部分220‑a‑11儲存之邏輯狀態中之每一者高於材料部分220‑a‑11之各別臨限電壓。相應地，為在403處支援一寫入操作，跨越材料部分220‑a‑11之電壓差可經組態以驅動跨越材料部分220‑a‑11之一電流。在時序圖400之實例中，跨越材料部分220‑a‑11之電壓可具有一負極性(例如，其中第一節點221‑a‑11處之一電壓低於第二節點222‑a‑11處之一電壓)，此可與寫入一特定邏輯狀態(例如，與將以一正極性寫入之一邏輯狀態不同之一邏輯狀態、與將根據時序圖300寫入之一邏輯狀態不同之一邏輯狀態)相關聯。
在一寫入操作之實例中，在404處使用記憶體單元之所闡述架構而非其他架構，目標行之非目標記憶體單元105‑a可不太易於發生擾動(例如，一所儲存邏輯狀態之降級)。舉例而言，儘管跨越非目標記憶體單元105‑a施加一電壓差(例如，VBL,L – VSL,H )，但可根據所闡述架構由非目標記憶體單元105‑a之經撤銷啟動單元選擇組件230‑a阻擋或以其他方式抑制穿過非目標記憶體單元105‑a之電流。
在另一實例中，當目標記憶體單元105‑a‑11已經選擇以用於一讀取操作時，跨越材料部分220‑a‑11之電壓差(例如，VBL,L – VSL,H )可經選擇以具有介於可由材料部分220‑a‑11儲存之邏輯狀態之臨限電壓之間的一量值。舉例而言，為在404處支援一讀取操作，跨越材料部分220‑a‑11之電壓差可組態有大於一第一邏輯狀態(例如，如以一第一電壓極性寫入)之一臨限電壓但低於一第二邏輯狀態(例如，如以不同於該第一電壓極性之一第二電壓極性寫入)之一臨限電壓(當與在於一讀取操作中執行時時序圖300之操作相比較時，其可係一相同或一不同臨限電壓)之一量值。因此，當時序圖400圖解說明一讀取操作時，在404處，跨越目標記憶體單元105‑a‑11之電流之一存在或不存在(例如，沿著目標位元線210‑a‑1之一電流之一存在或不存在，如在感測組件150‑a處所偵測)可用於判定目標記憶體單元105‑a‑11儲存第一邏輯狀態還是第二邏輯狀態。在其中跨越材料部分220‑a‑11之電壓具有一負極性(例如，其中第一節點221‑a‑11處之一電壓低於第二節點222‑a‑11處之一電壓)之實例中，403之操作可圖解說明具有一負電壓極性之一讀取操作。
在一讀取操作之實例中，可藉由記憶體單元之所闡述架構改良對記憶體單元105‑a‑11之所儲存邏輯狀態之偵測，此乃因可由非目標記憶體單元之經撤銷啟動單元選擇組件230‑a阻擋或以其他方式抑制穿過目標行之非目標記憶體單元105‑a之電流，藉此阻擋或以其他方式抑制非目標記憶體單元105‑a之洩漏電流或無意臨限值化。因此，藉由阻擋或以其他方式抑制穿過非目標記憶體單元105‑a之電流，由感測組件偵測到之電流(例如，IBL,1 )可更表示流動穿過目標記憶體單元105‑a‑11之電流，與其中未由此一單元選擇組件230‑a抑制洩漏或無意臨限值化之架構相比較，此可改良讀取裕度。
在405處，可將目標字線205‑a (例如，字線205‑a‑1)加偏壓至一相對較低電壓(例如，VWL,L )。作為405之操作之一結果，目標列之單元選擇組件230‑a中之一或多者(例如，單元選擇組件230‑a‑11至230‑a‑m1中之每一者)可經撤銷啟動。因此，目標列之第一節點221‑a可與一對應位元線210‑a選擇性地隔離(例如，第一節點221‑a‑11可與位元線210‑a‑1選擇性地隔離，第一節點221‑a‑12可與位元線210‑a‑2選擇性地隔離，依此類推)，此可抑制電流流動穿過目標列之各別記憶體單元105‑a。
在406處，可將非目標位元線210‑a (例如，位元線210‑a‑2至210‑a‑m)加偏壓至一相對較低電壓(例如，VBL,L )。在407處，可將源極線215‑a (例如，源極線215‑a‑1至210‑a-m、一共同源極板)加偏壓至一相對較低電壓(例如，VSL,L )。作為406及407之操作之一結果，電路200之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑mn)可加偏壓有等於VBL,L – VSL,L 之一電壓，在某些實例中，其可係一零偏壓(例如，當VBL,L 等於VSL,L 時)。在某些實例中，在407處，字線205‑a、位元線210‑a及源極線215‑a中之每一者可係接地的或以其他方式共同偏壓的。
時序圖400中所展示之操作之次序僅為了圖解說明，且可根據本發明執行各種其他次序及組合之步驟。舉例而言，可調換401及402之操作之相對次序，或者可同時或在重疊間隔期間發生401及402之操作。另外或另一選擇係，可調換406及407之操作之相對次序，或者可同時或在重疊間隔期間發生406及407之操作。
此外，時序圖400之操作之時序亦僅出於圖解說明目的，且不意欲指示一個操作與另一操作之間的一特定相對持續時間。舉例而言，儘管共同源極線215‑a經圖解說明為在比非目標位元線210‑a長之一持續時間內經啟動，但在某些實例中，可在比共同源極線215‑a長之一持續時間內啟動非目標位元線210‑a。在另一實例中，401、402或403之操作可在時間上係相對緊密地間隔開的，且405、406及407之操作可在時間上係相對緊密地間隔開的，然而403及405之操作可在時間上係相對遠地間隔開的(例如，以支援基於目標位元線與共同源極板之間的電壓差而發生之讀取或寫入操作或回應)。此外，儘管參考一時間點闡述時序圖400之操作，但可在各種持續時間內發生操作或對此等操作之回應。可在與在根據本發明之一記憶體裝置之極性寫入單元架構之各種實例中所圖解說明的相比係相對較短或相對較長之一持續時間或時間間隔內發生各種操作。
圖 5 圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一時序圖500之一實例。可由諸如參考圖1所闡述之記憶體裝置100之一記憶體裝置執行該時序圖。時序圖500係參考參考圖2所闡述之實例性電路200之組件來闡述的，但可圖解說明亦可以不同電路配置來執行之操作。在時序圖500之實例中，電路200可係其中源極線215‑a係可獨立控制的(例如，其中源極線215‑a‑1可獨立於源極線215‑a‑2至215‑a‑m而被加偏壓，或處於不同於源極線215‑a‑2至215‑a‑m之一電壓)之一實例。因此，對時序圖500之源極線215‑a之參考可係指施加至一目標源極線215‑a對比一非目標源極線215‑a之操作。
在時序圖500之實例中，記憶體單元105‑a‑11可經選擇以用於一存取操作(例如，在時序圖500之操作之前)。因此，記憶體單元105‑a‑11可係一目標記憶體單元，然而電路200之其他記憶體單元105‑a (例如，與目標記憶體單元105‑a‑11相同之行之記憶體單元105‑a‑12至105‑a‑1n、與目標記憶體單元105‑a‑11相同之列之記憶體單元105‑a‑21至105‑a‑m1、未與目標記憶體單元105‑a‑11共用一存取線之記憶體單元105‑a‑22至105‑a‑mn)可係非目標記憶體單元。在各種實例中，目標記憶體單元105‑a‑11可經選擇以用於一寫入操作、一讀取操作、一重寫操作、一再新操作或其他存取操作，且可相應地調整由時序圖500圖解說明之操作之態樣(例如，相對定時、持續時間、電壓位準)。
參考字線205‑a、位元線210‑a及源極線215‑a之偏壓而闡述時序圖500。舉例而言，可以一相對較低電壓(例如，VWL,L ，其可係一接地電壓)或一相對較高電壓(例如，VWL,H ，其可係經選擇以選擇性地啟動單元選擇組件230‑a之一電壓，諸如施加至一單元選擇組件230‑a之一n型電晶體之一閘極之高於該電晶體之一臨限電壓之一電壓)選擇性地加偏壓於字線205‑a。舉例而言，可以一相對較低電壓(例如，VBL,L ，其可係一接地電壓)或一相對較高電壓(例如，VBL,H ，其可係經挑選以將一特定邏輯狀態寫入至目標記憶體單元105‑a之一電壓，或經挑選以如在一讀取操作中識別由目標記憶體單元105‑a儲存之一邏輯狀態之一電壓)選擇性地加偏壓於位元線210‑a。舉例而言，可以一相對較低電壓(例如，VSL,L ，其可係一接地電壓)或一相對較高電壓(例如，VSL,H ，其可係經挑選以將一特定邏輯狀態寫入至目標記憶體單元105‑a之一電壓，或經挑選以如在一讀取操作中識別由目標記憶體單元105‑a儲存之一邏輯狀態之一電壓)選擇性地加偏壓於可獨立控制之源極線215‑a。
在時序圖500之操作之前，所有字線205‑a、位元線210‑a及源極線215‑a可經加偏壓至一低位準或經撤銷啟動狀態。在某些實例中，在時序圖500之操作之前，電路200可處於一備用狀態或繼一先前存取操作之後的一轉變週期中。在其他實例中，字線205‑a、位元線210‑a或源極線215‑a中之任何一或多者可經加偏壓至一不同位準，在某些情形中，此可係一先前存取操作之一最後條件。
在501處，可將目標位元線210‑a (例如，位元線210‑a‑1、一目標行)加偏壓至一相對較高電壓(例如，VBL,H )。作為501之操作之一結果，目標行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)可加偏壓有一電壓(例如，目標位元線210‑a‑1與目標源極線215‑a‑1之間的一電壓差，等於VBL,H – VSL,L )。然而，由於未啟動沿著與目標位元線210‑a相關聯之行之單元選擇組件230‑a (例如，單元選擇組件230‑a‑11至230‑a‑1n)，因此電流可不流動跨越目標行中之目標記憶體單元105‑a或其他記憶體單元105‑a。換言之，儘管目標位元線210‑a與目標源極線215‑a之間存在電壓差，但在501處電流可不流動跨越經啟動行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)。此外，作為由目標位元線210‑a之經撤銷啟動目標單元選擇組件230‑a提供之隔離之一結果，對應第一節點221‑a可未上升至目標位元線210‑a之電壓(例如，在501處，第一節點221‑a‑11至221‑a‑1n可不處於VBL,H )。
在502處，可將目標字線205‑a (例如，字線205‑a‑1、一目標列)加偏壓至一相對較高電壓(例如，VWL,H )。作為502之操作之一結果，可目標列之單元選擇組件230‑a中之一或多者(例如，單元選擇組件230‑a‑11至230‑a‑m1中之每一者)經啟動。因此，目標列之第一節點221‑a可與一對應位元線210‑a選擇性地耦合(例如，第一節點221‑a‑11可與位元線210‑a‑1選擇性地耦合，第一節點221‑a‑12可與位元線210‑a‑2選擇性地耦合，依此類推)，此可准許電流流動穿過目標列之各別記憶體單元105‑a。然而，在此情形中，電流可不流動穿過目標列之非目標記憶體單元105‑a (例如，記憶體單元105‑a‑21至105‑a‑m1)，此乃因可不存在跨越非目標記憶體單元105‑a施加之一電壓(例如，此乃因對應非目標位元線210‑a可處於一電壓VBL,L ，非目標源極線215‑a可處於一電壓VSL,L ，且VBL,L 可與VSL,L 相同)。此外，由於沿著目標位元線210‑a之非目標記憶體單元之單元選擇組件230‑a (例如，單元選擇組件230‑a‑12至230‑a‑1n)保持撤銷啟動(例如，由於非目標字線205‑a‑2至205‑a‑n保持處於一經取消選擇電壓，VWL,L )，因此仍可跨越目標行之非目標記憶體單元105‑a抑制電流(例如，可跨越記憶體單元105‑a‑12至105‑a‑1n抑制電流)。
在503處，可對目標記憶體單元105‑a‑11執行一存取操作。儘管關於一特定時間而闡述(例如，在503處)，但可在502與504之間的各種持續時間內發生所闡述存取操作(例如，此乃因跨越材料部分220‑a‑11在一持續時間內形成一電壓差，在該持續時間期間，跨越材料部分220‑a‑11維持一電壓差)。
在一項實例中，當目標記憶體單元105‑a‑11已經選擇以用於一寫入操作時，跨越材料部分220‑a‑11之電壓差(例如，VBL,H – VSL,L )可經選擇以具有足夠高以寫入一所要邏輯狀態之一量值。在某些實例中，跨越材料部分220‑a‑11之電壓差可經選擇以高於材料部分220‑a‑11之一臨限電壓，而不管先前所儲存邏輯狀態如何。換言之，跨越材料部分220‑a‑11之電壓差之量值可針對可由材料部分220‑a‑11儲存之邏輯狀態中之每一者高於材料部分220‑a‑11之各別臨限電壓。相應地，為在503處支援一寫入操作，跨越材料部分220‑a‑11之電壓差可經組態以驅動跨越材料部分220‑a‑11之一電流。在時序圖500之實例中，跨越材料部分220‑a‑11之電壓可具有一正極性(例如，其中第一節點221‑a‑11處之一電壓高於第二節點222‑a‑11處之一電壓)，此可與寫入一特定邏輯狀態(例如，與將以一負極性寫入之一邏輯狀態不同之一邏輯狀態)相關聯。
在一寫入操作之實例中，在503處使用記憶體單元之所闡述架構而非其他架構，目標行之非目標記憶體單元105‑a可不太易於發生擾動(例如，一所儲存邏輯狀態之降級)。舉例而言，儘管跨越非目標記憶體單元105‑a施加一電壓差(例如，VBL,H – VSL,L )，但可根據所闡述架構由非目標記憶體單元105‑a之經撤銷啟動單元選擇組件230‑a阻擋或以其他方式抑制穿過非目標記憶體單元105‑a之電流。
在另一實例中，當目標記憶體單元105‑a‑11已經選擇以用於一讀取操作時，跨越材料部分220‑a‑11之電壓差(例如，VBL,H – VSL,L )可經選擇以具有介於可由材料部分220‑a‑11儲存之邏輯狀態之臨限電壓之間的一量值。舉例而言，為在503處支援一讀取操作，跨越材料部分220‑a‑11之電壓差可組態有大於一第一邏輯狀態(例如，如以一第一電壓極性寫入)之一臨限電壓但低於一第二邏輯狀態(例如，如以不同於該第一電壓極性之一第二電壓極性寫入)之一臨限電壓之一量值。因此，當時序圖500圖解說明一讀取操作時，在503處，跨越目標記憶體單元105‑a‑11之電流之一存在或不存在(例如，沿著目標位元線210‑a‑1之一電流之一存在或不存在，如在感測組件150‑a處所偵測)可用於判定目標記憶體單元105‑a‑11儲存第一邏輯狀態還是第二邏輯狀態。在其中跨越材料部分220‑a‑11之電壓具有一正極性(例如，其中第一節點221‑a‑11處之一電壓高於第二節點222‑a‑11處之一電壓)之實例中，503之操作可圖解說明具有一正電壓極性之一讀取操作。
在一讀取操作之實例中，可藉由記憶體單元之所闡述架構改良對記憶體單元105‑a‑11之所儲存邏輯狀態之偵測，此乃因可由非目標記憶體單元之經撤銷啟動單元選擇組件230‑a阻擋或以其他方式抑制穿過目標行之非目標記憶體單元105‑a之電流，藉此阻擋或以其他方式抑制非目標記憶體單元105‑a之洩漏電流或無意臨限值化。因此，藉由阻擋或以其他方式抑制穿過非目標記憶體單元105‑a之電流，由感測組件偵測到之電流(例如，IBL,1 )可更表示流動穿過目標記憶體單元105‑a‑11之電流，與其中未由此一單元選擇組件230‑a抑制洩漏或無意臨限值化之架構相比較，此可改良讀取裕度。
在504處，可將目標字線205‑a (例如，字線205‑a‑1)加偏壓至一相對較低電壓(例如，VWL,L )。作為504之操作之一結果，目標列之單元選擇組件230‑a中之一或多者(例如，單元選擇組件230‑a‑11至230‑a‑m1中之每一者)可經撤銷啟動。因此，目標列之第一節點221‑a可與一對應位元線210‑a選擇性地隔離(例如，第一節點221‑a‑11可與位元線210‑a‑1選擇性地隔離，第一節點221‑a‑12可與位元線210‑a‑2選擇性地隔離，依此類推)，此可抑制電流流動穿過目標列之各別記憶體單元105‑a。
在505處，可將目標位元線210‑a (例如，位元線210‑a‑1)加偏壓至一相對較低電壓(例如，VBL,L )。作為505之操作之一結果，目標行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)可加偏壓有等於VBL,L – VSL,L 之一電壓，在某些實例中，其可係一零偏壓(例如，當VBL,L 等於VSL,L 時)。在某些實例中，在505處，字線205‑a、位元線210‑a及源極線215‑a中之每一者可係接地的或以其他方式共同偏壓的。
時序圖500中所展示之操作之次序僅為了圖解說明，且可根據本發明執行各種其他次序及組合之步驟。舉例而言，可調換501及502之操作之相對次序，或者可同時或在重疊間隔期間發生501及502之操作。另外或另一選擇係，可調換504及505之操作之相對次序，或者可同時或在重疊間隔期間發生504及505之操作。
此外，時序圖500之操作之時序亦僅出於圖解說明目的，且不意欲指示一個操作與另一操作之間的一特定相對持續時間。舉例而言，儘管目標位元線經圖解說明為在比啟動目標字線長之一持續時間內經啟動，但在某些實例中，可在比一目標位元線長之一持續時間內啟動一目標字線。在另一實例中，501及502之操作可在時間上係相對緊密地間隔開的，且504及505之操作可在時間上係相對緊密地間隔開的，然而502及504之操作可在時間上係相對遠地間隔開的(例如，以支援基於目標位元線與目標源極線之間的電壓差而發生之讀取或寫入操作或回應)。此外，儘管參考一時間點闡述時序圖500之操作，但可在各種持續時間內發生操作或對此等操作之回應。可在與在根據本發明之一記憶體裝置之極性寫入單元架構之各種實例中所圖解說明的相比係相對較短或相對較長之一持續時間或時間間隔內發生各種操作。
圖 6 圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一時序圖600之一實例。可由諸如參考圖1所闡述之記憶體裝置100之一記憶體裝置來執行該時序圖。時序圖600係參考參考圖2所闡述之實例性電路200之組件來闡述的，但可圖解說明亦可以不同電路配置來執行的操作。在時序圖600之實例中，電路200可係其中源極線215‑a係可獨立控制(例如，其中源極線215‑a‑1可獨立於源極線215‑a‑2至215‑a‑m經加偏壓，或處於不同於源極線215‑a‑2至215‑a‑m之一電壓)之一實例。因此，對時序圖600之源極線215‑a之參考可係指經施加至一目標源極線215‑a對比一非目標源極線215‑a之操作。
在時序圖600之實例中，記憶體單元105‑a‑11可經選擇以用於一存取操作(例如，在時序圖600之操作之前)。因此，記憶體單元105‑a‑11可係一目標記憶體單元，然而電路200之其他記憶體單元105‑a (例如，與目標記憶體單元105‑a‑11相同之行之記憶體單元105‑a‑12至105‑a‑1n、與目標記憶體單元105‑a‑11相同之列之記憶體單元105‑a‑21至105‑a‑m1、未與目標記憶體單元105‑a‑11共用一存取線之記憶體單元105‑a‑22至105‑a‑mn)可係非目標記憶體單元。在各種實例中，目標記憶體單元105‑a‑11可經選擇以用於一寫入操作、一讀取操作、一重寫操作、一再新操作，或其他存取操作，且可相應地調整由時序圖600圖解說明之操作的態樣(例如，相對定時、持續時間、電壓位準)。
參考字線205‑a、位元線210‑a及源極線215‑a之偏壓來闡述時序圖600。舉例而言，可以一相對較低電壓(例如，VWL,L ，其可係一接地電壓)或一相對較高電壓(例如，VWL,H ，其可係經選擇以選擇性地啟動單元選擇組件230‑a之一電壓，諸如施加至一單元選擇組件230‑a之一n型電晶體之一閘極之高於該電晶體之一臨限電壓之一電壓)選擇性地加偏壓於字線205‑a。舉例而言，可以一相對較低電壓(例如，VBL,L ，其可係一接地電壓)或一相對較高電壓(例如，VBL,H ，其可係經挑選以將一特定邏輯狀態寫入至目標記憶體單元105‑a之一電壓，或經挑選以如在一讀取操作中識別由目標記憶體單元105‑a儲存之一邏輯狀態之一電壓)選擇性地加偏壓於位元線210‑a。舉例而言，可以一相對較低電壓(例如，VSL,L ，其可係一接地電壓)或一相對較高電壓(例如，VSL,H ，其可係經挑選以將一特定邏輯狀態寫入至目標記憶體單元105‑a之一電壓，或經挑選以如在一讀取操作中識別由目標記憶體單元105‑a儲存之一邏輯狀態之一電壓)選擇性地加偏壓於可獨立控制之源極線215‑a。
在時序圖600之操作之前，所有字線205‑a、位元線210‑a及源極線215‑a可經加偏壓至一低位準或經撤銷啟動狀態。在某些實例中，在時序圖600之操作之前，電路200可處於一備用狀態或繼一先前存取操作之後的一轉變週期中。在其他實例中，字線205‑a、位元線210‑a或源極線215‑a中之任何一或多者可經加偏壓至一不同位準，在某些情形中，此可係一先前存取操作之一最後條件。
在601處，可將目標源極線215‑a (例如，源極線215‑a‑1、一目標行)加偏壓至一相對較高電壓(例如，VSL,H )。作為601之操作之一結果，目標行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)可加偏壓有一電壓(例如，目標位元線210‑a‑1與目標源極線215‑a‑1之間的一電壓差，等於VBL,L – VSL,H )。然而，由於未啟動沿著與目標源極線215‑a相關聯之行之單元選擇組件230‑a (例如，單元選擇組件230‑a‑11至230‑a‑1n)，因此電流可不流動跨越目標行中之目標記憶體單元105‑a或其他記憶體單元105‑a。換言之，儘管目標位元線210‑a與目標源極線215‑a之間存在電壓差，但在601處電流可不流動跨越經啟動行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)。
在602處，可將目標字線205‑a (例如，字線205‑a‑1、一目標列)加偏壓至一相對較高電壓(例如，VWL,H )。作為602之操作之一結果，目標列之單元選擇組件230‑a中之一或多者(例如，單元選擇組件230‑a‑11至230‑a‑m1中之每一者)可經啟動。因此，目標列之第一節點221‑a可與一對應位元線210‑a選擇性地耦合(例如，第一節點221‑a‑11可與位元線210‑a‑1選擇性地耦合，第一節點221‑a‑12可與位元線210‑a‑2選擇性地耦合，依此類推)，此可准許電流流動穿過目標列之各別記憶體單元105‑a。然而，在此情形中，電流可不流動穿過目標列之非目標記憶體單元105‑a (例如，記憶體單元105‑a‑21至105‑a‑m1)，此乃因可不存在跨越非目標記憶體單元105‑a施加之一電壓(例如，此乃因對應非目標位元線210‑a可處於一電壓VBL,L ，非目標源極線215‑a可處於一電壓VSL,L ，且VBL,L 可與VSL,L 相同)。此外，由於沿著目標位元線210‑a之非目標記憶體單元之單元選擇組件230‑a (例如，單元選擇組件230‑a‑12至230‑a‑1n)保持撤銷啟動(例如，由於非目標字線205‑a‑2至205‑a‑n保持處於一經取消選擇電壓，VWL,L )，因此仍可跨越目標行之非目標記憶體單元105‑a抑制電流(例如，可跨越記憶體單元105‑a‑12至105‑a‑1n抑制電流)。
在603處，可對目標記憶體單元105‑a‑11執行一存取操作。儘管關於一特定時間而闡述(例如，在603處)，但可在602與604之間的各種持續時間內發生所闡述存取操作(例如，此乃因跨越材料部分220‑a‑11在一持續時間內形成一電壓差，在該持續時間期間，跨越材料部分220‑a‑11維持一電壓差)。
在一項實例中，當目標記憶體單元105‑a‑11已經選擇以用於一寫入操作時，跨越材料部分220‑a‑11之電壓差(例如，VBL,L – VSL,H )可經選擇以具有足夠高以寫入一所要邏輯狀態之一量值。在某些實例中，跨越材料部分220‑a‑11之電壓差可經選擇以高於材料部分220‑a‑11之一臨限電壓，而不管先前所儲存邏輯狀態如何。換言之，跨越材料部分220‑a‑11之電壓差之量值可針對可由材料部分220‑a‑11儲存之邏輯狀態中之每一者高於材料部分220‑a‑11之各別臨限電壓。相應地，為在603處支援一寫入操作，跨越材料部分220‑a‑11之電壓差可經組態以驅動跨越材料部分220‑a‑11之一電流。在時序圖600之實例中，跨越材料部分220‑a‑11之電壓可具有一負極性(例如，其中第一節點221‑a‑11處之一電壓低於第二節點222‑a‑11處之一電壓)，此可與寫入一特定邏輯狀態(例如，與將以一正極性寫入之一邏輯狀態不同之一邏輯狀態、與將根據時序圖500寫入之一邏輯狀態不同之一邏輯狀態)相關聯。
在一寫入操作之實例中，在603處使用記憶體單元之所闡述架構而非其他架構，目標行之非目標記憶體單元105‑a可不太易於發生擾動(例如，一所邏輯狀態之降級)。舉例而言，儘管跨越非目標記憶體單元105‑a施加一電壓差(例如，VBL,H – VSL,L )，但可根據所闡述架構由非目標記憶體單元105‑a之經撤銷啟動單元選擇組件230‑a阻擋或以其他方式抑制穿過非目標記憶體單元105‑a之電流。
在另一實例中，當目標記憶體單元105‑a‑11已經選擇以用於一讀取操作時，跨越材料部分220‑a‑11之電壓差(例如，VBL,H – VSL,L )可經選擇以具有介於可由材料部分220‑a‑11儲存之邏輯狀態之臨限電壓之間的一量值。舉例而言，為在603處支援一讀取操作，跨越材料部分220‑a‑11之電壓差可組態有大於一第一邏輯狀態(例如，如以一第一電壓極性寫入)之一臨限電壓但低於一第二邏輯狀態(例如，如以不同於該第一電壓極性之一第二電壓極性寫入)之一臨限電壓之一量值。因此，當時序圖600圖解說明一讀取操作時，在603處，跨越目標記憶體單元105‑a‑11之電流之一存在或不存在(例如，沿著目標位元線210‑a‑1之一電流之一存在或不存在，如在感測組件150‑a處所偵測)可用於判定目標記憶體單元105‑a‑11儲存第一邏輯狀態還是第二邏輯狀態。在其中跨越材料部分220‑a‑11之電壓具有一正極性(例如，其中第一節點221‑a‑11處之一電壓高於第二節點222‑a‑11處之一電壓)之實例中，603之操作可圖解說明具有一正電壓極性之一讀取操作。
在一讀取操作之實例中，可藉由記憶體單元之所闡述架構改良對記憶體單元105‑a‑11之所儲存邏輯狀態之偵測，此乃因可由非目標記憶體單元之經撤銷啟動單元選擇組件230‑a阻擋或以其他方式抑制穿過目標行之非目標記憶體單元105‑a之電流，藉此阻擋或以其他方式抑制非目標記憶體單元105‑a之洩漏電流或無意臨限值化。因此，藉由阻擋或以其他方式抑制穿過非目標記憶體單元105‑a之電流，由感測組件偵測到之電流(例如，IBL,1 )可更表示流動穿過目標記憶體單元105‑a‑11之電流，與其中未由此一單元選擇組件230‑a抑制洩漏或無意臨限值化之架構相比較，此可改良讀取裕度。
在604處，可將目標字線205‑a (例如，字線205‑a‑1)加偏壓至一相對較低電壓(例如，VWL,L )。作為604之操作之一結果，目標列之單元選擇組件230‑a中之一或多者(例如，單元選擇組件230‑a‑11至230‑a‑m1中之每一者)可經撤銷啟動。因此，目標列之第一節點221‑a可與一對應位元線210‑a選擇性地隔離(例如，第一節點221‑a‑11可與位元線210‑a‑1選擇性地隔離，第一節點221‑a‑12可與位元線210‑a‑2選擇性地隔離，依此類推)，此可抑制電流流動穿過目標列之各別記憶體單元105‑a。
在605處，可將目標位元線210‑a (例如，位元線210‑a‑1)加偏壓至一相對較低電壓(例如，VBL,L )。作為605之操作之一結果，目標行之記憶體單元105‑a (例如，記憶體單元105‑a‑11至105‑a‑1n)可加偏壓有等於VBL,L – VSL,L 之一電壓，在某些實例中，其可係一零偏壓(例如，當VBL,L 等於VSL,L 時)。在某些實例中，在605處，字線205‑a、位元線210‑a及源極線215‑a中之每一者可係接地的或以其他方式共同偏壓的。
時序圖600中所展示之操作之次序僅為了圖解說明，且可根據本發明執行各種其他次序及組合之步驟。舉例而言，可調換601及602之操作之相對次序，或者可同時或在重疊間隔期間發生601及602之操作。另外或另一選擇係，可調換604及605之操作之相對次序，或者可同時或在重疊間隔期間發生604及605之操作。
此外，時序圖600之操作之時序亦僅出於圖解說明目的，且不意欲指示一個操作與另一操作之間的一特定相對持續時間。舉例而言，儘管目標位元線經圖解說明為在比啟動目標字線長之一持續時間內經啟動，但在某些實例中，可在比一目標位元線長之一持續時間內啟動一目標字線。在另一實例中，601及602之操作可在時間上係相對緊密地間隔開的，且604及605之操作可在時間上係相對緊密地間隔開的，然而602及604之操作可在時間上係相對遠地間隔開的(例如，以支援基於目標位元線與共同源極板之間的電壓差而發生之讀取或寫入操作或回應)。此外，儘管參考一時間點闡述時序圖600之操作，但可在各種持續時間內發生操作或對此等操作之回應。可在與在根據本發明之一記憶體裝置之極性寫入單元架構之各種實例中所圖解說明的相比係相對較短或相對較長之一持續時間或時間間隔內發生各種操作。
時序圖300至600之信號之轉變圖解說明自一個狀態至另一狀態之轉變，且可反映如與一特定經編號操作相關聯之一經停用或經撤銷啟動狀態(例如，一相對低狀態或偏壓，一狀態「0」)與一經啟用或經啟動狀態(例如，一相對高狀態或偏壓，一狀態「1」)之間的轉變。在某些實例中，該等狀態可與一邏輯信號之一特定電壓(例如，施加至操作為一開關之一電晶體之一閘極之一邏輯輸入電壓)相關聯，且電壓自一個狀態至另一狀態之改變可並非即刻的。確切而言，在某些實例中，與一邏輯信號相關聯之一電壓可隨著時間而自一個邏輯狀態至另一邏輯狀態遵循一斜升行為或時間常數(例如，對數或指數)行為。
在某些實例中，一組件自一個狀態至另一狀態之轉變可基於相關聯邏輯信號之特性，包含邏輯信號之電壓位準或邏輯信號自身之轉變特性。因此，時序圖300至600中所展示之轉變未必指示一即時轉變。此外，與一經編號操作處之一轉變相關聯之一邏輯信號之初始狀態可已在該經編號操作之前的各種時間期間達到同時仍支援所闡述轉變及相關聯操作。儘管邏輯信號經闡述為邏輯狀態之間的一轉變，但一邏輯信號之電壓可經選擇以在一特定工作點處(例如，在一作用區域中或在一飽和區域中)操作一組件，且可相同於或不同於其他邏輯信號之一電壓。
圖 7 圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一單元結構700之一實例。單元結構700可包含一材料部分220‑b及一單元選擇組件230‑b，其可係指一記憶體單元105‑b之組件。在單元結構700之實例中，材料部分220‑b可與一位元線210‑b耦合，且單元選擇組件230‑b可與一源極線215‑b耦合，源極線215‑b在各種實例中可係一共同源極線215‑b (例如，一共同源極板或節點)，或可係一可獨立控制之源極線215‑b。在其他實例中，可調換位元線210‑b及源極線215‑b之相對位置，使得材料部分220‑b可與源極線215‑b耦合且單元選擇組件230‑b可與位元線210‑b耦合。
單元選擇組件230‑b可包含具有N+經摻雜區域605‑a及一P子區域610之一n通道電晶體。單元選擇組件230‑b可在一字線205‑b (例如，與該n通道電晶體之一閘極耦合或以其他方式涉及該n通道電晶體之一閘極)之一電壓大於該n通道電晶體之一臨限電壓時經啟動。換言之，當字線205‑b加偏壓有大於n通道電晶體之臨限電壓之一電壓時，可在N+經摻雜區域605‑a‑1與N+經摻雜區域605‑a‑2之間支援一導電路徑(例如，經由P子區域610)。
應理解，圖7中所圖解說明之單元結構700僅僅係一實例，且可利用其他實體佈局，包含針對一單元選擇組件230。舉例而言，一單元選擇組件230 (例如，一電晶體)具有一垂直通道區域(例如，經製作以至少部分地環繞一垂直閘極氧化物層(諸如在一垂直柱周圍或與該垂直柱接觸之一閘極氧化物層)或以其他方式與該閘極氧化物接觸)。可鑒於佈局(例如，區域或垂直)約束或其他約束(例如，製作考量)而最佳化一單元選擇組件230之此或其他各種佈局或者一記憶體單元105之其他態樣。舉例而言，一源極線215‑b可在毗鄰之對稱地(例如，鏡面反射、鏡像)經設計記憶體單元105‑b (未展示)當中共用。在此一共用源極線215‑b之一項實例中，毗鄰於圖7中所圖解說明之記憶體單元105‑b之一記憶體單元105可以鏡面反射(例如，鏡像)方式複製至記憶體單元105‑b之左側，其中記憶體單元105‑b之元件可經「平移」直至兩個記憶體單元105之代表性源極線215‑b重疊為止。換言之，毗鄰記憶體單元105可共用用於毗鄰記憶體單元105中之兩者之一單個源極線215‑b，且每一記憶體單元105可由其自身之各別字線205 (例如，未與記憶體單元105中之其他記憶體單元共用)唯一地或單獨地選擇。
圖 8 圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一單元結構800之一實例。單元結構800可包含一材料部分220‑c及一單元選擇組件230‑c，其可係指一記憶體單元105‑c之組件。在單元結構800之實例中，材料部分220‑c可與一位元線210‑c耦合，且單元選擇組件230‑c可與一源極線215‑c耦合，源極線215‑c在各種實例中可係一共同源極線215‑c (例如，一共同源極板或節點)，或可係一可獨立控制之源極線215‑c。在其他實例中，可調換位元線210‑c及源極線215‑c之相對位置，使得材料部分220‑c可與源極線215‑c耦合且單元選擇組件230‑c可與位元線210‑c耦合。在某些實例中，位元線210‑c及源極線215‑c可形成於一記憶體晶粒之一相同層中。在某些實例中，位元線210‑c及源極線215‑c可彼此正交(未展示)，在此情形中，位元線210‑c及源極線215‑c可形成於一記憶體晶粒之不同層上。
單元選擇組件230‑c可包含具有N+經摻雜區域及一P子區域(諸如參考單元結構700所闡述之類似區域)之一n通道電晶體。在某些實例中，位元線210‑c或源極線215‑c中之一者或兩者可使用在與單元結構800相關聯之形成層之間延伸或延伸穿過與單元結構800相關聯之形成層的一柱與單元選擇組件230‑c耦合(例如，在一汲極區域805處)。單元選擇組件230‑c可在一字線205‑c (例如，與該n通道電晶體之一閘極耦合或以其他方式涉及該n通道電晶體之一閘極)之一電壓大於該n通道電晶體之一臨限電壓時經啟動。換言之，當字線205‑c加偏壓有大於n通道電晶體之臨限電壓之一電壓時，可在位元線210‑c與源極線215‑c之間支援一導電路徑(例如，透過材料部分220‑c)。
應理解，圖8中所圖解說明之單元結構800僅係一實例，且可利用其他實體佈局，包含針對一單元選擇組件230。舉例而言，一單元選擇組件230 (例如，一電晶體)具有一垂直通道區域(例如，經製作以至少部分地環繞一垂直閘極氧化物層(諸如在一垂直柱周圍或與該垂直柱接觸之一閘極氧化物層)或以其他方式與該閘極氧化物層接觸)。可鑒於佈局(例如，區域或垂直)約束或其他約束(例如，製作考量)而最佳化一單元選擇組件230之此或其他各種佈局或者一記憶體單元105之其他態樣。
圖 9 展示根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一記憶體裝置905之一方塊圖900。記憶體裝置905可係如參考圖1至圖8所闡述之一記憶體裝置、系統或電路系統之態樣之一實例。記憶體裝置905可包含一單元識別符910、一單元選擇組件915、一偏壓組件920及一感測組件925。此等組件中之每一者可彼此直接或間接通信(例如，經由一或多個匯流排)。
在某些實例中，單元識別符910可識別包含與一第一組存取線中之一者耦合之一材料之一記憶體單元，其中該材料經組態以儲存一組邏輯狀態中之一者。在某些實例中，該組中之每一邏輯狀態可與(例如，一寫入操作之)一各別電壓極性相關聯。在某些實例中，該組邏輯狀態可與該材料之一非晶狀態相關聯(例如，該材料可經組態以在處於一非晶材料狀態中時儲存該組邏輯狀態中之至少兩個邏輯狀態)。在某些實例中，單元識別符910可識別一記憶體單元，該記憶體單元包含與一第一組存取線中之一者耦合之一硫屬化物材料且經組態以儲存與該硫屬化物材料之一非晶狀態相關聯之一組邏輯狀態中之一者。
在某些實例中，單元選擇組件915可使用一記憶體單元之一單元選擇組件將該記憶體單元之材料與一第二組存取線中之一者耦合。在某些實例中，單元選擇組件915可經由一記憶體單元之一單元選擇組件將該記憶體單元之一硫屬化物材料與一第二組存取線中之一者耦合。
在某些實例中，一單元選擇組件915可在對一第一記憶體單元之材料之一寫入期間經由一第二記憶體單元之一單元選擇組件將該第二記憶體單元之一材料與該第二組存取線中之該一者隔離。在某些實例中，單元選擇組件915可在對一第一記憶體單元之一材料之一寫入期間經由一第三記憶體單元之一單元選擇組件將該第三記憶體單元之一材料與該第二組存取線中之另一者隔離。
在某些實例中，單元選擇組件915可在該跨越一第一記憶體單元施加一讀取電壓期間經由一第二記憶體單元之一單元選擇組件將該第二記憶體單元之一硫屬化物材料與該第二組存取線中之該一者隔離。在某些實例中，單元選擇組件915可在該跨越一記憶體單元施加一讀取電壓期間經由一第三記憶體單元之一單元選擇組件將該第三記憶體單元之一硫屬化物材料與該第二組存取線中之另一者隔離。
在某些實例中，偏壓組件920可基於在該第一組存取線中之該一者與該第二組存取線中之該一者之間施加之一寫入電壓之一極性而將該組邏輯狀態中之一第一者寫入至一記憶體單元之材料。在某些實例中，偏壓組件920可將一第一電壓施加至該第一組存取線中之該一者。在某些實例中，偏壓組件920可將不同於該第一電壓之一第二電壓施加至該第二組存取線中之該一者。在某些實例中，偏壓組件920可在寫入期間將不同於該第一電壓之一第三電壓施加至該第一組存取線中之另一者。在某些實例中，偏壓組件920可在寫入期間將不同於該第二電壓之一第四電壓施加至該第二組存取線中之另一者。在某些實例中，偏壓組件920可在寫入期間將該第二電壓施加該第二組存取線中之另一者。在某些情形中，該經寫入邏輯狀態基於穿過材料之一電流，且該電流可基於該所施加寫入電壓。
在某些實例中，偏壓組件920可跨越一記憶體單元施加一讀取電壓，其中施加該讀取電壓包含將一第一電壓施加至該第一組存取線中之該一者且將一第二電壓施加至該第二組存取線中之該一者。
感測組件925可基於施加該讀取電壓而判定由該記憶體單元儲存之一邏輯狀態，該邏輯狀態基於該記憶體單元之硫屬化物材料之一臨限電壓。在某些實例中，感測組件925可基於回應於該讀取電壓的穿過該記憶體單元之一電流而判定由該記憶體單元儲存之該邏輯狀態。
在某些情形中，材料經組態以在該寫入電壓具有一第一極性時在非晶狀態中具有一第一臨限電壓且在該寫入電壓具有一第二極性時在非晶狀態中具有一第二臨限電壓，該第一臨限電壓及該第二臨限電壓分別對應於該組邏輯狀態中之一第一邏輯狀態及一第二邏輯狀態。
圖 10 展示根據本發明之態樣圖解說明支援一記憶體裝置之極性寫入單元架構之一或若干方法1000之一流程圖。可由如本文中所闡述之一記憶體裝置或其組件實施方法1000之操作。舉例而言，可由如參考圖9所闡述之一記憶體裝置執行方法1000之操作。在某些實例中，一記憶體裝置可執行一組指令以控制該記憶體裝置之功能元件執行所闡述功能。另外或另一選擇係，一記憶體裝置可使用專用電路系統或硬體執行所闡述功能之態樣。
在1005處，該記憶體裝置可識別一記憶體單元，該記憶體單元包含與一第一組存取線中之一者耦合之一材料且經組態以儲存一組邏輯狀態中之一者。在某些實例中，該等邏輯狀態中之每一者可與(例如，一寫入操作之)一各別電壓極性相關聯。在某些實例中，該組邏輯狀態可與該材料(例如，一硫屬化物材料)之一非晶狀態相關聯。可根據本文中所闡述之方法執行1005之操作。在某些實例中，可由如參考圖9所闡述之一單元識別符執行1005之操作之態樣。
在1010處，該記憶體裝置可使用該記憶體單元之一單元選擇組件將該記憶體單元之該材料與一第二組存取線中之一者耦合。可根據本文中所闡述之方法執行1010之操作。在某些實例中，可由如參考圖9所闡述之一單元選擇組件執行1010之操作之態樣。
在1015處，該記憶體裝置可基於在該第一組存取線中之該一者與該第二組存取線中之該一者之間施加之一寫入電壓之一極性而將該組邏輯狀態中之一第一者寫入至該記憶體單元之該材料。可根據本文中所闡述之方法執行1015之操作。在某些實例中，可由如參考圖9所闡述之一偏壓組件執行1015之操作之態樣。
在某些實例中，如本文中所闡述之一設備可執行一或若干方法，諸如方法1000。該設備可包含用於進行以下操作之特徵、電路系統、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)：識別一記憶體單元，該記憶體單元包含與一第一組存取線中之一者耦合之一材料且經組態以儲存一組邏輯狀態中之一者；使用該記憶體單元之一單元選擇組件將該記憶體單元之該材料與一第二組存取線中之一者耦合；及基於在該第一組存取線中之該一者與該第二組存取線中之該一者之間施加之一寫入電壓之一極性而將該組邏輯狀態中之一第一者寫入至該記憶體單元之該材料。
本文中所闡述之方法1000及設備之某些實例可進一步包含用於在向該記憶體單元之該材料之該寫入期間經由一第二記憶體單元之一單元選擇組件將該第二記憶體單元之一材料與該第二組存取線中之該一者隔離的操作、特徵、電路系統、構件或指令。
本文中所闡述之方法1000及設備之某些實例可進一步包含用於在向該記憶體單元之該材料之該寫入期間經由一第三記憶體單元之一單元選擇組件將該第三記憶體單元之一材料與該第二組存取線中之另一者隔離的操作、特徵、電路系統、構件或指令。
在本文中所闡述之方法1000及設備之某些實例中，該寫入可包含用於將一第一電壓施加至該第一組存取線中之該一者且將不同於該第一電壓之一第二電壓施加至該第二組存取線中之該一者的操作、特徵、電路系統、構件或指令。
本文中所闡述之方法1000及設備之某些實例可進一步包含用於在該寫入期間將不同於該第一電壓之一第三電壓施加至該第一組存取線中之另一者之操作、特徵、電路系統、構件或指令。
本文中所闡述之方法1000及設備之某些實例可進一步包含用於在該寫入期間將不同於該第二電壓之一第四電壓施加至該第二組存取線中之另一者的操作、特徵、電路系統、構件或指令。
本文中所闡述之方法1000及設備之某些實例可進一步包含用於在該寫入期間將該第二電壓施加至該第二組存取線中之另一者的操作、特徵、電路系統、構件或指令。
在本文中所闡述之方法1000及設備之某些實例中，該材料可經組態以在該寫入電壓具有一第一極性時在一非晶狀態中具有一第一臨限電壓且在該寫入電壓具有一第二極性時在該非晶狀態中具有一第二臨限電壓，其中該第一臨限電壓及該第二臨限電壓分別對應於該組邏輯狀態中之一第一邏輯狀態及一第二邏輯狀態。
在本文中所闡述之方法1000及設備之某些實例中，經寫入邏輯狀態可基於穿過材料之一電流，該電流基於該所施加寫入電壓。在本文中所闡述之方法1000及設備之某些實例中，經寫入邏輯狀態可基於材料之一加熱。
圖 11 展示根據本發明之態樣圖解說明支援一記憶體裝置之極性寫入單元架構之一或若干方法1100之一流程圖。可由如本文中所闡述之一記憶體裝置或其組件實施方法1100之操作。舉例而言，可由如參考圖9所闡述之一記憶體裝置執行方法1100之操作。在某些實例中，一記憶體裝置可執行一組指令以控制該記憶體裝置之功能元件執行所闡述功能。另外或另一選擇係，一記憶體裝置可使用專用電路系統或硬體執行所闡述功能之態樣。
在1105處，該記憶體裝置可識別一記憶體單元，該記憶體單元包含與一第一組存取線中之一者耦合之一硫屬化物材料且經組態以儲存該硫屬化物材料之一組邏輯狀態中之一者。在某些實例中，該等邏輯狀態中之每一者可與(例如，一寫入操作之)一各別電壓極性相關聯。在某些實例中，該組邏輯狀態可與該硫屬化物材料之一非晶狀態相關聯。可根據本文中所闡述之方法執行1105之操作。在某些實例中，可由如參考圖9所闡述之一單元識別符執行1105之操作之態樣。
在1110處，該記憶體裝置可經由該記憶體單元之一單元選擇組件將該記憶體單元之該硫屬化物材料與一第二組存取線中之一者耦合。可根據本文中所闡述之方法執行1110之操作。在某些實例中，可由如參考圖9所闡述之一單元選擇組件執行1110之操作之態樣。
在1115處，該記憶體裝置可跨越該記憶體單元施加一讀取電壓，其中施加該讀取電壓包含將一第一電壓施加至該第一組存取線中之該一者且將一第二電壓施加至該第二組存取線中之該一者。可根據本文中所闡述之方法執行1115之操作。在某些實例中，可由如參考圖9所闡述之一偏壓組件執行1115之操作之態樣。
在1120處，該記憶體裝置可基於施加該讀取電壓而判定由該記憶體單元儲存之一邏輯狀態，該邏輯狀態基於該記憶體單元之該硫屬化物材料之一臨限電壓。可根據本文中所闡述之方法執行1120之操作。在某些實例中，可由如參考圖9所闡述之一感測組件執行1120之操作之態樣。
在某些實例中，如本文中所闡述之一設備可執行一或若干方法，諸如方法1100。該設備可包含用於進行以下操作之特徵、電路系統、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)：識別一記憶體單元，該記憶體單元包含與一第一組存取線中之一者耦合之一硫屬化物材料且經組態以儲存該硫屬化物材料之一組邏輯狀態中之一者；經由該記憶體單元之一單元選擇組件將該記憶體單元之該硫屬化物材料與一第二組存取線中之一者耦合；跨越該記憶體單元施加一讀取電壓，其中施加該讀取電壓包含將一第一電壓施加至該第一組存取線中之該一者及將一第二電壓施加至該第二組存取線中之該一者；及基於施加該讀取電壓而判定由該記憶體單元儲存之一邏輯狀態，該邏輯狀態基於該記憶體單元之該硫屬化物材料之一臨限電壓。在某些實例中，該等邏輯狀態中之每一者可與(例如，一寫入操作之)一各別電壓極性相關聯。在某些實例中，該組邏輯狀態可與該硫屬化物材料之一非晶狀態相關聯。
本文中所闡述之方法1100及設備之某些實例可進一步包含用於在該跨越該記憶體單元施加該讀取電壓期間經由一第二記憶體單元之一單元選擇組件將該第二記憶體單元之一硫屬化物材料與該第二組存取線中之該一者隔離的操作、特徵、電路系統、構件或指令。
本文中所闡述之方法1100及設備之某些實例可進一步包含用於在該跨越該記憶體單元施加該讀取電壓期間經由一第三記憶體單元之一單元選擇組件將該第三記憶體單元之一硫屬化物材料與該第二組存取線中之另一者隔離的操作、特徵、電路系統、構件或指令。
本文中所闡述之方法1100及設備之某些實例可進一步包含用於基於回應於該讀取電壓的穿過該記憶體單元之一電流而判定由該記憶體單元儲存之該邏輯狀態的操作、特徵、電路系統、構件或指令。
應注意，所闡述方法係可能實施方案，且該等操作及該等步驟可經重新配置或以其他方式經修改並且其他實施方案亦係可能的。此外，可組合來自該等方法中之兩者或兩者以上之態樣。
本發明闡述一種設備。該設備可包含第一複數個存取線、第二複數個存取線、第三複數個存取線及複數個記憶體單元。該複數個記憶體單元中之每一記憶體單元可包含：一材料，其與該第一複數個存取線中之一者耦合且經組態以至少部分地基於施加至該材料之一寫入電壓之一極性而儲存一組邏輯狀態中之一者；及一單元選擇組件，其經組態以至少部分地基於該第三複數個存取線中之一者之一電壓而將該材料與該第二複數個存取線中之一者選擇性地耦合。
在該設備之某些實例中，該材料可經組態以在該寫入電壓具有一第一極性時具有一第一臨限電壓且在該寫入電壓具有一第二極性時具有一第二臨限電壓。該第一臨限電壓及該第二臨限電壓可分別對應於該組邏輯狀態中之一第一邏輯狀態及一第二邏輯狀態。
在該設備之某些實例中，該複數個記憶體單元中之每一者之該單元選擇組件可包含一電晶體，且該第三複數個存取線中之該一者可與該電晶體之一閘極耦合。
在該設備之某些實例中，該第二複數個存取線中之每一者可經組態以與一共同電壓源耦合。
在該設備之某些實例中，該第二複數個存取線中之每一者可經組態以獨立於該第二複數個存取線中之至少一個其他存取線而被加偏壓。
在該設備之某些實例中，該材料可經組態以在處於一非晶材料狀態中時儲存該組邏輯狀態中之至少兩個邏輯狀態。
該設備之某些實例可包含與該第一複數個存取線、該第二複數個存取線及該第三複數個存取線耦合之電路系統。在某些實例中，該電路系統可經組態以至少部分地基於將與該複數個記憶體單元中之一目標記憶體單元相關聯之該第一複數個存取線中之該一者設定為比與該目標記憶體單元相關聯之該第二複數個存取線中之該一者高之一電壓而將該組邏輯狀態中之一第一邏輯狀態寫入至該目標記憶體單元，且至少部分地基於將與該目標記憶體單元相關聯之該第一複數個存取線中之該一者設定為比與該目標記憶體單元相關聯之該第二複數個存取線中之該一者低之一電壓而將該組邏輯狀態中之一第二邏輯狀態寫入至該目標記憶體單元。
在該設備之某些實例中，該電路系統可經組態以在將該第一邏輯狀態寫入至該目標記憶體單元或將該第二邏輯狀態寫入至該目標記憶體單元時經由該目標記憶體單元之該單元選擇組件將該目標記憶體單元之該材料與相關聯於該目標記憶體單元之該第二複數個存取線中之該一者耦合，且該目標記憶體單元可經組態以至少部分地基於該耦合而使電流流動穿過該材料。
在該設備之某些實例中，該電路系統可經組態以在將該第一邏輯狀態寫入至該目標記憶體單元或將該第二邏輯狀態寫入至該目標記憶體單元時經由一第二記憶體單元之該單元選擇組件將該第二記憶體單元之該材料與相關聯於該第二記憶體單元之該第二複數個存取線中之該一者隔離。
該設備之某些實例可包含與該第一複數個存取線、該第二複數個存取線及該第三複數個存取線耦合之電路系統，且該電路系統可經組態以經由一目標記憶體單元之該單元選擇組件將該目標記憶體單元之該材料與相關聯於該目標記憶體單元之該第二複數個存取線中之該一者耦合，在相關聯於該目標記憶體單元之該第一複數個存取線中之該一者與相關聯於該目標記憶體單元之該第二複數個存取線中之該一者之間施加一讀取電壓，且至少部分地基於回應於該讀取電壓之穿過該目標記憶體單元之一電流而判定由該目標記憶體單元之該材料儲存的該組邏輯狀態中之一者。
在該設備之某些實例中，該材料可經組態以在施加該寫入電壓期間至少部分地基於該寫入電壓之該極性及穿過該材料之一電流而儲存該組邏輯狀態中之一者。
在該設備之某些實例中，該材料可經組態以至少部分地基於該寫入電壓之該極性及該材料之一加熱而儲存該組邏輯狀態中之一者。
可使用各種不同技藝及技術中之任一者表示本文中所闡述之資訊及信號。舉例而言，可貫穿以上說明提及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或粒子、光場或粒子或者其任一組合表示。某些圖式可將信號圖解說明為一單個信號；然而，熟習此項技術者將理解，該信號可表示一信號匯流排，其中該匯流排可具有各種位元寬度。
如本文中所使用，術語「虛接地」係指保持在大致零伏特(0V)之一電壓但未與接地直接耦合的一電路之一節點。相應地，一虛接地之電壓可暫時波動且在穩態下返回至大致0 V。可使用各種電子電路元件(諸如由運算放大器及電阻器組成之一分壓器)實施一虛接地。其他實施方案亦係可能的。「虛接地」或「虛接地的」意味連接至大致0 V。
術語「電子通信」、「導電接觸」、「連接」及「耦合」可係指組件之間的一關係，此支援該等組件之間的信號流。若組件之間存在可在任何時間支援該等組件之間的信號流之任何導電路徑，則該等組件被視為彼此進行電子通信(或導電接觸或連接或耦合)。在任一給定時間處，基於包含經連接組件之裝置之操作，彼此進行電子通信(或導電接觸或連接或耦合)之組件之間的導電路徑可係一斷開電路或一閉合電路。經連接組件之間的導電路徑可係該等組件之間的一直接導電路徑或經連接組件之間的導電路徑可係可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在某些情形中，可(舉例而言)使用諸如開關或電晶體之一或多個中間組件將該等經連接組件之間信號流中斷一定時間。
術語「耦合」係指自組件之間的一斷開電路關係(其中信號目前不能夠經由一導電路徑在該等組件之間傳遞)移動至組件之間的一閉合電路關係(其中信號可經由該導電路徑在組件之間傳遞)之條件。當諸如一控制器之一組件將其他組件耦合在一起時，該組件起始允許信號經由先前未准許信號流動之一導電路徑在該等其他組件之間流動的一改變。
術語「隔離」係指其中信號目前不能夠在組件之間流動的該等組件之間的一關係。若組件之間存在一斷開電路，則該等組件彼此隔離。舉例而言，藉由定位於兩個組件之間的一開關分開之該等組件在該開關斷開時彼此隔離。當一控制器將兩個組件彼此隔離時，該控制器影響阻止信號使用先前准許信號流動之一導電路徑在該等組件之間流動的一改變。
本文中所使用之術語「層」係指一幾何結構之一層次或薄片。每一層可具有三個維度(例如，高度、寬度及深度)且可覆蓋一表面之至少一部分。舉例而言，一層可係一個三維結構，其中兩個維度大於一第三維度，例如，一薄膜。層可包含不同元件、組件或材料。在某些情形中，一個層可由兩個或兩個以上子層構成。在某些附圖中，出於圖解說明目的而繪示一個三維層之兩個維度。然而，熟習此項技術者將認識到，該等層本質上係三維的。
如本文中所使用，術語「實質上」意味經修飾特性(例如，由術語實質上修飾之一動詞或形容詞)不需要係絕對的，而是足夠接近的以達成特性之優點。
如本文中所使用，術語「電極」可係指一電導體，且在某些情形中，可用作至一記憶體陣列之一記憶體單元或其他組件之一電觸點。一電極可包含提供記憶體陣列之元件或組件之間的一導電路徑之一跡線、導線、導電線、導電層或類似者。
如本文中所使用，術語「光微影」可係指使用光阻劑材料進行圖案化且使用電磁輻射曝光此等材料之程序。舉例而言，可藉由(舉例而言)在一基底材料上旋塗光阻劑而在該基底材料上形成一光阻劑材料。可藉由將光阻劑曝光於輻射而在該光阻劑中形成一圖案。可由(舉例而言)在空間上描繪輻射曝光光阻劑之位置的一光遮罩界定該圖案。然後可(舉例而言)藉由化學處理移除經曝光光阻劑區，從而留下所要圖案。在某些情形中，經曝光區域可仍存在，且未經曝光區域可經移除。
如本文中所使用，術語「短接」係指組件之間的一關係，其中經由所述兩個組件之間的一單個中間組件之啟動在該等組件之間建立一導電路徑。舉例而言，短接至一第二組件之一第一組件可在閉合該兩個組件之間的一開關時與該二組件交換信號。因此，短接可係使得電荷能夠在進行電子通信之組件(或線)之間流動之一動態操作。
本文中所論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽-鍺合金、砷化鎵、氮化鎵等)上。在某些情形中，該基板係一半導體晶圓。在其他情形中，該基板可係一絕緣體上矽(SOI)基板，諸如玻璃上矽(SOG)或石墨烯上矽(SOP)或在另一基板上之磊晶半導體材料層。可透過使用包含但不限於磷、硼或砷之各種化學物質進行摻雜來控制該基板或該基板之子區域之導電性。可在基板之初始形成或生長期間藉由離子植入或藉由任何其他摻雜手段來執行摻雜。
本文中所論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括一個三端子裝置，該三端子裝置包含一源極、汲極及閘極。該等端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可係導電的且可包括一經重摻雜(例如，簡並)半導體區域。源極與汲極可藉由一經輕摻雜半導體區域或通道而分開。若該通道係n型(亦即，大多數載子係電子)，則FET可稱為一n型FET。若該通道係p型(亦即，大多數載子係電洞)，則FET可稱為一p型FET。該通道可由一絕緣閘極氧化物覆蓋。可藉由將一電壓施加至閘極而控制通道導電性。舉例而言，分別將一正電壓或負電壓施加至一n型FET或一p型FET可致使通道變得導電。當大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，該電晶體可係「接通」或「啟動的」。當小於該電晶體之臨限電壓之一電壓施加至電晶體閘極時，該電晶體可係「關斷」或「撤銷啟動的」。
結合附圖在本文中所陳述之說明闡述實例性組態且不表示可經實施或在申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意味「用作一實例、例項或圖解說明」，且並非「較佳的」或「優於其他實例」。詳細說明包含提供對所闡述技術之一理解之特定細節。然而，可在無此等特定細節之情況下實踐此等技術。在某些例項中，以方塊圖形式展示眾所周知之結構及裝置以避免使所闡述實例之概念模糊。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後接著一破折號及在類似組件當中進行區分之一第二標籤而區分同一類型之各種組件。若在說明書中僅使用第一參考標籤，則說明可適用於具有相同第一參考標籤之類似組件中之任一者而無論第二參考標籤如何。
可使用各種不同技藝及技術中之任一者表示本文中所闡述之資訊及信號。舉例而言，可貫穿以上說明提及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或粒子、光場或粒子或者其任一組合表示。
可藉助經設計以執行本文中所闡述之功能之一個一般用途處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘極或電晶體邏輯、離散硬體組件或其任一組合來實施或執行在本文中結合本發明所闡述之各種說明性區塊及模組。一個一般用途處理器可係一微處理器，但在替代方案中，該處理器可係任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，一DSP與一微處理器之一組合、多個微處理器之一組合、一或多個微處理器與一DSP核心之聯合或任一其他此類組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中所闡述之功能。若在由一處理器執行之軟體中實施，則該等功能可作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由該電腦可讀媒體傳輸。其他實例及實施方案亦在本發明及隨附申請專利範圍之範疇內。舉例而言，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等各項中之任何者之組合實施所闡述功能。實施功能之特徵亦可實體地位於各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。而且，如本文中(包含在申請專利範圍中)所使用，如一物項清單(舉例而言，前面有諸如「中之至少一者」或「中之一或多者」之一片語之一物項清單)中所使用之「或」指示一包含性清單，使得(舉例而言) A、B或C中之至少一者之一清單意味A或B或C或AB或AC或BC或ABC (亦即，A及B及C)。而且，如本文中所使用，片語「基於」不應被解釋為對一閉合條件組之一參考。舉例而言，經闡述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者，此不背離本發明之範疇。換言之，如本文中所使用，片語「基於」應以與片語「至少部分地基於」相同之方式來解釋。
本文中之說明經提供以使得熟習此項技術者能夠製成或使用本發明。熟習此項技術者將易於明瞭對本發明之各種修改，且本文中所定義之通用原理可應用於其他變化形式，此並不背離本發明之範疇。因此，本發明不限於本文中所闡述之實例及設計，而是將被賦予與本文中所揭示之原理及新穎特徵一致之最寬廣範疇。
100:記憶體裝置/多核心記憶體裝置/多晶片記憶體裝置/多庫記憶體裝置 105:記憶體單元/目標記憶體單元/選定記憶體單元/非目標記憶體單元 105-a-11至105-a-mn:記憶體單元 105-b:記憶體單元 105-c:記憶體單元 110:記憶體區段 110-a:記憶體區段 120:第一存取線/存取線/目標存取線 125:列組件 125-a:列組件 130:第二存取線/存取線 135:行組件 140:第三存取線/存取線 145:源極組件 145-a:源極組件 150:感測組件 150-a:感測組件 155:參考線 160:輸入/輸出組件 165:輸入/輸出線 170:記憶體控制器 200:電路 205-a-1至205-a-n:字線 205-b:字線 205-c:字線 210-a-1至210-a-m:位元線 210-b:位元線 210-c:位元線 215-a-1至215-a-m:源極線 215-b:源極線/共同源極線 215-c:源極線/共同源極線 220-a-11:材料部分 220-b:材料部分 220-c:材料部分 221-a-11:第一節點 221-a-12:第一節點 222-a-11:第二節點 230-a-11:單元選擇組件 230-a-12:單元選擇組件 230-b:單元選擇組件 230-c:單元選擇組件 300:時序圖 301:操作 302:操作 303:操作 304:操作 305:操作 400:時序圖 401:操作 402:操作 403:操作 404:操作 405:操作 406:操作 407:操作 500:時序圖 501:操作 502:操作 503:操作 504:操作 505:操作 600:時序圖 601:操作 602:操作 603:操作 604:操作 605:操作 605-a-1:N+經摻雜區域 605-a-2:N+經摻雜區域 610:P子區域 700:單元結構 800:單元結構 805:汲極區域 900:方塊圖 905:記憶體裝置 910:單元識別符 915:單元選擇組件 920:偏壓組件 925:感測組件 1000:方法 1005:操作 1010:操作 1015:操作 1100:方法 1105:操作 1110:操作 1115:操作 1120:操作 BL1至BLN:位元線 BL1至BLm:位元線 IBL,1至IBL,m:電流 RL:參考線 SL1至SLm:源極線 SL1至SLN:源極線 VBL,H:高位元線電壓/相對較高電壓/電壓 VBL,L:低位元線電壓/相對較低電壓/電壓 VWL,H:選擇電壓/相對較高電壓 VWL,L:取消選擇電壓/相對較低電壓/經取消選擇電壓 VSL,H:源極高電壓/相對較高電壓/電壓 VSL,L:源極低電壓/相對較低電壓/電壓 WL1至WLn:字線 WL1至WLM:字線
圖1圖解說明根據如本文中所揭示之實例之支援極性寫入單元架構之一記憶體裝置之一實例。
圖2圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一電路之一實例。
圖3圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一時序圖之一實例。
圖4圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一時序圖之一實例。
圖5圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一時序圖之一實例。
圖6圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一時序圖之一實例。
圖7圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一單元結構之一實例。
圖8圖解說明根據如本文中所揭示之實例之支援一記憶體裝置之極性寫入單元架構之一單元結構之一實例。
圖9展示根據本發明之態樣之支援一記憶體裝置之極性寫入單元架構之一記憶體裝置之一方塊圖。
圖10及圖11展示根據如本文中所揭示之實例圖解說明支援一記憶體裝置之極性寫入單元架構之一或若干方法之流程圖。
105-a-11至105-a-mn:記憶體單元
110-a:記憶體區段
125-a:列組件
145-a:源極組件
150-a:感測組件
200:電路
205-a-1至205-a-n:字線
210-a-1至210-a-m:位元線
215-a-1至215-a-m:源極線
220-a-11:材料部分
221-a-11:第一節點
221-a-12:第一節點
222-a-11:第二節點
230-a-11:單元選擇組件
230-a-12:單元選擇組件
BL1至BLm:位元線
IBL,1至IBL,m:電流
SL1至SLm:源極線
WL1至WLn:字線

Claims (25)

  1. 一種設備，其包括： 第一複數個存取線； 第二複數個存取線； 第三複數個存取線；及 複數個記憶體單元，該複數個記憶體單元中之每一記憶體單元包括： 一材料，其係與該第一複數個存取線中之一者耦合且經組態以至少部分地基於經施加至該材料之一寫入電壓之一極性來儲存一組邏輯狀態中之一者；及 一單元選擇組件，其經組態以至少部分地基於該第三複數個存取線中之一者之一電壓來將該材料與該第二複數個存取線中之一者選擇性地耦合。
  2. 如請求項1之設備，其中該材料經組態以在該寫入電壓具有一第一極性時具有一第一臨限電壓，且在該寫入電壓具有一第二極性時具有一第二臨限電壓，該第一臨限電壓及該第二臨限電壓分別對應於該組邏輯狀態中之一第一邏輯狀態及一第二邏輯狀態。
  3. 如請求項1之設備，其中該複數個記憶體單元中之每一者之該單元選擇組件包括一電晶體，且該第三複數個存取線中之該一者係與該電晶體之一閘極耦合。
  4. 如請求項1之設備，其中該第二複數個存取線中之每一者經組態以與一共同電壓源耦合。
  5. 如請求項1之設備，其中該第二複數個存取線中之每一者經組態以獨立於該第二複數個存取線中之至少一個其他存取線而被加偏壓。
  6. 如請求項1之設備，其中該材料經組態以在處於一非晶材料狀態中時儲存該組邏輯狀態中之至少兩個邏輯狀態。
  7. 如請求項1之設備，進一步包括： 電路系統，其係與該第一複數個存取線、該第二複數個存取線及該第三複數個存取線耦合，該電路系統經組態以： 至少部分地基於將與該複數個記憶體單元中之一目標記憶體單元相關聯之該第一複數個存取線中之該一者設定為比與該目標記憶體單元相關聯之該第二複數個存取線中之該一者高之一電壓，而將該組邏輯狀態中之一第一邏輯狀態寫入至該目標記憶體單元；且 至少部分地基於將與該目標記憶體單元相關聯之該第一複數個存取線中之該一者設定為比與該目標記憶體單元相關聯之該第二複數個存取線中之該一者低之一電壓，而將該組邏輯狀態中之一第二邏輯狀態寫入至該目標記憶體單元。
  8. 如請求項7之設備，其中： 該電路系統經組態以在將該第一邏輯狀態寫入至該目標記憶體單元或將該第二邏輯狀態寫入至該目標記憶體單元時，經由該目標記憶體單元之該單元選擇組件，將該目標記憶體單元之該材料與相關聯於該目標記憶體單元之該第二複數個存取線中之該一者耦合；且 該目標記憶體單元經組態以至少部分地基於該耦合而使電流流動穿過該材料。
  9. 如請求項7之設備，其中該電路系統經組態以： 在將該第一邏輯狀態寫入至該目標記憶體單元或將該第二邏輯狀態寫入至該目標記憶體單元時，經由一第二記憶體單元之該單元選擇組件，將該第二記憶體單元之該材料與相關聯於該第二記憶體單元之該第二複數個存取線中之該一者隔離。
  10. 如請求項1之設備，進一步包括： 電路系統，其係與該第一複數個存取線、該第二複數個存取線及該第三複數個存取線耦合，該電路系統經組態以： 經由一目標記憶體單元之該單元選擇組件，將該目標記憶體單元之該材料與相關聯於該目標記憶體單元之該第二複數個存取線中之該一者耦合； 在相關聯於該目標記憶體單元之該第一複數個存取線中之該一者與相關聯於該目標記憶體單元之該第二複數個存取線中之該一者之間施加一讀取電壓；且 至少部分地基於回應於該讀取電壓之穿過該目標記憶體單元之一電流來判定由該目標記憶體單元之該材料儲存之該組邏輯狀態中之一者。
  11. 如請求項1之設備，其中該材料經組態以在施加該寫入電壓期間至少部分地基於該寫入電壓之該極性及穿過該材料之一電流來儲存該組邏輯狀態中之一者。
  12. 如請求項1之設備，其中該材料經組態以至少部分地基於該寫入電壓之該極性及該材料之一加熱來儲存該組邏輯狀態中之一者。
  13. 一種方法，其包括： 識別一記憶體單元，該記憶體單元包括與第一複數個存取線中之一者耦合之一材料，且經組態以儲存一組邏輯狀態中之一者； 使用該記憶體單元之一單元選擇組件將該記憶體單元之該材料與第二複數個存取線中之一者耦合；及 至少部分地基於在該第一複數個存取線中之該一者與該第二複數個存取線中之該一者之間施加之一寫入電壓之一極性，而將該組邏輯狀態中之一第一者寫入至該記憶體單元之該材料。
  14. 如請求項13之方法，進一步包括： 在向該記憶體單元之該材料之該寫入期間，經由一第二記憶體單元之一單元選擇組件，將該第二記憶體單元之一材料與該第二複數個存取線中之該一者隔離。
  15. 如請求項13之方法，進一步包括： 在向該記憶體單元之該材料之該寫入期間，經由一第三記憶體單元之一單元選擇組件，將該第三記憶體單元之一材料與該第二複數個存取線中之另一者隔離。
  16. 如請求項13之方法，其中該寫入包括： 將一第一電壓施加至該第一複數個存取線中之該一者；及 將不同於該第一電壓之一第二電壓施加至該第二複數個存取線中之該一者。
  17. 如請求項16之方法，進一步包括： 在該寫入期間，將不同於該第一電壓之一第三電壓施加至該第一複數個存取線中之另一者。
  18. 如請求項16之方法，進一步包括： 在該寫入期間，將不同於該第二電壓之一第四電壓施加至該第二複數個存取線中之另一者。
  19. 如請求項16之方法，進一步包括： 在該寫入期間，將該第二電壓施加至該第二複數個存取線中之另一者。
  20. 如請求項13之方法，其中該材料經組態以在該寫入電壓具有一第一極性時具有一第一臨限電壓，且在該寫入電壓具有一第二極性時具有一第二臨限電壓，該第一臨限電壓及該第二臨限電壓分別對應於該組邏輯狀態中之一第一邏輯狀態及一第二邏輯狀態。
  21. 如請求項13之方法，其中該經寫入邏輯狀態係至少部分地基於穿過該材料之一電流，該電流係至少部分地基於該所施加寫入電壓。
  22. 一種方法，其包括： 識別一記憶體單元，該記憶體單元包括與第一複數個存取線中之一者耦合之一硫屬化物材料，且經組態以儲存一組邏輯狀態中之一者； 經由該記憶體單元之一單元選擇組件，將該記憶體單元之該硫屬化物材料與第二複數個存取線中之一者耦合； 跨越該記憶體單元施加一讀取電壓，其中施加該讀取電壓包括將一第一電壓施加至該第一複數個存取線中之該一者，及將一第二電壓施加至該第二複數個存取線中之該一者；及 至少部分地基於施加該讀取電壓來判定由該記憶體單元儲存之一邏輯狀態，該邏輯狀態係至少部分地基於該記憶體單元之該硫屬化物材料之一臨限電壓。
  23. 如請求項22之方法，進一步包括： 在該跨越該記憶體單元施加該讀取電壓期間，經由一第二記憶體單元之一單元選擇組件，將該第二記憶體單元之一硫屬化物材料與該第二複數個存取線中之該一者隔離。
  24. 如請求項22之方法，進一步包括： 在該跨越該記憶體單元施加該讀取電壓期間，經由一第三記憶體單元之一單元選擇組件，將該第三記憶體單元之一硫屬化物材料與該第二複數個存取線中之另一者隔離。
  25. 如請求項22之方法，其中： 判定由該記憶體單元儲存之該邏輯狀態係至少部分地基於回應於該讀取電壓之穿過該記憶體單元之一電流。
TW108148285A 2019-01-25 2019-12-30 記憶體裝置之極性寫入單元架構 TWI737104B (zh)

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