KR20210057830A - 임베디드 적용을 위한 메모리 - Google Patents

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KR20210057830A
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안드레아 레다엘리
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마이크론 테크놀로지, 인크
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Abstract

임베디드 적용을 위한 메모리 디바이스가 기재된다. 메모리 디바이스는 제1 영역을 갖고 제1 전압에서 동작하도록 구성된 메모리 셀 어레이, 및 제1 영역과 적어도 부분적으로 겹쳐지는 제2 영역을 갖는 회로를 포함할 수 있다. 상기 회로는 제1 전압보다 낮은 제2 전압에서 동작하도록 구성될 수 있다. 회로는 제1 전압에서 동작하도록 구성된 디코더 회로를 이용해 메모리 셀의 어레이를 액세스하도록 더 구성될 수 있다. 메모리 셀 어레이 및 회로는 단일 기판 상에 있을 수 있다. 회로는 마이크로제어기 회로, 암호화 제어기 회로, 및/또는 메모리 제어기 회로를 포함할 수 있다. 메모리 셀은 각각 칼코게나이드 물질을 갖는 저장 및 선택기 요소를 포함하는 자체-선택 메모리 셀일 수 있다. 메모리 셀은 별도의 셀 선택기 회로를 포함하지 않을 수 있다.

Description

임베디드 적용을 위한 메모리
교차 참조
본 특허 출원은 Redaelli 외에 의해 2018년10월18일에 출원되고 양도인에게 양도된 미국 특허 출원 번호 16/164,141, 발명의 명칭 "MEMORY FOR EMBEDDED APPLICATIONS"의 우선권을 주장한다.
배경기술
이하의 내용은 일반적으로 메모리 디바이스와 관련되며 더 구체적으로 임베디드 적용을 위한 메모리와 관련된다.
메모리 디바이스는 다양한 전자 디바이스, 가령, 컴퓨터, 카메라, 디지털 디스플레이 등에서 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그램함으로써 저장된다. 예를 들어, 바이너리 디바이스는 종종 논리 "1" 또는 논리 "0"으로 지시되는 두 개의 상태를 가진다. 또 다른 시스템에서, 둘 보다 많은 상태가 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스의 구성요소는, 메모리 디바이스에 저장된 상태를 읽거나, 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에 상태를 쓰거나, 프로그램할 수 있다.
다양한 유형의 메모리 디바이스가 존재하며, 예를 들면, 하드 디스크, 랜덤 액세스 메모리(RAM: random access memory), 리드 온리 메모리(ROM: read only memory), 정적 RAM(SRAM: static RAM), 동적 RAM(DRAM: dynamic RAM), 동기식 동적 RAM(SDRAM: synchronous dynamic RAM), 강유전성 RAM(FeRAM: ferroelectric RAM), 자기 RAM(MRAM: magnetic RAM), 저항 RAM(RRAM: resistive RAM), 플래시 메모리, 상 변화 메모리(PCM: phase change memory), 자기-선택 메모리(SSM: self-selecting memory) 등이 있다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 외부 전원이 없을 때에도 연장된 시간 동안 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 셀은 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간에 따라 자신의 저장된 상태를 소실할 수 있다.
메모리 디바이스를 개선하는 것은 일반적으로, 메모리 셀 밀도 증가, 읽기/쓰기 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소모 감소, 또는 제조 비용 감조 등을 포함할 수 있다. 메모리 어레이 및 추가 회로, 가령, 제어기 회로에 대한 실리콘 영역(가령, 풋프린트)을 감소시키기 위한 기법이 일부 적용예, 가령, 임베디드 적용예의 경우 바람직할 수 있다.
도 1은 본 개시 내용의 예시에 따른 예시적 메모리 디바이스를 도시한다.
도 2는 본 개시 내용의 양태에 따르는 임베디드 적용을 위한 메모리를 지원하는 메모리 어레이의 예시를 도시한다.
도 3은 본 개시 내용의 양태에 따르는 임베디드 적용을 위한 메모리를 지원하는 메모리 디바이스의 예시를 도시한다.
도 4는 본 개시 내용의 양태에 따르는 임베디드 적용을 위한 메모리를 지원하는 메모리 디바이스의 단면의 예시를 도시한다.
도 5는 본 개시 내용의 양태에 따르는 임베디드 적용을 위한 메모리를 지원하는 메모리 디바이스의 단면의 블록도를 도시한다.
도 6은 본 개시 내용의 양태에 따르는 임베디드 적용을 위한 메모리를 지원하는 방법을 도시한다.
임베디드 적용예, 가령, 소비자 디바이스(가령, 스마트폰 및 그 밖의 다른 휴대용 디바이스), 자율 시스템, 및 산업 시스템은 일반적으로 메모리 시스템 및 마이크로제어기를 필요한 기능을 구현하기 위한 다양한 다른 유형의 회로와 함께 포함한다. 임베디드 적용예는 종종 크기(가령, 면적, 풋프린트) 및/또는 전력 소모에 대한 엄격한 제약을 가진다. 따라서, 메모리 시스템 및 그 밖의 다른 회로를 작은 풋프린트 내에 집적하는 칩 또는 다이가 임베디드 적용예 또는 그 밖의 다른 적용예에서 바람직할 수 있다.
일부 유형의 메모리 셀, 가령, DRAM은 메모리 셀을 액세스하기 위한 셀 선택기 회로를 포함할 수 있다. 예를 들어, 각각의 메모리 셀은 셀을 선택하기 위한 대응하는 트랜지스터를 포함할 수 있다. 이러한 선택기 회로는 일반적으로 메모리 셀 어레이 아래에서 기판 상에 조립되고 메모리 셀과 직접 연결된다. 이와 달리, 자체-선택 메모리(SSM: self-selecting memory) 셀은 선택기 요소와 메모리(저장) 요소 모두로서 역할하도록 구성될 수 있는 단일, 자체-선택 물질, 가령, 칼코게나이드 물질을 포함하는 메모리 셀일 수 있다. 따라서, SSM 셀은 별도의 셀 선택기 회로를 포함하지 않을 수 있다. 이는 또 다른 유형의 회로를 위해 SSM 메모리 어레이 아래 영역을 확보할 수 있다. 예를 들어, 제어기 회로 및/또는 디코더 회로는 선택기 회로 대신 메모리 어레이 아래에 제조될 수 있으며, 이에 따라 메모리 어레이 및 제어기 및/또는 디코더 회로의 전체 면적 또는 풋프린트를 줄일 수 있다. 이 면적 감소는 임베디드 적용의 맥락에서 특히 바람직할 수 있다.
SSM 셀의 어레이 아래에서 회로를 제작하는 것은 다른 이점을 가질 수 있다. 예를 들어, 일부 경우에 메모리 셀 어레이 아래에 제조된 회로는 외부(가령, 오프 칩, 오프 디바이스) 센서로부터 전기적으로 차폐되어, 잠재적으로 외부 감지 또는 "해킹"에 대한 보안을 제공할 수 있다. 이러한 차폐는 제어기 회로, 가령, 메모리 제어기, 마이크로제어기 또는 그 밖의 다른 호스트 프로세서, 또는 암호화 제어기(가령, 암호화 제어기)에 대해 특히 가치가 높을 수 있다.
임베디드 적용을 위한 메모리 및 그 밖의 다른 회로를 구현하는 다양한 방법 및 디바이스가 본 명세서에 기재된다. 일부 경우에, 메모리 디바이스는 제1 영역을 갖고 제1 전압에서 동작하도록 구성되는 메모리 셀 어레이를 포함할 수 있다. 디바이스는 제1 영역과 겹치는 제2 영역을 갖는 추가 회로, 가령, 제어기 회로를 포함할 수 있다. 메모리 셀 어레이 및 회로는 단일 기판 상에 있을 수 있다. 회로는 메모리 셀 어레이 아래의 층(예를 들어, 기판에 더 가까운 층)에 제조될 수 있다. 일부 경우에, 회로는 메모리 셀 어레이보다 낮은 전압에서 동작하도록 구성될 수 있다. 일부 경우에, 추가 회로는 어레이의 액세스 라인(예를 들어, 워드 라인, 비트 라인)과 연결된 디코더 회로를 사용하여 메모리 셀 어레이에 액세스하도록 구성된 제어기 회로일 수 있다.
회로의 영역이 메모리 셀 어레이의 영역과 겹칠 수 있기 때문에, 어레이 및 회로의 총 풋프린트가 회로가 메모리 어레이의 영역의 외부에 전체적으로 위치한 경우보다 작을 수 있다. 또한, 메모리 어레이 아래에 위치한 회로는 전자기 차폐를 경험할 수 있다(예를 들어, 회로는 메모리 어레이, 가령, 메모리 어레이의 액세스 라인에 의해 차폐될 수 있다).
일부 경우에, SSM 메모리는 일부 다른 유형의 메모리보다 낮은 전압 또는 전류에서 동작할 수 있다. 따라서, SSM 메모리 셀에 대한 디코더 회로(예를 들어, 워드 라인 디코더 및/또는 비트 라인 디코더를 구현하는 회로)는 다른 유형의 메모리 어레이에 대해 사용되는 디코더 회로보다 적은 면적을 소비할 수 있다. 이 경우, 디코더 회로에 대한 영역은 메모리 셀 어레이에 대한 영역보다 작을 수 있다. 따라서, 디코더 회로는 메모리 셀 어레이의 경계를 넘어 있지 않고, 전체적으로 메모리 셀 어레이 아래에(가령, 메모리 셀 어레이보다 기판에 더 가깝게) 위치할 수 있다. 메모리 셀 어레이 아래의 나머지 영역(예를 들어, 디코더 회로에 의해 사용되지 않는 영역)은 그 밖의 다른 유형의 회로, 가령, 제어기 회로를 위해 사용될 수 있다.
일부 경우에, 메모리 디바이스는 제1 영역을 갖는 메모리 셀 어레이를 포함할 수 있다. 디바이스는 제1 영역보다 작고 제1 영역과 중첩하는 제2 영역을 갖는 디코더 회로를 포함할 수 있다. 메모리 셀 어레이 및 디코더 회로는 단일 기판 상에 있을 수 있다. 디코더 회로는 메모리 어레이 아래의 층(예를 들어, 기판에 더 가까운 층)에 제조될 수 있다. 일부 경우에, 디코더 회로는 메모리 어레이의 액세스 라인(워드 라인, 비트 라인)과 연결될 수 있다. 일부 경우에, 메모리 셀 어레이는 모든 디코더 회로와 중첩될 수 있다, 예를 들어, 디코더 회로는 메모리 셀 어레이를 벗어나지 않을 수 있다.
앞서 소개된 개시 내용의 특징은 메모리 어레이의 맥락에서 본 명세서에서 더 기재된다. 그런 다음 메모리 어레이 및 추가 회로를 포함하는 메모리 디바이스에 대한 특정 예가 기재된다. 본 개시 내용의 이들 및 그 밖의 다른 특징이 임베디드 적용을 위한 메모리를 구현하기 위한 기법과 관련된 장치 다이어그램, 시스템 다이어그램, 및 흐름도를 참조하여 예시 및 기재된다.
도 1은 본 개시 내용의 예시에 따른 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 또한 전자 메모리 장치라고 지칭될 수 있다. 도 1은 메모리 디바이스(100)의 다양한 구성요소 및 특징부의 예시적인 표현이다. 따라서, 메모리 디바이스(100)의 구성요소 및 특징부는, 메모리 디바이스(100) 내의 실제 물리적 위치가 아니라, 기능적 상호관계를 예시하기 위해 도시된 것임을 이해해야 한다. 도 1의 도시된 예에서, 메모리 디바이스(100)는 3차원(3D) 메모리 어레이(102)를 포함한다. 3D 메모리 어레이(102)는 상이한 상태를 저장하도록 프로그래밍될 수 있는 메모리 셀(105)을 포함한다. 일부 예에서, 각각의 메모리 셀(105)은 논리 0 및 논리 1로 지시된 두 개의 상태 중 하나를 저장하도록 프로그래밍 가능할 수 있다. 일부 예에서, 메모리 셀(105)은 두 개 이상의 논리 상태 중 하나를 저장하도록 구성될 수 있다. 도 1에 포함된 일부 요소가 숫자 지시자로 라벨링되어 있지만, 도시된 특징부의 가시성 및 명확성을 높이기 위해, 동일하거나 유사한 것으로 이해될지라도 그 밖의 다른 대응하는 요소는 라벨링되어 있지 않다.
메모리 셀(105)은 일부 예에서 자체-선택 메모리 셀일 수 있다. 자체-선택 메모리 셀(105)은 저장 요소 및 셀 선택기 요소 모두로서 사용되는 칼코게나이드 물질을 포함할 수 있으며, 이에 따라 별도의 셀 선택기 회로의 필요성이 제거될 수 있다. 이러한 요소는 스토리지 및 선택기 요소라고 지칭될 수 있다. 이와 달리, 그 밖의 다른 유형의 메모리 셀, 가령, DRAM 또는 PCM 셀은 각각 메모리 셀을 선택하기 위한 개별 셀 선택기 요소, 가령, 3-단자 선택기 요소(가령, 트랜지스터)를 포함할 수 있다. 이들 개별 선택기 요소는 예를 들어 DRAM 또는 PCM 메모리 셀 아래에서 제조될 수 있다.
자체-선택 메모리 셀에 사용되는 칼코게나이드 물질은, 예를 들어, 셀레늄(Se), 텔루륨(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge), 및 실리콘(Si)의 합금일 수 있다. 일부 예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 물질은 SAG-합금으로 지칭될 수 있다. 일부 예에서, SAG-합금은 실리콘(Si)을 포함할 수 있고 이러한 칼코게나이드 물질은 SiSAG-합금으로 지칭될 수 있다. 일부 예에서, 칼코게나이드 유리는 추가 요소, 가령, 각각 원자 또는 분자 형태의 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)를 포함할 수 있다.
일부 경우에, 자체-선택 메모리 셀에서 사용되는 칼코게나이드 물질은 합금(가령, 앞서 나열된 합금)을 기반으로 할 수 있으며 (예를 들어, 칼코게나이드 물질의 조성 때문에 및/또는 칼코게나이드 물질을 단일 상, 가령, 비정질 또는 유리 상으로 유지하도록 구성된 작동 전압 및 전류 때문에) 메모리 셀의 정규 동작 동안 상 변화를 겪지 않도록 동작될 수 있다. 예를 들어, 칼코게나이드 물질은 칼코게나이드 물질의 결정화를 억제하여 비정질 상태로 유지할 수 있는 화학 원소, 가령, 비소를 포함할 수 있다.
3D 메모리 어레이(102)는 서로 위 아래로 형성된 둘 이상의 2차원(2D) 메모리 어레이(103)를 포함할 수 있다. 이는 2D 어레이와 비교하여 단일 다이 또는 기판 상에 배치되거나 생성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 차례로 생산 비용을 줄이거나 메모리 디바이스의 성능을 증가시키거나, 둘 모두를 야기할 수 있다. 메모리 어레이(102)는 두 개의 레벨의 메모리 셀(105)을 포함할 수 있고 따라서 3D 메모리 어레이로 간주될 수 있으나, 레벨의 수는 2로 한정되지 않는다. 메모리 셀(105)은 메모리 셀 스택(145)을 형성하면서 서로 정렬될 수 있도록(정확히 겹치거나 대략 겹침) 각각의 레벨은 정렬 또는 배치될 수 있다. 일부 경우, 메모리 셀 스택(145)은 이하에서 설명된 바와 같이 둘 모두에 대해 하나의 액세스 라인을 공유하면서 서로 위 아래로 놓인 다수의 자체-선택 메모리 셀을 포함할 수 있다. 일부 경우에, 자체-선택 메모리 셀은 멀티-레벨 저장 기법을 사용하여 1보다 많은 데이터 비트를 저장하도록 구성된 멀티-레벨 자체-선택 메모리 셀일 수 있다.
일부 예에서, 메모리 셀(105)의 각각의 로우(row)는 워드 라인(110)에 연결되고, 메모리 셀(105)의 각각의 컬럼(column)은 비트 라인(115)에 연결된다. 일부 경우에, 워드 라인(110) 및 비트 라인(115)은 메모리 셀(105)의 액세스를 허용할 수 있기 때문에 액세스 라인으로 지칭될 수 있다. 워드 라인(110)과 비트 라인(115)은 실질적으로 서로 수직일 수 있고 메모리 셀 어레이를 생성할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145) 내 두 개의 메모리 셀(105)은 공통 전도성 라인, 가령, 비트 라인(115)을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 하부 전극 및 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 또 다른 구성이 가능할 수 있는데, 예를 들어, 제3 층이 액세스 라인(110)을 하부 층과 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 두 개의 전도성 라인, 가령, 워드 라인(110)과 비트 라인(115)의 교차점에 위치할 수 있다. 이 교차점은 메모리 셀의 어드레스라고 지칭될 수 있다. 타깃 메모리 셀(105)은 여기된 워드 라인(110)과 비트 라인(115)의 교차점에 위치한 메모리 셀(105)일 수 있는데, 즉, 워드 라인(110) 및 비트 라인(115)이 여기되어 이들 교차점의 메모리 셀(105)을 읽거나 쓸 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자적으로 통신하는(예를 들어, 연결된) 다른 메모리 셀(105)은 비타깃 메모리 셀(105)이라고 지칭될 수 있다.
앞서 설명된 바와 같이, 전극은 메모리 셀(105) 및 액세스 라인(110) 또는 비트 라인(115)에 연결될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀(105)로의 전기 컨택트로 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소들 또는 구성요소들 간에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다. 일부 예에서, 메모리 셀(105)은 제1 전극과 제2 전극 사이에 위치하는 칼코게나이드 물질을 포함할 수 있다. 앞서 언급한 바와 같이, SSM 메모리 셀의 경우, 칼코게나이드 물질은 (예를 들어, 메모리 셀(105)의 상태를 저장하기 위해) 스토리지 요소로서 그리고 (예를 들어, 메모리 셀(105)를 선택하기 위해) 선택기 요소로서 모두 사용될 수 있다.
제1 전극의 하나의 측부가 워드 라인(110)에 연결될 수 있고 제1 전극의 또 다른 측부가 칼코게나이드 물질에 연결될 수 있다. 덧붙여, 제2 전극의 하나의 측부는 비트 라인(115)에 연결될 수 있고 제2 전극의 다른 한 측부가 칼코게나이드 물질에 연결될 수 있다. 제1 전극 및 제2 전극은 동일한 물질(예를 들어, 탄소) 또는 상이한 물질일 수 있다. 경우에 따라, 전극은 액세스 라인과 상이한 물질일 수 있다. 일부 예에서, 전극은 워드 라인(110) 및 비트 라인(115)을 칼코게나이드 물질로부터 차폐하여, 칼코게나이드 물질과 워드 라인(110) 및/또는 비트 라인(115) 간 화학적 상호작용을 막을 수 있다.
대응하는 워드 라인(110) 및 비트 라인(115)을 활성화 또는 선택함으로써, 작업, 가령, 읽기 및 쓰기가 메모리 셀(105) 상에서 수행될 수 있다. 일부 예에서, 워드 라인(110) 및 비트 라인(115)은 액세스 라인으로 지칭될 수 있고, 비트 라인(115)은 또한 알려진 디지트 라인(115)일 수 있다. 액세스 라인, 워드 라인, 및 비트 라인, 또는 유사한 것의 언급은 이해나 동작의 손실 없이 서로 교환될 수 있다. 워드 라인(110) 또는 비트 라인(115)을 활성화 또는 선택하는 것은 각자의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 비트 라인(115)은 전도성 물질, 가령, 금속(가령, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성-도핑된 반도체, 또는 그 밖의 다른 전도성 물질, 합금, 화합물 등으로 만들어질 수 있다.
메모리 셀(105)을 액세스하는 것은 로우 디코더(row decoder)(120) 및 컬럼 디코더(column decoder)(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 이러한 프로세스는 로우 또는 워드 라인 어드레스를 디코딩하는 것으로 지칭될 수 있다. 마찬가지로, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신할 수 있고 적절한 비트 라인(115)을 활성화할 수 있다. 이러한 프로세스는 컬럼 또는 비트 라인 어드레스를 디코딩하는 것으로 지칭될 수 있다. 로우 디코더(120) 및/또는 컬럼 디코더(130)는 예를 들어 디코더 회로를 사용하여 구현된 디코더의 예일 수 있다. 일부 경우에, 로우 디코더(120) 및/또는 컬럼 디코더(130)는 (각각) 워드 라인(110) 또는 비트 라인(115)에 인가되는 전압을 증가시키도록 구성된 전하 펌프 회로를 포함할 수 있다.
메모리 어레이(102)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110) 및 BL_1 내지 BL_N으로 라벨링된 다수의 비트 라인(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 따라 달라진다. 따라서, 워드 라인(110) 및 비트 라인(115), 예를 들어 WL_2 및 BL_3을 활성화함으로써, 이들의 교차점에 있는 메모리 셀(105)을 액세스할 수 있다.
일부 예에서, 메모리 디바이스는 제1 영역을 갖는 메모리 셀(105) 어레이를 포함할 수 있다. 메모리 디바이스는 제1 영역보다 작은 제2 영역을 갖는 디코더 회로(예를 들어, 워드 라인 디코더 및/또는 비트 라인 디코더를 구현)를 포함할 수 있다. 디코더 회로는 메모리 셀 어레이 아래에 위치할 수 있고 메모리 셀 어레이에 의해 완전히 겹쳐질 수 있다. 일부 경우에, 디코더 회로에 포함된 영역이 메모리 셀 어레이에 대한 영역보다 작기 때문에, 추가 회로(가령, 제어기 회로)가 또한 메모리 셀 어레이 아래에 위치할 수 있다. 일부 경우에, 메모리 셀 어레이는 메모리 셀 어레이의 경계를 넘어서는 임의의 추가 디코더 회로를 필요로 하지 않는다.
액세스 시, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성요소(125)에 의해 읽히거나 감지될 수 있다. 예를 들어, 전압이 (대응하는 워드 라인(110) 및 비트 라인(115)을 이용해) 메모리 셀(105)에 인가될 수 있으며 결과적 전류의 존재는 인가된 전압 및 메모리 셀(105)의 임계 전압에 따라 달라질 수 있으며, 이는 이하에서 더 상세히 기재된다. 일부 경우, 둘 이상의 전압이 인가될 수 있다. 추가로, 인가된 전압이 전류 흐름을 도출하지 않는 경우, 감지 구성요소(125)에 의해 전류가 검출될 때까지 또 다른 전압이 인가될 수 있다. 전류 흐름을 도출한 전압을 평가함으로써, 메모리 셀(105)의 저장된 논리 상태가 결정될 수 있다. 일부 경우, 전류 흐름이 검출될 때까지 전압의 크기가 램프(ramp) 증가될 수 있다. 또 다른 경우, 전류가 검출될 때까지 지정 전압이 순차적으로 인가될 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 따라 달라질 수 있다.
일부 예에서, 칼코게나이드 물질을 포함하는 자체-선택 메모리 셀(105)은 제1 극성을 갖는 제1 펄스를 인가함으로써 논리 상태를 저장하도록 프로그래밍될 수 있다. 예를 들어, 특정 자체-선택 메모리 셀(105)이 프로그래밍될 때, 셀 내의 요소가 분리되어 이온 이주(ion migration)를 일으킨다. 이온은 메모리 셀에 인가되는 펄스의 극성에 따라, 특정 전극 쪽으로 이주할 수 있다. 예를 들어, 자체-선택 메모리 셀(105)에서, 이온은 음극 쪽으로 이주할 수 있다. 그런 다음 메모리 셀의 상태를 감지하기 위해 셀 양단에 전압을 인가함으로써 메모리 셀이 읽혀질 수 있다. 읽기 작업 동안 보이는 임계 전압은 메모리 셀 내 이온의 분포 및 읽기 펄스의 극성에 기초할 수 있다. 예를 들어, 메모리 셀이 주어진 이온 분포를 갖는 경우, 읽기 작업 동안 검출된 임계 전압이 제1 극성을 갖는 제1 읽기 펄스의 경우 제2 극성을 갖는 제2 읽기 펄스의 경우와 상이할 수 있다. 메모리 셀의 극성에 따라, 이주하는 이온의 이러한 집중은 논리 "1" 또는 논리 "0"상태를 나타낼 수 있다. 이온 이주에 대한 이 기재가 본 명세서에 기재된 결과를 달성하기 위한 자체-선택 메모리 셀의 메커니즘의 예시를 나타낸다. 이 메커니즘의 예는 한정으로 간주되어서는 안 된다.
감지 구성요소(125)는 래칭이라고 지칭될 수 있는 신호의 차이를 검출하고 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출 된 논리 상태는 출력(135)으로서 컬럼 디코더(130)를 통해 출력될 수 있다. 일부 경우, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 감지 구성요소(125)가 컬럼 디코더(130) 또는 로우 디코더(120)와 연결되거나 이들과 전자 통신할 수 있다. 해당 분야의 통상의 기술자라면 감지 구성요소가 이들의 기능적 목적을 잃지 않고 컬럼 디코더 또는 로우 디코더와 연관될 수 있음을 알 것이다.
메모리 셀(105)은 관련 워드 라인(110) 및 비트 라인(115)을 유사하게 활성화함으로써 설정되거나 써질 수 있고 적어도 하나의 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)는 메모리 셀(105)에 써질 데이터, 가령, 입/출력(135)을 수용할 수 있다. 칼코게나이드 물질을 포함하는 자체-선택 메모리 셀의 경우, 동일하거나 상이한 극성을 가질 수 있는 하나 이상의 펄스를 포함할 수 있는 프로그래밍 시퀀스를 적용함으로써 메모리 셀(105)에 데이터를 저장하도록 써질 수 있다.
메모리 제어기(140)는 다양한 구성요소, 가령, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125)를 통한 메모리 셀(105)의 작업(가령, 읽기, 쓰기, 다시쓰기, 리프레시, 방전(discharge))을 제어할 수 있다. 일부 경우, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 배치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 비트 라인(115)을 활성화하기 위해 로우 및 컬럼 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 작업 동안 사용되는 다양한 전압 또는 전류를 생성하고 제어할 수 있다.
메모리 제어기(140)는 자체-선택 메모리 셀을 프로그래밍할 수 있는 쓰기 작업을 실행하도록 구성될 수 있다. 예를 들어, 메모리 제어기(140)는 쓰기 작업 중에 하나 이상의 펄스를 메모리 셀(105)에 인가하도록 구성될 수 있다.
도 2는 본 개시 내용의 양태에 따르는 임베디드 적용을 위한 메모리를 지원하는 3D 메모리 어레이(200)의 예시를 도시한다. 메모리 어레이(200)는 도 1을 참조하여 기재된 메모리 어레이(102)의 일부분의 예일 수 있다. 메모리 어레이(200)는 기판(204) 위에 위치하는 메모리 셀의 제1 어레이 또는 데크(205) 및 상기 제1 어레이 또는 데크(205)의 상부 상에 있는 메모리 셀의 제2 어레이 또는 데크(210)를 포함할 수 있다. 메모리 어레이(200)는 또한 도 1을 참조하여 기재된 바와 같이, 워드 라인(110) 및 비트 라인(115)의 예일 수 있는 워드 라인(110-a) 및 워드 라인(110-b), 및 비트 라인(115-a)을 더 포함할 수 있다. 제1 데크(205) 및 제2 데크(210)의 메모리 셀 각각은 하나 이상의 자체-선택 메모리 셀을 가질 수 있다. 도 2에 포함된 일부 요소가 숫자 지시자로 라벨링되어 있지만, 도시된 특징부의 가시성 및 명확성을 높이기 위해, 동일하거나 유사한 것으로 이해될지라도 그 밖의 다른 대응하는 요소는 라벨링되어 있지 않다.
제1 데크(205)의 자체-선택 메모리 셀은 제1 전극(215-a), 칼코게나이드 물질(220-a) 및 제2 전극(225-a)을 포함할 수 있다. 또한, 제2 데크(210)의 자체-선택 메모리 셀은 제1 전극(215-b), 칼코게나이드 물질(220-b) 및 제2 전극(225-b)을 포함할 수 있다. 제1 데크(205) 및 제2 데크(210)의 자체-선택 메모리 셀은, 일부 예에서, 공통 전도성 라인을 가질 수 있어서, 각각의 데크(205 및 210)의 대응하는 자체-선택 메모리 셀이 도 1을 참조하여 기재된 바와 같이 비트 라인(115) 또는 워드 라인(110)을 공유할 수 있도록 한다. 예를 들어, 제2 데크(210)의 제1 전극(215-b) 및 제1 데크(205)의 제2 전극(225-a)이 비트 라인(115-a)에 연결되어, 비트 라인(115-a)이 수직으로 인접한 자체-선택 메모리 셀에 의해 공유되게 한다.
메모리 어레이(200)의 아키텍처는 크로스-포인트 아키텍처라고 지칭될 수 있으며, 일부 경우에, 메모리 셀은 도 2에 도시된 바와 같이 워드 라인과 비트 라인 사이의 토폴로지 크로스-포인트에서 형성된다. 이러한 크로스-포인트 아키텍처는 다른 메모리 아키텍처에 비해 낮은 생산 비용으로 상대적으로 고밀도의 데이터 저장을 제공할 수 있다. 예를 들어, 크로스-포인트 아키텍처는 감소된 면적을 갖는 메모리 셀을 가질 수 있고, 결과적으로 다른 아키텍처에 비해 증가된 메모리 셀 밀도를 가질 수 있다. 예를 들어, 아키텍처는 6F2 메모리 셀 면적을 갖는 타 아키텍처, 가령, 3-단자 선택기 요소를 갖는 아키텍처에 비해 4F2 메모리 셀 면적을 가질 수 있으며, 이때 F는 가장 작은 특징부 크기이다. 예를 들어, DRAM은 3-단자 디바이스인 트랜지스터를 각각의 메모리 셀에 대한 선택기 요소로 사용할 수 있으며 크로스-포인트 아키텍처에 비해 더 넓은 메모리 셀 면적을 가질 수 있다. 대안으로, DRAM 메모리 셀은 메모리 셀 아래에 셀 선택기 요소를 포함할 수 있다.
도 2의 예가 두 개의 메모리 데크를 보이지만, 그 밖의 다른 구성도 가능하다. 일부 예에서, 자체-선택 메모리 셀의 단일 메모리 데크는 기판(204) 위에 구성될 수 있으며, 2차원 메모리라고 지칭될 수 있다. 일부 예에서, 두 개 이상의 메모리 셀 데크가 3차원 크로스-포인트 아키텍처에서 유사한 방식으로 구성될 수 있다.
도 2의 예시가 자체-선택 메모리 셀의 두 개의 데크를 보여주지만, 일부 경우, 멀티-데크 메모리 디바이스가 자체-선택 메모리 셀 어레이를 포함하는 제1 데크 및 또 다른 유형의 메모리 셀 어레이를 포함하는 제2 데크, 가령, 각각의 셀 스택이 저장 요소로서 구성된 제1 칼코게나이드 요소 및 선택기 요소로서 구성된 제2 칼코게나이드 요소를 포함하는 크로스-포인트 구성으로 된 메모리 셀을 포함할 수 있다.
일부 예에서, 추가 회로는 기판(204) 및 제1 데크(205) 사이에(예를 들어, 메모리 셀 어레이 아래에) 제조될 수 있다. 이러한 추가 회로는, 예를 들어, 도 3-6과 관련하여 더 상세히 기재된 디코더 회로, 제어기 회로, 또는 또 다른 유형의 회로를 포함할 수 있다.
도 3은 임베디드 적용을 위한 메모리 디바이스(300)를 도시한다. 메모리 디바이스(300)는 디코더 회로(305), 메모리 셀 어레이(310) 및 제어기 회로(315)를 포함한다. 디코더 회로(305), 메모리 셀 어레이(310), 및 제어기 회로(315)는 모두 단일 기판 또는 다이(칩) 상에 제조될 수 있고 단일 패키지로 둘러 싸일 수 있다(가령, 단일 칩 또는 멀티-칩 패키지).
일부 예에서, 메모리 셀의 어레이(310)는 자체-선택 메모리 셀, 가령, 도 1-2와 관련하여 기재된 자체-선택 메모리 셀의 어레이일 수 있다. 각각의 자체-선택 메모리 셀은 메모리 셀의 상태를 저장하고 메모리 셀을 선택하기 위한 저장 및 선택기 요소로서 구성된 칼코게나이드 요소를 포함할 수 있다.
일부 예에서, 디코더 회로(305) 및 제어기 회로(315)는 메모리 디바이스 또는 다이의 제1 층 내에 있을 수 있고, 메모리 셀 어레이(310)는 메모리 디바이스 또는 다이의 제2 층 내에 있을 수 있다. 제1 층은 제2 층 아래에(예를 들어, 제2 층보다 기판에 더 가깝게) 있을 수 있어서, 메모리 셀 어레이(310)는 모든 디코더 회로(305) 및 일부 경우에 제어기 회로(315)의 일부 또는 전부를 덮어 쓴다. 이러한 배열은 도 4와 관련하여 더 상세히 설명된다.
일부 예에서, 디코더 회로(305)는 메모리 어드레스를 디코딩하고 메모리 어드레스에 기초하여 특정 워드 라인 및/또는 비트 라인을 구동(예를 들어, 활성화 또는 바이어스)하도록 구성된 회로일 수 있다. 따라서, 디코더 회로(305)는 메모리 셀 어레이(310)의 하나 이상의 액세스 라인과 연결될 수 있다. 일부 경우에, 디코더 회로(305)는 액세스 라인을 구동하기 위한 전하 펌프 회로를 포함할 수 있다. 전하 펌프 회로는 액세스 라인의 전압을 높이기 위해 다양한 커패시터 및 스위치를 포함할 수 있다.
일부 경우에, 디코더 회로(305)가 메모리 셀 어레이(310)의 액세스 라인을 구동시킬 수 있게 하도록 디코더 회로(305)는 메모리 셀 어레이(310)와 동일하거나 유사한 전압으로 동작하도록 구성된 금속-옥사이드-반도체(MOS: metal-oxide-semiconductor) 회로로서 구현될 수 있다. 일부 경우에, MOS 디코더 회로는 제1 게이트 옥사이드 물질 및 두께를 갖는 MOS 논리 게이트(예를 들어, 트랜지스터)를 포함할 수 있다.
일부 예에서, 제어기 회로(315)는 메모리 셀 어레이(310)의 액세스를 제어(예를 들어, 메모리 제어기 회로) 및/또는 메모리 셀 어레이(310)를 액세스함으로써 메모리 셀에 저장된 데이터에 대한 산술 및 논리 연산을 수행(가령, 프로그래밍 가능한 마이크로제어기 회로) 및/또는 메모리 셀 어레이(310)에 저장된 데이터의 암호화/해역화를 수행(가령, 암호화 제어기 회로)하도록 구성된 회로를 포함할 수 있다.
일부 경우에, 제어기 회로(315)는 디코더 회로(305)를 사용하여 메모리 셀 어레이(310)를 액세스하도록 구성될 수 있다. 예를 들어, 메모리 제어기 회로는 디코더 회로(305)에 메모리 어드레스를 제공할 수 있으며, 이로 인해 디코더 회로(305)는 어드레스를 디코딩하고 메모리 셀 어레이(310)의 적절한 액세스 라인을 구동시켜 메모리 제어기 회로가 메모리 셀 어레이(310)를 액세스하게 할 수 있다. 예를 들어, 프로그래밍 가능한 마이크로제어기 회로 및/또는 암호화 제어기 회로는 메모리 제어기 회로와 연결될 수 있으며, 메모리 제어기 회로를 사용하여 메모리 셀 어레이(310)를 액세스하도록 구성될 수 있으며, 이는 차례로 디코더 회로(305)를 이용해 메모리 셀 어레이(310)를 액세스할 수 있다.
일부 경우에, 제어기 회로(315)는 메모리 셀의 어레이 및/또는 디코더 회로(305)보다 낮은 전압 또는 낮은 전류에서 동작하도록 구성된 MOS 회로로서 구현될 수 있다. MOS 회로의 경우, 동작 전압 또는 전류는 회로를 구현하는 데 사용되는 게이트 옥사이드의 특정 특성과 관련될 수 있다. 예를 들어, 일부 경우에, 제어기 회로(315)는 디코더 회로(305)에 대해 사용되는 게이트 옥사이드와 상이한 게이트 옥사이드를 갖는 MOS 논리 게이트(가령, 트랜지스터)를 포함할 수 있다. 예를 들어, 제어기 회로(315)에 대해 사용되는 게이트 옥사이드는 디코더 회로(305)에 대해 사용되는 게이트 옥사이드와 상이한 게이트 옥사이드 물질로 제조될 수 있다. 추가로 또는 대안으로, 제어기 회로(315)에 대해 사용되는 게이트 옥사이드는 디코더 회로(305)에 대해 사용되는 게이트 옥사이드의 두께와 상이한 게이트 옥사이드 두께로 제조될 수 있다.
앞서 언급한 바와 같이, SSM 셀은 일부 다른 유형의 메모리 셀(예를 들어, PCM 셀)보다 낮은 프로그래밍 전류에서 동작할 수 있다. 따라서, SSM 셀에 대한 디코더 회로(305)는 다른 유형의 메모리 셀에 대한 디코더 회로보다 (면적 측면에서) 더 작을 수 있고 따라서 메모리 셀 어레이(310)보다 더 적은 면적을 소비할 수 있다.
도 3의 예에서, 디코더 회로(305)는 디코더 회로(305)의 면적을 정의하는 길이(320) 및 폭(325)을 가진다. 메모리 셀 어레이(310)는 메모리 셀 어레이(310)의 면적을 정의하는 길이(335) 및 폭(330)을 가진다. 일부 예에서, 디코더 회로(305)의 일부 또는 전부가 메모리 셀 어레이(310) 아래(예를 들어, 기판에 더 가깝게) 위치되도록 디코더 회로(305)의 면적은 메모리 셀 어레이(310)의 면적과 겹친다. 예를 들어, 로우 디코더(120)의 일부 또는 모든 디코더 회로, 컬럼 디코더(130)의 일부 또는 모든 디코더 회로, 또는 로우 디코더(120) 및 컬럼 디코더(130) 내 일부 또는 모든 회로가 메모리 셀 어레이(310) 아래에 위치할 수 있다. 디코더 회로(305) 및 메모리 셀 어레이(310)가 직사각형 형상으로 도시되어 있지만, 그 밖의 다른 형상(및 대응 영역)이 가능하다.
도 3의 예에서, 디코더 회로(305)의 영역은 메모리 셀 어레이(310)의 영역보다 작고, 디코더 회로(305)는 메모리 셀 어레이(310) 아래에 전체적으로 위치할 수 있는데, 가령, 디코더 회로(305)는 메모리 셀 어레이(310)의 경계를 벗어나지 않을 수 있다. 이 경우, 메모리 셀 어레이(310) 아래 영역의 일부가 다른 회로를 위해 이용될 수 있다. 이 경우, 제어기 회로(315) 및/또는 그 밖의 다른 유형의 회로는 메모리 셀 어레이(310) 아래 영역의 이용 가능한 부분의 일부 또는 전부를 차지할 수 있다.
일부 경우에, 메모리 디바이스는 메모리 셀의 어레이, 디코더 회로 및 제어기 회로와는 다른 유형의 기능을 위해 구성될 수 있는 여러 유형의 회로를 포함할 수 있다. 이러한 추가 회로는 예를 들어 다른 유형의 메모리 셀(예를 들어, RAM, SRAM, DRAM)을 포함할 수 있다. 일부 경우에, 이러한 회로는 예를 들어 디코더 회로(305) 및 메모리 셀 어레이(310)와 동일하거나 더 낮은 전압에서 동작하도록 구성된 MOS 회로 일 수 있다. 일부 경우에, 추가 회로의 일부 또는 전부가 메모리 셀 어레이(310) 아래에 위치할 수 있다. 일부 경우에, 특정 유형의 회로가 메모리 셀의 어레이 아래 위치에 대해 우선순위화될 수 있는데, 이는 이러한 위치에 의해 제공되는 전자기 차폐 때문이다. 예를 들어, 암호화 작업(예를 들어, 메모리 셀의 어레이에서 데이터를 암호화 또는 해역화하기 위한 작업)이 검출되거나 역 처리(reverse-engineer)될 수 있는 가능성을 낮추기 위해 메모리 셀의 어레이에 아래에 부분적으로 또는 전체적으로 암호화 제어기 회로를 제조하는 것이 바람직할 수 있다. 마찬가지로, 디바이스의 프로그래밍 또는 기능이 검출되거나 역처리될 수 있는 가능성을 낮추기 위해 마이크로제어기 또는 메모리 제어기 회로를 부분적으로 또는 전체적으로 메모리 셀 어레이 아래에 제조하는 것이 바람직할 수 있다.
도 4는 도 3과 관련하여 기재된 메모리 디바이스 또는 다이, 가령, 메모리 디바이스(300)의 단면도(400)의 예시를 도시한다. 단면도(400)는 메모리 디바이스에 포함될 수 있는 다양한 층을 보여준다. 메모리 디바이스는 기판(405), 디코더 회로(410), 제어기 회로(415), 메모리 셀 어레이(420), 인터커넥트 회로(425) 및 인터커넥트/패드(430)를 포함할 수 있다. 일부 경우에, 디코더 회로(410) 및 제어기 회로(415)는 제1 층(445) 내에 있고, 메모리 셀 어레이(420)는 제2 층(440) 내에 있다. 일부 경우에, 제1 층(445)은 제2 층(440) 밑(아래)에 있는데, 가령, 제1 층(445)은 제2 층(440)보다 기판(405)에 더 가깝다. 마찬가지로, 제2 층(440)은 제3 층(435) 밑(아래)에 있다.
메모리 셀 어레이(420)는 도 1-3을 참조하여 기재된, 자체-선택 메모리 셀(105, 310)의 어레이의 하나의 예일 수 있다. 일부 예에서, 메모리 셀 어레이(420) 내 모든 메모리 셀은 메모리 셀의 어레이 아래의 디코더 회로(410)를 이용해 액세스 가능할 수 있는데, 즉, 어떠한 추가 디코더 회로도 메모리 셀(420)의 전체 어레이를 액세스하는 데 필요하지 않을 수 있다.
일부 경우, 기판(405) 및 제1 층(445)(예를 들어, 디코더 회로(410) 및 제어기 회로(415)를 포함함)은 프론트-엔드-오브-라인(FEOL: front-end-of-line) 단계 동안 제조될 수 있다. 일부 경우에, FEOL 단계는 개별 디바이스(트랜지스터, 커패시터, 저항기 등)이 반도체에서 패터닝(가령, 형성)되는 집적 회로(IC) 제조 공정의 제1 부분을 포함할 수 있다. 일부 경우에, 메모리 셀 어레이(420)는 트랜지스터 또는 다른 디바이스를 포함하지 않을 수 있는 자체-선택 메모리 셀 어레이일 수 있고, 따라서 FEOL 단계 동안 제조되지 않을 수 있다. 일부 경우에, FEOL 단계는 디바이스를 배선 층 또는 와이어링으로 연결하기 위한 배선화 단계를 포함하지 않을 수 있다. 일부 경우에, 제1 층(440)은 디바이스 층으로 지칭될 수 있다.
일부 경우에, 제2 층(440)(예를 들어, 메모리 셀 어레이(420) 및 인터커넥트 회로(425)를 포함함)은 BEOL(back-end-of-line) 단계 동안 제조될 수 있다. BEOL 단계는 개별 디바이스(트랜지스터, 커패시터, 저항기 등)가 웨이퍼상의 와이어링과 인터커넥트되는 IC 제조 공정의 제2 부분, 가령, 배선 층(metallization layer)의 제조를 포함할 수 있다. BEOL 단계는 자체-선택 메모리 셀의 어레이를 제조하는 것을 포함할 수 있다. 일부 경우에, 제2 층(440) 및/또는 제3 층(435)(예를 들어, 인터커넥트/패드(430)을 포함함)은 배선 층(metallization layer)으로 지칭될 수 있다.
일부 경우, 메모리 셀 어레이(420)는 메모리 셀의 복수의 데크(미도시)를 포함할 수 있다. 이러한 데크는 예를 들어 도 2에 도시된 데크(205, 210)와 유사할 수 있다.
일부 경우에, 제어기 회로(415)는 메모리 디바이스와 관련된 다른 구성요소를 포함할 수 있다. 예를 들어, 제어기 회로(415)는 도 1 및 2를 참조하여 기재된 메모리 제어기(140) 또는 입/출력(135) 시스템을 포함할 수 있다. 일부 경우, 제어기 회로(415)는 마이크로제어기 회로 및/또는 암호화 제어기 회로를 포함할 수 있다. 일부 경우에, 제어기 회로(415)는 로우 디코더, 컬럼 디코더, 감지 증폭기, 또는 이들의 조합을 제외할 수 있다(예를 들어, 포함하지 않을 수 있다).
도 5는 메모리 디바이스 또는 다이의 단면도(500)의 예를 도시한다. 단면도(500)는 도 4와 관련하여 언급된 단면도(400)에 대한 회로의 배열의 대안적인 예를 도시할 수 있다.
단면도(500)는 메모리 디바이스의 기판 상에 포함될 수 있는 다양한 층을 도시한다. 단면도(500)와 관련된 메모리 디바이스는 기판(505), 디코더 회로(510), 제어기 회로(515), SRAM 회로(550), 메모리 셀 어레이(520), 인터커넥트 회로(525) 및 인터커넥트/패드(530)를 포함할 수 있다. 일부 경우에, 디코더 회로(510), 제어기 회로(515) 및 SRAM 회로(550)는 제1 층(545) 내에 있고, 메모리 셀 어레이(520)는 제2 층(540) 내에 있다. 일부 경우에, 제1 층(545)은 제2 층(540) 밑(아래)에 있는데, 예를 들어, 제1 층(545)은 제2 층(540)보다 기판(505)에 더 가깝다. 마찬가지로, 제2 층(540)은 제3 층(535) 밑(아래)에 있다.
메모리 셀 어레이(520)는 도 1-2를 참조하여 기재된 자체-선택 메모리 셀(105)의 예일 수 있다. 도 5의 예에서, 제어기 회로(515)는 메모리 셀 어레이(520) 아래에 제조될 수 있고, 디코더 회로(510)는 메모리 셀 어레이(520) 아래에 부분적으로 제조될 수 있다. SRAM 회로(550)는 메모리 셀 어레이(520) 아래에 있지 않다. 해당 분야의 통상의 기술자라면 디코더 회로(510), 제어기 회로(515) 및 SRAM 회로(550)의 위치 및 상대적 크기가 변하여, 이들 유형의 회로 각각이 본 개시 내용의 범위 내에서 메모리 셀 어레이(520) 아래에 전체적으로, 또는 부분적으로 위치하거나 아래에 위치하지 않을 수 있다. 일부 경우에, 제어기 회로(515)가 메모리 셀 어레이(520)의 전자기 차폐로부터 이익을 얻을 수 있도록 제어기 회로(515)는 메모리 셀 어레이(520) 아래에서의 제조를 위해 우선순위화될 수 있다.
일부 경우에, 기판(505) 및 제1 층(545)(예를 들어, 디코더 회로(510), 제어기 회로(515) 및 SRAM 회로(550)를 포함함)은 FEOL 단계 동안 제조될 수 있다. 일부 경우에, 메모리 셀 어레이(520)는 트랜지스터 또는 그 밖의 다른 디바이스를 포함하지 않을 수 있는 자체-선택 메모리 셀의 어레이일 수 있고, 따라서 FEOL 단계 동안 제조되지 않을 수 있다. 일부 경우에, 제1 층은 디바이스 층으로 지칭될 수 있다.
일부 경우에, 제2 층(540)(예를 들어, 메모리 셀 어레이(520) 및 인터커넥트 회로(525)을 포함함)은 BEOL 단계 동안 제조될 수 있다. BEOL 단계는 개별 디바이스(트랜지스터, 커패시터, 저항기 등)가 웨이퍼상의 와이어링과 인터커넥트되는 IC 제조 공정의 제2 부분, 가령, 배선 층의 제조를 포함할 수 있다. BEOL 단계는 자체-선택 메모리 셀의 어레이를 제조하는 것을 포함할 수 있다. 일부 경우에, 제2 층(540) 및/또는 제3 층(535)(예를 들어, 인터커넥트/패드(530)을 포함함)은 배선 층으로 지칭될 수 있다.
일부 경우에, 제어기 회로(515)는 단면도(500)와 관련된 메모리 디바이스와 관련된 그 밖의 다른 구성요소를 포함할 수 있다. 예를 들어, 제어기 회로(515)는 도 1 및 2를 참조하여 기재된 메모리 제어기(140) 또는 입/출력(135) 시스템을 포함할 수 있다. 일부 경우에, 제어기 회로(515)는 마이크로제어기 회로 및/또는 암호화 제어기 회로를 포함할 수 있다. 일부 경우에, 제어기 회로(515)는 로우 디코더, 컬럼 디코더, 감지 증폭기, 또는 이들의 조합을 제외할 수 있다(예를 들어, 포함하지 않을 수 있다).
도 6은 본 개시 내용의 양태에 따르는 임베디드 적용을 위한 메모리를 지원하는 방법(600)을 도시하는 흐름도이다.
방법은 기판(예를 들어, 기판(204, 405, 505)) 상에서, 제1 전압에서 동작하도록 구성된 제어기 회로(예를 들어, 제어기 회로(415, 515))를 제조하는 단계(605)를 포함할 수 있다. 일부 경우에, 제어기 회로를 제조하는 것은 FEOL 제조 단계에서 기판 상에 제어기 회로를 패터닝하는 것을 포함할 수 있다.
방법은 기판 상에, 제1 전압보다 높은 제2 전압에서 동작하도록 구성된 메모리 셀의 어레이(예를 들어, 메모리 셀(310, 420, 520)의 어레이)를 제조하는 단계(610)를 포함할 수 있다. 일부 경우에, 각각의 메모리 셀은 칼코게나이드 저장 및 선택기 요소를 포함할 수 있다. 일부 경우에, 메모리 셀 어레이는 제어기 회로와 적어도 부분적으로 겹쳐질 수 있다. 일부 경우에, 메모리 셀 어레이는 BEOL 제조 단계에서 제조될 수 있다.
방법이 기재된다. 일부 예에서, 방법은 기판 상에, 제1 전압에서 동작하도록 구성된 제어기 회로를 제조하는 단계, 및 기판 상에, 제1 전압보다 높은 제2 전압에서 동작하도록 구성된 메모리 셀 어레이를 제조하는 단계를 포함할 수 있다. 일부 예에서, 각각의 메모리 셀은 칼코게나이드 저장 및 선택기 요소를 포함한다. 일부 예에서, 메모리 셀 어레이는 제어기 회로와 적어도 부분적으로 중첩된다. 일부 예에서, 제어기 회로를 제조하는 것은 제1 제조 단계 동안 기판 위의 디바이스 층에 트랜지스터를 제조하는 것을 포함한다. 일부 예에서, 메모리 셀 어레이를 제조하는 것은 제2 제조 단계 동안 디바이스 층 위의 배선 층에 메모리 셀 어레이를 제조하는 것을 포함한다.
방법은 디바이스 층에 디코더 회로를 제조하는 것을 포함할 수 있다. 일부 예에서, 디코더 회로는 메모리 셀 어레이에 대한 어드레스를 디코딩하도록 구성되고 제1 게이트 옥사이드를 갖는 MOS 논리 게이트를 포함한다. 일부 예에서, 제어기 회로는 제1 게이트 옥사이드와 상이한 제2 게이트 옥사이드를 갖는 MOS 논리 게이트를 포함한다. 일부 예에서, 제2 게이트 옥사이드는 제1 게이트 옥사이드와 상이한 두께 또는 상이한 물질 조성을 가진다. 일부 예에서, 메모리 셀 어레이는 제어기 회로의 제1 부분과 겹치고 제어기 회로의 제2 부분은 메모리 셀 어레이를 넘어 연장된다. 일부 예에서, 메모리 셀 어레이는 모든 제어기 회로와 겹쳐진다.
장치가 기재된다. 일부 예에서, 장치는 기판 상에, 제1 전압에서 동작하도록 구성된 제어기 회로를 제조하기 위한 수단, 및 기판 상에, 제1 전압보다 높은 제2 전압에서 동작하도록 구성된 메모리 셀 어레이를 제조하기 위한 수단을 지원할 수 있다. 일부 예에서, 각각의 메모리 셀은 칼코게나이드 저장 및 선택기 요소를 포함한다. 일부 예에서, 메모리 셀 어레이는 제어기 회로와 적어도 부분적으로 겹쳐진다. 일부 예에서, 제어기 회로를 제조하기 위한 수단은 제1 제조 단계 동안 기판 위의 디바이스 층에 트랜지스터를 제조하기 위한 수단을 포함한다. 일부 예에서, 메모리 셀 어레이를 제조하기 위한 수단은 제2 제조 단계 동안 디바이스 층 위의 배선 층에 메모리 셀 어레이를 제조하기 위한 수단을 포함한다.
장치는 디바이스 층에 디코더 회로를 제조하기 위한 수단을 지원할 수 있다. 일부 예에서, 디코더 회로는 메모리 셀 어레이에 대한 어드레스를 디코딩하도록 구성되고 제1 게이트 옥사이드를 갖는 MOS 논리 게이트를 포함한다. 일부 예에서, 제어기 회로는 제1 게이트 옥사이드와 상이한 제2 게이트 옥사이드를 갖는 MOS 논리 게이트를 포함한다. 일부 예에서, 제2 게이트 옥사이드는 제1 게이트 옥사이드와 상이한 두께 또는 상이한 물질 조성을 가진다. 일부 예에서, 메모리 셀 어레이는 제어기 회로의 제1 부분과 겹치고 제어기 회로의 제2 부분은 메모리 셀 어레이를 넘어 연장된다. 일부 예에서, 메모리 셀 어레이는 모든 제어기 회로와 겹쳐진다.
본 명세서에 기재된 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배열되거나 달리 수정될 수 있으며 그 밖의 다른 구현이 가능함을 알아야 한다. 또한, 방법들 중 둘 이상으로부터의 양태가 조합될 수 있다.
본 명세서에 기재된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 나타내어질 수 있다. 예를 들어, 상기 기재 전체에서 언급될 수 있는 데이터, 명령, 커맨드 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 나타내어질 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있지만, 해당 분야의 통상의 기술자라면 신호는 버스가 다양한 비트 폭을 가질 수 있는 신호 버스를 나타낼 수 있음을 알 것이다.
용어 "전자 통신" 및 "연결된"은 구성요소들 사이의 전자 흐름을 지원하는 구성요소들 간의 관계를 지칭한다. 이는 구성요소들 간의 직접 연결을 포함할 수 있거나 중간 구성요소를 포함할 수 있다. 서로 전자 통신 또는 연결된 구성요소들은 (가령, 여기된 회로에서) 전자 또는 신호를 능동적으로 교환할 수 있거나, (가령, 비여기된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만 회로가 여기되면 전자 또는 신호를 교환하도록 구성 또는 동작 가능할 수 있다. 예를 들어, 스위치(가령, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소는 전자 통신 중이거나 스위치 상태(즉, 개방 또는 폐쇄)에 관계없이 연결될 수 있다.
본 명세서에서 사용될 때, 용어 "실질적으로"는 수정된 특성(예를 들어, 실질적으로라는 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다.
본 명세서에서 사용될 때, "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀 또는 메모리 어레이의 또 다른 구성요소에 대한 전기적 컨택트로서 사용될 수 있다. 전극은 메모리 어레이(102)의 요소들 또는 구성요소들 간에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본 명세서에 기재된 디바이스, 가령, 메모리 어레이는 반도체 기판, 가령, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 니트라이드 등 상에서 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-절연체(SOI: silicon-on-insulator) 기판, 가령, SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire), 또는 또 다른 기판 상의 반도체 물질의 에피택시 층일 수 있다. 기판 또는 기판의 부분영역의 전도도는 다양한 화학종, 비제한적 예를 들면, 인, 붕소 또는 비소를 이용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입 또는 그 밖의 다른 임의의 도핑 수단에 의해 수행될 수 있다.
본 명세서의 기재는, 첨부된 도면과 함께, 예시적 구성을 기재하지만, 구현될 수 있는 또는 청구항의 범위 내에 있는 모든 예시를 나타내는 것은 아니다. 용어 "예시적"은 본 명세서에서 사용될 때 "예, 사례, 또는 예시로서 역할 한다"는 의미를 가지며, "선호되는" 또는 "다른 예시보다 바람직한"의 의미를 갖지 않는다. 상세한 설명은 기재된 기법의 이해를 제공하기 위한 목적으로 특정 세부사항을 포함한다. 그러나 이들 기법은 이러한 특정 세부사항 없이도 실행될 수 있다. 일부 예에서, 잘 알려진 구조 및 디바이스는 기재된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도의 형식으로 나타난다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소가 참조 라벨 뒤에 대시(dash) 및 유사한 구성요소를 구별하는 두 번째 라벨을 덧붙임으로써 구별될 수 있다. 첫 번째 참조 라벨만 명세서에서 사용되는 경우, 기재는 두 번째 참조 라벨에 무관하게, 동일한 첫 번째 참조 라벨을 갖는 유사한 구성요소 중 임의의 하나에 적용될 수 있다.
본 명세서의 개시와 관련하여 기재된 다양한 예시적인 블록 및 모듈은 범용 프로세서, 디지털 신호 프로세서(DSP: digital signal processor), 주문형 집적 회로(ASIC: application specific integrated circuit), 현장 프로그램 가능 게이트 어레이(FPGA: field programmable gate array), 또는 그 밖의 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드에어 구성요소, 또는 본 명세서에 기재된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로 프로세서의 조합, 복수의 마이크로 프로세서, DSP 코어와 함께하는 하나 이상의 마이크로프로세서, 또는 그 밖의 다른 임의의 이러한 구성)으로 구현 될 수 있다.
본 명세서에 기재된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독형 매체 상의 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 그 밖의 다른 예 및 구현이 개시 내용 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해 앞서 기재된 기능은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 조합을 이용해 구현될 수 있다. 기능을 구현하는 특징은 또한 물리적으로 다양한 위치에 위치할 수 있는데, 가령, 기능의 일부분이 상이한 물리적 장소에서 구현되도록 분산될 수 있다. 또한, 청구 범위를 포함하여 본 명세서에서 사용될 때, 항목 목록(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"와 같은 구문으로 시작되는 항목 목록)에서 사용되는 "또는"은, 예를 들어 A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 목록을 나타낸다. 또한, 본 명세서에서 사용될 때 "~ 기초하여"라는 구문은 폐쇄적 조건 세트를 가리키는 것으로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초하여"라고 기재된 예시적 단계는 본 개시내용의 범위 내에서 조건A 및 조건 B 모두에 기초할 수 있다. 즉, 본 명세서에서 사용될 때, "~에 기초하여"라는 구문은 "~에 적어도 부분적으로 기초하여"라는 구문과 동일한 방식으로 해석되어야 한다.
컴퓨터 판독형 매체는 비일시적 컴퓨터 저장 매체와 컴퓨터 프로그램의 한 장소에서 다른 장소로의 전송을 촉진시키는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 사용 가능한 매체일 수 있다. 비제한적 예를 들면, 비일시적 컴퓨터 판독형 매체는 RAM, ROM, EEPROM(electrical erasable programmable read only memory), 컴팩트 디스크(CD) ROM 또는 그 밖의 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 그 밖의 다른 자기 저장 디바이스, 또는 원하는 프로그램 코드 수단을 명령 또는 데이터 구조의 형태로 운송하거나 저장하는 데 사용될 수 있고 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 그 밖의 다른 임의의 비일시적 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독형 매체로 적절하게 지칭된다. 예를 들어 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 라인(DSL: digital subscriber line), 또는 무선 기법, 가령, 적외선, 라디오 및 마이크로파를 이용해 웹사이트, 서버, 또는 그 밖의 다른 원격 소스로부터 전송되는 경우, 상기 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 라인(DSL: digital subscriber line), 또는 무선 기법, 가령, 적외선, 라디오 및 마이크로파가 매체의 정의에 포함된다. 디스크(disk) 및 디스크(disc)는, 본 명세서에서 사용될 때, CD, 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD: digital versatile disc), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크(disk)는 데이터를 자기적으로 재생하고, 디스크(disc)는 데이터를 레이저를 이용해 광학적으로 재생한다. 상기의 조합도 또한 컴퓨터 판독형 매체의 범위에 포함된다.
본 명세서의 기재는 해당 분야의 통상의 기술자가 본 개시내용을 만들거나 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정이 해당 분야의 통상의 기술자에게 쉽게 명백할 것이며, 본 명세서에서 정의된 일반 원리가 본 개시내용의 범위 내에서 다른 변형에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에 기재된 예 및 설계로 한정되지 않고, 본 명세서에 개시된 원리 및 신규 한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (25)

  1. 메모리 디바이스로서,
    제1 영역을 갖고 제1 전압에서 동작하도록 구성된 메모리 셀 어레이, 및
    상기 제1 영역과 적어도 부분적으로 겹치는 제2 영역을 갖는 회로 - 상기 회로는 상기 제1 전압보다 낮은 제2 전압에서 동작하도록 구성되고, 상기 메모리 셀 어레이와 상기 회로는 단일 기판 상에 있음 - 를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이의 액세스 라인과 연결되고 상기 메모리 셀 어레이에 대한 메모리 어드레스를 디코딩하도록 구성된 디코더 회로 - 상기 디코더 회로는 제1 전압에서 동작하도록 구성되고 상기 회로는 상기 디코더 회로를 이용해 상기 메모리 셀 어레이를 액세스하도록 구성됨 - 를 더 포함하는, 메모리 디바이스.
  3. 제2항에 있어서, 상기 회로는 상기 메모리 셀 어레이를 액세스하는 것에 적어도 부분적으로 기초하여 논리 작업을 수행하도록 구성된 마이크로제어기 회로를 포함하는, 메모리 디바이스.
  4. 제2항에 있어서, 상기 회로는 암호화 제어기 회로 또는 메모리 제어기 회로를 포함하는, 메모리 디바이스.
  5. 제1항에 있어서, 상기 디바이스는 상기 기판에 인접한 제1 층 및 상기 제1 층에 인접한 제2 층을 포함하고, 상기 메모리 셀 어레이는 제2 층에 제조되고 상기 회로는 제1 층에 제조되는, 메모리 디바이스.
  6. 제1항에 있어서, 상기 회로는 SRAM 회로 또는 DRAM 회로를 포함하는, 메모리 디바이스.
  7. 제1항에 있어서, 상기 회로는 상기 기판의 제3 영역을 덮어 쓰고 상기 메모리 셀 어레이는 상기 기판의 제4 영역을 덮어 쓰며, 상기 제3 영역의 적어도 제1 부분은 상기 제4 영역과 일치하고 상기 제3 영역의 적어도 제2 부분은 상기 제4 영역을 벗어나 뻗어 있는, 메모리 디바이스.
  8. 제1항에 있어서, 상기 회로는 상기 기판의 제3 영역을 덮어 쓰고 상기 메모리 셀 어레이는 상기 기판의 제4 영역을 덮어 쓰며, 상기 제3 영역은 완전히 상기 제4 영역 내에 있는, 메모리 디바이스.
  9. 제1항에 있어서, 상기 메모리 셀 어레이는 자체-선택 메모리 셀의 어레이를 포함하고, 각각의 자체-선택 메모리 셀은 칼코게나이드 저장 및 선택기 요소를 포함하는, 메모리 디바이스.
  10. 메모리 디바이스로서,
    제1 영역을 갖는 메모리 셀 어레이, 및
    상기 제1 영역보다 작은 제2 영역을 갖는 디코더 회로 - 상기 디코더 회로는 상기 제1 영역과 적어도 부분적으로 겹치며 상기 메모리 셀 어레이의 액세스 라인과 연결되고, 상기 메모리 셀 어레이와 상기 디코더 회로는 단일 기판 상에 있음 - 를 포함하는, 메모리 디바이스.
  11. 제10항에 있어서, 상기 디코더 회로는 상기 메모리 디바이스의 제1 층에 제조되고 상기 메모리 셀 어레이는 상기 제1 층 위에 있는 메모리 디바이스의 제2 층에 제조되는, 메모리 디바이스.
  12. 제11항에 있어서,
    상기 제1 층에 제조되고 상기 디코더 회로를 이용해 상기 메모리 셀 어레이를 액세스하도록 구성된 제어기 회로 - 상기 메모리 셀 어레이는 상기 제어기 회로의 적어도 일부분과 겹침 - 를 더 포함하는, 메모리 디바이스.
  13. 제12항에 있어서, 상기 디코더 회로는 제1 전압에서 동작하도록 구성되며 상기 제어기 회로는 상기 제1 전압보다 낮은 제2 전압에서 동작하도록 구성되는, 메모리 디바이스.
  14. 제12항에 있어서, 상기 디코더 회로는 제1 게이트 옥사이드 물질을 갖는 논리 게이트를 포함하고 상기 제어기 회로는 상기 제1 게이트 옥사이드 물질과 상이한 제2 게이트 옥사이드 물질을 갖는 논리 게이트를 포함하는, 메모리 디바이스.
  15. 제12항에 있어서, 상기 디코더 회로는 제1 두께의 제1 게이트 옥사이드 물질을 갖는 논리 게이트를 포함하고 상기 제어기 회로는 제2 두께의 제2 게이트 옥사이드 물질을 갖는 논리 게이트를 포함하며, 상기 제1 두께는 상기 제2 두께와 상이한, 메모리 디바이스.
  16. 제11항에 있어서,
    상기 제2 층에 제조되며 상기 메모리 셀 어레이 및 상기 메모리 디바이스의 입/출력 커넥터와 연결되는 인터커넥트 회로를 더 포함하는, 메모리 디바이스.
  17. 제10항에 있어서, 상기 메모리 셀 어레이는 상기 디코더 회로 전체와 겹치는, 메모리 디바이스.
  18. 제10항에 있어서, 상기 메모리 디바이스의 제1 데크가 상기 메모리 셀 어레이 및 상기 디코더 회로를 포함하고, 상기 메모리 디바이스는
    제2 디코더 회로의 적어도 일부분과 겹치는 제2 메모리 셀 어레이를 포함하는 메모리 디바이스의 제2 데크를 더 포함하며, 상기 제2 데크와 상기 제1 데크는 단일 패키지로 포함되는, 메모리 디바이스.
  19. 제10항에 있어서, 상기 메모리 디바이스의 제1 데크는 상기 메모리 셀 어레이 및 상기 디코더 회로를 포함하고, 상기 메모리 디바이스는
    제2 메모리 셀 어레이를 포함하는 메모리 디바이스의 제2 데크를 더 포함하며, 상기 제2 메모리 셀 어레이는 PCM 셀 또는 DRAM 셀을 포함하고, 상기 제2 데크와 제1 데크는 단일 패키지로 포함되는, 메모리 디바이스.
  20. 방법으로서,
    기판 상에, 제1 전압에서 동작하도록 구성되는 제어기 회로를 제조하는 단계, 및
    기판 상에, 상기 제1 전압보다 높은 제2 전압에서 동작하도록 구성되는 메모리 셀 어레이를 제조하는 단계 - 각각의 메모리 셀은 칼코게나이드 저장 및 선택기 요소를 포함하며, 상기 메모리 셀 어레이는 상기 제어기 회로와 적어도 부분적으로 겹침 - 를 포함하는, 방법.
  21. 제20항에 있어서,
    상기 제어기 회로를 제조하는 단계는 제1 제조 단계 동안 상기 기판 위의 디바이스 층에 트랜지스터를 제조하는 단계를 포함하고,
    상기 메모리 셀 어레이를 제조하는 단계는 제2 제조 단계 동안 상기 디바이스 층 위의 배선 층에 메모리 셀 어레이를 제조하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    디바이스 층에 디코더 회로를 제조하는 단계 - 상기 디코더 회로는 메모리 셀 어레이에 대한 어드레스를 디코딩하도록 구성되며 제1 게이트 옥사이드를 갖는 MOS 논리 게이트를 포함함 - 를 더 포함하고,
    상기 제어기 회로는 상기 제1 게이트 옥사이드와 상이한 제2 게이트 옥사이드를 갖는 MOS 논리 게이트를 포함하는, 방법.
  23. 제22항에 있어서, 제2 게이트 옥사이드는 상기 제1 게이트 옥사이드와 상이한 두께 또는 상이한 물질 조성을 갖는, 방법.
  24. 제20항에 있어서, 상기 메모리 셀 어레이는 상기 제어기 회로의 제1 부분과 겹쳐지며 상기 제어기 회로의 제2 부분은 상기 메모리 셀 어레이를 벗어나 있는, 방법.
  25. 제20항에 있어서, 상기 메모리 셀 어레이는 상기 제어기 회로 전체와 겹쳐지는, 방법.
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