KR101019895B1 - 반도체 메모리 어레이 및 이를 포함하는 반도체 메모리 소자 - Google Patents

반도체 메모리 어레이 및 이를 포함하는 반도체 메모리 소자 Download PDF

Info

Publication number
KR101019895B1
KR101019895B1 KR1020090056035A KR20090056035A KR101019895B1 KR 101019895 B1 KR101019895 B1 KR 101019895B1 KR 1020090056035 A KR1020090056035 A KR 1020090056035A KR 20090056035 A KR20090056035 A KR 20090056035A KR 101019895 B1 KR101019895 B1 KR 101019895B1
Authority
KR
South Korea
Prior art keywords
signal
unit
memory cell
transmission line
unit memory
Prior art date
Application number
KR1020090056035A
Other languages
English (en)
Other versions
KR20100137813A (ko
Inventor
황상민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090056035A priority Critical patent/KR101019895B1/ko
Publication of KR20100137813A publication Critical patent/KR20100137813A/ko
Application granted granted Critical
Publication of KR101019895B1 publication Critical patent/KR101019895B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

본 발명의 메모리 어레이 구조는, 데이터를 기억하는 복수개의 단위 메모리 셀과, 단위 메모리 셀에 신호를 송신하거나 단위 메모리 셀을 거친 신호를 수신하는 제1 신호 송신/수신부 및 제2 신호 송신/수신부와, 복수개의 단위 메모리 셀의 일단과 상기 제1 신호 송신/수신부를 연결하는 제1 전송 선로와, 복수개의 단위 메모리 셀의 타단과 상기 제2 신호 송신/수신부를 연결하는 제2 전송 선로를 포함한다. 여기서, 어느 하나의 단위 메모리 셀과 제1 및 제2 신호 송신/수신부가 연결되는 신호 경로에 있어서의 제1 전송 선로의 전기 저항 및 제2 전송 선로의 전기 저항의 합이, 다른 단위 메모리 셀과 제1 및 제2 신호 송신/수신부가 연결되는 신호 경로에 있어서의 제1 전송 선로의 전기저항 및 제2 전송 선로의 전기저항의 합과 실질적으로 동일하다.
메모리 어레이, 전기저항, 단위 메모리 셀

Description

반도체 메모리 어레이 및 이를 포함하는 반도체 메모리 소자{Semiconductor Memory Array and Semiconductor Memory Device Including the Same}
본 발명은 반도체 메모리 소자에 관한 것으로, 상세하게는 반도체 메모리 어레이 구조에 관한 것이다.
반도체 메모리는 현재까지 DRAM(Dynaminc Random Aceess Memory) 이 가장 큰 비중을 가지고 있다. 그러나, DRAM에 있어서 스케일링 다운 문제와 그에 따른 정보를 저장하는 커패시터의 커패시턴스의 유지 문제가 대두되었는데, 이러한 한계를 극복하기 위하여 새로운 형태의 메모리 소자가 개발되어왔다. 가장 각광을 받는 차세대 메모리 소자로는, 터널링 자기 저항(Tunneling Magento Resistance) 특성을 활용한 MRAM(Magnetoresistive Random Access Memory), 상변화(Phase Change) 소자의 저항 차이를 이용한 PRAM(Phase-change Random Access Memory) 등이 있다.
MRAM은 MTJ(Magentic Tunnel Junction)를 구성하고 있는 두 강자성층의 자화 방향의 배열에 따른 자기 저항의 변화를 이용한 비휘발성 메모리 소자로서, MTJ는 강자성층, 절연층, 강자성층의 적층 구조를 기본으로 구성된다. 이때, 두 강자성층 중 한 층은 자화 방향이 고정된 고정층(PL, Pinned Layer)이 되고, 나머지 하나 는 관통하는 전류에 의하여 자화 방향이 움직이는 자유층(FL, Free Layer)이 된다. 여기서, 첫 번째 강자성체 층을 지나가는 전자가 터널링 장벽(Tunneling barrier)으로 사용되는 절연층을 통과할 때 두 번째 강자성체의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화 방향이 평행할 경우 터널링 전류는 최대가 되고, 반평행일 경우에는 최소가 된다. 따라서 각 경우의 전류의 차이를 구분하여 저장된 데이터를 읽을 수 있다.
MRAM에서는 메모리에 데이터를 쓰기 위해서 통상 STT(Spin Transfer Torque) 현상을 이용한다. STT 현상은 스핀이 정렬된 전류가 강자성체 내를 지날 때 순간적으로 발생된 각운동량의 변화에 의하여 강자성체의 각운동량으로 전달되는 현상을 말한다. 즉, 정렬된 스핀 방향을 지닌 높은 밀도의 전류가 강자성체에 입사할 경우에 강자성체의 자화 방향이 전류의 스핀 방향과 일치하지 않으면 전류의 스핀 방향으로 정렬하려는 현상을 이용하여 데이터를 쓰게 된다.
반도체 메모리에 사용되는 MTJ에 있어서는, 전자가 고정층에서 자유층으로 흐를 때, 고정층의 자화 방향으로 스핀 방향이 정렬된 전자의 흐름에 의해 자유층의 자화 방향이 정렬되려는 토크를 받게 되며, 결국 일정 전류 이상에서 자유층의 자화 방향이 고정층의 자화 방향과 일치하게 된다. 반대로 자유층에서 고정층으로 전자가 입사하면 고정층과 자유층의 경계에 스핀 축적 현상이 일어나 자유층의 자화 방향이 고정층과 반대방향으로 평행하게 배열되는 특성을 보이게 되어 자유층의 자화 방향으로 데이터를 기록할 수 있다.
한편, PRAM은 칼코지나이드(Chalcogenide)이라는 특수한 얇은 박막 소재를 이용한다. 이러한 칼코지나이드 합금은 비결정(amorphous)상태에서는 저항값이 높아지고, 결정(crystal) 상태에서는 저항값이 낮아지는 특성을 가지며, 이 두가지 상태의 제어를 통하여 데이터를 기록한다.
PRAM은 칼코지나이드 화합물과 저항 소자로 구성되며, 비결정질 상태와 결정 상태의 변화는 전압을 인가함에 의해 행하여진다. 비결정질 상태로부터 결정 상태로 변화시키기 위해서는 일정시간 동안 전압을 인가한다. 그에 의하여, 칼코지나이드 화합물과 저항 소자의 사이에 전류가 흐르게 되며 전류를 계속해서 흘려보내면 저항 소자에 줄(Joule) 열이 발생하고 그에 따라 원자구조의 재편이 일어나 결정상태로 변화하게 된다. 반대로, 결정 상태로부터 비결정질 상태로의 변화는 고온으로부터의 급냉에 의해 행하여지며, 이를 위하여는 짧은 시간 동안 전압을 인가하고, 줄 열이 발생한 시점으로부터 신속하게 인가전압을 낮춤으로써 일어난다. 따라서, 비결정질 상태와 결정상태의 상변환은 인가하는 펄스 전압의 시간 폭으로 제어하게 된다.
한편, 이러한 MRAM 또는 PRAM 등과 같은 가변저항소자를 이용한 반도체 메모리 어레이 구조에 있어서, 이상적으로는 전송선로상 전기 저항이 없으므로 도 1과 같이 어레이 내에 위치하는 각각의 메모리 셀에 동일한 바이어스 전류가 전달되어야 하지만, 실제로는 도 2에서와 같이 전송 선로의 기생 저항 성분에 의하여 메모리 어레이 내의 신호 송신부에 인접한 메모리 셀에서의 신호 경로(500)와 송신부와 가장 멀리 위치한 메모리 셀의 신호 경로(501)에 있어서 바이어스 전류에 차이가 발생하게 된다. 예컨대, 셀 어레이에서 첫번째 메모리 셀(WL0)의 신호 경로와 256번째 메모리 셀(WL255)의 신호 경로를 비교하면, WLn의 메모리 셀과 WLn +1의 메모리 셀 사이의 소스라인 및 비트라인의 저항을 각각 R이라 할 때 첫번째 메모리 셀(WL0)의 신호 경로는 총 2R의 저항 크기를 가지나 256번째 메모리 셀(WL255)의 신호 경로는 총 256×2R의 저항 크기를 가지므로, 각각의 신호 경로에 있어서의 기생 저항의 합이 서로 차이를 보이게 된다.
예컨대, MRAM의 경우 MTJ에 걸리는 바이어스 레벨은 메모리 어레이 내의 위치에 따라 큰 차이를 보이게 되며, 이 때문에 종래에는 어레이 내에 위치한 모든 MTJ의 스위칭을 위해서 기생 저항이 가장 큰 마지막 메모리 셀을 기준으로 하게 된다. 이와 같이, 신호 송신부와 가장 멀리 위치한 메모리 셀을 기준으로 바이어스 전류 또는 전압을 전송하기 위해서는, 메모리 소자에 데이터를 기록하는 전류 및 전압을 구동하는 드라이버의 사이즈를 증가시켜야 하며, 그 결과 전체 칩 사이즈의 증가를 초래하게 되는 문제점이 있다. 또한, 데이터 판독 동작 시에도 가변저항의 차이를 이용하여 데이터 "1"과 "0"을 판단하는 메모리 구조에서는 소스 라인과 비트 라인의 기생 저항으로 인해 데이터 "1"에서의 저항과 데이터 "0"에서의 저항의 차이가 급격히 줄어들게 되며, 그 결과 데이터 센싱에도 문제가 야기된다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 가변저항소자를 이용한 반도체 메모리 어레이 구조에 있어서, 어레이 내부에 위치하는 각각의 단위 메모리 셀의 위치와 무관하게 신호의 전송 경로에 따른 전기 저항의 합이 일정하도록 배치된 반도체 메모리 어레이 구조를 제공하는 데에 목적이 있다.
또한, 본 발명의 다른 목적은, 가변저항소자를 이용한 반도체 메모리 어레이 구조에 있어서, 어레이 내부에 위치하는 각각의 단위 메모리 셀의 위치와 무관하게 일정한 바이어스 전류를 공급하는 반도체 메모리 어레이 구조를 제공하는 것이다.
나아가, 본 발명의 또 다른 목적은, 가변저항소자를 이용한 반도체 메모리 어레이에 있어서, 각각의 단위 메모리 셀에 바이어스 전압 및 전류를 공급하는 드라이버를 더 적은 면적으로 형성하면서도 각각의 메모리의 데이터를 효율적으로 제어할 수 있는 반도체 메모리 어레이 구조를 제공하는 것이다.
본 발명의 메모리 어레이 구조는, 데이터를 기억하는 복수개의 단위 메모리 셀(memory cell)과, 단위 메모리 셀에 신호를 송신하거나 단위 메모리 셀을 거친 신호를 수신하는 제1 신호 송신/수신부 및 제2 신호 송신/수신부와, 복수개의 단위 메모리 셀의 일단과 제1 신호 송신/수신부를 연결하는 제1 전송 선로와, 복수개의 단위 메모리 셀의 타단과 제2 신호 송신/수신부를 연결하는 제2 전송 선로를 포함하며, 여기서 메모리 어레이 내의 하나의 단위 메모리 셀의 신호경로에 있어서 제1 전송 선로의 전기 저항 및 제2 전송 선로의 전기 저항의 합이 동일한 어레이 내의 나머지 단위 메모리 셀의 신호경로에서의 제1 전송 선로의 전기 저항 및 제2 전송 선로의 전기 저항의 합과 동일한 것을 특징으로 한다.
또한, 본 발명의 메모리 어레이 구조에서, 동일한 메모리 어레이 내의 하나의 단위 메모리 셀과 다른 단위 메모리 셀의 신호경로에 있어서 제1 전송 선로 상의 경로차의 전기 저항과 제2 전송 선로 상의 경로차의 전기 저항이 동일할 수 있다.
또한, 본 발명의 메모리 어레이 구조에서, 단위 메모리 셀은 데이터를 기억하는 가변저항소자와, 일단이 가변저항소자의 일단과 연결되어 데이터를 읽거나 쓰기 위한 억세스를 제어하는 억세스 트랜지스터를 포함할 수 있다. 또한, 본 발명의 메모리 어레이 구조는 억세스 트랜지스터의 제어단이 연결된 워드라인을 더 포함할 수 있다.
나아가, 본 발명의 메모리 소자는, 데이터를 기억하는 복수개의 단위 메모리 셀; 및 복수개의 단위 메모리 셀 각각의 일단이 연결된 제1 전송 선로 및 복수개의 단위 메모리 셀 각각의 타단이 연결된 제2 전송선로;를 포함하는 메모리부와, 제1 전송 선로와 연결되어 단위 메모리 셀에 신호를 송신하거나 단위 메모리 셀을 거친 신호를 수신하는 제1 신호 송신/수신부; 및 제2 전송 선로와 연결되어 단위 메모리 셀에 신호를 송신하거나 단위 메모리 셀을 거친 신호를 수신하는 제2 신호 송신/수신부; 포함하는 주변회로부를 포함할 수 있다. 여기서, 어느 하나의 단위 메모리 셀과 제1 및 제2 신호 송신/수신부가 연결되는 신호 경로에 있어서의 제1 전송 선 로의 전기 저항 및 제2 전송 선로의 전기 저항의 합이, 다른 단위 메모리 셀과 제1 및 제2 신호 송신/수신부가 연결되는 신호 경로에 있어서의 제1 전송 선로의 전기저항과 제2 전송 선로의 전기저항의 합과 실질적으로 동일한 것을 특징으로 한다.
본 발명의 반도체 메모리 소자에서, 동일한 메모리 어레이 내의 하나의 단위 메모리 셀과 다른 단위 메모리 셀의 신호 경로에 있어서 제1 전송 선로 상의 경로차의 전기 저항과 제2 전송 선로 상의 경로차의 전기 저항이 동일할 수 있다.
본 발명의 반도체 메모리 소자에서, 단위 메모리 셀은 데이터를 기억하는 가변저항소자와, 일단이 상기 가변저항소자의 일단과 연결되어 데이터를 읽거나 쓰기 위한 억세스를 제어하는 억세스 트랜지스터를 포함할 수 있다.
또한, 본 발명의 반도체 메모리 소자에서, 메모리부는 억세스 트랜지스터의 제어단이 연결된 워드라인을 더 포함할 수 있다.
나아가, 본 발명의 반도체 메모리 소자에서, 제1 신호 송신/수신부는 메모리부를 중심으로 제2 신호 송신/수신부와 대향하게 배치될 수 있다.
아울러, 본 발명의 반도체 메모리 소자에서, 제1 전송 선로 및 제2 전송 선로는 메모리부 내에서 서로 평행하게 배치될 수 있다.
또한, 본 발명의 반도체 메모리 소자에서, 제1 전송 선로 및 제2 전송 선로는 메모리부 내에서 서로 평행하게 배치될 수 있고, 워드라인은 제1 및 제2 전송 선로와 수직하게 배치될 수 있다.
본 발명에 따르면 메모리 어레이 내의 각각의 단위 메모리 셀의 위치에 관계 없이 신호의 전송 경로에 따른 전기저항의 합이 모든 단위 메모리 셀에 있어서 일정하도록 배치된 반도체 메모리 어레이를 얻을 수 있다.
또한, 본 발명에 따른 메모리 어레이 구조는, 각각의 메모리 셀의 위치에 관계없이 일정한 바이어스 전류와 전압의 공급이 가능하게 되므로, 종래기술에 비하여 메모리 셀에 데이터를 안정적으로 읽고 쓸 수 있다.
나아가, 본 발명에 따른 메모리 어레이 구조에서는, 메모리 어레이 내의 각각의 단위 메모리 셀의 위치에 상관없이 모든 단위 메모리 셀에 항상 일정한 전류가 공급될 수 있으므로, 쓰기 동작을 위한 전류 또는 전압을 공급하는 드라이버의 형성 면적을 줄일 수 있으며, 따라서 전체적인 칩의 형성 면적을 감소시킬 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 다만, 실시예들을 설명함에 있어서 본 발명이 속하는 기술 분야에 잘 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 가급적 설명을 생략한다. 이는 불필요한 설명을 생략하여 본 발명의 핵심을 흐리지 않고 더욱 명확히 전달하기 위함이다.
[실시예 1]
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 어레이 구조를 설명하기 위한 간략화된 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 메모리 어레이는, 메모리 어레이 내의 단위 메모리 셀 1 및 2에 기록된 데이터를 읽거나 각각의 단위 메모리 셀에 데이터를 쓰기 위하여 신호를 송신 또는 수신하는 제1 신호 송신/수신부(100) 및 제2 신호 송신/수신부(110)와, 메모리 어레이 내의 단위 메모리 셀1(201) 및 단위 메모리 셀2(202) 각각의 일단과 제1 신호 송신/수신부(100)를 전기적으로 연결하는 제1 전송 선로(300)와, 단위 메모리 셀1(201) 및 단위 메모리 셀 2(202) 각각의 타단과 제2 신호 송신/수신부(110)를 전기적으로 연결하는 제2 전송 선로(310)로 구성된다. 여기서, 제1 신호 송신/수신부(100)와 제2 신호 송신/수신부(110)는 메모리 어레이를 중심으로 서로 반대 영역에 배치된다.
상술한 구성의 메모리 어레이의 동작 특성을 설명하면 다음과 같다. 동일한 메모리 어레이 내에서 서로 다른 위치에 배치된 단위 메모리 셀1(201) 및 단위 메모리 셀2(202)의 신호 경로를 살펴보면, 예컨대 제1 신호 송신/수신부(100)로부터 단위 메모리 셀1(201)로 인가되어 제2 신호 송신/수신부(110)까지 도달하는 전류 또는 전압 신호의 경로는 신호 경로(510)가 되고, 또한 제1 신호 송신/수신부(100)로부터 단위 메모리 셀2(202)로 인가되어 제2 신호 송신/수신부(110)까지 도달하는 전류 또는 전압 신호의 경로는 신호 경로(511)가 된다.
상술한 구조의 메모리 어레이에서, 제1 신호 송신/수신부(100)로부터 단위 메모리 셀1(201)에 인가되는 신호 경로(510) 및 단위 메모리 셀2(202)에 인가되는 신호 경로(511)를 비교하면, 제1 전송 선로(300) 상에서는 제1 경로차와 같은 신호 경로차를 갖게 된다. 또한, 단위 메모리 셀1(201)에서 제2 신호 송신/수신부(110)로 유출되는 신호 경로(510) 및 단위 메모리 셀2(202)에서 제2 신호 송신/수신부(110)로 유출되는 신호 경로(511)를 비교하면, 제2 전송 선로(310) 상에서는 제2 경로차와 같은 신호 경로차를 갖게 된다. 이때, 단위 메모리 셀1(201)을 통과하는 신호와 단위 메모리 셀2(202)를 통과하는 신호 경로에 있어서 저항값의 차이가 발생할 수 있는 경로차는 제1 경로차와 제2 경로차이다. 따라서 제1 경로차와 제2 경로차의 전기저항을 동일하게 형성한다면, 동일한 메모리 어레이 내의 서로 다른 위치에 있는 단위 메모리 셀1(201)을 통과하는 신호 경로(510)에 따른 전기저항의 합과 단위 메모리 셀2(202)를 통과하는 신호 경로(511)의 전기저항은 일정하게 된다.
상술한 구성의 메모리 어레이를 총 n개의 단위 메모리 셀을 가진 메모리 어레이로 확장하면 도 4와 같다.
도 4에서 보듯이, 동일한 메모리 어레이 내의 각각의 단위 메모리 셀들은 복수개가 평행하게 배치될 수 있고, 각각의 단위 메모리 셀들은 일단이 제1 전송 선로(300)를 통하여 제1 신호 송신/수신부(100)와 전기적으로 연결되어 있으며, 타단이 제2 전송 선로(310)를 통하여 제2 신호 송신/수신부(110)와 전기적으로 연결되어 있다.
여기서, 단위 메모리 셀ℓ(210) 및 단위 메모리 셀m(211)을 억세스하기 위하여 제1 신호 송신/수신부(100) 및 제2 신호 송신/수신부(110) 사이에 형성되는 각각의 신호 경로는 신호 경로(520) 및 신호 경로(521)로 구성된다. 여기서, 신호 경로(520) 및 신호 경로(521) 사이에 존재하는 신호 경로차는 각각 제1 경로차 및 제2 경로차로 볼 수 있으며, 이때 제1 경로차와 제2 경로차에서의 전기 저항을 동일하게 구성한다면 단위 메모리 셀ℓ(210)과 단위 메모리 셀m(211)을 관통하는 각각의 신호 경로(520, 521)는 단위 메모리 셀의 위치에 관계없이 전기 저항의 합이 일정하게 된다.
상술한 구조의 메모리 어레이에서는, 동일한 메모리 어레이 내의 어느 하나의 단위 메모리 셀에 대하여 형성되는 제1 및 제2 신호 송신/수신부(100, 110) 사이의 신호 경로(즉, 제1 전송 선로(300) 및 제2 전송 선로(310)에 의해 형성되는 신호 경로)에서의 전체 기생 전기 저항은, 다른 단위 메모리 셀에 대해 형성되는 제1 및 제2 신호 송신/수신부(100, 110) 사이의 신호 경로(즉, 제1 전송 선로(300) 및 제2 전송 선로(310)에 의해 형성되는 신호 경로)에서의 전체 기생 전기 저항과 동일하게 된다. 즉, 제1 전송 선로(300)와 제2 전송 선로(310)의 전기 저항을 동일하게 형성함으로써, 동일한 메모리 어레이 내의 각각의 단위 메모리 셀의 신호 경로에 있어서는 그 위치에 상관없이 모두 일정한 저항값을 갖게 된다.
[실시예 2]
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 어레이 구조를 설명하기 위한 도면으로, 단위 메모리 셀을 하나의 가변저항소자 및 하나의 트랜지스터로 구성한 메모리 어레이의 회로도이다.
도 5를 참고하면, 반도체 메모리 어레이는 총 k개의 단위 메모리 셀로 구성 되며, 각각의 단위 메모리 셀은 데이터를 기억하는 가변저항소자 및 그와 전기적으로 연결되어 가변저항소자에 대한 접근을 제어하는 억세스 트랜지스터가 직렬로 연결되어 구성된다. 이러한 단위 메모리 셀 각각의 일단(예컨대 트랜지스터의 소스단)은 제1 전송 선로(300)를 통하여 제1 신호 송신/수신부(100)로 연결되며, 단위 메모리 셀 각각의 타단(예컨대, 가변저항소자의 일단)은 각각 제2 전송 선로(310)를 통하여 제2 신호 송신/수신부(110)에 연결된다. 또한, 각각의 단위 메모리 셀에서 억세스 트랜지스터의 제어단은 각각 워드라인(WL0, WL1...WLk-1)에 연결되어 트랜지스터의 온/오프가 제어될 수 있다. 또한, 제1 신호 송신/수신부(100)와 제2 신호 송신/수신부(110)는 반도체 메모리 어레이를 중앙에 두고 서로 대향되는 영역에 배치될 수 있다. 그리고, 예컨대 소스 라인을 구성하는 제1 전송 선로(300) 및 비트 라인을 구성하는 제2 전송 선로(310)는 메모리 어레이 내에서 서로 평행하게 배치될 수 있다. 또한, 워드라인들은 제1 전송 선로(300) 및 제2 전송 선로(310)과 수직으로 형성될 수 있다.
본 제2 실시예에 따른 메모리 어레이에 있어서, 우선 i번째의 단위 메모리 셀과 j번째의 단위 메모리 셀을 고려한다. 여기서, 단위 메모리 셀i(220)를 억세스하기 위한 신호 경로는 신호 경로(530)으로 형성되고, 또한 단위 메모리 셀j(230)를 억세스하기 위한 신호 경로는 신호 경로(531)로 형성된다. 단위 메모리 셀i(220)와 단위 메모리 셀j(230)가 모두 온(On)으로 제어되는 경우에 있어서, 제1 신호 송신/수신부(100)가 신호를 송신하여 각각의 단위 메모리 셀의 데이터에 접근 하기 위한 신호 경로를 살펴보면, 제1 신호 송신/수신부(100)로부터 단위 메모리 셀i(220)의 일단에 이르는 제1 전송 선로(300) 상의 신호경로 및 단위 메모리 셀j(230)의 타단으로부터 제2 신호 송신/수신부(110)에 이르는 제2 전송 선로(310) 상의 신호경로는 동일하다. 따라서, 단위 메모리 셀i(220) 및 단위 메모리 셀j(230)를 억세스하기 위한 각각의 신호경로에서 전기저항의 차이가 발생할 수 있는 부분은 제1 경로차 및 제2 경로차가 된다.
따라서, 제1 경로차 및 제2 경로차에서의 전기저항을 동일하게 형성하면, 단위 메모리 셀i(220)와 단위 메모리 셀j(230)의 신호경로는 그 전기저항이 모두 동일하게 된다. 이와 같은 결과를 확장하여 제1 전송 선로(300)와 제2 전송 선로(310)의 전기 저항을 동일하게 형성한다면, 메모리 어레이를 구성하는 각각의 단위 메모리 셀들은 동일한 메모리 어레이 내 형성된 위치와 무관하게 신호경로 상의 전기 저항이 모두 일정하게 된다.
따라서, 메모리 어레이 내의 각각의 단위 메모리 셀의 위치에 관계없이 신호의 전송 경로에 따른 전기저항의 합이 일정하도록 배치되어 있으므로, 억세스 트랜지스터의 문턱 전압 변동을 줄일 수 있다. 그 결과, 가변저항소자의 양단에 상대적으로 균일한 전류 또는 전압을 인가할 수 있다.
도 6에는 본 발명에 따른 메모리 어레이에서 단위 메모리 셀에 데이터를 기록 또는 판독하기 위해 필요한 전류 및 전압 관계를 도시한 그래프를 도시하였다. 아울러, 도 6에는 비교를 위하여 도 2에 도시한 종래의 메모리 어레이에서 단위 메모리 셀에 데이터를 기록 또는 판독하기 위해 필요한 전류 및 전압 관계를 도시한 그래프를 함께 나타내었다.
도 6(a)에서 보듯이, 상단에 도시한 본 발명에 따른 메모리 어레이 구조에서는 메모리 셀 각각에 데이터를 쓰기 위하여 필요한 전류의 값이 거의 일정함을 볼 수 있는데 반해, 하단에 도시한 종래 기술에 따른 메모리 어레이 구조에서는 각 단위 메모리 셀에서 데이터 쓰기 전류값이 크게 변화하는 것을 볼 있다. 또한, 도 6(b)에서 보듯이, 상단에 표시한 본 발명에 따른 메모리 어레이 구조에서는 데이터를 읽기 위하여 필요한 전류의 값이 셀의 위치와 무관하게 일정함을 볼 수 있으나, 하단에 표시한 종래 기술에 따른 메모리 어레이 구조에서는 메모리 셀의 위치에 따라 전류값이 크게 변화하는 것을 볼 수 있다.
도 6을 통해 알 수 있듯이, 본 발명에 따른 반도체 메모리 어레이 구조는 종래 기술에 비하여 메모리 셀에 데이터를 안정적으로 읽거나 쓸 수 있다. 나아가, 본 발명에 따른 메모리 어레이 구조를 채용하면, 메모리 어레이 내의 각각의 단위 메모리 셀의 위치에 상관없이 항상 일정한 전류가 공급될 수 있으므로, 쓰기 동작을 위한 전류 또는 전압을 공급하는 드라이버의 면적을 줄일 수 있다. 그 결과, 전체적인 칩의 면적을 감소시킬 수 있다. 또한, 메모리 셀의 전류와 기준 전류의 차이를 이용한 데이터 판독의 경우에도, 데이터가 가록된 메모리 셀에서의 전류 레벨이 어레이 내의 전송 선로(예컨대, 비트라인)의 위치와 무관하게 일정한 레벨로 유지될 수 있다.
[실시예 3]
도 7은 본 발명의 제3 실시예에 따른 반도체 메모리 소자를 설명하기 위한 도식적인 회로도이다.
도 7을 참조하면, 각각의 메모리 어레이는 예컨대 256개의 단위 메모리 셀로 구성될 수 있다. 또한, 제1 신호 송신/수신부(100) 및 제2 신호 송신/수신부(110)는 각각의 메모리 어레이의 제1 전송 선로(301, 302, 303) 및 제2 전송 선로(311, 312, 313)와 연결되어 각각의 단위 메모리 셀에 데이터를 기록하거나 단위 메모리 셀에 기록된 데이터를 판독하기 위한 신호를 송신하거나 수신한다. 아울러, 워드라인(WL0...WL254, WL255)은 인접한 메모리 어레이 내의 억세스 트랜지스터의 제어단을 연결한다. 여기서, 제1 신호 송신/수신부(100)와 제2 신호 송신/수신부(110)는 복수의 메모리 어레이가 형성된 메모리부를 중심으로 서로 대향되는 영역에 배치된다. 나아가, 제1 전송 선로(301, 302, 303) 및 제2 전송 선로(311, 312, 313)는 서로 평행하게 배열될 수 있으며, 또한 워드라인(WL0...WL254, WL255)은 제1 전송 선로(301, 302, 303) 또는 제2 전송 선로(311, 312, 313)와 수직하게 배열될 수 있다.
상술한 구조의 메모리 소자에서 각 메모리 어레이는 앞에서 설명한 제1 실시예 또는 제2 실시예와 동일한 배치로 형성될 수 있다. 예컨대, 반도체 메모리 소자를 구성하는 메모리 어레이 내의 어느 하나의 단위 메모리 셀에 접근하기 위한 경로를 고려하면, 제1 신호 송신/수신부(100)로부터 제1 전송 선로(301), 단위 메모리 셀(WL254) 및 제2 전송 선로(311)를 거쳐 제2 신호 송신/수신부(110)로 유입되는 신호 경로(540) 상의 전체 기생 저항의 합은, 제1 신호 송신/수신부(100)로부 터 제1 전송 선로(303), 단위 메모리 셀(WL0) 및 제2 전송 선로(313)를 거쳐 제2 신호 송신/수신부(110)로 유입되는 신호 경로(541) 상의 전체 기생 저항의 합과 동일하도록 형성될 수 있다.
다시 말해서, 반도체 메모리 소자에서 메모리부 내에 형성되는 복수개의 반도체 메모리 어레이 각각의 제1 전송 선로(301, 302, 303) 및 제2 전송 선로(311, 312, 313)의 전기저항을 일정하게 형성하면, 각각의 단위 메모리 셀의 위치와 무관하게 신호의 전송 경로에 따른 전기 저항의 합이 일정하도록 배치된 반도체 메모리 소자를 제조할 수 있다. 제1 전송 선로 및 제2 전송 선로 상의 기생 전기 저항을 동일하게 형성하는 것은, 예컨대 메모리부에 형성된 신호선의 치수, 트랜지스터 및 가변저항소자들을 연결하는 컨택플러그의 개수 등을 동일하게 함으로써 용이하게 구현할 수 있다. 아울러, 여기서 제1 전송 선로 및 제2 전송 선로 상의 전기 저항의 합은 반드시 수치상으로 완전히 동일함을 의미하지는 않으며, 메모리 셀의 억세스에 필요한 최소한의 변동폭을 유지할 수 있는 정도의 동일함이면 족하다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 메모리 어레이 구조에 있어서 이상적인 전송선로를 가정한 경우의 회로도.
도 2는 종래의 기술에 따른 메모리 어레이 구조에 있어서 실제적인 전송선로에서의 전기저항을 포함한 경우의 회로도.
도 3은 본 발명의 제1 실시예에 따른 메모리 어레이 구조를 간략히 나타낸 블록 다이어그램.
도 4는 본 발명의 제1 실시예에 따른 메모리 어레이 구조를 나타낸 블록 다이어그램.
도 5는 본 발명의 제2 실시예에 따른 메모리 어레이 구조를 나타낸 회로도.
도 6은 본 발명의 일 실시예에 따른 단위 메모리 셀의 데이터를 읽거나 쓰기 위하여 필요한 전류 및 전압의 관계를 종래의 기술과 비교하여 나타낸 그래프.
도 7은 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 구조를 간략히 나타낸 회로도.

Claims (11)

  1. 반도체 메모리 어레이(memory array)에 있어서,
    데이터를 기억하는 복수개의 단위 메모리 셀을 구비하는 셀 어레이;
    상기 단위 메모리 셀에 신호를 송신하거나 상기 단위 메모리 셀을 거친 신호를 수신하기 위해 상기 셀어레이의 일측에 배치된 제1 신호 송신/수신부;
    상기 단위 메모리 셀에 신호를 송신하거나 상기 단위 메모리 셀을 거친 신호를 수신하기 위해 상기 셀어레이의 타측에 배치된 제2 신호 송신/수신부;
    상기 복수개의 단위 메모리 셀의 일단과 상기 제1 신호 송신/수신부를 연결하는 제1 전송 선로; 및
    상기 복수개의 단위 메모리 셀의 타단과 상기 제2 신호 송신/수신부를 연결하는 제2 전송 선로를 포함하고,
    어느 하나의 단위 메모리 셀과 상기 제1 및 제2 신호 송신/수신부가 연결되는 신호 경로에 있어서의 전기 저항의 합이, 다른 단위 메모리 셀과 상기 제1 및 제2 신호 송신/수신부가 연결되는 신호 경로에 있어서의 전기저항의 합과 실질적으로 동일한 반도체 메모리 어레이.
  2. 제1항에 있어서,
    동일한 메모리 어레이 내의 하나의 단위 메모리 셀과 다른 단위 메모리 셀의 신호경로에 있어서 상기 제1 전송 선로 상의 경로차의 전기 저항과 상기 제2 전송 선로 상의 경로차의 전기 저항이 동일한 것을 특징으로 하는 반도체 메모리 어레 이.
  3. 제1항 또는 제2항 중 어느 한 항에 있어서,
    상기 단위 메모리 셀은, 데이터를 기억하는 가변저항소자; 및 일단이 상기 가변저항소자의 일단과 연결돠어 데이터를 읽거나 쓰기 위한 억세스를 제어하는 억세스 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 어레이.
  4. 제3항에 있어서,
    상기 억세스 트랜지스터의 제어단이 연결된 워드라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 어레이.
  5. 데이터를 기억하는 복수개의 단위 메모리 셀; 상기 복수개의 단위 메모리 셀 각각의 일단이 연결된 제1 전송 선로; 및 상기 복수개의 단위 메모리 셀 각각의 타단이 연결된 제2 전송선로;를 포함하는 메모리부와,
    상기 제1 전송 선로와 연결되어 상기 단위 메모리 셀에 신호를 송신하거나 상기 단위 메모리 셀을 거친 신호를 수신하는 제1 신호 송신/수신부; 및 상기 제2 전송 선로와 연결되어 상기 단위 메모리 셀에 신호를 송신하거나 상기 단위 메모리 셀을 거친 신호를 수신하는 제2 신호 송신/수신부;를 포함하는 주변회로부를 포함하고,
    어느 하나의 단위 메모리 셀과 상기 제1 및 제2 신호 송신/수신부가 연결되는 신호 경로에 있어서의 전기 저항의 합이, 다른 단위 메모리 셀과 상기 제1 및 제2 신호 송신/수신부가 연결되는 신호 경로에 있어서의 전기저항의 합과 실질적으로 동일한 반도체 메모리 소자.
  6. 제5항에 있어서,
    동일한 메모리 어레이 내의 하나의 단위 메모리 셀과 다른 단위 메모리 셀의 신호 경로에 있어서 상기 제1 전송 선로 상의 경로차의 전기 저항과 상기 제2 전송 선로 상의 경로차의 전기 저항이 동일한 것을 특징으로 하는 반도체 메모리 소자.
  7. 제5항 또는 제6항에 있어서,
    상기 단위 메모리 셀은, 데이터를 기억하는 가변저항소자; 및 일단이 상기 가변저항소자의 일단과 연결되어 데이터를 읽거나 쓰기 위한 억세스를 제어하는 억세스 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 메모리부는 상기 억세스 트랜지스터의 제어단이 연결된 워드라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제5항 또는 제6항에 있어서,
    상기 제1 신호 송신/수신부는 상기 메모리부를 중심으로 상기 제2 신호 송신/수신부와 대향하게 배치된 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 제1 전송 선로 및 상기 제2 전송 선로는 상기 메모리부 내에서 서로 평행하게 배치된 것을 특징으로 하는 반도체 메모리 소자.
  11. 제8항에 있어서,
    상기 제1 전송 선로 및 상기 제2 전송 선로는 상기 메모리부 내에서 서로 평행하게 배치되고, 상기 워드라인은 상기 제1 및 제2 전송 선로와 수직하게 배치된 것을 특징으로 하는 반도체 메모리 소자.
KR1020090056035A 2009-06-23 2009-06-23 반도체 메모리 어레이 및 이를 포함하는 반도체 메모리 소자 KR101019895B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090056035A KR101019895B1 (ko) 2009-06-23 2009-06-23 반도체 메모리 어레이 및 이를 포함하는 반도체 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090056035A KR101019895B1 (ko) 2009-06-23 2009-06-23 반도체 메모리 어레이 및 이를 포함하는 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
KR20100137813A KR20100137813A (ko) 2010-12-31
KR101019895B1 true KR101019895B1 (ko) 2011-03-04

Family

ID=43511353

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090056035A KR101019895B1 (ko) 2009-06-23 2009-06-23 반도체 메모리 어레이 및 이를 포함하는 반도체 메모리 소자

Country Status (1)

Country Link
KR (1) KR101019895B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164627B2 (en) * 2019-01-25 2021-11-02 Micron Technology, Inc. Polarity-written cell architectures for a memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040040389A (ko) * 2002-11-06 2004-05-12 샤프 가부시키가이샤 비휘발성 반도체 기억장치
KR20050025076A (ko) * 2003-09-03 2005-03-11 샤프 가부시키가이샤 반도체 기억장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040040389A (ko) * 2002-11-06 2004-05-12 샤프 가부시키가이샤 비휘발성 반도체 기억장치
KR20050025076A (ko) * 2003-09-03 2005-03-11 샤프 가부시키가이샤 반도체 기억장치

Also Published As

Publication number Publication date
KR20100137813A (ko) 2010-12-31

Similar Documents

Publication Publication Date Title
USRE46920E1 (en) Semiconductor memory device with variable resistance element
JP4538067B2 (ja) 半導体記憶装置
US8040718B2 (en) Semiconductor memory device
US8014219B2 (en) Semiconductor memory device
KR101986335B1 (ko) 보상 저항성 소자를 포함하는 저항성 메모리 장치
US20050185453A1 (en) Stacked magnetic memory structure
US8773890B2 (en) Semiconductor memory device
US9330732B2 (en) Semiconductor memory device
US7719882B2 (en) Advanced MRAM design
US20150043272A1 (en) Spin-Transfer Torque Magnetic Random Access Memory (STTMRAM) With Enhanced Write Current
US20230245692A1 (en) Midpoint sensing reference generation for stt-mram
US8542543B2 (en) Variable resistance memory device having equal resistances between signal paths regardless of location of memory cells within the memory array
KR102455151B1 (ko) 자기 저항 랜덤 액세스 메모리 내에서 자기-참조 읽기를 수행하는 방법 및 장치
KR101019895B1 (ko) 반도체 메모리 어레이 및 이를 포함하는 반도체 메모리 소자
US6925003B2 (en) Magnetic memory cell structure
US9767863B2 (en) Redundancy memory device comprising a plurality of selecting circuits
CN113539317B (zh) 存储器及存储器的读写方法
KR101119160B1 (ko) 자기 메모리 셀
KR20090105021A (ko) 자기 메모리 셀

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140122

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160121

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180122

Year of fee payment: 8