JP2012212477A - 抵抗変化メモリ - Google Patents
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Abstract
【解決手段】実施形態に係わる抵抗変化メモリのメモリセルは、直列接続される抵抗変化素子RW及び積層構造Cを備える。抵抗変化素子RWを第1の抵抗値からそれよりも低い第2の抵抗値に変化させる第1の動作において、メモリセルMCに第1の電圧パルスを印加する。第1の電圧パルスの振幅は、積層構造Cがキャパシタとして機能する第1の電圧領域内にあり、第1の電圧パルスは、Ron×C < T-lead < Roff×C、 Ron×C < T-trailを満たす。但し、T-leadは、第1の電圧パルスの立ち上がり時間[sec]であり、T-trailは、第1の電圧パルスの立ち下り時間[sec]であり、Roffは、第1の抵抗値[Ω]であり、Ronは、第2の抵抗値[Ω]であり、Cは、キャパシタの容量[F]である。
【選択図】図4
Description
A. 抵抗変化素子RWが高抵抗状態(オフ状態)のときに、抵抗変化素子RWを高抵抗状態から低抵抗状態に変化させるのに十分な大きさのセット電圧が、抵抗変化素子RWに印加されること、
B. 抵抗変化素子RWが低抵抗状態(オン状態)のときに、抵抗変化素子RWに流れる電流(抵抗変化素子RWに印加される電圧)が引き起こす低抵抗状態の抵抗値の変化が十分に小さいこと、
を条件に決定される。
図4の抵抗変化素子RW及び積層構造(キャパシタ)Cから構成される直列回路(メモリセルMC)には、定常的に電流が流れない(抵抗変化素子RWには電圧が印加されない)が、過渡的な応答を利用すれば、オフ状態の抵抗変化素子RWに十分に大きなセット電圧を印加することができる。
T-lead < Roff×C …(1)
を満たす。
図4の抵抗変化素子RW及び積層構造(キャパシタ)Cから構成される直列回路(メモリセルMC)の過渡的な応答を利用すれば、オン状態の抵抗変化素子RWに印加される電圧を小さくし、それに流れる電流を十分に小さくすることができる。
Ron×C < T-lead …(2)
Ron×C < T-trail …(3)
を満たす。
抵抗変化素子RWがオフ状態のときにそれに印加される最大電圧は、T-leadが短いほど大きくなる。
T-lead ≦ Roff×C×0.3 …(4)
を満たしているのが望ましい。
抵抗変化素子RWがオフ状態のときにそれに十分な大きさのセット電圧が印加されると共に、積層構造C内の絶縁層Iに不要な電圧ストレスを与えないための条件を説明する。
T-width ≦ Roff×C×0.3 …(5)
を満たしているのが望ましい。
セット動作中においては、条件Bに示すように、セット(オフ状態からオン状態への変化)が完了したとき、オン状態の抵抗変化素子RWに印加される電圧を十分に小さくし、それに流れる電流を十分に小さくすることが必要である。
T-lead ≧ Ron×C×10 …(6)
T-trail ≧ Ron×C×10 …(7)
を満たしているのが望ましい。
第1の電圧パルスが連続する複数の電圧パルスの集合であるとき、抵抗変化素子RWに印加される最大電圧が一定値を下回らないための条件(抵抗変化素子RWに印加される最大電圧の変化を抑制するための条件)を説明する。
V(RW) = V(total)-V(C) …(8)
で表される。
T-period ≧ T-width×5 …(9)
を満たしているのが望ましい。
・ リセット動作
リセット動作は、セット動作と同様に、過渡応答を利用する。この場合、オン状態の抵抗変化素子RWに十分な電圧を印加するためには、セット時と同じ理由により、第2の電圧パルスは、
T-lead ≦ Ron×C×0.3 …(10)
T-trail ≦ Ron×C×0.3 …(11)
であることが必要である。
T-width ≦ Ron×C×0.3 …(12)
T-period ≧ Twidth ×5 …(13)
であることが望ましい。
第3の電圧パルスを印加して、読み出し動作も、セット動作と同様に、過渡応答を利用する。この場合、オン状態及びオフ状態の抵抗変化素子RWに共に十分な電圧を印加するためには、セット時と同じ理由により、第3の電圧パルスは、
T-lead ≦ Ron×C×0.3 …(14)
T-trail ≦ Ron×C×0.3 …(15)
であることが必要である。
T-width ≦ Ron×C×0.3 …(16)
T-period ≧ Twidth ×5 …(17)
であることが望ましい。
・ リセット動作
リセット動作で定常状態を利用する場合について説明する。
第3の電圧パルスを印加して読み出し動作で定常状態を利用する場合について説明する。ここでは、キャパシタの絶縁層Iは、読み出しに必要な電圧が抵抗変化素子に印加された場合に抵抗変化素子RWに流れる電流Ireadを流す必要があり、図13(a)及び(b)に示すようなMIMダイオードの特性を利用して、読み出し電圧Vreadは、第2の電圧領域の範囲内になければならない。
以上、実施形態によれば、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる動作において、抵抗変化素子に流れる電流を制限する新たな技術により、低抵抗状態の抵抗値のばらつきを防止することができる。
Claims (16)
- 直列接続される抵抗変化素子及び積層構造を備えるメモリセルと、前記抵抗変化素子を第1の抵抗値からそれよりも低い第2の抵抗値に変化させる第1の動作を制御する制御回路と、前記第1の動作において前記メモリセルに印加する第1の電圧パルスを生成する電圧パルス生成回路とを具備し、
前記積層構造は、2つの導電層とこれらの間の絶縁層とを備え、
前記第1の電圧パルスの振幅は、前記積層構造がキャパシタとして機能する第1の電圧領域内にあり、
前記第1の電圧パルスは、
Ron×C < T-lead < Roff×C
Ron×C < T-trail
但し、T-leadは、前記第1の電圧パルスの立ち上がり時間[sec]であり、T-trailは、前記第1の電圧パルスの立ち下り時間[sec]であり、Roffは、前記第1の抵抗値[Ω]であり、Ronは、前記第2の抵抗値[Ω]であり、Cは、前記キャパシタの容量[F]である
を満たすことを特徴とする抵抗変化メモリ。 - 前記第1の電圧パルスは、さらに、T-lead ≦ Roff×C×0.3を満たすことを特徴とする請求項1に記載の抵抗変化メモリ。
- 前記第1の電圧パルスは、さらに、T-lead ≧ Ron×C×10、及び、T-trail ≧ Ron×C×10を満たすことを特徴とする請求項1又は2に記載の抵抗変化メモリ。
- 前記第1の電圧パルスは、連続する10以下の複数の電圧パルスの集合であり、かつ、
T-period ≧ T-width×5
但し、T-periodは、前記複数の電圧パルスの周期であり、T-widthは、前記複数の電圧パルスのパルス幅である
を満たすことを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化メモリ。 - 前記第1の電圧パルスは、さらに、T-width ≦ Roff×C×0.3を満たすことを特徴とする請求項1乃至4のいずれか1項に記載の抵抗変化メモリ。
- 前記絶縁層は、Al酸化物、Hf酸化物、Ti酸化物及びLa酸化物の少なくとも1つを含むことを特徴とする請求項1乃至5のいずれか1項に記載の抵抗変化メモリ。
- 前記抵抗変化素子は、Al酸化物、Hf酸化物、Ti酸化物及びLa酸化物の少なくとも1つを含むことを特徴とする請求項1乃至6のいずれか1項に記載の抵抗変化メモリ。
- 前記絶縁層と前記抵抗変化素子は、同一の金属元素及び酸素元素を含み、前記絶縁層内の酸素濃度は、前記抵抗変化素子内の酸素濃度よりも高いことを特徴とする請求項1乃至7のいずれか1項に記載の抵抗変化メモリ。
- 前記制御回路は、前記抵抗変化素子を前記第2の抵抗値から前記第1の抵抗値に変化させる第2の動作を制御し、
前記電圧パルス生成回路は、前記第2の動作において前記メモリセルに印加する第2の電圧パルスを生成し、
前記第2の電圧パルスの極性は、前記第1の電圧パルスの極性と同じであり、
前記第2の電圧パルスの振幅は、前記第1の電圧領域内にあり、かつ、前記第1の電圧パルスの振幅よりも小さい
ことを特徴とする請求項1乃至8のいずれか1項に記載の抵抗変化メモリ。 - 前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、
前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、
前記第3の電圧パルスの極性は、前記第1の電圧パルスの極性と同じであり、
前記第3の電圧パルスの振幅は、前記第1の電圧領域内にあり、かつ、前記第1及び第2の電圧パルスの振幅よりも小さい
ことを特徴とする請求項9に記載の抵抗変化メモリ。 - 前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、
前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、
前記第3の電圧パルスの極性は、前記第1の電圧パルスの極性と異なり、
前記第3の電圧パルスの振幅は、前記積層構造が整流素子として機能する第2の電圧領域内にある
ことを特徴とする請求項9に記載の抵抗変化メモリ。 - 前記制御回路は、前記抵抗変化素子を前記第2の抵抗値から前記第1の抵抗値に変化させる第2の動作を制御し、
前記電圧パルス生成回路は、前記第2の動作において前記メモリセルに印加する第2の電圧パルスを生成し、
前記第2の電圧パルスの極性は、前記第1の電圧パルスの極性と異なり、
前記第2の電圧パルスの振幅は、前記第1の電圧領域内にある
ことを特徴とする請求項1乃至8のいずれか1項に記載の抵抗変化メモリ。 - 前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、
前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、
前記第3の電圧パルスの極性は、前記第1の電圧パルスの極性と同じであり、
前記第3の電圧パルスの振幅は、前記第1の電圧領域内にあり、かつ、前記第1の電圧パルスの振幅よりも小さい
ことを特徴とする請求項12に記載の抵抗変化メモリ。 - 前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、
前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、
前記第3の電圧パルスの極性は、前記第2の電圧パルスの極性と同じであり、
前記第3の電圧パルスの振幅は、前記第1の電圧領域内にあり、かつ、前記第2の電圧パルスの振幅よりも小さい
ことを特徴とする請求項12に記載の抵抗変化メモリ。 - 前記制御回路は、前記抵抗変化素子を前記第2の抵抗値から前記第1の抵抗値に変化させる第2の動作を制御し、
前記電圧パルス生成回路は、前記第2の動作において前記メモリセルに印加する第2の電圧パルスを生成し、
前記第2の電圧パルスの極性は、前記第1の電圧パルスの極性と異なり、
前記第2の電圧パルスの振幅は、前記積層構造が整流素子として機能する第2の電圧領域内にある
ことを特徴とする請求項1乃至8のいずれか1項に記載の抵抗変化メモリ。 - 前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、
前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、
前記第3の電圧パルスの極性は、前記第1の電圧パルスの極性と異なり、
前記第3の電圧パルスの振幅は、前記第2の電圧領域内にあり、かつ、前記第2の電圧パルスの振幅よりも小さい
ことを特徴とする請求項15に記載の抵抗変化メモリ。
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