JP2015037088A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】動作電圧を低減できる不揮発性記憶装置を提供する。【解決手段】抵抗変化素子１０は、第１電極１１と第２電極１２と抵抗変化層１５とを含む。抵抗変化層１５は、第１電極１１と第２電極１２との間に設けられ、第１状態と第１状態よりも抵抗が高い第２状態との間で可逆的に遷移する。第１電圧を印加したときに第１状態の抵抗変化素子に流れる電流をＩｆ１とする。絶対値Ｖ２がＶ１よりも小さい第２電圧を印加したときに第１状態の抵抗変化素子に流れる電流をＩｆ２とする。第１電圧を印加したときに第２状態の抵抗変化素子に流れる電流をＩｓ１とする。第２電圧を印加したときに第２状態の抵抗変化素子に流れる電流をＩｓ２とする。抵抗変化素子は、これらの電圧、電流間で特定の条件を満たす。【選択図】図１

Description

本発明の実施形態は、不揮発性記憶装置に関する。

不揮発性記憶装置として、抵抗変化メモリ（抵抗変化型の不揮発性記憶装置）がある。抵抗変化メモリでは、例えば、ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリなどのＭＯＳＦＥＴをメモリセルとして用いる半導体メモリに比べて、大容量化が容易である。こうした抵抗変化型の不揮発性記憶装置において、動作電圧の低減が望まれる。

特開２０１３−６２４０１号公報

本発明の実施形態は、動作電圧を低減できる不揮発性記憶装置を提供する。

本発明の実施形態によれば、抵抗変化素子を備えた不揮発性記憶装置が提供される。前記抵抗変化素子は、第１電極と、第２電極と、抵抗変化層と、を含む。前記抵抗変化層は、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極とを介して印加される電圧及び供給される電流の少なくともいずれかにより、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間で可逆的に遷移する。前記第１電極と前記第２電極との間に第１電圧を印加したときに、前記第１状態の前記抵抗変化素子に流れる電流をＩｆ１とする。前記第１電圧の絶対値をＶ１とする。前記第１電極と前記第２電極との間に絶対値が前記Ｖ１よりも小さい第２電圧を印加したときに、前記第１状態の前記抵抗変化素子に流れる電流をＩｆ２とする。前記第２電圧の絶対値をＶ２とする。前記第１電極と前記第２電極との間に前記第１電圧を印加したときに、前記第２状態の前記抵抗変化素子に流れる電流をＩｓ１とする。前記第１電極と前記第２電極との間に前記第２電圧を印加したときに、前記第２状態の前記抵抗変化素子に流れる電流をＩｓ２とする。このとき、前記抵抗変化素子は、
で表される条件を満たす。

第１の実施形態に係る不揮発性記憶装置を模式的に表す断面図である。 図２（ａ）及び図２（ｂ）は、第１の実施形態に係る不揮発性記憶装置の特性の一例を表すグラフ図である。 第１の実施形態に係る不揮発性記憶装置の特性の一例を表すグラフ図である。 第１の実施形態に係る不揮発性記憶装置の特性の一例を表すグラフ図である。 第１の実施形態に係る別の不揮発性記憶装置を模式的に表す断面図である。 第２の実施形態に係る不揮発性記憶装置を模式的に表す断面図である。 第２の実施形態に係る不揮発性記憶装置の特性の一例を表すグラフ図である。 第２の実施形態に係る不揮発性記憶装置の動作の一例を模式的に表すフローチャートである。 第３の実施形態に係る不揮発性記憶装置を模式的に表す斜視図である。 第３の実施形態に係る不揮発性記憶装置を模式的に表す回路図である。 第３の実施形態に係る不揮発性記憶装置の一部を模式的に表す断面図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る不揮発性記憶装置を模式的に表す断面図である。
図１に表したように、本実施形態に係る不揮発性記憶装置１１０は、抵抗変化素子１０を備える。抵抗変化素子１０は、第１電極１１と、第２電極１２と、抵抗変化層１５と、を備える。抵抗変化層１５は、第１電極１１と第２電極１２との間に設けられる。

抵抗変化層１５には、例えば、第１電極１１と第２電極１２とを介して電圧が印加される。抵抗変化層１５には、例えば、第１電極１１と第２電極１２とを介して電流が供給される。抵抗変化層１５は、印加された電圧及び供給された電流の少なくともいずれかにより、抵抗が低い第１状態（低抵抗状態）と、第１状態よりも抵抗が高い第２状態（高抵抗状態）との間を可逆的に遷移可能である。

不揮発性記憶装置１１０は、抵抗変化層１５の状態の遷移により、情報の記憶を行う。例えば、高抵抗状態をデジタル信号の「０」とし、低抵抗状態をデジタル信号の「１」とする。これにより、デジタル信号の１ビットの情報を記憶することができる。

ここで、第１電極１１と第２電極１２との並ぶ方向（積層方向）をＺ軸方向とする。Ｚ軸方向は、例えば、第１電極１１の表面、第２電極１２の表面、及び、抵抗変化層１５の表面に対して直交する。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。

第１電極１１及び第２電極１２のそれぞれには、例えば、Ｔｉ、ＴｉＮ_ｘ、Ｔａ、ＴａＮ_ｘ、Ｗ、ＷＮ_ｘ、Ｓｉの少なくともいずれかが用いられる。第１電極１１及び第２電極１２のそれぞれは、例えば、上記材料のうちの少なくとも２種類をＺ軸方向に積層させた積層構造としてもよい。

抵抗変化層１５には、例えば、金属酸化物が用いられる。抵抗変化層１５には、例えば、ＨｆＯ_ｘ、ＴｉＯ_ｘ、ＴａＯ_ｘ、ＳｉＯ_ｘ、ＨｆＯ_ｘＮ_ｙ、ＴｉＯ_ｘＮ_ｙ、ＴａＯ_ｘＮ_ｙ、ＳｉＯ_ｘＮ_ｙ、ＡｌＯ_ｘ、ＡｌＯ_ｘＮ_ｙの少なくともいずれかが用いられる。抵抗変化層１５は、例えば、上記材料のうちの少なくとも２種類をＺ軸方向に積層させた積層構造としてもよい。

不揮発性記憶装置１１０では、抵抗変化層１５中に生成される酸素欠損の量や分布を第１電極１１と第２電極１２との間に与える電圧ストレスによって変化させる。これにより、抵抗変化層１５の電気抵抗値が変化する。

例えば、抵抗変化層１５を第２状態から第１状態に遷移させる場合、第１電極１１と第２電極１２との間に、セット電圧を印加する。すなわち、セット電圧は、抵抗変化層１５を第２状態から第１状態に遷移させる電圧である。セット電圧では、例えば、第２電極１２の電位を第１電極１１の電位よりも高くする。これとは反対に、第１電極１１の電位を第２電極１２の電位より高くしてもよい。以下では、抵抗変化層１５を第２状態から第１状態に遷移させる動作を、「セット動作」と称す。

抵抗変化層１５を第１状態から第２状態に遷移させる場合、第１電極１１と第２電極１２との間に、リセット電圧を印加する。すなわち、リセット電圧は、抵抗変化層１５を第１状態から第２状態に遷移させる電圧である。リセット電圧は、セット電圧に対して逆向きの電圧である。例えば、セット電圧において、第２電極１２の電位を第１電極１１の電位よりも高くした場合、リセット電圧では、第１電極１１の電位を第２電極１２の電位よりも高くする。以下では、抵抗変化層１５を第１状態から第２状態に遷移させる動作を、「リセット動作」と称す。また、以下では、セット電圧を印加する電圧の向きを「順方向」と称し、リセット電圧を印加する電圧の向きを「逆方向」と称す。

抵抗変化層１５の状態を読み出す場合、第１電極１１と第２電極１２との間に、読み出し電圧を印加する。読み出し電圧の向きは、順方向でもよいし、逆方向でもよい。例えば、順方向に読み出し電圧を印加する場合には、読み出し電圧の電圧絶対値を、セット電圧の電圧絶対値よりも低くする。逆方向に読み出し電圧を印加する場合には、読み出し電圧の電圧絶対値を、リセット電圧の電圧絶対値よりも低くする。読み出し電圧を印加したときに、抵抗変化素子１０に流れる電流を読み取る。これにより、抵抗変化層１５が、第１状態であるか第２状態であるかを判別することができる。

不揮発性記憶装置１１０では、抵抗変化素子１０が、下記の（１）式で表される条件を満たす。これにより、不揮発性記憶装置１１０では、例えば、リセット電圧を低減することができる。すなわち、不揮発性記憶装置１１０において、動作電圧を低減することができる。
（１）式において、Ｖ１は、第１電極１１と第２電極１２との間に印加される第１電圧の絶対値である。Ｖ２は、第１電極１１と第２電極１２との間に印加される第２電圧の絶対値である。第１電圧Ｖ１及び第２電圧Ｖ２は、順方向の電圧でもよいし、逆方向の電圧でもよい。第１電圧Ｖ１は、セット電圧の絶対値及びリセット電圧の絶対値よりも小さい。第２電圧Ｖ２は、例えば、第１電圧Ｖ１よりも低い。第１電圧Ｖ１は、例えば、読み出し電圧であり、第２電圧Ｖ２は、第１電圧Ｖ１よりも低い読み出し電圧である。

また、（１）式において、Ｉｆ１は、第１電極１１と第２電極１２との間に第１電圧Ｖ１を印加したときに、第１状態の抵抗変化素子１０に流れる電流である。Ｉｆ２は、第１電極１１と第２電極１２との間に第２電圧Ｖ２を印加したときに、第１状態の抵抗変化素子１０に流れる電流である。Ｉｓ１は、第１電極１１と第２電極１２との間に第１電圧Ｖ１を印加したときに、第２状態の抵抗変化素子１０に流れる電流である。Ｉｓ２は、第１電極１１と第２電極１２との間に第２電圧Ｖ２を印加したときに、第２状態の抵抗変化素子１０に流れる電流である。

なお、不揮発性記憶装置１１０の動作においては、例えば、セット動作やリセット動作を行った後に、抵抗変化層１５が所望の状態に遷移していない場合がある。従って、電流Ｉｆ１は、より詳しくは、セット動作を行った後の抵抗変化素子１０に対して第１電圧Ｖ１を印加したときに、抵抗変化素子１０に流れる電流である。電流Ｉｆ２は、より詳しくは、セット動作を行った後の抵抗変化素子１０に対して第２電圧Ｖ２を印加したときに、抵抗変化素子１０に流れる電流である。電流Ｉｓ１は、より詳しくは、リセット動作を行った後の抵抗変化素子１０に対して第１電圧Ｖ１を印加したときに、抵抗変化素子１０に流れる電流である。電流Ｉｓ２は、より詳しくは、リセット動作を行った後の抵抗変化素子１０に対して第２電圧Ｖ２を印加したときに、抵抗変化素子１０に流れる電流である。

図２（ａ）及び図２（ｂ）は、第１の実施形態に係る不揮発性記憶装置の特性の一例を表すグラフ図である。
図２（ａ）及び図２（ｂ）は、抵抗変化素子１０の第１状態及び第２状態のＩ（電流）−Ｖ（電圧）特性の一例を表す。また、図２（ａ）及び図２（ｂ）では、抵抗変化層１５がＨｆＯ_ｘを含む抵抗変化素子１０のＩ−Ｖ特性を例示する。

図２（ａ）及び図２（ｂ）に表したように、抵抗変化素子１０の各抵抗状態は、第１電極１１と第２電極１２との間に印加する電圧の平方根と、電圧を印加したときに流れる電流の自然対数と、で表すことにより、直線性を示す。

このため、第１状態の抵抗変化素子１０に第１電圧Ｖ１及び第２電圧Ｖ２を印加したときのｌｎ（Ｉ）−Ｖ^０．５特性の傾きをｋ１とし、Ｋ１＝１／ｋ１／ｋ１と定義すると、Ｋ１は、下記の（３）式で表すことができる。


同様に、第２状態の抵抗変化素子１０に第１電圧Ｖ１及び第２電圧Ｖ２を印加したときのｌｎ（Ｉ）−Ｖ^０．５特性の傾きをｋ２とし、Ｋ２＝１／ｋ２／ｋ２と定義すると、Ｋ２は、下記の（４）式で表すことができる。


本願発明者は、第１状態のＫ１と第２状態とＫ２との比（Ｋ２／Ｋ１）とリセット電圧とに相関があることを見出した。

図３は、第１の実施形態に係る不揮発性記憶装置の特性の一例を表すグラフ図である。 図３に表したように、比（Ｋ２／Ｋ１）が１．２以下の領域では、リセット電圧Ｖｒｅｓｅｔが、１．４Ｖ〜１．６Ｖ程度である。これに対して、比（Ｋ２／Ｋ１）が１．２よりも大きい領域では、リセット電圧Ｖｒｅｓｅｔが、１．９Ｖ〜２．０Ｖ程度である。

このように、Ｋ２／Ｋ１≦１．２を満たすようにする。すなわち、上記の（１）式を満たすようにする。これにより、リセット電圧を低減させることができる。例えば、リセット電圧のバラツキを抑えることもできる。

図４は、第１の実施形態に係る不揮発性記憶装置の特性の一例を表すグラフ図である。 図４は、Ｋ１とＫ２／Ｋ１との関係の一例を表す。
図４に表したように、Ｋ１が大きいほど、Ｋ２／Ｋ１は小さい値を示す。すなわち、Ｋ２／Ｋ１≦１．２を満たすリセットにするには、Ｋ１を大きくすればよい。より具体的には、Ｋ１≧０．０１２５にする。これにより、Ｋ２／Ｋ１≦１．２を満たすことができる。

半導体装置の集積度が高くなると共に、これを構成するトランジスタ等の回路パターンがますます微細化している。これによる配線の細線化に伴い、回路パターンの寸法精度と位置精度とを向上させるための技術が要請される。この事情は、半導体メモリの分野においても例外ではない。

ＤＲＡＭ、ＳＲＡＭ、または、フラッシュメモリ等の半導体メモリは、ＭＯＳＦＥＴをメモリセルとして使用する。このような半導体メモリでは、回路パターンの微細化の比率を上回る比率での寸法精度の向上が要請される。このため、微細な回路パターンを形成するフォトリソグラフィー技術に大きな負荷が課せられており、これが製品コストを上昇させる要因の一つになっている。

この問題点を打破するメモリの後継候補として抵抗変化メモリが注目されている。抵抗変化メモリでは、前述のように、電圧パルスの印加によって抵抗変化層の抵抗値が変化し、その抵抗値が不揮発に保持される。抵抗変化メモリは２端子素子であるため、構造が単純である。このため、例えば、所謂クロスポイント型のメモリセルアレイを構成することで、比較的容易に大容量化を実現することができる。

大容量化における抵抗変化メモリのメリットを享受するには、周辺回路部分の面積が小さい必要がある。しかしながら、動作電圧が大きいと、周辺回路には高い耐圧が求められるために周辺回路の占める面積が増大する。また、動作電圧値のばらつきが大きい場合、ベリファイ動作に時間を要するため、同一データ転送レートを維持する為にセンスアンプ数の増大が必要で、やはり周辺回路面積が増大してしまう。

本願発明者は、第１状態のときの電流−電圧特性と、第２状態のときの電流−電圧特性と、について鋭意検討を行い、（１）式で表される条件を満たすときに、リセット電圧を低減できることを見出した。すなわち、第１状態のときのｌｎ（Ｉ）−Ｖ^０．５特性の傾きｋ１が、第２状態のときのｌｎ（Ｉ）−Ｖ^０．５特性の傾きｋ２に対して所定値以下のときに、リセット電圧を低減できることを見出した。例えば、図２（ｂ）に表した状態のときに、図２（ａ）に表した状態のときよりもリセット電圧を低減できることを見出した。これは、本願発明者の検討によって初めて見出された効果である。

本実施形態に係る不揮発性記憶装置１１０では、リセット電圧を低減することができる。すなわち、動作電圧を低減させることができる。また、リセット電圧のバラツキを抑えることもできる。従って、本実施形態に係る不揮発性記憶装置１１０では、周辺回路面積の増大を抑制することができる。例えば、不揮発性記憶装置１１０の高記憶密度化を実現できる。

図５は、第１の実施形態に係る別の不揮発性記憶装置を模式的に表す断面図である。
図５に表したように、不揮発性記憶装置１１２では、抵抗変化層１５が、第１部分１５ａと、第２部分１５ｂと、を含む。第２部分１５ｂは、第１部分１５ａと第２電極１２との間に設けられる。第２部分１５ｂの誘電率は、第１部分１５ａの誘電率よりも高い。第２部分１５ｂは、例えば、第１部分１５ａよりも酸素欠損１５ｄの形成され易い部分である。

図５に表したように、Ｋ１及びＫ２は、酸素欠損１５ｄが形成する伝導フィラメント１５ｆが接続していない、高抵抗箇所の距離に比例する値である。すなわち、Ｋ１及びＫ２は、伝導フィラメント１５ｆと第１電極１１との間のＺ軸方向の距離に比例する。従って、Ｋ１≧０．０１２５を満たすには、なるべく、短い伝導フィラメント１５ｆを形成する必要がある。しかし、伝導フィラメント１５ｆが短くなれば、当然ながら流れる電流は小さくなる。第１状態に適した電流を流すには、伝導フィラメント１５ｆは太くなる必要がある。換言すれば、伝導フィラメント１５ｆのＸ−Ｙ平面に平行な方向の長さを長くする必要がある。すなわち、なるべく太く、短い伝導フィラメント１５ｆを形成することが望ましい。

この実現には、抵抗変化層１５を、欠陥生成レートの異なる層の積層構造とすることが有効である。すなわち、第１部分１５ａと第２部分１５ｂとを抵抗変化層１５に設ける。これにより、抵抗変化層１５において、太く短い伝導フィラメント１５ｆを形成することができる。欠陥生成レートの速い層は欠陥生成層として機能し、欠陥生成レートの遅い層は非欠陥生成層として機能する。この例では、第１部分１５ａが、非欠陥生成層として機能し、第２部分１５ｂが、欠陥生成層として機能する。

この場合、第１部分１５ａ（非欠陥生成層）の存在により、伝導フィラメント１５ｆは一定値以上長くなり難くなる。第１状態の基準を満たす（一定値以上の電流を流す）には、自ずと第２部分１５ｂ（欠陥生成層）中に太い伝導フィラメント１５ｆが形成されることになる。すなわち、太く短い伝導フィラメント１５ｆを形成することが可能となる。これにより、例えば、Ｋ１≧０．０１２５の条件を満たし易くすることができる。例えば、より適切にリセット電圧を低減させることができる。

例えば、ＳｉＯ_ｘやＳｉＯ_ｘＮ_ｙではＨｆＯ_ｘに比べて欠陥が生成し難い。このため、例えば、第１部分１５ａには、ＳｉＯ_ｘやＳｉＯ_ｘＮ_ｙを用い、第２部分１５ｂには、ＨｆＯ_ｘを用いる。すなわち、積層構造としては、例えば、ＨｆＯ_ｘ／ＳｉＯ_ｘや、ＨｆＯ_ｘ／ＳｉＯ_ｘＮ_ｙなどが挙げられる。この場合、積層構造の順番は特に制限されない。すなわち、第１電極１１側にＨｆＯ_ｘがあってもよいし、第２電極１２側にＨｆＯ_ｘがあってもよい。

（第２の実施形態）
図６は、第２の実施形態に係る不揮発性記憶装置を模式的に表す断面図である。
図６に表したように、不揮発性記憶装置１２０は、制御部４０をさらに含む。制御部４０は、抵抗変化素子１０と電気的に接続されている。より詳しくは、制御部４０は、第１電極１１と第２電極１２とに電気的に接続されている。制御部４０は、例えば、第１電極１１と第２電極１２との間に電圧を印加することにより、抵抗変化層１５を第２状態から第１状態に遷移させるセット動作（第１動作）と、抵抗変化層１５を第１状態から第２状態に遷移させるリセット動作（第２動作）と、を行う。すなわち、制御部４０は、第１状態と第２状態とに抵抗変化層１５を遷移させる。なお、不揮発性記憶装置１２０において、抵抗変化層１５が、第１部分１５ａと第２部分１５ｂとを含んでもよい。

制御部４０は、セット動作において、第１電圧Ｖ１及び第２電圧Ｖ２の少なくとも２つの電圧を用いて読み出しを行う。制御部４０は、第１電圧Ｖ１を印加したときに抵抗変化素子１０に流れる電流Ｉｆ１が第１閾値Ｉｔｈ１以上であるか否かを判定するとともに、第２電圧Ｖ２を印加したときに抵抗変化素子１０に流れる電流Ｉｆ２が第２閾値Ｉｔｈ２以上であるか否かを判定する。読み出す電圧は、３つ以上でもよい。閾値は、例えば、複数の電圧のそれぞれに対応させて設定する。

そして、制御部４０は、電流Ｉｆ１が第１閾値Ｉｔｈ１以上で、かつ、電流Ｉｆ２が第２閾値Ｉｔｈ２以上であるときに、セット動作が完了したと判断する。すなわち、制御部４０は、下記の（５）式及び（６）式を共に満たした場合にのみ、セット動作が完了したと判断する。
Ｉｆ１≧Ｉｔｈ１・・・（５）
Ｉｆ２≧Ｉｔｈ２・・・（６）
第１閾値Ｉｔｈ１及び第２閾値Ｉｔｈ２は、例えば、制御部４０に予め記憶されている。第１閾値Ｉｔｈ１及び第２閾値Ｉｔｈ２は、例えば、別のメモリなどに予め記憶させておき、制御部４０がメモリから読み出すようにしてもよい。

第２閾値Ｉｔｈ２は、下記の（２）式を満たすようにする。
これにより、（５）式及び（６）式を満たした場合に、Ｋ１≧０．０１２５の条件を満たす確率を増大することが出来る。

図７は、第２の実施形態に係る不揮発性記憶装置の特性の一例を表すグラフ図である。 図７には、Ｋ１＝０．０２である状態ＳＴ１と、Ｋ２＝０．０１２５である状態ＳＴ２と、Ｋ３＝０．００８である状態ＳＴ３と、を図示している。制御部４０は、例えば、状態ＳＴ１及び状態ＳＴ２のときに、セット動作が完了したと判断する。そして、制御部４０は、例えば、状態ＳＴ３のときには、セット動作が完了していないと判断する。これにより、Ｋ１≧０．０１２５の条件を満たすことができる。すなわち、抵抗変化素子１０において、（１）式で表される条件を満たすことができる。

図８は、第２の実施形態に係る不揮発性記憶装置の動作の一例を模式的に表すフローチャートである。
図８は、制御部４０によるセット動作の一例を模式的に表す。
図８に表したように、制御部４０は、セット動作を行う場合、まず第１電極１１と第２電極１２との間に、セット電圧を印加する。制御部４０は、セット電圧を印加した後、第１電極１１と第２電極１２との間に第１電圧Ｖ１を印加し、抵抗変化素子１０に流れる電流Ｉｆ１の電流値を取得する。制御部４０は、第１電圧Ｖ１を印加した後、第１電極１１と第２電極１２との間に第２電圧Ｖ２を印加し、抵抗変化素子１０に流れる電流Ｉｆ２の電流値を取得する。

制御部４０は、電流Ｉｆ１の電流値及び電流Ｉｆ２の電流値を取得した後、電流Ｉｆ１の電流値が、第１閾値Ｉｔｈ１以上であるか否かを判定する。制御部４０は、電流Ｉｆ１の判定の後、電流Ｉｆ２の電流値が、第２閾値Ｉｔｈ２以上であるか否かを判定する。

電流Ｉｆ１が第１閾値Ｉｔｈ１よりも小さく、電流Ｉｆ２も第２閾値Ｉｔｈ２より小さい場合、抵抗変化層１５が、第２状態から第１状態に遷移していないと考えられる。このため、制御部４０は、この場合、セット電圧の印加に戻り、セット動作をやり直す。

電流Ｉｆ１が第１閾値Ｉｔｈ１以上で、電流Ｉｆ２が第２閾値Ｉｔｈ２よりも小さい場合、または、電流Ｉｆ１が第１閾値Ｉｔｈ１よりも小さく、電流Ｉｆ２が第２閾値Ｉｔｈ２以上である場合、抵抗変化層１５が、適切ではない抵抗状態に遷移していると考えられる。例えば、図２（ａ）に表した状態になっていると考えられる。このため、制御部４０は、この場合、一度リセット動作を行う。すなわち、制御部４０は、第１電極１１と第２電極１２との間に、リセット電圧を印加し、抵抗変化層１５を第２状態に戻す。このように、制御部４０は、電流Ｉｆ１及び電流Ｉｆ２のいずれか一方のみが閾値より小さい場合には、抵抗変化層１５を第２状態に戻してから、セット電圧の印加に戻り、セット動作をやり直す。

そして、電流Ｉｆ１が第１閾値Ｉｔｈ１以上で、電流Ｉｆ２も第２閾値Ｉｔｈ２以上である場合には、抵抗変化層１５が、適切に第１状態に遷移していると考えられる。例えば、図２（ｂ）に表した状態になっていると考えられる。このため、制御部４０は、この場合、セット動作が完了したと判断し、セット動作を終了する。

このように、不揮発性記憶装置１２０では、制御部４０が、（５）式及び（６）式を共に満たした場合にのみ、セット動作が完了したと判断し、それ以外の場合には、セット動作をやり直す。これにより、不揮発性記憶装置１２０では、抵抗変化層１５を適切に第１状態にすることができる。例えば、抵抗変化素子１０において、（１）式で表される条件を満たすことができる。すなわち、リセット電圧を低減することができる。リセット電圧のバラツキを抑えることもできる。

（第３の実施形態）
本実施形態に係る不揮発性記憶装置は、いわゆるクロスポイント型である。
図９は、第３の実施形態に係る不揮発性記憶装置を模式的に表す斜視図である。
図１０は、第３の実施形態に係る不揮発性記憶装置を模式的に表す回路図である。
図９に表したように、本実施形態に係る不揮発性記憶装置１３０は、基板５０を備える。基板５０には、例えば、シリコン基板、半導体基板、無機物を含む基板、または、ポリマーを含む基板などが用いられる。半導体基板には、例えば、シリコン−オン−インシュレータ（ＳＯＩ）基板などが用いられる。無機物を含む基板には、例えば、ガラスなどが用いられる。基板５０は、主面５０ａを有する。主面５０ａは、例えば、Ｘ−Ｙ平面に対して平行な面である。

図９に表したように、本実施形態に係る不揮発性記憶装置１３０においては、基板５０の主面５０ａの上に、第１方向に並ぶ複数の第１配線（ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１）と、第１方向に対して交差する第２方向に並ぶ複数の第２配線（ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１）とが、設けられる。複数の第１配線（ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１）は、例えば、主面５０ａに対して平行で第１方向と交差する方向に延びるライン状である。複数の第２配線（ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１）は、例えば、主面５０ａに対して平行で第２方向と交差する方向に延びるライン状である。この例において、複数の第１配線（ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１）は、Ｙ軸方向に並び、Ｘ軸方向に延びる。複数の第２配線（ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１）は、Ｘ軸方向に並び、Ｙ軸方向に延びる。第２配線（ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１）は、第１配線（ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１）に対向する。

上記では、第１配線の延在方向が第２配線の延在方向に対して直交するが、第１配線の延在方向は第２配線の延在方向と交差（非平行）すれば良い。

上記において、添え字ｉ及び添え字ｊは任意である。すなわち、第１配線の数及び第２配線の数は、任意である。本具体例では、第１配線がワード線となり、第２配線がビット線となる。ただし、第１配線がビット線で、第２配線がワード線でも良い。以下では、第１配線がワード線であり、第２配線がビット線であるとして説明する。

図９及び図１０に表したように、第１配線と第２配線との間に複数のメモリセル３０が設けられる。複数のメモリセル３０は、ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１と、ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１と、のそれぞれが互いに対向する交差部ＣＰに配置される。

図１０に表したように、制御部４０は、例えば、ワード線ドライバ４１とビット線ドライバ４２とを含む。ワード線ドライバ４１は、デコーダ機能を有する。ビット線ドライバ４２は、デコーダ機能及び読み出し機能を有する。ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１の一端は、選択スイッチであるＭＯＳトランジスタＲＳＷを介して、ワード線ドライバ４１に接続される。ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１の一端は、選択スイッチであるＭＯＳトランジスタＣＳＷを介して、ビット線ドライバ４２に接続される。

ＭＯＳトランジスタＲＳＷのゲートには、ワード線（ロウ）を選択するための選択信号Ｒ_ｉ−１、Ｒ_ｉ、Ｒ_ｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、ビット線（カラム）を選択するための選択信号Ｃ_ｉ−１、Ｃ_ｉ、Ｃ_ｉ＋１が入力される。

メモリセル３０は、抵抗変化素子１０と、整流素子３２と、を含む。抵抗変化素子１０には、第１の実施形態または第２の実施形態に関して説明した素子が適用できる。整流素子３２は、書き込み／読み出し時における回り込み電流(sneak current)を防止する。整流素子３２は、非オーミック素子とも呼ばれる。整流素子３２は、省略してもよい。

制御部４０となるワード線ドライバ４１及びビット線ドライバ４２は、ワード線ＷＬ及びビット線ＢＬを介して、抵抗変化層１５への電圧の印加、及び、抵抗変化層１５への電流の通電、の少なくともいずれかを行う。これにより、抵抗変化層１５を第１状態と第２状態とに遷移させて情報を書き込む。また、制御部４０は、書き込んだ情報を読み出すことができる。また、制御部４０は、消去を行うことができる。

図１１は、第３の実施形態に係る不揮発性記憶装置の一部を模式的に表す断面図である。
図１１に表したように、抵抗変化素子１０は、例えば、ビット線ＢＬ側に設けられる。整流素子３２は、例えば、ワード線ＷＬ側に設けられる。これにより、第１の配線であるワード線ＷＬが、整流素子３２を介して抵抗変化素子１０の第１電極１１と電気的に接続される。また、第２の配線であるビット線ＢＬが、抵抗変化素子１０の第２電極１２と電気的に接続される。

この例においては、ワード線ＷＬ_ｉの上に整流素子３２が設けられ、整流素子３２の上に第１電極１１が設けられ、第１電極１１の上に抵抗変化層１５が設けられ、抵抗変化層１５の上に第２電極１２が設けられ、第２電極１２の上にビット線ＢＬ_ｉが設けられる。これとは反対に、例えば、ワード線ＷＬ_ｉの上に第２電極１２を設け、第２電極１２の上に抵抗変化層１５を設け、抵抗変化層１５の上に第１電極１１を設け、第１電極１１の上にビット線ＢＬ_ｉを設けてもよい。

なお、第１電極１１及び第２電極１２の少なくともいずれかとして、メモリセル３０に隣接する、例えば、ワード線ＷＬ_ｉ及びビット線ＢＬ_ｊの少なくともいずれかを用いても良い。

不揮発性記憶装置１３０においても、抵抗変化素子１０が（１）式で表される条件を満たすようにする。これにより、動作電圧を低減することができる。

また、不揮発性記憶装置１３０は、複数の抵抗変化素子１０を含む。例えば、複数の抵抗変化素子１０のうちの少なくとも１つの抵抗変化素子１０ａは、第１状態となる。複数の抵抗変化素子１０のうちの別の少なくとも１つの抵抗変化素子１０ｂは、第２状態となる。このとき、電流Ｉｆ１及び電流Ｉｆ２は、抵抗変化素子１０ａに流れる電流とし、電流Ｉｓ１及び電流Ｉｓ２は、抵抗変化素子１０ｂに流れる電流としてもよい。そして、抵抗変化素子１０ａと抵抗変化素子１０ｂとが、（１）式で表される条件を満たすようにしてもよい。

このように、電流Ｉｆ１、Ｉｆ２は、電流Ｉｓ１、Ｉｓ２と同じ素子に流れる電流でもよいし、異なる素子に流れる電流でもよい。電流Ｉｆ１、Ｉｆ２を、電流Ｉｓ１、Ｉｓ２と異なる素子に流れる電流とした場合には、例えば、複数の抵抗変化素子１０を第１状態から第２状態または第２状態から第１状態に遷移させることなく、複数の抵抗変化素子１０が（１）式で表される条件を満たしているか否かを判別することができる。

不揮発性記憶装置は、クロスポイント型に限ることなく、例えば、プローブメモリ型などでもよい。基板５０の上に設ける第１電極１１、第２電極１２及び抵抗変化層１５は、上記に限らない。

実施形態によれば、動作電圧を低減できる不揮発性記憶装置が提供される。

本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。本願明細書において、「上に設けられる」状態は、直接接して設けられる状態の他に、間に他の要素が挿入されて設けられる状態も含む。「積層される」状態は、互いに接して重ねられる状態の他に、間に他の要素が挿入されて重ねられる状態も含む。「対向する」状態は、直接的に面する状態の他に、間に別の要素が挿入されて面する状態も含む。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる抵抗変化素子、第１電極、第２電極、抵抗変化層、第１部分、第２部分、及び、制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０、１０ａ、１０ｂ…抵抗変化素子、 １１…第１電極、 １２…第２電極、 １５…抵抗変化層、 １５ａ…第１部分、 １５ｂ…第２部分、 ３０…メモリセル、 ３２…整流素子、 ４０…制御部、 ４１…ワード線ドライバ、 ４２…ビット線ドライバ、 ５０…基板、 ５０ａ…主面、 １１０、１１２、１２０、１３０…不揮発性記憶装置、 ＣＳＷ…トランジスタ、 ＲＳＷ…トランジスタ

Claims (8)

1. 第１電極と、
   第２電極と、
   前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極とを介して印加される電圧及び供給される電流の少なくともいずれかにより、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間で可逆的に遷移可能な抵抗変化層と、
   を含む抵抗変化素子を備え、
   前記第１電極と前記第２電極との間に第１電圧を印加したときに、前記第１状態の前記抵抗変化素子に流れる電流をＩｆ１とし、
   前記第１電圧の絶対値をＶ１とし、
   前記第１電極と前記第２電極との間に絶対値が前記Ｖ１よりも小さい第２電圧を印加したときに、前記第１状態の前記抵抗変化素子に流れる電流をＩｆ２とし、
   前記第２電圧の絶対値をＶ２とし、
   前記第１電極と前記第２電極との間に前記第１電圧を印加したときに、前記第２状態の前記抵抗変化素子に流れる電流をＩｓ１とし、
   前記第１電極と前記第２電極との間に前記第２電圧を印加したときに、前記第２状態の前記抵抗変化素子に流れる電流をＩｓ２とするとき、
   前記抵抗変化素子は、
   で表される条件を満たす不揮発性記憶装置。
2. 複数の前記抵抗変化素子を備え、
   前記複数の抵抗変化素子のうちの少なくとも１つは、前記第１状態となり、
   前記複数の抵抗変化素子のうちの別の少なくとも１つは、前記第２状態となり、
   前記電流Ｉｆ１及び前記電流Ｉｆ２は、前記少なくとも１つの前記抵抗変化素子に流れる電流であり、
   前記電流Ｉｓ１及び前記電流Ｉｓ２は、前記別の少なくとも１つの前記抵抗変化素子に流れる電流であり、
   前記少なくとも１つの前記抵抗変化素子と前記別の少なくとも１つの前記抵抗変化素子とが、前記条件を満たす請求項１記載の不揮発性記憶装置。
3. 前記抵抗変化層は、第１部分と、前記第１部分と前記第２電極との間に設けられた第２部分と、を含み、
   前記第２部分の誘電率は、前記第１部分誘電率よりも高い請求項１または２に記載の不揮発性記憶装置。
4. 前記抵抗変化層は、ＨｆＯ_ｘ、ＴｉＯ_ｘ、ＴａＯ_ｘ、ＳｉＯ_ｘ、ＨｆＯ_ｘＮ_ｙ、ＴｉＯ_ｘＮ_ｙ、ＴａＯ_ｘＮ_ｙ、ＳｉＯ_ｘＮ_ｙ、ＡｌＯ_ｘ、及び、ＡｌＯ_ｘＮ_ｙの少なくともいずれかを含む請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
5. 第１電極と、
   第２電極と、
   前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極とを介して印加される電圧及び供給される電流の少なくともいずれかにより、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間で可逆的に遷移可能な抵抗変化層と、
   を含む抵抗変化素子と、
   前記抵抗変化素子と電気的に接続され、前記抵抗変化層を前記第２状態から前記第１状態に遷移させる第１動作と、前記抵抗変化層を前記第１状態から前記第２状態に遷移させる第２動作と、を行う制御部と、
   を備え、
   前記制御部は、前記第１動作において、前記第１電極と前記第２電極との間に第１電圧と、絶対値が前記第１電圧の絶対値よりも小さい第２電圧と、の少なくとも２つの電圧を印加し、前記第１電圧を印加したときに前記抵抗変化素子に流れる電流が第１閾値以上で、前記第２電圧を印加したときに前記抵抗変化素子に流れる電流が第２閾値以上であるときに、前記第１動作が完了したと判断する不揮発性記憶装置。
6. 前記第１電圧の絶対値をＶ１とし、
   前記第２電圧の絶対値をＶ２とし、
   前記第１閾値をＩｔｈ１とし、
   前記第２閾値をＩｔｈ２とするとき、
   前記第２閾値Ｉｔｈ２は、
   で表される条件を満たす請求項５記載の不揮発性記憶装置。
7. 前記制御部は、前記第１電圧を印加したときに前記抵抗変化素子に流れる前記電流が前記第１閾値以上で、前記第２電圧を印加したときに前記抵抗変化素子に流れる前記電流が前記第２閾値よりも小さい場合、または、前記第１電圧を印加したときに前記抵抗変化素子に流れる前記電流が前記第１閾値よりも小さく、前記第２電圧を印加したときに前記抵抗変化素子に流れる前記電流が前記第２閾値以上である場合、前記第２動作を行った後、前記第１動作をやり直す請求項５または６記載の不揮発性記憶装置。
8. 前記制御部は、前記第１電圧を印加したときに前記抵抗変化素子に流れる前記電流が前記第１閾値よりも小さく、前記第２電圧を印加したときに前記抵抗変化素子に流れる前記電流が前記第２閾値よりも小さい場合、前記第１動作をやり直す請求項５〜７のいずれか１つに記載の不揮発性記憶装置。